JP4666249B2 - ディジタルpllのロック状態判定回路 - Google Patents
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Description
同図に示すPLL8は、位相比較回路81、ループフィルタ82、電圧制御発振器83、位相差検出回路91、及びロック検出回路92より構成される。ロック検出部9は位相差検出回路91及びロック検出回路92より構成される。
(1)PLL回路がロックされているか否かを検出するディジタルPLLのロック状態判定回路において、
前記PLL回路がロックしているか否かを判定するために予め定められた基準値と前記PLL回路から離散的に入力される位相誤差信号の値とを比較し、前記基準値が前記位相誤差信号の値よりも大きい場合には、第一の所定値の正の数値を出力し、小さい場合には、前記第一の所定値よりも絶対値が大きい第二の所定値の負の数値を出力する重み付け割付部と、
入力される前記正又は負の数値を、入力される第1の積算値と加算して出力する加算部と、
前記加算部から入力される加算値を、前記第1の積算値として第1の記憶器に記憶し、この記憶された第1の積算値を前記加算部へフィードバックするとともにロック判定部へ出力するフィードバック部と、
前記フィードバック部から入力される前記第1の積算値の極性が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定する前記ロック判定部と、
を備えたことを特徴とするディジタルPLLのロック状態判定回路。
(2)前記フィードバック部は、
前記加算値又は前記第1の積算値を、予め定めた上限値と下限値との間に制限することを特徴とする上記(1)記載のディジタルPLLのロック状態判定回路。
(3)前記フィードバック部は、
入力される位相誤差信号の入力回数をカウントする計数器と、
第2の記憶器と、
を更に備え、
前記計数器によってカウントされる入力回数が、予め設定される所定計数値に達する毎に、その時点で前記第1の記憶器から出力されている前記第1の積算値を前記第2の記憶器に第2の積算値として記憶し、この記憶された第2の積算値を前記ロック判定部へ出力するとともに、前記加算部へフィードバックする前記第1の積算値、及び前記入力回数の値を0にすることを特徴とする上記(1)又は(2)記載のディジタルPLLのロック状態判定回路。
また、ロック状態が長時間継続した後でもロック外れの判定を更に迅速に行うディジタルPLLのロック状態判定回路を実現出来る。
図1は、本発明の実施に係るロック状態判定部を搭載するディジタルPLL装置の構成例を示すブロック図である。
図2は、本発明の実施に係るディジタルPLLの要部の構成例を示す図である。
図3は、本発明の実施に係るディジタルPLLの動作例を示す図である。
図4は、本発明の実施に係るディジタルPLLの動作例を示す図である。
図5は、本発明の実施に係るディジタルPLLの動作例を示す図である。
図6は、本発明の実施に係るディジタルPLLの動作例を示す図である。
図7は、本発明の実施に係るディジタルPLLに入力される波形例を示す図である。
図8は、本発明の実施に係るロック状態判定部の動作を説明する図である。
図9は、本発明の実施に係るロック状態判定部の要部の構成例を示す図である。
図10は、本発明の実施に係るディジタルPLLの変形構成例を示す図である。
図11は、本発明の実施に係るロック状態判定部の変形構成例を示す図である。
図12は、本発明の実施に係る変形構成されるロック状態判定部の動作を示す図である。
図13は、本発明の実施に係る積算重み付け信号の変化例を示す図である。
図1に示すロック状態判定回路部搭載ディジタルPLL装置は、A/D(analog-to-digital)変換器11及びクロック信号発生器12よりなる入力回路部1と、位相比較器23、ループフィルタ24、ディジタル制御発振器25よりなるディジタルPLL2と、重み付け割付器入力される正負の数を予め定めた及びロック判定器32よりなるロック状態判定回路部3とより構成される。
図2に示すディジタルPLL2の位相比較器23は、サンプリング点補間回路23a、ゼロクロス検出回路23b、及び位相差検出回路23cより構成される。
図9に示すロック状態判定回路部3は、比較回路311及びセレクタ312からなる重み付け割付器31と、加算回路321、リミッタ322、フリップフロップ(FF)323、及びアンロック判定器329よりなるロック判定器32とより構成される。
図10に示すPLL2aは、ゼロクロス検出回路22b、位相差検出回路22c、ループフィルタ24、D/A(digital-to-analog)変換器27、及び電圧制御発振器28より構成される。
図11に示すロック判定器32aは、図9に示したロック判定器32に比し、フリップフロップ324、セレクタ325、ANDゲイト326、カウンタ327、及び比較回路328が多く備えられている。アンロック判定回路329の代わりにアンロック判定回路329aが備えられている。
図1を参照して入力回路部1、ディジタルPLL2、及びロック状態判定回路部3について述べる。
まず、図示しない光ディスクなどを再生して得られる反転間隔が長い入力信号及び反転間隔が短く且つ位相変動成分を含む入力信号は入力回路部1のA/D変換器11に入力される。A/D変換器11では、クロック信号発生器12から出力されるクロック信号のタイミングにより入力信号はサンプリングされ、ディジタル化された入力信号が得られる。ディジタルPLL2の位相比較器23には、ディジタル入力信号とディジタル制御発振器25から入力されるディジタル制御発振周波数に係る後述の補間位相情報とが入力され、ディジタル入力信号は後記のリサンプリングがなされる。そのリサンプリングして得られたサンプル点の値を基にして、ディジタル入力信号とディジタル制御発振周波数との位相誤差に係る誤差信号が生成される。ループフィルタ24では誤差信号の高域成分が除去される。ディジタル制御発振器25では高域成分が除去された誤差信号に応じたディジタル制御発振周波数に係る補間位相情報が生成される。
まず、入力回路部1でディジタル信号に変換されたディジタル入力信号は位相比較器23のサンプリング点補間回路23aに入力される。ディジタル制御発振器25で発振される周波数に係るサンプリングクロックは、A/D変換器11でサンプリングされる周波数とは同期関係にない。サンプリング点補間回路23aでは、ディジタル制御発振器25から出力される発振周波数に係る前述の補間位相情報をもとにリサンプリング演算が行われる。そのリサンプリング演算は、クロック信号発生器12から入力されるクロック信号でA/D変換して得られたサンプリングデータに対し、ディジタル制御発振器25から出力される発振周波数でサンプリングしたときに得られるリサンプリング値を求める演算である。即ち、クロック信号発生器12の出力信号に対するディジタル制御発振器25の出力信号の位相差に係る補間位相情報を用いてリサンプリング値を求める。リサンプリング値を求める方法として直線補間により行う方法と、高次補間により行う方法とがある。高次補間には、高次関数を用いて近似値を求める方法、sinX/xの補間関数に窓関数を組み合わせて行う方法などがある。
同図において、横方向が時間軸であり、縦方向に信号の振幅を示す。A/D変換器11により標本化された離散データを白丸(○印)で示す。黒丸(●印)により示されるデータはサンプリング点補間回路23aでディジタル制御発振器25から出力される補間位相情報を基にリサンプリングして得られる離散データ(サンプル値)である。
図8中に白丸(○印)で示す曲線は、重み付けを1:2に設定した場合のディジタルPLL2がアンロック状態時に与える重み付け電圧の値である。反転間隔3Tの場合で、判定基準をジッター換算値30%とした設定でも7%以上のマージンが得られている。アンロック状態の重み付けを大きく設定することで入力信号の高域再生レベルの変動に対してマージンを確保した判定基準が設定できる。
上記のゼロクロス検出回路23bで検出されたゼロクロスサンプル点における離散値データの値(位相誤差を与える信号でもある)はロック状態判定回路3の重み付け割付器31の比較回路311の端子Aに入力される。端子Bにはロック状態とアンロック状態との判定基準に係る基準値が入力される。比較器311ではそれぞれの端子A及び端子Bに入力される値が比較され、端子Bに入力される値が大きいときには信号「0」が、Bに入力される値が小さいときには信号「1」が出力される。比較して得られた結果はセレクタ312に入力される。
また、ロック判定器32はリミッタ322から出力される信号の極性を基にロック状態とアンロック状態を判定するとして述べた。その判定は、ゼロクロス入力時における加算回路321から出力される信号の極性により判定するようにしても同様にロック状態を判定出来る。加算回路321とフリップフロップ323の間に挿入してあるリミッタ322をフリップフロップ323の出力端子と加算回路321の入力端子Bの間に挿入するようにしても同様の動作を行わせることが出来る。
さらに、位相比較で得る位相誤差信号は、上記ではゼロクロス点での信号振幅を用いているが、前後サンプル点の値を基に位相量を計算して用いてもよい。ロック検出で用いる位相誤差信号も同様である。
同図に示すPLL2aは、図2に示したディジタルPLL2に比してサンプリング点補間回路23aが備えられていない点で異なっている。即ち、PLL2aには、電圧制御発振器28で発振して得られるビットクロック信号によりA/D変換された信号がディジタル入力信号として入力されている。図3に示したPLLクロックでリサンプリングしたデータがディジタル入力信号として入力されている。
なお、ループフィルタ24はディジタル回路で構成しているが、アナログ回路で構成する場合にはアナログループフィルタをD/A変換器27の後段へ設置すれば良い。
いずれの方法によりディジタルPLLを構成するかは設計事項である。
図9に示したロック判定器32は、重み付け割付器31から出力される重み付け信号のロック判定を連続して動作させているのに比し、図11に示すロック判定器32aは予め設定される累積設定回数毎にロック判定の動作を所定の累積回数毎に初期化しながら動作させている点で異なっている。
同図に示す(a)はゼロクロス検出回路23bから出力されるゼロクロス検出信号、即ちゼロクロスサンプル点の検出信号の波形を示している。ロック判定器32aはゼロクロス検出信号の変化に同期して動作する。カウンタ327はゼロクロス検出信号を計数する。比較回路328は計数値が設定される累積回数値以上であるか否かを検出する。計数値Aが累積回数値である127以上であるとして検出されたときに(c)に示すA≧B比較出力が出力される。
ANDゲイト326においてA≧B比較出力が入力され、且つ(a)ゼロクロス検出信号が入力されたときに、Σ127はセレクタ325より出力されるデータ“0”に置換される。Σ127の次のΣ0はデータ“0”に重み付け信号W0を加算して得られるW0である。以降、Σ1はW0+W1、Σ2はW0+W1+W2、・・・としてΣ127迄順次得られる。
(f)はフリップフロップ324から出力される積算重み付け信号を示している。カウンタ出力がクリアされる時点の積算重み付け信号Σ127は、今回の積算重み付け信号Σ127として出力され、その出力は次回にカウンタ出力がクリアするまで保持される。
横軸はカウンタ327のカウント値であり縦軸は積算重み付け信号の値である。
カウンタ327は0〜127までの計数を繰り返す。積算重み付け信号の値はリミッタ322により−31〜+31の値に制限される。
同図に示す(1)はディジタルPLL2がロック状態にある場合の積算重み付け信号の値である。セレクタ312により+N=1が選択され、積算重み付け信号はゼロクロス検出信号が生じる毎に1つずつ増加される。カウント値が31のときに積算重み付け信号は31となる。それ以降の積算重み付け信号の上限は31に制限される。
(2)にディジタルPLL2がアンロック状態にある場合の積算重み付け信号の値を示す。セレクタ312により−M=−2が選択され、積算重み付け信号はゼロクロス検出信号が生じる毎に2つずつ減少する。カウント数15以降で積算重み付け信号は−31に制限される。
さらに、入力される信号に位相誤差が多く含まれ、ゼロクロスを挟む離散データの両者ともゼロクロス点から離れている場合には、両離散データの中点を補間してゼロクロス点とみなしてディジタルPLLの位相同期を継続させる。その場合に、ゼロクロス点から離れている離散データを用いて位相誤差信号を得るようにすればディジタルPLL2のアンロック状態の検出感度を高めることが出来る。
2 ディジタルPLL
2a、8 PLL
3 ロック状態判定回路部
9 ロック検出部
11 A/D変換器
12 クロック信号発生器
22b、23b ゼロクロス検出回路
22c、23c 位相差検出回路
23 位相比較器
23a サンプリング点補間回路
24 ループフィルタ
25 ディジタル制御発振器
27 D/A変換器
28、83 電圧制御発振器
31 重み付け割付器
32、32a ロック判定器
81、91 位相比較回路
82 ループフィルタ
92 ロック検出回路
311 比較回路
312 セレクタ
321 加算回路
322 リミッタ
323、324 フリップフロップ
325 セレクタ
326 ANDゲイト
327 カウンタ
328 比較回路
329、329a アンロック判定回路
Claims (3)
- PLL回路がロックされているか否かを検出するディジタルPLLのロック状態判定回路において、
前記PLL回路がロックしているか否かを判定するために予め定められた基準値と前記PLL回路から離散的に入力される位相誤差信号の値とを比較し、前記基準値が前記位相誤差信号の値よりも大きい場合には、第一の所定値の正の数値を出力し、小さい場合には、前記第一の所定値よりも絶対値が大きい第二の所定値の負の数値を出力する重み付け割付部と、
入力される前記正又は負の数値を、入力される第1の積算値と加算して出力する加算部と、
前記加算部から入力される加算値を、前記第1の積算値として第1の記憶器に記憶し、この記憶された第1の積算値を前記加算部へフィードバックするとともにロック判定部へ出力するフィードバック部と、
前記フィードバック部から入力される前記第1の積算値の極性が正である場合には、ロック状態と判定し、負である場合には、アンロック状態と判定する前記ロック判定部と、
を備えたことを特徴とするディジタルPLLのロック状態判定回路。 - 前記フィードバック部は、
前記加算値又は前記第1の積算値を、予め定めた上限値と下限値との間に制限することを特徴とする請求項1記載のディジタルPLLのロック状態判定回路。 - 前記フィードバック部は、
入力される位相誤差信号の入力回数をカウントする計数器と、
第2の記憶器と、
を更に備え、
前記計数器によってカウントされる入力回数が、予め設定される所定計数値に達する毎に、その時点で前記第1の記憶器から出力されている前記第1の積算値を前記第2の記憶器に第2の積算値として記憶し、この記憶された第2の積算値を前記ロック判定部へ出力するとともに、前記加算部へフィードバックする前記第1の積算値、及び前記入力回数の値を0にすることを特徴とする請求項1又は2記載のディジタルPLLのロック状態判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005084045A JP4666249B2 (ja) | 2004-03-31 | 2005-03-23 | ディジタルpllのロック状態判定回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004102834 | 2004-03-31 | ||
JP2005048453 | 2005-02-24 | ||
JP2005084045A JP4666249B2 (ja) | 2004-03-31 | 2005-03-23 | ディジタルpllのロック状態判定回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006270372A JP2006270372A (ja) | 2006-10-05 |
JP4666249B2 true JP4666249B2 (ja) | 2011-04-06 |
Family
ID=37205881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005084045A Expired - Fee Related JP4666249B2 (ja) | 2004-03-31 | 2005-03-23 | ディジタルpllのロック状態判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4666249B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2114012A1 (en) * | 2008-04-28 | 2009-11-04 | Deutsche Thomson OHG | Cycle slip detection for timing recovery |
US10634563B2 (en) | 2016-05-06 | 2020-04-28 | National Institute Of Advanced Industrial Science And Technology | Phase measurement device and instrument in which phase measurement device is applied |
CN114563753B (zh) * | 2021-04-12 | 2023-09-22 | 正泰集团研发中心(上海)有限公司 | 电能表掉电检测方法、装置、设备和计算机可读存储介质 |
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Also Published As
Publication number | Publication date |
---|---|
JP2006270372A (ja) | 2006-10-05 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070629 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090318 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101001 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101115 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 3 |
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S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |