JP3458494B2 - クロック信号再生回路およびデータ再生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、ＲＯＭタイプ
の光ディスク記録媒体、光磁気（ＭＯ）ディスク記録媒
体（ＭＯディスクメディア）などの光学式ディスク記録
媒体に記録されているデータを読み出して読出信号と同
期がとれたクロック信号を再生するクロック信号再生回
路、および、このクロック信号再生回路を用いて光学式
ディスク記録媒体に記録されたデータの再生を行う光学
式ディスク装置に関する。

【０００２】

【従来の技術】ＲＯＭタイプの光ディスク記録装置、光
磁気（ＭＯ）ディスク記録装置などの光学式ディスク装
置、ビデオテープ記録再生装置（ＶＴＲ）などにおい
て、記録媒体に記録された信号を正確に再生するとき、
同期がとれたクロック信号が必要になる。同期がとれた
クロック信号を再生する回路として、光学式ディスク記
録装置（以下、より特定的に、ＲＯＭタイプの光ディス
ク装置について例示する）に用いるクロック信号再生回
路を例示する。この場合、クロック信号再生回路は、光
ディスク記録媒体に、たとえば、ＥＦＭなどのチャネル
コーディングによって変調されて記録されたデータを読
み出して得られた無線周波数（ＲＦ）または高周波再生
信号から、再生データの復元に用いられるチャネルクロ
ック信号を再生する。このようなクロック信号再生回路
としては、従来、アナログ式位相同期回路（ＰＬＬ：Ph
ase Locked Loop 回路）を用いている。

【０００３】図１７はアナログ式位相同期回路を用いた
クロック信号再生回路８の回路構成図である。クロック
信号再生回路８は光ディスク装置１００から読み出され
た再生信号を前処理回路１０において前処理し、アナロ
グ式ＰＬＬ回路８００を用いて再生クロック信号を生成
する。光ディスク装置１００は、ＲＯＭタイプの光ディ
スク記録媒体１０８、光ピックアップを含む光学系１０
２、光ディスク制御装置１０４、モータ１０６を有す
る。前処理回路１０は、波形等化回路（イコライザ：Ｅ
ＱＬ）１２、自動ゲイン調節回路（ＡＧＣ）１４、ロー
パスフィルタ（ＬＰＦ）１６を有する。前処理回路１０
の後段に、２値化回路８０およびエッジ検出回路８２が
設けられている。アナログ式ＰＬＬ回路８００は、アナ
ログ位相比較回路８４、アナログ・ループフィルタ（ロ
ーパスフィルタ）８６、アナログ・電圧制御形発振回路
（ＶＣＯ）８８を有する。位相比較回路８４はエッジ検
出回路８２の出力信号とＶＣＯ８８の出力信号とを比較
してその位相差に応じた信号を出力する。ループフィル
タ８６は、位相差信号のうち、ＶＣＯ８８の制御電圧と
なる低周波成分を出力する。ＶＣＯ８８はループフィル
タ８６の出力電圧に応じた周波数で発振する。光ピック
アップを含む光学系１０２を用いて光ディスク記録媒体
１０８から読み出された再生光信号は、ＥＱＬ１２に入
力されて波形等化処理され、ＡＧＣ１４において利得が
調節され、ＬＰＦ１６において所定の周波数以下の信号
成分のみが抽出されて２値化回路８０に印加される。２
値化回路８０は、ＬＰＦ１６の出力再生信号の電圧を所
定のしきい値電圧と比較し、再生信号を２値化して２値
化再生信号を生成する。この例では、２値化回路８０は
再生信号の電圧がしきい値電圧よりも高い場合には論理
値１を出力し、低い場合には論理値０を出力する。エッ
ジ検出回路８２は、２値化回路８０で生成した２値化再
生信号のエッジ、例えば、立ち上がり点を検出し、立ち
上がり点信号を生成する。

【０００４】アナログ式ＰＬＬ回路８００の位相比較回
路８４は、エッジ検出回路８２で検出した立ち上がり点
および立ち下がり点を示す信号とＶＣＯ８８から出力さ
れるチャネルクロック信号の位相を比較して位相差信号
としてループフィルタ８６に出力する。ループフィルタ
８６は、例えば演算増幅回路を使用したローパスフィル
タであり、位相比較回路８４からの位相差信号の低域信
号を通過させて制御電圧信号としてＶＣＯ８８に印加す
る。ＶＣＯ８８はループフィルタ８６から印加される制
御電圧値に対応する周波数のチャネルクロック信号を生
成する。以上の動作により、クロック信号再生回路８は
再生信号の立ち上がり点および立ち下がり点に同期した
同期再生チャネルクロック信号を生成する。より具体的
には、ＶＣＯ８８から同期再生チャネルクロック信号が
出力される。この再生チャネルクロック信号は、クロッ
ク信号再生回路８の後段に設けられる各回路においてデ
ータ処理動作に用いられる。

【０００５】

【発明が解決しようとする課題】アナログ位相比較回路
８４で検出するＶＣＯ８８からの再生チャネルクロック
信号とエッジ検出回路８２からの２値化再生信号との位
相誤差信号は、再生チャネルクロック信号と２値化再生
信号の立ち上がり点および立ち下がり点との位相差に対
応するパルス幅を有するアナログ的な信号として生成さ
れる。この位相差信号から、ＶＣＯ８８の発振周波数を
制御する制御電圧信号を生成するためには、ループフィ
ルタ８６において、位相差信号を、例えば演算増幅回路
を用いたアナログ信号処理回路により処理する必要があ
るが、アナログ信号処理回路を用いると、オフセット調
整、あるいは、環境温度変化に伴うドリフト対策等が必
要になるという問題がある。このような問題を解決する
方法は種々提案されているが、これらの解決方法は特殊
な部品を用いることになり、高価格になるという問題を
惹起する。

【０００６】また特に、上述のアナログ信号処理回路に
起因する問題は、例えば光ディスク記録装置、光磁気デ
ィスク記憶装置などの光学式ディスク装置において、チ
ャネルコーディングに用いたチャネルクロック信号につ
いて高精度な位相制御を行う必要がある場合に顕著とな
る。その理由は、アナログ信号処理回路の調整等の工程
に非常に手間がかかる、あるいは、アナログ信号処理回
路に高精度で高価な特殊部品が必要となるからである。

【０００７】上述した問題を解決する方法としては、ド
リフト、オフセットの問題がなく、ＬＳＩ化に適した完
全ディジタルＰＬＬ回路も提案されている（たとえば、
尾上守夫、他、「光ディスク技術」、ラジオ技術社、第
２０６〜２１１ページ）。この文献に記載されている完
全ディジタルＰＬＬ回路は、ディジタル位相比較回路、
ディジタルループフィルタ、ディジタルＶＣＯ、およ
び、ディジタル分周回路を有する。ディジタル位相比較
回路として、たとえば、排他的論理和回路またはエッジ
・コントロール式フリップフロップを用いる。しかしな
がら、排他的論理和回路を用いた位相比較回路は入力信
号のデューティが５０％でないと誤差が生ずるという問
題がある。エッジ・コントロール式フリップフロップを
用いた位相比較回路は、入力信号の立ち上がりエッジで
“０“を出力し、ディジタル分周回路からのフィードバ
ック信号の立ち下がりエッジで“１“を出力する。エッ
ジ・コントロール式フリップフロップを用いた位相比較
回路はデューティに依存しないという利点がある。ディ
ジタルループフィルタは、キャリー出力とボロー出力を
有するアップダウンカウンタで実現されている。ディジ
タルＶＣＯはディジタルループフィルタを構成するアッ
プダウンカウンタのキャリー出力をインクリメント（増
加）入力として、ボロー出力をデクリメント（減少）入
力とするユニバーサルカウンタで実現されている。ディ
ジタル分周回路はディジタルカウンタで実現できる。し
かしながら、この完全ディジタルＰＬＬ回路は、このＰ
ＬＬ回路の出力信号としてのチャネルクロックの周波数
に比較して数倍ないし数十倍の動作周波数でカウンタを
動作させる必要があり、回路の動作可能周波数よりはる
かに低い周波数のチャネルクロック信号しか生成できな
いという問題を有する。

【０００８】本発明は上述した従来技術の問題点を解決
するものであり、本発明の目的は、温度などに起因する
ドリフトの影響を受けず、オフセット調整が不要で、安
定に動作し得るクロック信号再生回路を提供することに
ある。また本発明の他の目的は、アナログ信号処理回路
を用いて高精度な再生クロック位相制御を行う場合に必
要となる特殊部品を用いないですみ、あるいは、完全デ
ィジタルＰＬＬ回路における動作周波数の制限を受け
ず、低価格で構成できるクロック信号再生回路を提供す
ることにある。

【０００９】

【課題を解決するための手段】本発明の第１の形態によ
れば、チャネルコーディングされている入力ＲＦアナロ
グ信号の周波数帯域の上限が再生すべきディジタルデー
タのチャネルクロックの周波数の１／２以下に制限され
ている場合に、前記入力ＲＦアナログ信号から前記クロ
ック信号を再生するクロック信号再生回路であって、前
記入力ＲＦアナログ信号をディジタル信号に変換するア
ナログ／ディジタル変換回路と、該アナログ／ディジタ
ル変換回路において変換された連続する２つのディジタ
ル信号を乗算して前記入力ＲＦアナログ信号の変化点を
検出し、該検出された変化点前後のディジタル信号の差
分をディジタル信号の位相誤差として算出するディジタ
ル位相誤差算出手段と、ループフィルタ機能およびディ
ジタル／アナログ変換手段を含み、前記算出されたディ
ジタル位相誤差に基づいてアナログ制御電圧信号を出力
する制御電圧発生手段と、該制御電圧発生手段から出力
されたアナログ制御電圧信号に基づいて発振し、前記再
生すべきディジタルデータのチャネルクロックの周波数
と等しい周波数を有する再生クロック信号を出力するア
ナログ電圧制御形発振回路とを有し、前記アナログ／デ
ィジタル変換回路は、該アナログ電圧制御形発振回路か
ら出力される前記再生クロック信号を用いて前記入力Ｒ
Ｆアナログ信号をディジタル変換し、前記アナログ電圧
制御形発振回路から再生クロック信号を出力するクロッ
ク信号再生回路が提供される。

【００１０】本発明の第２形態のクロック信号再生回路
と補間手段を有し、該補間手段で信号を補間することに
より、サンプリング周波数を軽減する。つまり、本発明
の第１の形態によれば、チャネルコーディングされてい
る入力ＲＦアナログ信号の周波数帯域の上限が再生すべ
きディジタルデータのチャネルクロックの周波数の１／
（２ｎ）（ただし、ｎは２以上の整数である）以下に制
限されている場合に、前記入力ＲＦアナログ信号から前
記クロック信号を再生するクロック信号再生回路であっ
て、前記入力ＲＦアナログ信号をディジタル信号に変換
するアナログ／ディジタル変換回路と、該アナログ／デ
ィジタル変換回路における前回のサンプリング時点のデ
ィジタル変換信号と今回のサンプリング時点のディジタ
ル変換信号とを用いて前回のサンプリング時点と今回の
サンプリング時点との間のサンプリング時点に相当する
ディジタル信号を、サンプリング期間を１／ｍ（ただ
し、ｍは２以上でｎ以下の整数）にするように補間する
ディジタル信号補間手段と、該補間手段からの補間ディ
ジタル信号または補間しない直接サンプリング・ディジ
タル信号の位相誤差を算出するディジタル位相誤差算出
手段と、ループフィルタ機能およびディジタル／アナロ
グ変換手段を含み、前記算出されたディジタル位相誤差
に基づいてアナログ制御電圧信号を出力する制御電圧発
生手段と、該制御電圧発生手段から出力されたアナログ
制御電圧信号に基づいて発振し、前記再生すべきディジ
タルデータのチャネルクロックの周波数の１／ｍの周波
数を有する再生クロック信号を出力するアナログ電圧制
御形発振回路とを有し、前記アナログ／ディジタル変換
回路は、該再生クロック信号を用いて、前記入力ＲＦア
ナログ信号をディジタル変換し、前記アナログ電圧制御
形発振回路から再生クロック信号を出力するクロック信
号再生回路が提供される。

【００１１】第１形態および第２形態のクロック信号再
生回路においては、好適には、前記制御電圧発生手段内
のディジタル／アナログ変換手段内に、または、ディジ
タル／アナログ変換手段の後段に、前記アナログ変換さ
れた結果を平滑にする平滑フィルタ回路を設ける。

【００１２】第１形態および第２形態のクロック信号再
生回路においては、前記制御電圧発生手段としては、種
々の回路構成をとることができる。 （１）第１の回路構成 前記制御電圧発生手段は、前記位相誤差算出手段からの
ディジタル位相誤差信号を積分するディジタル積分手段
と、該ディジタル積分結果をアナログ信号に変換する第
１のディジタル／アナログ変換回路と、該第１のディジ
タル／アナログ変換回路の変換結果に第１の係数を乗ず
る第１の係数乗算回路とを有する第１の回路と、前記位
相誤差算出手段からのディジタル位相誤差信号をアナロ
グ信号に変換する第２のディジタル／アナログ変換回路
と、該第２のディジタル／アナログ変換回路の変換結果
に第２の係数を乗ずる第２の係数乗算回路とを有する第
２の回路と、前記第１の回路の出力と前記第２の回路の
出力とを加算して、前記アナログ電圧制御形発振回路に
印加する加算回路とを有する。

【００１３】（２）第２の回路構成 前記制御電圧発生手段は、前記位相誤差算出手段からの
ディジタル位相誤差信号をアナログ信号に変換するディ
ジタル／アナログ変換回路と、該ディジタル／アナログ
変換回路の変換結果をフィルタリングするアナログルー
プフィルタ回路とを有する。

【００１４】（３）第３の回路構成 前記制御電圧発生手段は、前記位相誤差算出手段からの
ディジタル位相誤差信号をフィルタリングするディジタ
ルループフィルタ手段と、該フィルタリング結果をアナ
ログ信号に変換するディジタル／アナログ変換回路とを
有する。

【００１５】（４）第４の回路構成 前記制御電圧発生手段は、前記位相誤差算出手段からの
位相誤差信号を入力してその不連続点を検出する不連続
点検出回路と、該検出された不連続点がアップ側のとき
カウント値を増加させ、ダウン側のときカウント値を減
少させるアップ／ダウンカウンタと、該アップ／ダウン
カウンタからのカウント結果を保持するホールド回路と
を有する周波数制御回路と、該周波数制御回路内の前記
アップ／ダウンカウンタからのカウント結果に基づい
て、位相同期がとれているか否かを検出し、位相同期が
とれていない場合前記制御電圧発生手段内のループフィ
ルタを不動作状態にし、位相同期がとれている状態から
外れた状態に移行したとき前記アップ／ダウンカウンタ
のカウント値をクリアし、かつ、前記ホールド回路の保
持結果をリセットし、位相同期が外れている状態から位
相同期がとれた状態に移行したとき前記ホールド回路に
前記アップ／ダウンカウンタからのカウント結果を保持
させる位相同期／非同期検出回路と、前記周波数制御回
路内の前記ホールド回路の出力結果をアナログ信号に変
換する第３のディジタル／アナログ変換回路と、該第３
のディジタル／アナログ変換回路の結果を前記制御電圧
発生手段の出力に加算し、前記電圧制御形発振回路に印
加する第２の加算回路とを有する。

【００１６】（５）第５の回路構成 前記制御電圧発生手段は、前記位相誤差算出手段からの
位相誤差信号を入力してその不連続点を検出して、該検
出された不連続点がアップ側のときカウント値を増加さ
せ、ダウン側のときカウント値を減少させるアップ／ダ
ウンカウンタと、該アップ／ダウンカウンタからのカウ
ント結果を保持するホールド回路とを有する周波数制御
回路と、該周波数制御回路内の前記アップ／ダウンカウ
ンタからのカウント結果に基づいて、位相同期がとれて
いるか否かを検出し、位相同期がとれていない場合前記
制御電圧発生手段内のループフィルタを不動作状態に
し、位相同期がとれている状態から外れた状態に移行し
たとき前記アップ／ダウンカウンタのカウント値をクリ
アし、かつ、前記ホールド回路の保持結果をリセット
し、位相同期が外れている状態から位相同期がとれた状
態に移行したとき前記ホールド回路に前記アップ／ダウ
ンカウンタからのカウント結果を保持させる位相同期／
非同期検出回路と、前記周波数制御回路内の前記ホール
ド回路の出力結果をアナログ信号に変換する第３のディ
ジタル／アナログ変換回路と、該第３のディジタル／ア
ナログ変換回路の結果を前記制御電圧発生手段の出力に
加算し、前記電圧制御形発振回路に印加する第２の加算
回路とを有する。

【００１７】（６）第６の回路構成 前記制御電圧発生手段は、前記位相誤差算出手段からの
位相誤差信号を入力してその不連続点を検出する不連続
点検出回路と、該不連続点検出に応じて、正の所定値と
負の所定値とゼロの値を選択的に切り換えて出力する第
１のスイッチ回路と、前記位相誤差算出手段からの位相
誤差信号と、前記第１のスイッチ回路の選択出力とを選
択して出力する第２のスイッチ回路と、前記不連続点検
出回路で検出した不連続点に基づいて、位相同期がとれ
ているか否かを検出し、 位相同期がとれていない場合前
記第２のスイッチ回路から前記第１のスイッチ回路の選
択出力を出力させ、 位相同期がとれている場合前記第２
のスイッチ回路から前記位相誤差信号を出力させる 位相
同期／非同期検出回路と、前記第２のスイッチ回路の出
力を積分するディジタル積分手段と、該ディジタル積分
結果に第１の係数を乗ずる第１の係数乗算手段と、前記
位相誤差算出手段からの位相誤差信号に第２の係数を乗
ずる第２の係数乗算手段と、前記第１の係数乗算手段の
出力と前記第２の係数乗算手段の出力とを加算する加算
手段と、該加算手段で加算した結果をアナログ信号に変
換して前記電圧制御形発振手段に印加するディジタル／
アナログ変換手段とを有する。

【００１８】また本発明の第３の形態によれば、チャネ
ルコーディングされている入力信号と、該チャネルコー
ディングに用いたチャネルクロック信号と同等の再生ク
ロック信号の位相差を、該再生クロックを用いて前記入
力信号をディジタル信号に変換するアナログ／ディジタ
ル変換回路で変換された連続する２つのディジタル信号
を乗算し前記入力信号の変化点を検出することにより該
変化点前後のディジタル信号の差分として算出して、位
相非同期状態にあるときにある一定の範囲内でリニアな
特性を持つ周期的な変化を示す位相誤差信号として検出
する位相比較手段を有するＰＬＬ回路と、実際の位相差
が上記の範囲の上限を越えて変化したことを検出する位
相差上限検出手段と、実際の位相差が上記の範囲の下限
を越えて変化したことを検出する位相差下限検出手段
と、前記位相差上限検出手段および前記位相差下限検出
手段の検出結果に応じて、前記ＰＬＬ回路内の再生クロ
ック信号を発生する電圧制御形発振回路の出力周波数を
変化させる周波数引き込み制御手段とを有することを特
徴とするクロック信号再生回路が提供される。

【００１９】好適には、前記位相比較手段の位相比較特
性が、上記範囲の上限を越える部分と下限を越える部分
で不連続となっている場合に、前記位相差上限検出手段
および前記位相差下限検出手段が、前記位相比較手段の
検出結果から上記不連続点を検出する。

【００２０】また好適には、前記位相差上限検出手段お
よび前記位相差下限検出手段の検出結果を用いて、位相
同期または位相同期外れを検出する位相同期／非同期検
出手段を有する。

【００２１】本発明の第４の形態によれば、チャネルコ
ーディングしたデータを記録している光学式ディスク記
録媒体から読み出したチャネルクロック成分、および、
記録データを含む信号を読み出す信号読みだし手段と、
前記クロック信号再生回路と、データ識別手段とを有
し、前記信号読みだし手段で読み出した信号を前記クロ
ック信号再生回路に印加し、該識別手段において、前記
クロック信号再生回路内のアナログ／ディジタル変換回
路から出力されるディジタル信号を識別して、前記光学
式ディスク記録媒体に記録された信号を再生する、光学
式ディスク装置のクロック信号再生およびデータ再生回
路が提供される。

【００２２】好適には、前記信号読みだし手段は、前記
読み出した信号を波形等化する波形等化回路と、該波形
等化した信号を利得調整する自動ゲイン調節回路と、該
利得調整した信号のうち所定の周波数成分を通過させる
ローパスフィルタとを有する。

【００２３】

【作用】本発明の第１の形態のクロック信号再生回路
は、基本的には、ディジタル位相誤差算出手段と、制御
電圧発生手段と、アナログ電圧制御形発振回路からなる
位相同期回路（ＰＬＬ回路）構成であり、このＰＬＬ回
路の中に、アナログ／ディジタル変換回路を組み込み、
アナログ電圧制御形発振回路から出力される再生クロッ
ク信号をサンプリング信号に用いる。アナログ回路で構
成すると温度ドリフト、オフセット調整が必要となる部
分がディジタル回路で構成され、その他の回路はアナロ
グ回路で構成されている。しかも、これらの回路は特殊
の電子回路は必要とされない。

【００２４】本発明の第２形態のクロック信号再生回路
は、補間手段を用いてアナログ／ディジタル変換回路の
出力を補間し、その分、サンプリング周波数を低下させ
ている。

【００２５】本発明の第３形態のクロック信号再生回路
は、同期引込制御回路を用いて、周波数引き込み動作お
よび位相引き込み動作を迅速にしている。勿論、第３形
態のクロック信号再生回路を、第１および第２形態のク
ロック信号再生回路に適用することもできる。

【００２６】本発明の第４形態としてのクロック信号再
生およびデータ再生回路は、本発明のクロック信号再生
回路を用いて、チャネルコーディングに用いたチャネル
クロック信号を再生するとともに、データも再生する。

【００２７】

【実施例】本発明のクロック信号再生回路としてＲＯＭ
タイプの光ディスク装置または光磁気ディスク装置（以
下、これらを光学式ディスク装置と呼ぶ）に適用される
クロック信号再生回路について例示する。本発明のクロ
ック信号再生回路の説明に先立って、クロック信号再生
回路におけるクロック信号再生の対象となる光ディスク
記録媒体に記録されるデータの符号化方式（チャネルコ
ーディング）、再生信号の信号成分の遮断周波数、遮断
周波数とクロック信号の周波数との関係、および、再生
信号のサンプリング周波数とクロック信号の周波数との
関係を説明する。ＲＯＭタイプの光ディスク記録媒体ま
たはＭＯディスク記録媒体（以下、光ディスク記録媒体
について例示する）に記録されるディジタルデータは、
例えば、動画データ、静止画データ、および、音声デー
タ、あるいはこれらの任意の組み合わせである。これら
のディジタルデータは、例えばランレングス（Run leng
th）が４〜２２の範囲に制限されたブロック化（４，２
２；２，５；５）ＲＬＬ（Run length Limitted ）符号
化方式により符号化されて光ディスク記録媒体に記録さ
れる。

【００２８】ブロック化（４，２２；２，５；５）ＲＬ
Ｌ符号化方式について説明する。この符号化方式は、一
般的にはブロック化（ｄ，ｋ；ｍ，ｎ；ｒ）ＲＬＬ符号
化方式と記述でき、ディジタルデータを（ｍ×ｉ）ビッ
トずつにブロック化したデータ語をチャネルコーディン
グにより（ｎ×ｉ）チャネルビットの記録符号に変換す
る符号化方式の一種である。ｄは同一シンボル（例えば
０）の最小連続個数を示し、ｋは同一シンボル０の最大
連続個数を示し、ｒは拘束長を示す。ブロック化（ｄ，
ｋ；ｍ，ｎ；ｒ）ＲＬＬ符号化方式においては、ｉ＝１
の場合に固定長符号となり、ｉ＞１であり、かつ、拘束
長ｒ＞１である場合に可変長符号となる。

【００２９】ブロック化（４，２２；２，５；５）ＲＬ
Ｌ符号化方式においては、ｍ＝２ビットの基本データ長
を有するブロック化データが、ｎ＝５ビットの基本符号
長を有する符号語に変換される。この符号語としては、
下記表１に示す６種類の基本符号が用いられる。これら
６種類の組み合わせによりディジタルデータが可変長の
符号語に変換される。

【００３０】表１ （１） １００００ （２） ０１０００ （３） ００１００ （４） ０００１０ （５） ００００１ （６） ０００００

【００３１】下記表２にこれらの基本符号を用いて得ら
れる有効符号数を示す。

【００３２】表２ （基本符号），（ｒ），（Ｎ），（Ｍ），（Ｄ） ２，５ １ ４ ２ ２ ２，５ ２ ８ ４ ４ ２，５ ３ １６ ９ ７ ２，５ ４ ２８ ２０ ８ ２，５ ５ ３２ ３４ −２

【００３３】ただし、ｒは拘束長、Ｎは必要な符号語の
数、Ｍは実際に採用することができる符号語の数、また
Ｄ＝Ｎ−Ｍである。

【００３４】表２から明らかなように、拘束長ｒが１，
２，３，４，５と増加するに従って必要な符号語の数Ｎ
は４，８，１６，２８，３２と増加し、実際に採用する
ことができる符号語の数Ｍも２，４，９，２０，３４と
増加する。従って、拘束長ｒが５となるまでの符号長を
用いることにより、元のディジタルデータを過不足なく
符号語に変換することができる。

【００３５】表３−１〜表３−５に、表１に示した基本
符号を用いてディジタルデータを符号語に変換するテー
ブルの具体例を示す。

【００３６】表３−１ （１）ｒ＝１ （データ） （符号） 11 00000 10 10000 111111 00001 00001 00000

【００３７】表３−２ （２）ｒ＝２ （データ） （符号） 0111 01000 00000 0110 00100 00000 0101 00010 00000 0100 00001 00000

【００３８】表３−３ （３）ｒ＝３ （データ） （符号） 001111 01000 01000 00000 001110 01000 00100 00000 001101 01000 00010 00000 001100 01000 01001 00000 001011 00010 00001 00000 001010 00100 00100 00000 001001 00100 00010 00000 001000 00100 00001 00000 001111 00010 00010 00000

【００３９】表３−４ （４）ｒ＝４ （データ） （符号） 00011011 01000 01000 01000 00000 00011010 01000 01000 00100 00000 00011001 01000 01000 00010 00000 00011000 01000 01000 00001 00000 00010111 01000 00010 00001 00000 00010110 01000 00100 00100 00000 00010101 01000 00100 00010 00000 00010100 01000 00100 00001 00000 00010011 01000 00010 00001 00000 00010010 01000 00100 00100 00000 00010001 01000 00100 00010 00000 00010100 01000 00100 00001 00000 00001111 01000 00010 00010 00000 00001110 00100 00100 00100 00000 00001101 00100 00100 00010 00000 00001100 00100 00100 00001 00000 00001011 01000 00001 00001 00000 00001010 00001 00001 00001 00000 00001001 00010 00010 00010 00000 00001000 00010 00010 00001 00000

【００４０】表３−５ （５）ｒ＝５ （データ） （符号） 0000011111 01000 01000 01000 01000 00000 0000011110 01000 01000 01000 00100 00000 0000011101 01000 01000 01000 00010 00000 0000011100 01000 01000 01000 00001 00000 0000011011 01000 01000 00010 00001 00000 0000011010 01000 01000 00100 00100 00000 0000011001 01000 01000 00100 00010 00000 0000011000 01000 01000 00100 00001 00000 0000010111 01000 01000 00010 00010 00000 0000010110 01000 00100 00100 00100 00000 0000010101 01000 00100 00010 00010 00000 0000010100 01000 00100 00001 00001 00000 0000010011 01000 00010 00001 00001 00000 0000010010 01000 00100 00001 00001 00000 0000010001 01000 00100 00010 00010 00000 0000010000 01000 00100 00010 00001 00000 0000001111 01000 01000 00001 00001 00000 0000001110 01000 00001 00001 00001 00000 0000001101 01000 00010 00010 00010 00000 0000001100 01000 00010 00010 00001 00000 0000001011 00100 00100 00010 00010 00000 0000001010 00100 00100 00100 00100 00000 0000001001 00100 00100 00100 00010 00000 0000001000 00100 00100 00100 00001 00000 0000000111 00100 00100 00010 00001 00000 0000000110 00100 00100 00001 00001 00000 0000000101 00100 00010 00010 00010 00000 0000000100 00100 00010 00010 00001 00000 0000000011 00100 00001 00001 00001 00000 0000000010 00010 00010 00001 00001 00000 0000000001 00010 00010 00010 00010 00000 0000000000 00010 00010 00010 00001 00000

【００４１】表３−１〜表３−５を参照すると判るよう
に、２，４，６，８，１０ビットのディジタルデータが
それぞれ、５，１０，１５，２０，２５の符号長を有す
る符号語に変換される。表３−１に示したように、ディ
ジタルデータが（１１）である場合に、符号語は（００
０００）となる。ディジタルデータ（１１）が連続する
場合には符号語の論理値０の長い連続が発生し、実際に
光ディスク記録媒体から記録データを読み出す場合にク
ロック信号（チャネルクロック信号）の抽出が不可能に
なってしまう。そこで、例えばディジタルデータが６個
連続して論理値１である場合に（ディジタルデータ＝１
１１１１１）、符号語を１５ビットのデータ（００００
１ ００００１ ０００００）に変換して、つまり、１
も挿入して、０が多数連続してクロック信号の抽出が不
可能になることを防ぐ。

【００４２】ブロック化（ｄ，ｋ；ｍ，ｎ；ｒ）ＲＬＬ
符号化方式における最小反転間隔Ｔ _min を次式で定義す
る。

【００４３】 Ｔ_min ＝（ｍ／ｎ）（ｋ＋１）Ｔ_data …（１） ただし、Ｔ_dataはディジタルデータの間隔である。

【００４４】（４，２２；２，５；５）ＲＬＬ符号化方
式（ＶＦＭ方式）の最小反転間隔Ｔ _min は２．０Ｔ_data
となり、他の方式、例えばＥＦＭ（Eight to Fourteen
Modulation) 方式の１．４１Ｔ_data、あるいは、同一シ
ンボルの最小連続個数ｄ＝３とした方式（３Ｚ方式）の
１．７８Ｔ_dataに比べて大きくなる。つまり、（４，２
２；２，５；５）ＲＬＬ符号化方式は、最小反転間隔を
大きくとれるという利点がある。

【００４５】ブロック化（４，２２；２，５；５）ＲＬ
Ｌ符号化方式、ＥＦＭ方式、および、３Ｚ方式により同
一密度で符号をディジタルデータを光ディスク記録媒体
に記録した場合における規格化空間周波数（ＮＡ／λ）
の範囲はそれぞれ下記になる。

【００４６】 表４ 符号化方式 ＮＡ／λ （４，２２；２，５；５）ＲＬＬ符号化方式：０．２４〜１．１ ＥＦＭ方式 ：０．４３〜１．５７ ３Ｚ方式 ：０．３１〜１．２４

【００４７】この比較から、ブロック化（４，２２；
２，５；５）ＲＬＬ符号化方式が高密度記録に向いてい
ることがわかる。実際には、本発明のクロック信号再生
回路のクロック信号再生の対象となる光ディスク記録媒
体には、ブロック化（４，２２；２，５；５）ＲＬＬ符
号化方式により符号化されたディジタルデータを、符号
の論理値が１の場合に論理値が反転し、符号の論理値が
０の場合に論理値が反転しないＮＲＺＩの形式で記録し
ている。

【００４８】本発明のクロック信号再生回路は、光ディ
スク記録媒体における最短のピットはクロック信号再生
処理に用いられるクロック信号の５周期（５Ｔ）分に対
応するものとして処理を行う。なお、６〜２３周期に該
当するピットもある。光ディスク記録媒体から再生され
た再生信号の信号成分の分布する遮断空間周波数周波数
ｆ_s は、光ディスク装置の光学系の対物レンズの開口数
ＮＡと再生に用いられるレーザー光線の波長λにより、
次式で規定される。

【００４９】 ｆ_s ＝２ＮＡ／λ …（２）

【００５０】ここで、開口数ＮＡ＝０．５５、λ＝５３
２ｎｍとすると、遮断空間周波数周波数ｆ_s ＝２０６
７．７本／ｍｍとなる。また、再生信号の検出窓の幅ｄ
ｗ＝０．０８７μｍ、光ディスク記録媒体の線速度ｖ＝
５．２ｍ／ｓとすると、クロック信号の周波数（クロッ
ク周波数；ｆ_{cl ock} ＝１／Ｔ）は下記式３より６０ＭＨ
ｚ、遮断周波数ｆ_c は下記式４より１０．８ＭＨｚとし
て求められる。

【００５１】 ｆ_clock ＝ｖ／ｄｗ …（３）

【００５２】 ｆ_c ＝ｆ_s ｖ …（４）

【００５３】ここで、クロック周波数ｆ_clock と遮断周
波数ｆ_c との間に下記式５が成立する必要があり、式５
が成立しないと短いマーク（ピット）が読めなくなる。

【００５４】 （ｆ_clock ／５）／２＜ｆ_c …（５）

【００５５】ここで、式５における数値５は、本発明の
クロック信号再生回路において最短のピットがクロック
信号の５周期に対応することに起因する。なお、６〜２
３周期に該当するピットもある。また、再生信号をサン
プリングする場合、サンプリング定理よりサンプリング
周波数ｆ_sampが次式を満たしている場合に再生信号の情
報を欠落させることなくサンプリング（アナログ／ディ
ジタル変換）を行うことができる。

【００５６】 ｆ_samp／２＞ｆ_c …（６）

【００５７】従って、この条件を満足するクロック信号
を用いて再生信号のサンプリングを正確に行うことがで
きる。なお、後述するように本発明のクロック信号再生
回路においては、クロック信号に同期したサンプリング
を行うためにクロック信号の立ち上がり点で再生信号の
サンプリングを行い、また、サンプリング周波数ｆ_samp
をクロック周波数ｆ_{cl ock} に等しくしている。

【００５８】第１実施例 図１は本発明のクロック信号再生回路の第１実施例とし
て、ＲＯＭタイプの光ディスク記録媒体から読み出した
信号からクロック信号およびデータを再生する回路構成
図である。このクロック信号再生回路は、前処理回路１
０、ハイブリッド位相同期回路（ＰＬＬ回路）３０を有
する。なお、このクロック信号再生回路にデータ識別回
路２０を付加して、クロック信号の再生に加えてデータ
の再生を行う、クロック信号およびデータ再生回路を構
成することができる。前処理回路１０は、波形等化回路
（イコライザ：ＥＱＬ）１２、自動ゲイン調節回路（Ａ
ＧＣ）１４、ローパスフィルタ（ＬＰＦ）１６を有す
る。ハイブリッドＰＬＬ回路３０は、アナログ／ディジ
タル変換回路（ＡＤＣ）３２、ディジタル位相誤差算出
手段３４、ループフィルタおよびディジタル／アナログ
変換回路（ＤＡＣ）を含むＶＣＯ制御電圧発生回路３
６、および、アナログ電圧制御形発振回路（ＶＣＯ）３
８を有する。ＰＬＬ回路３０は、このように、アナログ
回路とディジタル回路とが混在しているので、本明細書
においてハイブリッドＰＬＬ回路と呼ぶ。

【００５９】ＥＱＬ１２は、たとえば、ＲＯＭタイプの
光ディスク記録媒体から読み出された高周波（ＲＦ）入
力再生信号ＳＩＮを波形等化する。この入力再生信号Ｓ
ＩＮはクロック成分を有している。なお、光ディスク記
録媒体には、上述したブロックＲＬＬ、ＥＦＭなどのチ
ャネルコーディングによって符号化されたデータが記録
されており、クロック信号再生回路で再生するクロック
信号は、チャネル・クロック信号となる。また、入力Ｒ
Ｆ信号の周波数帯域の上限が再生すべきディジタル・デ
ータのチャネル・クロック信号の周波数の１／２以下に
制限されている。ＡＧＣ１４は、ＥＱＬ１２において波
形等化した信号Ｓ１２を所定の大きさまで利得調整す
る。ＬＰＦ１６は、利得調整した信号成分Ｓ１４のう
ち、クロック信号再生に使用する信号成分を通過させ
て、ＰＬＬ入力信号Ｓ３０として、ハイブリッドＰＬＬ
回路３０に印加する。

【００６０】ハイブリッドＰＬＬ回路３０内のＡＤＣ３
２は、アナログＶＣＯ３８で発生した再生同期クロック
信号ＣＫをサンプリング信号としてＬＰＦ１６から出力
されたＰＬＬ入力信号Ｓ３０をサンプリングして、ディ
ジタル信号Ｓ３２に変換する。ディジタル位相誤差算出
手段３４は、ディジタル信号Ｓ３２の位相誤差をディジ
タル的に算出する。通常、ＰＬＬ回路においては、入力
信号、たとえば、ここではＰＬＬ入力信号Ｓ３０と、ア
ナログＶＣＯ３８またはアナログＶＣＯ３８で発生させ
た再生クロック信号を分周回路で分周した分周クロック
信号との２つの信号の位相差（偏差）を算出するが、位
相誤差算出手段３４は２つの信号の位相差ではなく、Ａ
ＤＣ３２でサンプリングしたディジタル信号Ｓ３２の、
基準位相に対する位相誤差をディジタル的に算出するこ
とに留意されたい。この詳細は後述する。したがって、
位相誤差算出手段３４にはＡＤＣ３２の出力、つまり、
ディジタル信号Ｓ３２のみが印加されている。

【００６１】ループフィルタおよびＤＡＣを含むＶＣＯ
制御電圧発生回路３６は、基本的には、再生すべきディ
ジタルデータのチャネルクロックに相当する周波数でア
ナログＶＣＯ３８を発振させる制御電圧を出力するため
のループフィルタ回路と、位相誤差算出手段３４の出力
信号がディジタルなので、ＤＡＣを含む。ループフィル
タ回路はアナログ・ループフィルタ回路でも、ディジタ
ル・ループフィルタ回路でもよい。ループフィルタ回路
としてアナログ・ループフィルタ回路を用いた場合、図
２（Ａ）に示すように、ＶＣＯ制御電圧発生回路３６’
はまず、位相誤差算出手段３４からの位相誤差信号Ｓ３
４をＤＡＣでアナログ信号に変換し、アナログ・ループ
フィルタ回路でフィルタリングする。アナログ・ループ
フィルタ回路の構成を図３に示す。ループフィルタ回路
は、演算増幅回路ＯＰ、直列入力抵抗器Ｒ１、負帰還抵
抗器Ｒ２および負帰還キャパシタＣ１で構成されてい
る。ループフィルタ回路としてディジタル・ループフィ
ルタ回路を用いた場合、図２（Ｂ）に示すように、ＶＣ
Ｏ制御電圧発生回路３６”はまず、位相誤差算出手段３
４で検出した位相誤差信号Ｓ３４をディジタルループフ
ィルタでフィルタリングすることによりアナログＶＣＯ
３８を動作させるＶＣＯ制御電圧に相当するディジタル
信号を発生し、次いで、内蔵したＤＡＣでアナログ信号
Ｓ３６に変換する。図２（Ａ）に示したＤＡＣ３６５、
または、図２（Ｂ）に示したＤＡＣ３６５Ａによるアナ
ログ変換結果は離散的な値になる。そこで、ＤＡＣの後
段に平滑フィルタを設けて、連続的なアナログ信号にす
ることが、ＶＣＯ３８を連続的に動作させる観点から望
ましい。

【００６２】アナログＶＣＯ３８は、ＶＣＯ制御電圧発
生回路３６からのアナログ制御電圧信号Ｓ３６の値に応
じた周波数で発振して、再生同期クロック信号ＣＬＫを
出力する。この再生同期クロック信号ＣＬＫは、たとえ
ば、光学式ディスク装置の他の回路に使用される他、Ａ
ＤＣ３２に印加されて、ＡＤＣ３２におけるサンプリン
グ信号として使用される。

【００６３】ハイブリッドＰＬＬ回路３０は、位相誤差
算出手段３４の回路動作を除くと、基本的には通常のＰ
ＬＬ回路の動作に類似しているが、ＡＤＣ３２、位相誤
差算出手段３４、および、ＶＣＯ制御電圧発生回路３６
の一部など、ドリフトの影響を受け易い部分、オフセッ
トの影響を受けやすい部分をディジタル回路で構成し
て、ドリフトおよびオフセットの影響を受けないように
している。加えて、アナログＶＣＯ３８を用いて、換言
すれば、高速動作のカウンタなどを用いずに、再生同期
クロック信号ＣＬＫを発生させている。その結果とし
て、ハイブリッドＰＬＬ回路３０は、精度が高く、低価
格の回路構成になっている。

【００６４】より具体的に述べると、クロック信号再生
回路としてのハイブリッドＰＬＬ回路３０の動作を述べ
るため、入力再生信号ＳＩＮとして、図１７に図解した
光ディスク装置１００から読み出された再生信号を例示
する。図４（Ａ）は、ハイブリッドＰＬＬ回路３０のア
ナログＶＣＯ３８により生成された再生同期クロック信
号ＣＬＫの波形図であり、図４（Ｂ）はブロック化
（４，２２；２，５；５）ＲＬＬ符号化方式でディスク
が記録されている光ディスク記録媒体１０８におけるピ
ットの位置を示すグラフであり、図４（Ｃ）は、再生Ｒ
Ｆ信号ＳＩＮとアナログＶＣＯ３８からの再生同期クロ
ック信号ＣＬＫによるサンプリング点（サンプリング・
タイミング）を示す。図５（Ａ）〜（Ｆ）はそれぞれ、
図４（Ｃ）に示した再生ＲＦ信号ＳＩＮの立ち上がり点
および立ち下がり点付近の拡大波形とそのサンプリング
点を示す図である。特に、図５（Ａ）〜（Ｃ）は再生Ｒ
Ｆ信号ＳＩＮの立ち上がり点付近の拡大波形とそのサン
プリング点を示し、図５（Ｄ）〜（Ｆ）は再生ＲＦ信号
ＳＩＮの立ち下がり点付近の拡大波形とそのサンプリン
グ点を示す。図６は、位相誤差算出手段３４の位相誤差
検出処理を示すフローチャートである。

【００６５】図４〜図６を参照して位相誤差算出手段３
４の動作を説明する。ブロック化（４，２２；２，５；
５）ＲＬＬ符号化方式でデータが記録されている光ディ
スク記録媒体のピットとピット以外の部分の境界に対応
する再生信号は、再生信号の立ち上がり点および立ち下
がり点となる。以下の記述において、立ち上がり点およ
び立ち下がり点を総称して、変化点と呼ぶ。これらの変
化点はそれぞれ、しきい値（本実施例ではしきい値＝０
としている）以下の値のディジタル再生信号ｄ（ｋ）⁺
（ｋは任意のサンプリング点を示す）と、しきい値以上
の値のディジタル再生信号ｄ（ｋ）^- とが連続する場
合、および、その逆の、しきい値以上の値のディジタル
再生信号ｄ（ｋ）^- としきい値以下の値のディジタル再
生信号ｄ（ｋ）⁺ とが連続する場合として検出すること
ができる。また、連続するサンプリング点における２つ
の再生信号の変化は、変化点の近傍ではほぼ一定かつ直
線的であると考えられるので、しきい値を間に挟んで連
続する２つのディジタル再生信号ｄ（ｋ）の値の和、あ
るいは、しきい値を間に挟んで連続する２つのディジタ
ル再生信号ｄ（ｋ）の比の値は、その変化点における再
生同期クロック信号ＣＬＫ、つまり、ＡＤＣ３２におけ
るサンプリング信号と、ディジタル再生信号ｄ（ｋ）と
の位相誤差に対応していると考えることができる。つま
り、位相誤差算出手段３４は直接、ＰＬＬ入力信号Ｓ３
０と再生同期クロック信号ＣＬＫとの位相を比較しては
いないが、ＡＤＣ３２において再生同期クロック信号Ｃ
ＬＫに基づいてＰＬＬ入力信号Ｓ３０のサンプリングが
行われ、その結果としてのディジタル信号Ｓ３２、つま
り、ディジタル再生信号ｄ（ｋ）は、再生同期クロック
信号ＣＬＫの情報を含んだものであるので、位相誤差算
出手段３４はこの前提のもとに位相誤差を検出する。

【００６６】図４（Ａ），（Ｂ）に示すように、ブロッ
ク化（４，２２；２，５；５）ＲＬＬ符号化方式でデー
タが記録されている光ディスク記録媒体上の最短のピッ
トはクロック信号、５周期（５Ｔ）に対応している。な
お、６〜２３Ｔに該当するピットもある。図１７に示し
た光ディスク記録媒体１０８から読み出された再生ＲＦ
信号ＳＩＮは、図４（Ｃ）に示すような周波数帯域の上
限が制限された波形となる。再生ＲＦ信号ＳＩＮの波形
はアナログＶＣＯ３８からの再生同期クロック信号ＣＬ
Ｋの立ち上がり点でＡＤＣ３２においてサンプリングさ
れてディジタル再生信号ｄ（ｋ）となる。なお、ディジ
タル再生信号ｄ（ｋ）は実際にはディジタル形式の信号
であるが、図解の関係上、アナログ形式の信号のように
示してある。

【００６７】図５（Ａ）〜（Ｆ）を参照して、再生ＲＦ
信号ＳＩＮとしきい値とが交わる部分に着目して、位相
誤差算出手段３４における位相誤差の検出動作について
説明する。なお、この実施例においては、しきい値は電
圧＝０であり、再生ＲＦ信号ＳＩＮも電圧信号である。
前回のサンプリングにおけるディジタル再生信号をｄ
（ｉ−１）で表し、今回のサンプリングにおけるディジ
タル再生信号をｄ（ｉ）で表す。図５（Ａ）〜（Ｂ）は
再生ＲＦ信号ＳＩＮの立ち上がり点付近の拡大波形と再
生同期クロック信号ＣＬＫによるＡＤＣ３２における再
生ＲＦ信号ＳＩＮのサンプリング点、および、ディジタ
ル再生信号ｄ（ｋ）を示す。図５（Ｄ）〜（Ｆ）は再生
ＲＦ信号ＳＩＮの立ち下がり点付近の拡大波形と再生同
期クロック信号ＣＬＫによるサンプリング点、および、
ディジタル再生信号ｄ（ｋ）を示す。再生ＲＦ信号ＳＩ
Ｎの立ち下がり点と再生同期クロック信号ＣＬＫの立ち
上がり点との同期をとる場合を説明する。

【００６８】（１）位相誤差がない場合：図５（Ｂ） 再生ＲＦ信号ＳＩＮの立ち上がり点と、再生同期クロッ
ク信号ＣＬＫと立ち上がり点との間に位相誤差がない場
合、変化点における再生ＲＦ信号ＳＩＮの変化は直線的
であると考えられるので、図５（Ｂ）に示すように再生
ＲＦ信号ＳＩＮとしきい値の交わる点はサンプリング点
のほぼ中間にある。この場合、ｄ（ｉ）＝−ｄ（ｉ−
１）、または、ｄ（ｉ）≒−ｄ（ｉ−１）となる。つま
り、ｄ（ｉ）の絶対値と、−ｄ（ｉ−１）の絶対値とは
等しいか、ほぼ等しい。

【００６９】（２）再生同期クロック信号ＣＬＫが再生
ＲＦ信号ＳＩＮの立ち上がり点に対して位相が進んでい
る場合：図５（Ａ） 再生同期クロック信号ＣＬＫが再生ＲＦ信号ＳＩＮの立
ち上がり点に対して進み位相誤差を有する場合には、図
５（Ａ）に示すように、サンプリング点はサンプリング
点の中間よりも後ろに位置することになって｜−ｄ
（ｉ）｜＜｜ｄ（ｉ−１）｜となる。

【００７０】（３）再生同期クロック信号ＣＬＫが再生
ＲＦ信号ＳＩＮの立ち上がり点に対して位相が遅れてい
る場合：図５（Ｃ） 再生同期クロック信号ＣＬＫが再生ＲＦ信号ＳＩＮの立
ち上がり点に対して遅れ位相誤差を有する場合には、図
５（Ｃ）に示すようにサンプリング点はサンプリング点
の中間よりも前に位置することになって｜−ｄ（ｉ）｜
＞｜ｄ（ｉ−１）｜となる。

【００７１】（４）位相誤差がない場合：図５（Ｅ） 再生同期クロック信号ＣＬＫと再生ＲＦ信号ＳＩＮとに
位相誤差がない場合、図５（Ｅ）に示すように再生信号
としきい値の交わる点はサンプリング点のほぼ中間にあ
り、従ってｄ（ｉ）≒−ｄ（ｉ−１）となる。

【００７２】（５）再生同期クロック信号ＣＬＫが再生
ＲＦ信号ＳＩＮの立ち上がり点に対して位相が進んでい
る場合：図５（Ｄ） 再生同期クロック信号ＣＬＫが再生ＲＦ信号ＳＩＮの立
ち下がり点に対して進み位相誤差を有する場合には、図
５（Ｄ）に示すように、サンプリング点はサンプリング
点の中間よりも前に位置することになって、｜ｄ（ｉ）
｜＜｜−ｄ（ｉ−１）｜となる。

【００７３】（６）再生同期クロック信号ＣＬＫが再生
ＲＦ信号ＳＩＮの立ち上がり点に対して位相が遅れてい
る場合：図５（Ｆ） 再生同期クロック信号ＣＬＫが再生ＲＦ信号ＳＩＮの立
ち下がり点に対して遅れ位相誤差を有する場合には、図
５（Ｆ）に示すようにサンプリング点はサンプリング点
の中間よりも後に位置することになって、｜ｄ（ｉ）｜
＞｜−ｄ（ｉ−１）｜となる。

【００７４】上述のように、例えば、再生ＲＦ信号ＳＩ
Ｎの立ち下がり点と再生同期クロック信号ＣＬＫの立ち
上がり点のみとの同期をとる必要が生じた場合等に、位
相誤差算出手段３４を適切に構成することにより、ハイ
ブリッドＰＬＬ回路３０として、再生ＲＦ信号ＳＩＮの
立ち下がり点に同期した再生同期クロック信号ＣＬＫを
生成することができる。

【００７５】以下、図６を参照して位相誤差算出手段３
４およびその関連回路による位相誤差検出処理の動作を
説明する。ステップ０１（Ｓ０１） ：ＡＤＣ３２は再生ＲＦ信号Ｓ
ＩＮを再生同期クロック信号ＣＬＫの立ち上がり点でサ
ンプリングし、位相誤差算出手段３４にディジタル信号
ｄ（ｋ）として印加する。ステップ０２（Ｓ０２） ：位相誤差算出手段３４は連続
する２つのディジタル再生信号ｄ（ｉ−１），ｄ（ｉ）
を乗算し、乗算結果が負であるか否かを判断する。乗算
結果が負である場合は連続する２つのディジタル再生信
号がしきい値（０）を間に挟んで反対側の位置にあるこ
とを意味している。２つのディジタル再生信号が反対側
にある場合は、ステップ０３の処理に移行する。２つの
ディジタル再生信号が同じ側にある場合は、ステップ０
４の処理に移行する。なお、上記、２つのディジタル再
生信号がどちらの位置にあるかを検出するためには、２
つのディジタル再生信号の乗算を行わず、単に、２つの
ディジタル再生信号の符号が同じか異なるかを検出して
もよい。ステップ０３（Ｓ０３） ：位相誤差算出手段３４は今回
のディジタル再生信号ｄ（ｉ）が正であるか否かを判断
する。ディジタル再生信号ｄ（ｉ）が正である場合は、
ディジタル再生信号ｄ（ｉ），ｄ（ｉ−１）が立ち上が
り点に対応するものであるので、ステップ０５の処理に
進み、正でない場合はディジタル再生信号ｄ（ｉ），ｄ
（ｉ−１）が立ち下がり点に対応するものであるのでス
テップ０６の処理に進む。ステップ０４（Ｓ０４） ：位相誤差算出手段３４は位相
誤差Δφ（ｉ）をそれ以前の位相誤差Δφ（ｉ−１）の
ままとする。ステップ０５（Ｓ０５） ：位相誤差算出手段３４は位相
誤差Δφ（ｉ）＝−｛ｄ（ｉ−１）＋ｄ（ｉ）｝として
算出する。ステップ０６（Ｓ０６） ：位相誤差算出手段３４は位相
誤差Δφ（ｉ）＝ｄ（ｉ−１）＋ｄ（ｉ）として算出す
る。

【００７６】図１に示した位相誤差算出手段３４は、以
上の処理動作により再生ＲＦ信号ＳＩＮと再生同期クロ
ック信号ＣＬＫとの位相誤差を変化点の前後のディジタ
ル再生信号の差分として検出し、その差分を位相誤差信
号Ｓ３４として出力する。ＶＣＯ制御電圧発生回路３６
は、アナログＶＣＯ３８を動作させるアナログ制御電圧
信号Ｓ３６を発生し、アナログＶＣＯ３８は再生同期ク
ロック信号ＣＬＫを出力する。この再生同期クロック信
号ＣＬＫは、再生ＲＦ信号ＳＩＮと同期がとれている。
また、ハイブリッドＰＬＬ回路３０は上述したように安
定に動作するので、再生同期クロック信号ＣＬＫは正確
である。つまり、温度ドリフトの影響、オフセットなど
の影響を受けにくい。このような再生同期クロック信号
ＣＬＫを用いてサンプリングされたディジタル再生ＲＦ
信号をデータ識別回路２０で識別すると、正確なデータ
を再生できる。

【００７７】第２実施例 本発明のクロック信号再生回路の第２実施例として、図
１に示したクロック再生回路８の変形態様を図７に示
す。図７は光ディスク装置１００に適用したハイブリッ
ドＰＬＬ回路３０Ａを有するクロック信号再生回路の構
成図である。光ディスク装置１００は、光ピックアップ
を含む光学系１０２、光ディスク制御装置１０４、モー
タ１０６、光ディスク記録媒体１０８を有する。光ディ
スク記録媒体１０８はモータ１０６により回転され、光
ピックアップを含む光学系１０２から照射されるレーザ
ー光線を反射する。反射されたレーザー光線（再生光信
号）には光ディスク記録媒体１０８上のピットの情報が
含まれており、この再生光信号は再び光ディスク記録媒
体１０８に戻って光ピックアップを含む光学系１０２の
光検出器により電気的な再生信号、つまり、再生ＲＦ信
号ＳＩＮに変換されて前処理回路１０内の波形等化回路
（イコライザ：ＥＱＬ）１２に入力される。つまり、光
ピックアップを含む光学系１０２は、光ディスク記録媒
体１０８から光学的に再生光信号を読み出して再生ＲＦ
信号ＳＩＮとして出力する。光ディスク記録媒体１０８
は、ブロック化（４，２２；２，５；５）ＲＬＬ符号化
方式により符号化されたディジタルデータがＮＲＺＩの
形式で、最短のピットがクロック信号５周期（５Ｔ）に
対応付けられて記録されている。

【００７８】前処理回路１０は、波形等化回路（イコラ
イザ：ＥＱＬ）１２、自動ゲイン調節回路（ＡＧＣ）１
４、ローパスフィルタ（ＬＰＦ）１６を有している。Ｅ
ＱＬ１２は再生ＲＦ信号ＳＩＮについて等化処理を行
う。ＡＧＣ１４は波形等化された再生ＲＦ信号ＳＩＮの
振幅に対応した増幅度で再生ＲＦ信号ＳＩＮを増幅す
る。ＬＰＦ１６は上記信号処理された再生ＲＦ信号ＳＩ
Ｎの所定の周波数以下の信号成分のみを通過させて、Ｐ
ＬＬ入力信号Ｓ３０として、ハイブリッドＰＬＬ回路３
０Ａに印加する。

【００７９】第２実施例のハイブリッドＰＬＬ回路３０
Ａは、ＡＤＣ３２、位相誤差算出手段３４、ＶＣＯ制御
電圧発生回路３６Ａ、アナログＶＣＯ３８を有する。ま
た、ＡＤＣ３２の出力データに基づいてデータを識別す
るための図１に示したデータ識別回路２０として、本実
施例では、レベル比較回路２０が設けられている。

【００８０】ＬＰＦ１６の出力信号はＰＬＬ入力信号Ｓ
３０として、ＡＤＣ３２に印加され、アナログＶＣＯ３
８からの再生同期クロック信号ＣＬＫによってサンプリ
ングされる。そのサンプリング結果がレベル比較回路２
０Ａでレベル比較されたデータが再生され、位相誤差算
出手段３４において、図４〜図６を参照して述べたよう
に位相誤差が検出されて位相誤差信号Ｓ３４が出力され
ることは第１実施例と同様である。

【００８１】つまり、ＡＤＣ３２は、アナログＶＣＯ３
８からの再生同期クロック信号ＣＬＫの立ち上がり点で
ＬＰＦ１６から印加されたＰＬＬ入力信号Ｓ３０をサン
プリングしてディジタル再生信号ｄ（ｋ）（但し、ｋは
整数である）に変換してレベル比較回路２０Ａ、およ
び、位相誤差算出手段３４に印加する。再生同期クロッ
ク信号ＣＬＫの周波数ｆ_clock は、再生ＲＦ信号ＳＩＮ
の遮断周波数ｆ_c の２倍以上の周波数であるので、再生
ＲＦ信号ＳＩＮに含まれる情報を失うことなく、再生Ｒ
Ｆ信号ＳＩＮをＡＤＣ３２において、アナログ／ディジ
タル変換することが可能である。つまり、ＡＤＣ３２
は、図４（Ｃ）に示したように、アナログＶＣＯ３８か
らの再生同期クロック信号ＣＬＫの立ち上がり点で再生
ＲＦ信号ＳＩＮをディジタル信号に変換する。

【００８２】位相誤差算出手段３４は、図５（Ａ）〜
（Ｆ）に示したように再生ＲＦ信号ＳＩＮの変化点を検
出し、変化点の前後のディジタル再生信号の値に基づい
て図６に示した位相誤差検出処理を行い、位相誤差信号
Ｓ３４をＶＣＯ制御電圧発生回路３６Ａに出力する。

【００８３】レベル比較回路２０Ａは、ＡＤＣ３２から
のディジタル再生信号ｄ（ｋ）の値を所定のしきい値と
比較して再生データを復元し、クロック信号再生および
データ再生回路のデータ出力として出力する。

【００８４】第２実施例のハイブリッドＰＬＬ回路３０
Ａは、図１に示した第１実施例のハイブリッドＰＬＬ回
路３０内の図２（Ａ）、（Ｂ）に示したＶＣＯ制御電圧
発生回路３６を、ＶＣＯ制御電圧発生回路３６Ａに代え
たものである。換言すれば、ＶＣＯ制御電圧発生回路３
６として、図２（Ａ）、（Ｂ）に示したものを、図８に
示した回路構成に代えたものが第２実施例のハイブリッ
ドＰＬＬ回路３０Ａである。第２実施例のＶＣＯ制御電
圧発生回路３６Ａは、ディジタル位相誤差信号Ｓ３４を
積分するディジタル積分回路３６１、第１のディジタル
／アナログ変換回路（ＤＡＣ）３６２、第１の平滑フィ
ルタ回路３６３、第１の係数乗算増幅回路３６４からな
る第１の回路３６Ａ１とを有する。またＶＣＯ制御電圧
発生回路３６Ａは、第２のＤＡＣ３６５、第２の平滑フ
ィルタ回路、第２の係数乗算増幅回路３６７からなる第
２の回路３６Ａ２を有する。さらにＶＣＯ制御電圧発生
回路３６Ａは加算回路３６８を有する。ＶＣＯ制御電圧
発生回路３６Ａの回路の概略動作を述べる。第１の回路
３６Ａ１は、位相誤差信号Ｓ３４を積分回路３６１で積
分して、その積分結果を第１の係数乗算増幅回路３６４
において第１の係数αを乗じる。第２の回路３６Ａ２は
位相誤差信号Ｓ３４の瞬時値に対して、第２の係数乗算
増幅回路３６７において第２の係数＝βを乗じる。つま
り、第１の回路３６Ａ１は、位相誤差信号Ｓ３４をある
期間にわたって積分して平均的な位相誤差を算出し、そ
の平均位相誤差に第１の係数αを乗じる。第２の回路３
６Ａ２は位相誤差信号Ｓ３４の瞬時値に第２の係数＝β
を乗じる。加算回路３６８は第１の回路３６Ａ１の結果
と第２の回路３６Ａ２の結果とを加算する。その結果、
ある期間の平均位相誤差と瞬時位相誤差との両者を勘案
した位相誤差に対応したアナログ制御電圧信号Ｓ３６が
加算回路３６８から出力される。第１のＤＡＣ３６２お
よび第２のＤＡＣ３６５はそれぞれ、位相誤差信号Ｓ３
４の平均値および位相誤差信号Ｓ３４の瞬時値をアナロ
グ信号に変換する。第１の平滑フィルタ回路３６３およ
び第２の平滑フィルタ回路３６６はそれぞれ、ＤＡＣ３
６２、３６５の離散的な出力を平滑にする。第１の係数
乗算増幅回路３６４および第２の係数乗算増幅回路３６
７は上述したように、係数乗算回路および振幅増幅回路
として機能する。

【００８５】なお、第１のＤＡＣ３６２および第２のＤ
ＡＣ３６５の出力結果は、離散的な値になる。そこで、
第１のＤＡＣ３６２および第２のＤＡＣ３６５の出力に
それぞれ、第１の平滑フィルタ回路３６３および第２の
平滑フィルタ回路３６６を設置し、連続したアナログ出
力信号を提供する。

【００８６】図７に図解した第２実施例のクロック信号
再生回路においては、位相誤差信号Ｓ３４を積分した結
果と位相誤差信号Ｓ３４の瞬時値とを組み合わせている
ので、長期間的に安定した再生同期クロック信号ＣＬＫ
を再生することができる。もちろん、第１の係数αと、
第２の係数＝βの値の設定の仕方により、位相同期ルー
プの制御周波数帯域、減衰特性を自由に調整することが
できる。ＶＣＯ制御電圧発生回路３６Ａにおいて、位相
誤差信号Ｓ３４の積分をディジタル積分回路３６１を用
いているので、ドリフトおよびオフセットの問題がな
い。つまり、安定して正確な位相誤差信号Ｓ３４の積分
結果を得ることができる。

【００８７】以上述べたように、第２の実施例のクロッ
ク信号再生回路によれば、再生ＲＦ信号ＳＩＮからの再
生同期クロック信号ＣＬＫの再生をハイブリッド的な信
号処理により行うことができる。従ってアナログ信号処
理回路を用いる場合に必要となるドリフト調整、オフセ
ット補正などの調整作業が不要である。その結果、安定
に再生同期クロック信号ＣＬＫを再生でき、ひいては、
レベル比較回路２０Ａにおけるデータの再生も安定して
行える。このクロック信号再生回路は温度変化によるド
リフトの影響を受けにくいなど、耐環境性に優れてい
る。また、全ディジタル方式のクロック信号再生回路に
比較して、回路の最高動作周波数を低く抑えることがで
き、特に、高い周波数の同期クロック信号を再生する必
要のあるクロック信号再生回路においては、低価格にな
る。

【００８８】また、このクロック信号再生回路を、光デ
ィスク装置１００の再生同期クロック信号ＣＬＫの再生
以外の用途、例えば通信回線から受信した信号からクロ
ック信号を再生する用途などにも適用できる。さらに、
このクロック信号再生回路は、ブロック化（４，２２；
２，５；５）ＲＬＬ符号化方式以外の符号化方式により
符号化された、光学式ディスク装置においてディジタル
データを記録したデータおよびクロック信号を再生する
用途に、あるいは、磁気記録媒体を再生する用途に用い
ること等も可能である。もちろん、上述したクロック信
号再生回路の各部分の信号波形、論理値、あるいは、周
波数等は例示である。

【００８９】第３実施例 本発明のクロック信号再生回路の第３実施例として、図
８に光ディスク装置１００に適用するクロック信号再生
回路を示す。このクロック信号再生回路は、図２（Ａ）
に図解したＤＡＣとアナログループフィルタ回路からな
るＶＣＯ制御電圧発生回路３６’をＶＣＯ制御電圧発生
回路３６Ｂの一部としてクロック信号再生回路に組み込
んだ回路構成である。このハイブリッドＰＬＬ回路３０
Ｂは、ＡＤＣ３２、位相誤差算出手段３４、ＶＣＯ制御
電圧発生回路３６Ｂ、および、アナログＶＣＯ３８を有
する。ＶＣＯ制御電圧発生回路３６Ｂは、ＤＡＣ３６
５、フィルタ回路３７０、および、アナログ・ループフ
ィルタ回路３６６を有する。つまり、図８においては、
図２（Ａ）に示したＶＣＯ制御電圧発生回路３６”のＤ
ＡＣ３６５の後段に平滑フィルタ回路３７０を設けてＤ
ＡＣ３６５の出力電圧を平滑にした後、アナログループ
フィルタ回路３６６に印加している。このクロック信号
再生回路は、再生同期クロック信号ＣＬＫの周波数ｆ
_clockを再生信号の遮断周波数ｆ_c の２倍以上とする。
図８に示した第３実施例のクロック信号再生回路も、第
１実施例および第２実施例と同様の効果を奏する。

【００９０】図８に示したクロック信号再生回路の変形
態様として、図２（Ｂ）に示した、ＶＣＯ制御電圧発生
回路３６”を用いることもできる。この場合、ＶＣＯ制
御電圧発生回路３６Ｂは、ディジタル・ループフィルタ
回路、平滑フィルタ３７０、ＤＡＣの回路構成となる。

【００９１】第４実施例 本発明のクロック信号再生回路の第４実施例を述べる。
上述した第１〜第３実施例におけるＰＬＬ回路において
は、基本的に、再生ＲＦ信号ＳＩＮをディジタル変換し
た信号と再生同期クロック信号ＣＬＫの位相差を検出し
て、この位相差がゼロまたは一定値になるように再生同
期クロック信号ＣＬＫの周波数又は位相を制御し、正し
い同期を得るものである。ＰＬＬ回路において、求めら
れる同期クロック信号の周波数と、ＰＬＬ回路が発生す
る再生同期クロック信号ＣＬＫの周波数がある範囲をこ
えて異なると、正しい同期を得られる状態への引き込み
が不可能または困難になる。そこで同期クロック再生回
路においては、何らかの周波数制御回路をＰＬＬ回路と
ともに備えているものが多い。たとえば、一般的に、再
生同期クロック信号ＣＬＫを発生している電圧制御形発
振器（ＶＣＯ）の制御入力端子に三角波掃引電圧を印加
して、発振器の発振周波数を上限から下限まで掃引する
方法がとられている。

【００９２】しかし、上記の方法では、以下のような問
題点がある。 （１）入力デジタル信号には、本来の同期クロックの周
波数成分の他にスプリアス成分が含まれている場合が多
く、このスプリアス成分に引き込まれてしまう可能性が
ある。そして一旦スプリアス成分に引き込まれてロック
してしまうと、このスプリアス成分の強度が低下する
か、または外部から強制的にロック状態を解除するよう
な外乱を与えないかぎり、正しい同期クロックの周波数
にロックすることができなくなってしまう。 （２）周波数引き込みに要する時間が、周波数掃引時間
によって制限される。その結果、周波数引き込みに要す
る時間が長い。 本発明のクロック信号再生回路の第４実施例は、上述し
た課題を解決する。

【００９３】図９は本発明の第４実施例のクロック信号
再生回路を光学式デジタルビデオディスク再生装置に応
用した場合の構成図である。第４実施例におけるハイブ
リッドＰＬＬ回路３０Ｃは、アナログ／ディジタル変換
回路（ＡＤＣ）３２、ディジタル位相誤差算出手段３
４、ディジタル・ループフィルタ３６６Ａ、ＤＡＣ３６
５Ａ、および、アナログ電圧制御形発振回路（アナログ
ＶＣＯ）３８の他に、同期引込制御回路４００を有す
る。同期引込制御回路４００は、周波数制御回路４０
２、第２のディジタル／アナログ変換回路（ＤＡＣ）４
０４、および、位相同期／非同期検出回路４０４を有す
る。ここで、ディジタル・ループフィルタ３６６Ａ、お
よび、ＤＡＣ３６５Ａは、図２（Ｂ）に図解した、ルー
プフィルタおよびＤＡＣを含むＶＣＯ制御電圧発生回路
３６Ｃの回路構成と実質的に同じである。つまり、ＡＤ
Ｃ３２、位相誤差算出手段３４、ディジタル・ループフ
ィルタ３６６Ａ、ＤＡＣ３６５Ａ、および、アナログＶ
ＣＯ３８から構成される回路は、実質的に、第３実施例
として上述した回路と同じである。第４実施例のハイブ
リッドＰＬＬ回路３０Ｃは、第３実施例のハイブリッド
ＰＬＬ回路３０Ｂに、同期引込制御回路４００を付加し
たものである。

【００９４】クロック信号の再生を行なう対象である再
生信号（再生ＲＦ信号ＳＩＮ）は、自己同期可能な変調
方式により変調されており、光ディスク記録媒体１０８
より光ピックアップを含む光学系１０２を用いて再生さ
れる。再生信号は、前処理回路１０内の波形等化回路
（イコライザ：ＥＱＬ）１２、自動ゲイン調節回路（Ａ
ＧＣ）１４、および、ローパスフィルタ（ＬＰＦ）１６
を通って、信号前処理が行われる。ＬＰＦ１６のアナロ
グ出力信号が、ＡＤＣ３２において、アナログＶＣＯ３
８からの再生同期クロック信号ＣＬＫに基づいてサンプ
リングされる。サンプリングされたディジタル信号Ｓ３
２が位相誤差算出手段３４に印加されて、位相誤差算出
手段３４において、図３および図４を参照して述べた、
位相誤差検出が行われる。つまり、位相誤差算出手段３
４は、再生ＲＦ信号ＳＩＮのゼロクロスの直前のサンプ
リング値d(i-1)と、ゼロクロス直後のサンプリング値d
(i)の和を位相誤差として位相誤差信号Ｓ３４を出力す
る。なお、位相誤差検出に際しては、立ち上がりエッジ
と立ち下がりエッジで符号を逆転する。

【００９５】再生ＲＦ信号ＳＩＮ（再生信号）は、光ピ
ックアップを含む光学系１０２内の光ピックアップの対
物レンズの開口数ＮＡとレーザー光の波長によって決ま
る遮断空間周波数によって、帯域制限されたものとなっ
ている。そしてサンプリング周波数が、この帯域の上限
よりも十分に大きければ、上述したように、再生信号は
ゼロクロス付近ではほぼ直線と見做すことができる。し
たがってゼロクロスする点が、サンプリング点のちょう
ど中間にある状態を位相誤差なし（ゼロ）の状態とする
と、ゼロクロス前後のサンプリング値の和は位相誤差の
値に比例すると考えることができる。したがって、位相
誤差算出手段３４は位相誤差がπ(rad)から−π(rad)
の範囲でリニアな位相比較特性を持つ。図１０（Ａ）、
（Ｂ）は、位相誤差Δφが負、ゼロ、正の場合のサンプ
リング点の例を示すグラフである。縦軸は位相誤差Δφ
に対応する電圧を示し、横軸は時間経過を示す。位相誤
差算出手段３４において算出されたディジタル位相誤差
Δφは位相誤差信号Ｓ３４４として出力され、ディジタ
ルループフィルタ３６６Ａ、および、周波数制御回路４
０２に印加される。

【００９６】周波数制御信号の生成原理を述べる。位相
非同期状態にあるとき、位相誤差算出手段３４からの位
相誤差信号Ｓ３４は、図１０（Ａ）に図解したような周
期的な変化を示す。ここで、図１０（Ａ）は、求めるべ
き同期クロック信号の周波数fck と、ハイブリッドＰＬ
Ｌ回路３０Ｄから発生される、つまり、アナログＶＣＯ
３８が発生する再生同期クロック信号ＣＬＫの周波数 f
pll が、fck > fpllの場合に対応している。したがっ
て、不連続に変化する点ＤＰに着目することにより、周
波数制御回路４０２において、図１０（Ａ）の位相誤差
Δφに対応して、図１０（Ｂ）に示す階段状の信号（こ
れを周波数制御信号と呼ぶ）を生成することが出来る。

【００９７】周波数制御回路４０２の回路構成を図１１
に示す。周波数制御回路４０２は、不連続点検出回路４
０２１、アップ／ダウン（Ｕ／Ｄ）カウンタ４０２２お
よびホールド回路４０２３を有する。不連続点検出回路
４０２１は、位相誤差算出手段３４からの位相誤差信号
Ｓ３４を入力して、図１０（Ａ）に図解した不連続点を
検出する。つまり、不連続点検出回路４０２１は、位相
誤差Δφが−π(rad) からπ(rad) へ変化する点（位相
誤差の正の不連続点）、つまりアップ側へ変化する点
（タイミング）、またはπ(rad) から−π(rad) への変
化する点（位相誤差の負の不連続点）、つまりダウン側
へ変化する点（タイミング）を検出し、位相誤差値とそ
の直前の位相誤差値との差をとり、その差がある大きさ
以上の時、位相誤差の不連続点として検出し、アップ
（正）の不連続点検出信号またはダウン（負）の不連続
点検出信号をＵ／Ｄカウンタ４０２２に出力する。Ｕ／
Ｄカウンタ４０２２は、アップ（正）の不連続点検出信
号が印加された場合そのカウント値を増加させ、ダウン
（負）の不連続点検出信号が印加された場合、そのカウ
ント値を減少させる。この計数値がアップ／ダウン計数
信号Ｓ４０２Ｂとして、ホールド回路４０２３および位
相同期／非同期検出回路４０６に印加される。ホールド
回路４０２３は、周波数同期後に周波数制御信号を固定
するためのものであり、アップ／ダウン計数信号Ｓ４０
２Ｂを保持する。この保持結果が、保持されたアップ／
ダウン計数信号Ｓ４０２Ａとして第２のＤＡＣ４０４に
印加される。なお、位相同期／非同期検出回路４０６
が、周波数制御回路４０２内のＵ／Ｄカウンタ４０２２
からのアップ／ダウン計数信号Ｓ４０２Ｂを入力して、
位相同期がとれているか否かを検出し、位相同期がとれ
ている状態から外れたとき、つまり、位相同期オン状態
からオフ状態に移ったときオフレベルの信号Ｓ４０６を
出力して、Ｕ／Ｄカウンタ４０２２をクリアし、ホール
ド回路４０２３の保持も解除する。他方、位相同期／非
同期検出回路４０６が、位相同期が外れている状態から
同期がとれたと判断したとき、オンレベルの信号Ｓ４０
６を出力して、Ｕ／Ｄカウンタ４０２２からのアップ／
ダウン計数信号Ｓ４０２Ｂをホールド回路４０２３に保
持させる。

【００９８】図９に示した第４実施例の動作を述べる。
光ディスク記録媒体１０８から光ピックアップを含む光
学系１０２が再生信号の読みだしを開始すると、まず、
位相同期／非同期検出回路４０６は「周波数引き込みモ
ード」となる。この周波数引き込みモードでは、位相同
期／非同期検出回路４０６からのオフレベルの信号Ｓ４
０６により、ループフィルタ３６６Ａの出力は０に固定
される。そして、位相同期／非同期検出回路４０６は、
信号Ｓ４０２Ｂを監視して周波数制御回路４０２内のＵ
／Ｄカウンタ４０２２のカウンタ出力の変化が設定範囲
内となったところで周波数引き込みが終了したと判断す
る。周波数引き込みが終了すると、位相同期／非同期検
出回路４０６から出力されるオンレベルの信号Ｓ４０６
によって、周波数制御回路４０２内のホールド回路４０
２３にＵ／Ｄカウンタ４０２２の計数値を保持し、ルー
プフィルタ３６６Ａの出力を自由にすることにより、
「位相引き込みモード」となる。位相引き込みモードで
は、求めるべき同期クロック信号の周波数と再生同期ク
ロック信号ＣＬＫの周波数が上述したように既にほぼ一
致しているために、速やかに正しい位相同期状態とな
る。位相引き込み状態にあるときにも、周波数制御回路
４０２内のカウンタ４０２２は計数を続けており、カウ
ンタ値が設定範囲外となったときに、位相同期／非同期
検出回路４０６は位相同期がはずれたと判断する。位相
同期／非同期検出回路４０６において、位相同期の外れ
が検出されると、位相同期／非同期検出回路４０６から
出力されるオフレベルの信号Ｓ４０６によってホールド
回路４０２３をリセットして周波数制御信号のホールド
状態を解除し、再び周波数引き込みモードとなる。

【００９９】図９の回路を参照して述べると、まず、周
波数制御回路４０２、ＤＡＣ４０４、加算回路４０８の
経路で周波数引き込みを行う。周波数引き込みが終了し
た場合、ループフィルタ３６６ＡおよびＤＡＣ３６５の
経路の信号に加えて、周波数制御回路４０２、ＤＡＣ４
０４の経路の信号を用いて位相同期を行う。

【０１００】このように、第４実施例は、入力再生信号
と再生同期クロック信号ＣＬＫとの位相差の変化に着目
して、周波数引き込み制御を行なうことにより、以下の
ような効果が得られる。 （１）入力再生信号に、本来の同期クロック信号の周波
数成分のほかにスプリアス成分が含まれている場合に
も、このスプリアス成分に引き込まれてしまうことがな
い。 （２）周波数引き込みに要する時間が短い。

【０１０１】第４実施例は上述した回路構成に限らず、
種々の変形態様をとることができる。たとえば、 （１）位相同期／非同期検出回路４０６における位相同
期または／および非同期の検出を、周波数制御回路４０
２からの信号Ｓ４０２Ｂではなく、直接、位相誤差信号
Ｓ３４を用いて行う。 （２）位相同期時に、周波数制御回路４０２内のホール
ド回路４０２３において周波数制御信号の出力をホール
ドしない。 （３）位相同期または／および非同期の検出を、周波数
制御回路４０２内のカウンタ４０２２が、一定時間内で
計数する値により行なう。

【０１０２】これら変形形態の例をより具体的に述べ
る。図１２は、上記（２）に関連した回路構成であり、
図１１に図解した不連続点検出回路４０２１、カウンタ
４０２２およびホールド回路４０２３からなる周波数制
御回路４０２からホールド回路４０２３を削除し、カウ
ンタ４０２２の出力信号Ｓ４０２Ｂを直接、第２のＤＡ
Ｃ４０４に入力している。位相誤差信号Ｓ３４を、図７
のディジタル積分回路３６１に相当するディジタル積分
回路４１０で積分し、この積分結果に係数乗算回路４１
２で係数αを乗じ、位相誤差信号Ｓ３４の瞬時値に係数
乗算回路４１４で係数βを乗じ、これらを加算回路４１
６で加算する。この加算結果を、ＤＡＣ４１８でアナロ
グ信号に変換する。ＤＡＣ４１８の出力信号にアナログ
係数乗算回路４２０で係数γを乗じた結果と、ＤＡＣ４
０４の出力信号にアナログ係数乗算回路４２２で係数δ
を乗じた結果とを加算回路４０８で加算して制御電圧と
して、アナログＶＣＯ３８に印加する。位相同期／非同
期検出回路４０６は、位相同期が外れたとき、ディジタ
ル積分回路４１０の値をリセットし、同時に、Ｕ／Ｄカ
ウンタ４０２２のカウント値をリセットする。つまり、
ディジタル積分回路４１０は、ホールド回路４０２３お
よびループフィルタ３６６Ａのように、位相同期／非同
期検出回路４０６によって動作、不動作状態に制御され
る。図１２の回路は、図７を図解して述べたと同様の利
点を有する上に、図９を参照して述べた利点を有する。

【０１０３】図１３はさらに他の変形形態を示す。この
回路は、不連続点検出回路４０２１および位相同期／非
同期検出回路４０６を用いて、図１１に示したディジタ
ル積分回路４１０の入力を選択するようにしたものであ
る。第１のスイッチ回路４２４には、位相誤差なしを示
す値０、正の位相誤差Δ、負の位相誤差−Δの値が入力
されている。不連続点検出回路４０２１の検出信号によ
って、これらのいずれかが選択される。一方、第２のス
イッチ回路４２６には、位相誤差信号Ｓ３４または第１
のスイッチ回路４２４の選択出力が印加されている。位
相同期／非同期検出回路４０６が非同期と判断した場
合、第２のスイッチ回路４２６の接点Ｂが付勢され、第
１のスイッチ回路４２４の選択出力がディジタル積分回
路４１０に入力される。位相同期／非同期検出回路４０
６が同期と判断した場合、第２のスイッチ回路４２６の
接点Ａが付勢され、位相誤差信号Ｓ３４がディジタル積
分回路４１０に入力される。つまり、非同期の場合、第
１のスイッチ回路４２４の選択出力を用いて、同期引き
込みを迅速に行い、同期引き込みが修了したら、位相誤
差信号Ｓ３４のみを用いてアナログＶＣＯ３８を動作さ
せる。

【０１０４】第５実施例 本発明のクロック信号再生回路の第５実施例を図１４お
よび図１５を参照して述べる。第５実施例のクロック信
号再生回路は、再生ＲＦ信号の周波数帯域の上限が再生
すべきディジタルデータのチャネルクロック信号の周波
数の１／（２ｎ）（ただし、ｎは２以上の整数である）
以下に制限されている場合、再生ＲＦ信号ＳＩＮのサン
プリング結果を補間することにより、ハイブリッドＰＬ
Ｌ回路における動作周波数を低下させることを意図して
いる。図１４はクロック信号再生回路の回路構成図であ
る。図１５（Ａ）、（Ｂ）はクロック信号再生回路の動
作を示すグラフである。クロック信号再生回路は、前処
理回路１０、および、ハイブリッドＰＬＬ回路４０を有
する。前処理回路１０は、図１に図解したと同様、再生
ＲＦ信号ＳＩＮを前処理するための回路であり、波形等
化回路（イコライザ：ＥＱＬ）１２、自動ゲイン調節回
路（ＡＧＣ）１４、ローパスフィルタ（ＬＰＦ）１６を
有する。ハイブリッドＰＬＬ回路４０は、アナログ／デ
ィジタル変換回路（ＡＤＣ）４２、補間回路４４、位相
誤差算出手段４６、ループフィルタおよびＤＡＣを含む
ＶＣＯ制御電圧発生回路４８、アナログ電圧制御形発振
回路（ＶＣＯ）５０を有する。また、上記クロック信号
再生回路にデータ識別回路２２を付加して、クロック再
生およびデータ再生回路を構成することができる。

【０１０５】前処理回路１０は、図１を参照して述べた
ものと同等であるから、前処理回路１０の回路動作の説
明は省略する。ハイブリッドＰＬＬ回路４０は、図１を
参照して述べたハイブリッドＰＬＬ回路３０と対比する
と、ＡＤＣ４２と位相誤差算出手段４６との間に、補間
回路４４が設けられている点を除いて、ハイブリッドＰ
ＬＬ回路３０に実質的に等しい。つまり、ハイブリッド
ＰＬＬ回路３０のＡＤＣ３２と、ハイブリッドＰＬＬ回
路４０のＡＤＣ４２、位相誤差算出手段３４と位相誤差
算出手段４６、ＶＣＯ制御電圧発生回路３６とＶＣＯ制
御電圧発生回路４８、アナログＶＣＯ３８とアナログＶ
ＣＯ５０とが対応している。これら対応する回路の基本
動作は、上述したものと同様である。ＶＣＯ制御電圧発
生回路４８は、図２（Ａ）または図２（Ｂ）に示したＶ
ＣＯ制御電圧発生回路、図７に示したＶＣＯ制御電圧発
生回路３６Ａ、図８に示したＶＣＯ制御電圧発生回路３
６Ｂのいずれの回路構成にすることができる。ハイブリ
ッドＰＬＬ回路３０においては、再生同期クロック信号
ＣＬＫの周波数ｆ_clock は再生ディジタルデータのチャ
ネルクロックの周波数と等しい必要があるが、ハイブリ
ッドＰＬＬ回路４０においては、補間回路４４を設けて
信号を補間しているため、再生同期クロック信号ＣＬＫ
の周波数ｆ_clock を遮断周波数ｆ_c の２ｎ倍以上であれ
ば再生ディジタルデータのチャネルクロックの周波数の
１／２ｎ（ｎは２以上の整数である）に低く抑えること
ができ、ＡＤＣ４２、位相誤差算出手段４６、ＶＣＯ制
御電圧発生回路４８、アナログＶＣＯ５０の動作周波数
が低くてもよいという利点がある。つまり、ＡＤＣ４
２、位相誤差算出手段４６、ＶＣＯ制御電圧発生回路４
８およびアナログＶＣＯ５０が低速で動作可能、換言す
れば、比較的低価格の回路構成にすることができるとい
う利点がある。

【０１０６】上記利点をもたらす補間回路４４における
補間動作を図１５（Ａ）、（Ｂ）を参照して述べる。ア
ナログＶＣＯ５０からの再生同期クロック信号ＣＬＫの
周波数ｆ_CLOCK が、再生すべきディジタルデータのチャ
ネルクロック周波数の１／ｎ（ただし、ｎは２以上の整
数である）である場合、再生すべきディジタルデータを
（ｎ−１）個おきにしたサンプリングできないことにな
り、データが欠落する。しかし、再生信号Ｓ４０の遮断
周波数ｆ_C が再生すべきディジタルデータのチャネルク
ロック周波数の１／（２ｎ）以下である場合には、この
データの欠落を補間することができる。換言すれば、ア
ナログＶＣＯ５０から再生同期クロック信号ＣＬＫの周
波数ｆ_clock と再生信号Ｓ４０の遮断周波数ｆ_c との間
でサンプリング定理が満たされている限り、欠落したデ
ータを補間により再現することができる。簡単のため、
以下、ｎ＝２の場合について例示する。図１５（Ａ）
は、ｎ＝２の場合のＡＤＣ４２におけるサンプリング動
作を示すグラフであり、図１５（Ｂ）は、ｎ＝２の場合
の補間回路４４における補間前のディジタル再生信号、
つまり、ＡＤＣ４２の出力信号ｆ（ｋ）の信号成分の周
波数分布を示す図である。図１５（Ａ）に示すように、
ＡＤＣ４２はアナログＶＣＯ５０からの再生クロック信
号ＣＬＫの立ち上がり点で前処理回路１０からのＰＬＬ
回路入力信号（再生信号）Ｓ４０をサンプリングする。
このサンプリング結果をｆ（ｋ）で表す。補間前のディ
ジタル再生信号ｆ（ｋ）の中間点のディジタル再生信号
の値を０と仮定した場合の信号成分の周波数分布は図１
５（Ｂ）ａ，ｂ，ｃに示す分布となる。一方、再生信号
Ｓ４０を再生同期クロック信号ＣＬＫの周波数ｆ_clock
の２倍の周波数ｆ_sample1 でサンプリングした場合の信
号成分の周波数分布は図１５（Ｂ）ａ，ｃに示す分布と
なる。ただし、図１５（Ｂ）ｃの信号成分は本来不要の
ものである。そこで、補間信号ｅ（ｋ）の値を０として
おき、ディジタル信号処理により図１５（Ｂ）ｄに示す
周波数特性で、周波数ｆ_h 以下の信号成分、すなわち図
１５（Ｂ）ａの信号成分のみを取り出して補間前のディ
ジタル再生信号ｆ（ｋ）の中間の信号を取り出せば、図
１５（Ａ）の白点に示す補間信号ｅ（ｋ）を得ることが
できる。補間回路４４は、以上の動作により補間信号ｅ
（ｋ）を生成し、補間前のディジタル再生信号ｆ（ｋ）
と合わせてハイブリッドＰＬＬ回路３０におけるＡＤＣ
３２の出力結果であるディジタル再生信号ｄ（ｋ）に相
当する信号を生成している。つまり、ＡＤＣ４２の出力
結果である補間前のディジタル再生信号ｆ（ｋ）は、補
間回路４４により補間され、補間回路４４からは、補間
前のディジタル再生信号ｆ（ｋ）と補間信号ｅ（ｋ）と
が出力される。

【０１０７】位相誤差算出手段４６においては、補間前
の（実際のサンプリング信号）ディジタル信号ｆ
（ｋ）、補間信号ｅ（ｋ）、次の補間前のディジタル信
号ｆ（ｋ＋１）、補間信号ｅ（ｋ＋１）が、第１実施例
のディジタル信号ｄ（ｋ）と同様に連続して入力される
として、図５（Ａ）〜（Ｆ）および図６を参照して述べ
た位相誤差算出手段３４と同様に位相誤差を検出する。
ＶＣＯ制御電圧発生回路４８は位相誤差に基づいてアナ
ログＶＣＯ５０のための制御電圧を発生する。ＶＣＯ制
御電圧発生回路４８の回路構成としては、図７に図解し
たＶＣＯ制御電圧発生回路３６Ａ、図２（Ａ）、（Ｂ）
に図解したＶＣＯ制御電圧発生回路３６Ｂ、３６Ｃ、図
９、図１１〜図１３に図解した回路構成など適宜の回路
構成をとることができる。アナログＶＣＯ５０は、ＶＣ
Ｏ制御電圧発生回路４８からの制御電圧に基づいて、上
述した第１〜第３実施例の再生同期クロック信号ＣＬＫ
より２倍低い周波数の再生同期クロック信号ＣＬＫを出
力して、ＡＤＣ４２にサンプリングクロック信号ＣＬＫ
とした印加する。以上、第５実施例においては、低い動
作周波数のハイブリッドＰＬＬ回路４０で第１〜第３実
施例と同等の結果を得ることができる。

【０１０８】データ識別回路２２は、補間回路４４の結
果、つまり、補間前のディジタル信号と補間信号とか
ら、もとのデータを再生する。データ識別回路２２はた
とえば、レベル比較回路を有し、補間前のディジタル信
号と補間信号とをしきい値で比較して、１または０の２
値のディジタルデータを再生データとして出力する。

【０１０９】図１４に示したクロック信号再生回路は、
ハイブリッドＰＬＬ回路４０を用いたことによる回路構
成上の上述したと同様の利点に加えて、補間回路４４を
用いたことによる利点、つまり、低い周波数で動作させ
てより低価格のクロック信号再生回路を構成できるとい
う利点を有する。なお、図１４に示したクロック信号再
生回路について、第４実施例として述べた、同期引込制
御回路４００を適用することができる。

【０１１０】第６実施例 図１６を参照して、図１４に図解したクロック信号再生
回路のより具体的な回路構成を第６実施例として述べ
る。第６実施例は上述した実施例と同様、光ディスク装
置１００への適用を考慮したものである。光ディスク装
置１００は、上述したものと同様、光ピックアップを含
む光学系１０２、光ディスク制御装置１０４、モータ１
０６および光ディスク記録媒体１０８を有する。これら
については、上述した内容と同じであるから、その動作
説明を省略する。前処理回路１０は、波形等化回路（イ
コライザ：ＥＱＬ）１２、自動ゲイン調節回路（ＡＧ
Ｃ）１４、ローパスフィルタ（ＬＰＦ）１６を有する。
この前処理回路１０も上述したものと同様である。ハイ
ブリッドＰＬＬ回路４０Ａは、ＡＤＣ４２、補間フィル
タ回路４４Ａ、位相誤差算出手段４６、ＶＣＯ制御電圧
発生回路４８Ａ、および、アナログＶＣＯ５０を有す
る。データ識別回路２２が第１のレベル比較回路２２Ａ
と第２のレベル比較回路２２Ｂを有する。

【０１１１】図１６に図解した補間回路４４は補間フィ
ルタ回路４４Ａとして、実現されているが、その動作原
理は、図１４を参照して述べたものと同じである。つま
り、補間前のディジタル再生信号ｆ（ｋ）は、補間フィ
ルタ回路４４Ａにより補間され補間後のディジタル再生
信号ｆ（ｋ），ｅ（ｋ）となる。つまり、補間フィルタ
回路４４Ａを用いることにより、再生同期クロック信号
ＣＬＫの周波数を再生すべきディジタルデータのチャネ
ルクロックの周波数の１／２ｎに低く抑えることができ
る。このように、第６実施例のクロック信号再生回路
は、第１実施例などのクロック信号再生回路よりもクロ
ック周波数が低い光ディスク装置１００などの装置に好
適に用いることができる。

【０１１２】ＶＣＯ制御電圧発生回路４８Ａは、ディジ
タルループフィルタ回路４８２、ディジタル／アナログ
変換回路（ＤＡＣ）４８４、および、アナログ平滑フィ
ルタ回路４８６で構成されている。ディジタルループフ
ィルタ回路４８２は、位相誤差算出手段４６からの位相
誤差信号Ｓ４６からアナログＶＣＯ５０を制御する電圧
信号に相当する信号を抽出する回路である。ＤＡＣ４８
４は抽出した信号をアナログ信号に変換する。平滑フィ
ルタ回路４８６は、ＤＡＣ４８４の離散的な信号を平滑
な信号にする。したがって、アナログＶＣＯ５０には連
続した信号が印加され、連続的に変化しうる再生同期ク
ロック信号ＣＬＫが再生される。

【０１１３】第１のレベル比較回路２２Ａは補間前のデ
ィジタル信号をしきい値と比較して２値の再生データを
出力する。第２のレベル比較回路２２Ｂは補間信号をし
きい値と比較して２値の再生データを出力する。図１６
に図解した回路においても、ハイブリッドＰＬＬ回路４
０を構成する利点に加えて、補間フィルタ回路４４Ａを
設けた利点が得られる。またこの実施例に、第４実施例
として述べた同期引込制御回路４００を適用することが
できる。

【０１１４】本発明のクロック信号再生回路の実施に際
しては、上述した回路構成に限定されずに、種々の変形
態様をとることができる。また、本発明のクロック信号
再生回路を実施するに際しては、上述し実施例を適宜組
み合わせることができる。たとえば、図１に図解したク
ロック信号再生回路に、図９を参照して述べた第４実施
例の同期引込制御回路４００を付加することができる。

【０１１５】

【発明の効果】以上述べたように本発明のクロック信号
再生回路によれば、再生信号からの再生クロックの生成
をディジタル回路とアナログ回路とを組み合わせたハイ
ブリッドＰＬＬ回路を用いることにより、温度変化に起
因するドリフトの影響を受けず、オフセット補正の煩わ
しさから解放され、安定な動作を維持させることができ
る。

【０１１６】また本発明のクロック信号再生回路におい
ては、全ディジタル方式のクロック信号再生回路に比較
して、回路の最高動作周波数を低く抑えることができ
る。特に、高い周波数の同期クロック信号を再生する必
要がある回路に適用する場合には、本発明のクロック信
号再生回路は低価格で製造できる。

【０１１７】また本発明のクロック信号再生回路は、同
期引込制御回路を用いることにより、周波数の引き込み
動作、および位相同期の迅速化を図ることができる。

【０１１８】さらに本発明のクロック信号再生回路は、
補間回路を用いることにより、サンプリング周波数を低
減させることができる。その結果、動作周波数の低い部
品を使用することが可能となり、一層、クロック信号再
生回路の低価格化を図ることができる。

【図面の簡単な説明】

【図１】図１は本発明のクロック信号再生回路の第１実
施例としての回路構成図である。

【図２】図２（Ａ）、（Ｂ）は本発明のクロック信号再
生回路内のＶＣＯ制御電圧発生回路の回路構成図であ
る。

【図３】図３は図２（Ａ）に示したループフィルタの回
路構成図である。

【図４】図４（Ａ）は、図１に示したハイブリッドＰＬ
Ｌ回路のアナログＶＣＯにより生成された再生同期クロ
ック信号ＣＬＫの波形図であり、図４（Ｂ）はブロック
化（４，２２；２，５；５）ＲＬＬ符号化方式でディス
クが記録されている光ディスク記録媒体におけるピット
の位置を示すグラフであり、図４（Ｃ）は、再生ＲＦ信
号ＳＩＮとアナログＶＣＯからの再生同期クロック信号
ＣＬＫによるサンプリング点（サンプリング・タイミン
グ）を示す。

【図５】図５（Ａ）〜（Ｆ）はそれぞれ、図４（Ｃ）に
示した再生ＲＦ信号ＳＩＮの変化点付近の拡大波形とそ
のサンプリング点を示す図であり、図５（Ａ）〜（Ｃ）
は再生ＲＦ信号ＳＩＮの立ち上がり点付近の拡大波形と
そのサンプリング点を示すグラフであり、図５（Ｄ）〜
（Ｆ）は再生ＲＦ信号ＳＩＮの立ち下がり点付近の拡大
波形とそのサンプリング点を示すグラフである。

【図６】図６は図１に示した位相誤差算出手段の位相誤
差検出処理を示すフローチャートである。

【図７】図７は本発明のクロック信号再生回路の第２実
施例としての光ディスク装置に適用したクロック信号再
生回路の構成図である。

【図８】図８は本発明のクロック信号再生回路の第３実
施例として、図２（Ａ）に示したＶＣＯ制御電圧発生回
路を用いたクロック再生回路を光ディスク装置に適用し
たクロック信号再生回路の構成図である。

【図９】図９は本発明のクロック信号再生回路の第４実
施例として、同期引込制御回路を設けたクロック信号再
生回路を光ディスク装置に適用したクロック信号再生回
路の構成図である。

【図１０】図１０（Ａ）、（Ｂ）は図９に示したクロッ
ク信号再生回路における同期引込制御回路の動作を図解
するグラフである。

【図１１】図１１は図９に図解した同期引込制御回路内
の周波数制御回路の回路構成図である。

【図１２】図１２は図９に示した第４実施例のクロック
信号再生回路の第１の変形態様を示す回路構成図であ
る。

【図１３】図１３は図９に示した第４実施例のクロック
信号再生回路の第２の変形態様を示す回路構成図であ
る。

【図１４】図１４は本発明のクロック信号再生回路の第
５実施例として、補間回路を設けたクロック信号再生回
路の構成図である。

【図１５】図１５（Ａ）、（Ｂ）は図１４に示したクロ
ック信号再生回路における補間回路の補間動作を示すグ
ラフである。

【図１６】図１６は本発明のクロック信号再生回路の第
６実施例として補間回路を設けたクロック信号再生回路
を光ディスク装置に適用したクロック信号再生回路の構
成図である。

【図１７】図１７はアナログ式位相同期回路を用いたク
ロック信号再生回路の回路構成図である。

【符号の説明】

８・・クロック信号再生回路 １０・・前処理回路 １２・・波形等化回路 １４・・自動ゲイン調節回路 １６・・ローパスフィルタ ２０，２２・・データ識別回路 ２１・・レベル比較回路 ３０・・ハイブリッドＰＬＬ回路 ３２・・ＡＤＣ ３４・・位相誤差算出手段 ３６・・ＶＣＯ制御電圧発生回路 ３６Ａ１・・第１の回路 ３６１・・ディジタル積分回路 ３６２・・第１のＤＡＣ ３６３・・第１の平滑フィルタ ３６４・・第１の係数乗算増幅回路 ３６Ａ２・・第２の回路 ３６５・・第２のＤＡＣ ３６６・・第２の平滑フィルタ ３６７・・第２の係数乗算増幅回路 ３６８・・加算回路 ３８・・アナログＶＣＯ ４０・・ハイブリッドＰＬＬ回路 ４２・・ＡＤＣ ４４・・補間回路 ４６・・位相誤差算出手段 ４８・・ＶＣＯ制御電圧発生回路 ５０・・アナログＶＣＯ １００・・光ディスク装置 １０２・・光ピックアップを含む光学系 １０４・・光ディスク制御装置 １０６・・モータ １０８・・光ディスク記録媒体 ４００・・同期引込制御回路 ４０２・・周波数制御回路 ４０２１・・不連続点検出回路 ４０２２・・アップ／ダウンカウンタ ４０２３・・ホールド回路 ４０４・・ＤＡＣ ４０６・・位相同期／非同期検出回路 ４０８・・加算回路 ４１０・・積分回路 ４１２、４１４、４２０、４２２・・係数乗算増幅回路 ４１６・・加算回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−171297（ＪＰ，Ａ) 特開 平２−185120（ＪＰ，Ａ) 特開 平４−17469（ＪＰ，Ａ) 特開 平５−102848（ＪＰ，Ａ) 特開 昭52−107755（ＪＰ，Ａ) 特開 平５−314670（ＪＰ，Ａ) 特開 平５−28654（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 - 7/14 G11B 20/14 351

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】チャネルコーディングされている入力ＲＦ
   アナログ信号の周波数帯域の上限が再生すべきディジタ
   ルデータのチャネルクロックの周波数の１／２以下に制
   限されている場合に、前記入力ＲＦアナログ信号から前
   記クロック信号を再生するクロック信号再生回路であっ
   て、 前記入力ＲＦアナログ信号をディジタル信号に変換する
   アナログ／ディジタル変換回路と、 該アナログ／ディジタル変換回路において変換された連
   続する２つのディジタル信号を乗算して前記入力ＲＦア
   ナログ信号の変化点を検出し、該検出された変化点前後
   のディジタル信号の差分をディジタル信号の位相誤差と
   して算出するディジタル位相誤差算出手段と、 ループフィルタ機能およびディジタル／アナログ変換手
   段を含み、前記算出されたディジタル位相誤差に基づい
   てアナログ制御電圧信号を出力する制御電圧発生手段
   と、 該制御電圧発生手段から出力されたアナログ制御電圧信
   号に基づいて発振し、前記再生すべきディジタルデータ
   のチャネルクロックの周波数と等しい周波数を有する再
   生クロック信号を出力するアナログ電圧制御形発振回路
   とを有し、 前記アナログ／ディジタル変換回路は、該アナログ電圧
   制御形発振回路から出力される前記再生クロック信号を
   用いて前記入力ＲＦアナログ信号をディジタル変換し、 前記アナログ電圧制御形発振回路から再生クロック信号
   を出力するクロック信号再生回路。
2. 【請求項２】チャネルコーディングされている入力ＲＦ
   アナログ信号の周波数帯域の上限が再生すべきディジタ
   ルデータのチャネルクロックの周波数の１／（２ｎ）
   （ただし、ｎは２以上の整数である）以下に制限されて
   いる場合に、前記入力ＲＦアナログ信号から前記クロッ
   ク信号を再生するクロック信号再生回路であって、 前記入力ＲＦアナログ信号をディジタル信号に変換する
   アナログ／ディジタル変換回路と、 該アナログ／ディジタル変換回路における前回のサンプ
   リング時点のディジタル変換信号と今回のサンプリング
   時点のディジタル変換信号とを用いて前回のサンプリン
   グ時点と今回のサンプリング時点との間のサンプリング
   時点に相当するディジタル信号を、サンプリング期間を
   １／ｍ（ただし、ｍは２以上でｎ以下の整数）にするよ
   うに補間するディジタル信号補間手段と、 該補間手段からの補間ディジタル信号または補間しない
   直接サンプリング・ディジタル信号の位相誤差を算出す
   るディジタル位相誤差算出手段と、 ループフィルタ機能およびディジタル／アナログ変換手
   段を含み、前記算出されたディジタル位相誤差に基づい
   てアナログ制御電圧信号を出力する制御電圧発生手段
   と、 該制御電圧発生手段から出力されたアナログ制御電圧信
   号に基づいて発振し、前記再生すべきディジタルデータ
   のチャネルクロックの周波数の１／ｍの周波数を有する
   再生クロック信号を出力するアナログ電圧制御形発振回
   路とを有し、 前記アナログ／ディジタル変換回路は、該再生クロック
   信号を用いて、前記入力ＲＦアナログ信号をディジタル
   変換し、 前記アナログ電圧制御形発振回路から再生クロック信号
   を出力するクロック信号再生回路。
3. 【請求項３】前記制御電圧発生手段内のディジタル／ア
   ナログ変換手段内に、または、ディジタル／アナログ変
   換手段の後段に、前記アナログ変換された結果を平滑に
   する平滑フィルタ回路を設けた、 請求項１または２記載のクロック信号再生回路。
4. 【請求項４】前記制御電圧発生手段は、 前記位相誤差算出手段からのディジタル位相誤差信号を
   積分するディジタル積分手段と、 該ディジタル積分結果をアナログ信号に変換する第１の
   ディジタル／アナログ変換回路と、 該第１のディジタル／アナログ変換回路の変換結果に第
   １の係数を乗ずる第１の係数乗算回路とを有する第１の
   回路と、 前記位相誤差算出手段からのディジタル位相誤差信号を
   アナログ信号に変換する第２のディジタル／アナログ変
   換回路と、 該第２のディジタル／アナログ変換回路の変換結果に第
   ２の係数を乗ずる第２の係数乗算回路とを有する第２の
   回路と、 前記第１の回路の出力と前記第２の回路の出力とを加算
   して、前記アナログ電圧制御形発振回路に印加する加算
   回路とを有する、 請求項１〜３いずれか記載のクロック信号再生回路。
5. 【請求項５】前記制御電圧発生手段は、 前記位相誤差算出手段からのディジタル位相誤差信号を
   アナログ信号に変換するディジタル／アナログ変換回路
   と、 該ディジタル／アナログ変換回路の変換結果をフィルタ
   リングするアナログループフィルタ回路とを有する、 請求項１〜３いずれか記載のクロック信号再生回路。
6. 【請求項６】前記制御電圧発生手段は、 前記位相誤差算出手段からのディジタル位相誤差信号を
   フィルタリングするディジタルループフィルタ手段と、 該フィルタリング結果をアナログ信号に変換するディジ
   タル／アナログ変換回路とを有する、 請求項１〜３いずれか記載のクロック信号再生回路。
7. 【請求項７】前記位相誤差算出手段からの位相誤差信号
   を入力してその不連続点を検出する不連続点検出回路
   と、 該検出された不連続点がアップ側のときカウント値を増
   加させ、ダウン側のときカウント値を減少させるアップ
   ／ダウンカウンタと、 該アップ／ダウンカウンタからのカウント結果を保持す
   るホールド回路とを有する周波数制御回路と、 該周波数制御回路内の前記アップ／ダウンカウンタから
   のカウント結果に基づいて、位相同期がとれているか否
   かを検出し、 位相同期がとれていない場合前記制御電圧発生手段内の
   ループフィルタを不動作状態にし、 位相同期がとれている状態から外れた状態に移行したと
   き前記アップ／ダウンカウンタのカウント値をクリア
   し、かつ、前記ホールド回路の保持結果をリセットし、 位相同期が外れている状態から位相同期がとれた状態に
   移行したとき前記ホールド回路に前記アップ／ダウンカ
   ウンタからのカウント結果を保持させる位相同期／非同
   期検出回路と、 前記周波数制御回路内の前記ホールド回路の出力結果を
   アナログ信号に変換する第３のディジタル／アナログ変
   換回路と、 該第３のディジタル／アナログ変換回路の結果を前記制
   御電圧発生手段の出力に加算し、前記電圧制御形発振回
   路に印加する第２の加算回路とをさらに有する、 請求項１〜６いずれか記載のクロック信号再生回路。
8. 【請求項８】前記位相誤差算出手段からの位相誤差信号
   を入力してその不連続点を検出して、該検出された不連
   続点がアップ側のときカウント値を増加させ、ダウン側
   のときカウント値を減少させるアップ／ダウンカウンタ
   と、 該アップ／ダウンカウンタからのカウント結果を保持す
   るホールド回路とを有する周波数制御回路と、 該周波数制御回路内の前記アップ／ダウンカウンタから
   のカウント結果に基づいて、位相同期がとれているか否
   かを検出し、 位相同期がとれていない場合前記制御電圧発生手段内の
   ループフィルタを不動作状態にし、 位相同期がとれている状態から外れた状態に移行したと
   き前記アップ／ダウンカウンタのカウント値をクリア
   し、かつ、前記ホールド回路の保持結果をリセットし、 位相同期が外れている状態から位相同期がとれた状態に
   移行したとき前記ホールド回路に前記アップ／ダウンカ
   ウンタからのカウント結果を保持させる位相同期／非同
   期検出回路と、 前記周波数制御回路内の前記ホールド回路の出力結果を
   アナログ信号に変換する第３のディジタル／アナログ変
   換回路と、 該第３のディジタル／アナログ変換回路の結果を前記制
   御電圧発生手段の出力に加算し、前記電圧制御形発振回
   路に印加する第２の加算回路とをさらに有する、 請求項１〜６いずれか記載のクロック信号再生回路。
9. 【請求項９】前記制御電圧発生手段は、 前記位相誤差算出手段からの位相誤差信号を入力してそ
   の不連続点を検出する不連続点検出回路と、 該不連続点検出に応じて、正の所定値と負の所定値とゼ
   ロの値を選択的に切り換えて出力する第１のスイッチ回
   路と、 前記位相誤差算出手段からの位相誤差信号と、前記第１
   のスイッチ回路の選択出力とを選択して出力する第２の
   スイッチ回路と、 前記不連続点検出回路で検出した不連続点に基づいて、
   位相同期がとれているか否かを検出し、 位相同期がとれていない場合前記第２のスイッチ回路か
   ら前記第１のスイッチ回路の選択出力を出力させ、 位相同期がとれている場合前記第２のスイッチ回路から
   前記位相誤差信号を出力させる位相同期／非同期検出回
   路と、 前記第２のスイッチ回路の出力を積分するディジタル積
   分手段と、 該ディジタル積分結果に第１の係数を乗ずる第１の係数
   乗算手段と、 前記位相誤差算出手段からの位相誤差信号に第２の係数
   を乗ずる第２の係数乗算手段と、 前記第１の係数乗算手段の出力と前記第２の係数乗算手
   段の出力とを加算する加算手段と、 該加算手段で加算した結果をアナログ信号に変換して前
   記電圧制御形発振手段に印加するディジタル／アナログ
   変換手段とを有する、 請求項１〜３いずれか記載のクロック信号再生回路。
10. 【請求項１０】チャネルコーディングされている入力信
    号と、該チャネルコーディングに用いたチャネルクロッ
    ク信号と同等の再生クロック信号の位相差を、該再生ク
    ロックを用いて前記入力信号をディジタル信号に変換す
    るアナログ／ディジタル変換回路で変換された連続する
    ２つのディジタル信号を乗算し前記入力信号の変化点を
    検出することにより該変化点前後のディジタル信号の差
    分として算出して、位相非同期状態にあるときにある一
    定の範囲内でリニアな特性を持つ周期的な変化を示す位
    相誤差信号として検出する位相比較手段を有するＰＬＬ
    回路と、 実際の位相差が上記の範囲の上限を越えて変化したこと
    を検出する位相差上限検出手段と、 実際の位相差が上記の範囲の下限を越えて変化したこと
    を検出する位相差下限検出手段と、 前記位相差上限検出手段および前記位相差下限検出手段
    の検出結果に応じて、前記ＰＬＬ回路内の再生クロック
    信号を発生する電圧制御形発振回路の出力周波数を変化
    させる周波数引き込み制御手段とを有することを特徴と
    するクロック信号再生回路。
11. 【請求項１１】前記位相比較手段の位相比較特性が、上
    記範囲の上限を越える部分と下限を越える部分で不連続
    となっている場合に、前記位相差上限検出手段および前
    記位相差下限検出手段が、前記位相比較手段の検出結果
    から上記不連続点を検出することを特徴とする、 請求項１０記載のクロック信号再生回路。
12. 【請求項１２】前記位相差上限検出手段および前記位相
    差下限検出手段の検出結果を用いて、位相同期または位
    相同期外れを検出する位相同期／非同期検出手段を有す
    る請求項１０記載のクロック信号再生回路。
13. 【請求項１３】チャネルコーディングしたデータを記録
    している光学式ディスク記録媒体から読み出したチャネ
    ルクロック成分、および、記録データを含む信号を読み
    出す信号読みだし手段と、 前記クロック信号再生回路と、 データ識別手段とを有し、 前記信号読みだし手段で読み出した信号を前記クロック
    信号再生回路に印加し、 該識別手段において、前記クロック信号再生回路内のア
    ナログ／ディジタル変換回路から出力されるディジタル
    信号を識別して、前記光学式ディスク記録媒体に記録さ
    れた信号を再生する、 請求項１〜１２いずれか記載の光学式ディスク装置のク
    ロック信号再生およびデータ再生回路。
14. 【請求項１４】前記信号読みだし手段は、 前記読み出した信号を波形等化する波形等化回路と、 該波形等化した信号を利得調整する自動ゲイン調節回路
    と、 該利得調整した信号のうち所定の周波数成分を通過させ
    るローパスフィルタとを有する、 請求項１３記載のクロック信号再生およびデータ再生回
    路。