CN101291210A - 时钟再生电路 - Google Patents

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CN101291210A CNA2008100074230A CN200810007423A CN101291210A CN 101291210 A CN101291210 A CN 101291210A CN A2008100074230 A CNA2008100074230 A CN A2008100074230A CN 200810007423 A CN200810007423 A CN 200810007423A CN 101291210 A CN101291210 A CN 101291210A
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Abstract

一种时钟再生电路，其具有：半比特延迟器(1)，其输出多值信号A的半比特延迟信号B；1比特延迟器(2)，其输出信号A的1比特延迟信号C；加法器(3)，其将信号A和B相加；衰减器(4)，其衰减相加信号D，并将衰减信号作为阈值信号E；XOR电路(5)，其计算信号F和信号G的XOR，并作为XOR信号H而输出，信号F在信号A的电平小于等于阈值信号E的电平时为逻辑0，在信号A的电平大于阈值信号E的电平时为逻辑1，信号G在半比特延迟信号B的电平小于等于阈值信号E的电平时为逻辑0，在半比特延迟信号B的电平大于阈值信号E的电平时为逻辑1；以及BPF(6)，其输出频率相当于XOR信号H的比特速率的时钟信号J。

Description

时钟再生电路
技术领域
本发明涉及一种时钟再生电路，其输入具有2值以上的信号电平的多值输入信号，输出与所输入的多值输入信号的周期同步的时钟信号。。
背景技术
以往，有输入2值信号、输出与该2值信号的周期同步的时钟信号的时钟再生电路的提案(例如参照专利文献1)。图1是概略地表示以往的时钟再生电路的结构的框图。在图1所示的时钟再生电路中，半比特延迟器11使输入到输入端子的2值信号延迟相当于1比特长度一半的时间，异或(XOR)电路12计算所输入的2值信号和从半比特延迟器11输出的2值延迟信号的XOR，带通滤波器(BPF)13通过从XOR电路12的输出中提取比特速率的基波成分，来再生与2值输入信号的周期同步的时钟信号。
专利文献1：日本实开平5-70044号公报(图1和说明书摘要)
上述以往的时钟再生电路，假设2值NRZ信号为输入信号，但假如向上述以往的时钟再生电路输入具有3值以上的信号电平的多值输入信号，则产生如下问题。
在具有n(n是3以上的整数)个信号电平的n值信号中，如0～1之间、1～2之间、...、(n-1)～n之间那样，存在n-1个可设定阈值的范围。如果把XOR电路12的阈值设定为上述n-1个范围之中的1个，则可检测的多值输入信号的脉冲沿，只限于跨越该设定的唯一阈值。于是，从XOR电路12输出的信号功率大幅减小，因此从BPF13输出的时钟信号的功率也减小。其结果是，如果向以往的时钟再生电路输入多值信号，则会产生时钟信号容易受外来噪声的影响、时钟信号的品质下降的问题。
发明内容
因此，本发明就是为了解决上述以往技术的问题而做出的，其目的在于提供一种能够根据多值输入信号来再生高品质的时钟信号的时钟再生电路。
本发明的时钟再生电路输入，输入具有2值以上的信号电平的规定周期的多值输入信号、输出与上述规定周期同步的时钟信号，其特征在于，具有：第1延迟器，其使上述多值输入信号延迟比上述多值输入信号的1比特长度短的时间，并输出第1多值延迟信号；第2延迟器，其使上述多值输入信号延迟上述多值输入信号的1比特长度的时间，并输出第2多值延迟信号；加法器，其将上述第2多值延迟信号和上述多值输入信号相加，并输出相加信号；衰减器，其使上述相加信号衰减，并将其作为阈值信号输出；异或电路，其输入上述多值输入信号、上述第1多值延迟信号、以及上述阈值信号，对下述2值输入信号和下述2值延迟信号进行异或运算，并将该计算结果作为异或信号输出，即，该2值输入信号在上述多值输入信号的电平小于等于上述阈值信号的电平时为逻辑0，而在上述多值输入信号的电平大于上述阈值信号的电平时为逻辑1，而该2值延迟信号在上述第1多值延迟信号的电平小于等于上述阈值信号的电平时为逻辑0，在上述第1多值延迟信号的电平大于上述阈值信号的电平时为逻辑1；以及输出频率相当于上述异或信号的比特速率的上述时钟信号的元件。
根据本发明的时钟再生电路，根据多值输入信号来适当变更异或电路的阈值，使阈值跨越多值输入信号的脉冲沿的比例增加，因此，时钟信号的振幅(功率)增大，从而可再生高品质的时钟信号。
附图说明
图1是概略地表示以往的时钟再生电路的结构的框图。
图2是概略地表示本发明的实施方式的时钟再生电路的结构的框图。
图3是表示图1所示的时钟再生电路的动作的波形图。
图4是表示向图1所示的时钟再生电路输入了4值信号的比较例的动作的波形图。
符号说明
1：半比特延迟器；2：1比特延迟器；3：加法器；4：衰减器；5：异或(XOR)电路；6：带通滤波器(BPF)。
具体实施方式
图2是概略地表示本发明的实施方式的时钟再生电路的结构的框图。如图2所示，本实施方式的时钟再生电路是：输入具有2值以上的信号电平的规定周期的多值输入信号A，输出与多值输入信号A的规定周期同步的时钟信号J的电路。本实施方式的时钟再生电路具有：作为第1延迟器的半比特延迟器1、作为第2延迟器的1比特延迟器2、加法器3、衰减器4、异或(XOR)电路5、以及带通滤波器(BPF)6。本实施方式的时钟再生电路可以使用于具有2值以上的信号电平的多值输入信号A，但尤其对信号电平为3值以上的多值输入信号A具有高品质的时钟再生功能。
半比特延迟器1输入规定周期的多值输入信号A(在后述图2中是4值信号)，使多值输入信号A延迟比多值输入信号A的1比特长度(后述图2中所示的期间Tb)短的时间亦即半比特长度，输出半比特延迟信号(第1多值延迟信号)B。另外，这里，例示了延迟时间相当于半比特长度的时间的情况，不过延迟时间只要是比1比特长度短的时间，其它时间也可以。
1比特延迟器2，输入规定周期的多值输入信号A，使多值输入信号A延迟相当于多值输入信号A的1比特长度(后述图2中所示的期间Tb)的时间，输出1比特延迟信号(第2多值延迟信号)C。
加法器3将1比特延迟信号C和多值输入信号A相加，并输出相加信号D。
衰减器4通过在相加信号D上乘以衰减系数来衰减相加信号D，并将乘以衰减系数后的相加信号D作为阈值信号E输出。衰减器4的衰减系数是预先设定的一定的衰减系数，设定在比0大而比1小的范围内。作为衰减系数，例如可使用0.5。
XOR电路5，输入多值输入信号A、半比特延迟信号B、以及阈值信号E，输出XOR信号H。在XOR电路5中，对下述2值输入信号F和下述2值延迟信号G进行异或运算，并将该计算结果作为XOR信号H输出，即，该2值输入信号F在多值输入信号A的电平小于等于阈值信号E的电平(后述图2所示的电平THE)时为逻辑0，而在多值输入信号A的电平高于阈值信号E的电平(后述图2所示的电平THE)时为逻辑1，而该2值延迟信号G在半比特延迟信号B的电平小于等于阈值信号E的电平(后述图2所示的电平THE)时为逻辑0，在半比特值延迟信号B的电平高于阈值信号E的电平(后述图2所示的电平THE)时为逻辑1。
BPF6是输出频率相当于XOR信号H的比特速率的时钟信号J的元件。
图3是表示图1所示的时钟再生电路的动作的波形图。图3中例举出了下述情形：多值输入信号A，是具有0、1、2、3的4个信号电平的4值信号，在相当于1比特长度Tb的时间的周期内，多值输入信号A按照信号电平3、0、1、2、1、1、3、1、2、0的顺序发生变化。这里，本发明的信号电平也可以是4值以外的电平，而且本发明的信号电平不限于图3所示的例子。
如图2和图3所示，多值输入信号A被分成4个分支，并被输入到半比特延迟器1、1比特延迟器2、加法器3、以及XOR电路5。输入到半比特延迟器1中的多值输入信号A在被延迟了相当于比特周期Tb的一半的时间(Tb/2)后，作为半比特延迟信号B而被输入到XOR电路5。
输入到1比特延迟器2的多值输入信号A在被延迟了相当于1比特周期Tb的时间后，作为1比特延迟信号C而被输入到加法器3。加法器3将多值输入信号A和1比特延迟信号C相加，输出相加信号D，衰减器4通过使相加信号D的信号电平衰减到一半而生成阈值信号E，并将该阈值信号E输入到XOR电路5的阈值设定端子。
由1比特延迟器2、加法器3、以及衰减器4构成的电路实现了输出多值输入信号A的当前比特的信号电平和1比特前的比特信号电平的相加平均值的功能。通过把该平均值作为阈值E而输入到XOR电路5的阈值设定端子，如图2所示，来对每1个比特调整XOR电路5的阈值E。
在XOR电路5中，利用基于阈值信号E的阈值电平THE来对多值输入信号A进行2值化，并作为2值输入信号F，利用基于阈值信号E的阈值电平THE来对多值输入信号A的第1多值延迟信号亦即半比特延迟信号B进行2值化，并作为2值延迟信号G，计算2个2值输入信号F和G的XOR，输出作为该计算结果的XOR信号H。然后，利用BPF6来提取XOR信号H的比特速率的基波成分，由此再生出时钟信号J。
如图3所示，在对每1个比特调整阈值信号E的阈值电平THE的本实施方式中，如在图2中作为XOR信号H所示的那样，作为从XOR电路5输出的XOR信号H而生成很多比特脉冲(在图3中为9个比特脉冲)，所以从XOR电路5输出的XOR信号H的功率大幅增加，因此，从BPF6输出的时钟信号J的振幅(功率)也大幅增加。其结果是，根据本实施方式的时钟再生电路，在根据多值输入信号A来再生时钟信号J时，不容易受外来噪声的影响，可高品质地实现时钟信号J。
图4是向表示图1(以往例)的时钟再生电路输入了4值信号的比较例的动作的波形图。在图4所示的比较例中，多值输入信号K与图3所示的信号A相同，是具有0、1、2、3的4个信号电平的4值信号，在相当于1比特长度Tb的时间的周期内，多值输入信号K按照信号电平3、0、1、2、1、1、3、1、2、0的顺序发生变化。
在图1和图4所示的比较例中，多值输入信号K被分成2个分支，并输入到半比特延迟器11和XOR电路12。输入到半比特延迟器11的多值输入信号K在被延迟了相当于比特周期Tb的一半的时间(Tb/2)后，作为半比特延迟信号L而被输入到XOR电路12。在XOR电路12中，利用阈值M对多值输入信号K和半比特延迟信号L进行2值化，并分别作为2值输入信号F和2值延迟信号G，计算2值输入信号F和2值延迟信号G的XOR，并输出作为该计算结果的XOR信号Q。然后，通过BPF13，提取XOR信号Q的比特速率的基波成分，由此再生时钟信号R。
在图4所示的比较例中，由于阈值M是固定的，所以如图4中作为信号Q所示的那样，由于作为XOR电路的输出信号Q，只生成少数的比特脉冲(3个比特脉冲)，所以从XOR电路12输出的信号功率大幅减少，因此，从BPF13输出的时钟信号的振幅(功率)也大幅减小。其结果是，在图4所示的比较例中，时钟信号R容易受外来噪声的影响，从而时钟信号R的品质下降。
将表示本实施方式的图2的XOR信号H和表示比较例的图4的XOR信号Q进行比较可知，在本实施方式中，由于适当地控制阈值电平THE，所以作为XOR信号H的输出而输出更多的比特信号，因而从XOR电路4输出的XOR信号H的功率大幅增加。其结果是，将表示本实施方式的图1的BPF输出信号J的振幅VJ、与表示比较例的图4的BPF输出信号R的振幅VR进行比较可知，在本实施方式的情况下，从XOR电路4输出的XOR信号H的衰减减少了。
如以上说明的那样，根据本实施方式的时钟再生电路，由于根据多值输入信号A而适当地变更XOR电路5的阈值电平THE，增加了阈值电平THE跨越多值输入信号A的脉冲沿的比例，所以XOR信号H的功率大幅增加，从而能够再生高品质的时钟信号J。
另外，根据需要，也可以在BPF6的后一级上设置PLL(Phase LockedLoop)电路(未图示)，通过设置PLL电路，可减小时钟信号J的阶跃。

Claims (6)

1.一种时钟再生电路，输入具有2值以上的信号电平的规定周期的多值输入信号，输出与上述规定周期同步的时钟信号，其特征在于，
具有：
第1延迟器，其使上述多值输入信号延迟比上述多值输入信号的1比特长度短的时间，并输出第1多值延迟信号；
第2延迟器，其使上述多值输入信号延迟上述多值输入信号的1比特长度的时间，并输出第2多值延迟信号；
加法器，其将上述第2多值延迟信号和上述多值输入信号相加，输出相加信号；
衰减器，其衰减上述相加信号，并将其作为阈值信号而输出；
异或电路，其输入上述多值输入信号、上述第1多值延迟信号、以及上述阈值信号，对下述2值输入信号和下述2值延迟信号进行异或运算，并将该计算结果作为异或信号输出，即，该2值输入信号在上述多值输入信号的电平小于等于上述阈值信号的电平时为逻辑0，而在上述多值输入信号的电平大于上述阈值信号的电平时为逻辑1，而该2值延迟信号在上述第1多值延迟信号的电平小于等于上述阈值信号的电平时为逻辑0，在上述第1多值延迟信号的电平大于上述阈值信号的电平时为逻辑1；以及
输出频率相当于上述异或信号的比特速率的上述时钟信号的元件。
2.根据权利要求1所述的时钟再生电路，其特征在于，
上述第1延迟器使上述多值输入信号延迟上述多值输入信号的1比特长度的1/2的时间。
3.根据权利要求1或2所述的时钟再生电路，其特征在于，
上述衰减器以一定的衰减系数来衰减上述加法器的输出。
4.根据权利要求3所述的时钟再生电路，其特征在于，
上述一定的衰减系数是0.5。
5.根据权利要求1至4中任意一项所述的时钟再生电路，其特征在于，
上述时钟再生元件是带通滤波器。
6.根据权利要求1至5中任意一项所述的时钟再生电路，其特征在于，
上述多值输入信号是3值以上的信号。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010101222A1 (ja) * 2009-03-05 2010-09-10 日本電気株式会社 受信器、半導体装置、および信号伝送方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5728448A (en) * 1980-07-29 1982-02-16 Fujitsu Ltd Timing extraction system
US4339823A (en) * 1980-08-15 1982-07-13 Motorola, Inc. Phase corrected clock signal recovery circuit
JPS57147351A (en) * 1981-03-06 1982-09-11 Nec Corp Timing extractor
JPH036541A (ja) * 1989-06-02 1991-01-14 Matsushita Electric Ind Co Ltd クロック抽出装置
DE69228638T2 (de) * 1991-09-03 1999-10-21 Matsushita Electric Industrial Co., Ltd. Taktwiedergewinnungsvorrichtung
JPH0570044A (ja) 1991-09-11 1993-03-23 Hitachi Ltd ホームエレベータの安全装置
JPH0570044U (ja) 1992-02-28 1993-09-21 株式会社アドバンテスト クロック再生回路
JP3745517B2 (ja) * 1997-10-20 2006-02-15 富士通株式会社 タイミング回路

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