JP5717195B2 - 受信器、半導体装置、および信号伝送方法 - Google Patents

Description

（関連出願についての記載）
本発明は、日本国特許出願：特願２００９−０５２７１１号（２００９年３月５日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、受信器、半導体装置、および信号伝送方法に関し、特に電磁誘導によって信号伝送を行う受信器、半導体装置、および方法に関する。

近時、半導体装置に組み込まれる回路の高集積化に伴い、複数の半導体チップを積層し各半導体チップ上に形成されたコイル間の電磁誘導によってデータ伝送を実現する半導体装置が提案されている。これらの半導体装置は、一方の半導体チップに形成されたコイルが磁界信号を発生し、もう一方の半導体チップに形成されたコイルには、送信コイルに入力された電流信号の微分値に比例した信号が誘起され、誘起した信号を受信することによって、チップ間の信号伝送を非接触で行うものである（特許文献１〜４、非特許文献１〜４参照）。

特開平７−２２１２６０号公報 特開平８−２３６６９６号公報 国際公開第２００７／２９４３５号パンフレット 米国特許第４７８５３４５号公報

Ｎｏｒｉｙｕｋｉ Ｍｉｕｒａ、 ｅｔ ａｌ．，"Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ｔｒａｎｓｃｅｉｖｅｒ Ｃｉｒｃｕｉｔ ａｎｄ Ｉｎｄｕｃｔｏｒ Ｌａｙｏｕｔ ｆｏｒ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ"， ＩＥＥＥ ２００４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．２４６−２４９（２００４）． Ｈｉｒｏｋｉ Ｉｓｈｉｋｕｒｏ， ｅｔ ａｌ．，"Ａｎ Ａｔｔａｃｈａｂｌｅ Ｗｉｒｅｌｅｓｓ Ｃｈｉｐ Ａｃｃｅｓｓ Ｉｎｔｅｒｆａｃｅ ｆｏｒ Ａｒｂｉｔｒａｒｙ Ｄａｔａ Ｒａｔｅ Ｕｓｉｎｇ Ｐｕｌｓｅ−Ｂａｓｅｄ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ ｔｈｒｏｕｇｈ ＬＳＩ Ｐａｃｋａｇｅ"， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２００７ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．３６０−３６１，６０８（２００７）． Ｎｏｒｉｙｕｋｉ Ｍｉｕｒａ， ｅｔ ａｌ．，"Ａ １Ｔｂ／ｓ ３Ｗ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ ｆｏｒ Ｉｎｔｅｒ−Ｃｈｉｐ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｌｉｎｋ"， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２００６ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．１１−１３（２００６） Ｎｏｒｉｙｕｋｉ Ｍｉｕｒａ， ｅｔ ａｌ．，"Ａｎ １１Ｇｂ／ｓ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｌｉｎｋ ｗｉｔｈ Ｂｕｒｓｔ Ｔｒａｎｓｍｉｓｓｉｏｎ"， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ２００８ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．２９８−２９９，６１４（２００８）

以下の分析は本発明において与えられる。

関連技術においては、受信コイルに誘起される信号をある周期を持つクロックタイミングでサンプリングすることで、送信データを受信している。このとき、受信コイルに誘起される信号の幅は、送信データの周期に比べて小さく、受信クロックを高い精度で制御する必要がある。その為、受信クロックの制御のために、大きな制御回路を要したり、消費電力が大きくなったりしてしまっていた。

また、例えば、非特許文献３では、送信コイルに入力する電流のタイミングを制御する信号を送信データと並行してクロック信号も送信することで、高い精度の受信クロック信号を実現している。しかしながら、送信データ以外にクロック送信用のコイル対が必要となり、占有面積、消費電力共に大きくなってしまう。

一方、非特許文献４では、信号受信を非同期で実現することにより、受信クロック信号を不要としている。したがって、低電力化が可能となる。しかしながら、受信したデータと同期するクロック信号が存在しないため、受信データと受信データを利用するほかの演算回路などとの間の同期を取ることができない。そこで、演算回路と同期を取るためのクロックチャネルを別に用意し、同期クロック信号を復元している。したがって、占有面積、消費電力共に大きくなってしまう。

本発明の目的は、電磁誘導により非接触で信号伝送を行うにあたり、高い精度で制御された受信クロック信号を必要とせず、低消費電力かつ低占有面積の受信器、半導体装置、および信号伝送方法を提供することである。

本発明の１つのアスペクト（側面）に係る受信器は、データの伝送に係る送信クロック信号の立ち上がりまたは立下り毎に送信コイルに対してデータに対応する極性の電流を流し、送信コイルに電流が流れることで電磁誘導によって誘起される信号を生成する受信コイルと、受信コイルで生成される信号におけるレベル遷移を検出する遷移検出回路と、遷移検出回路の検出結果に基づいて再生クロック信号の再生を行うクロック再生回路と、を備える。クロック再生回路は、遷移検出回路の検出結果を表す信号を積分する積分回路と、所定の閾値を有し、積分回路の出力信号を２値化するバッファ回路と、を備える。再生クロック信号は、送信クロック信号に同期して再生される。

本発明の他のアスペクト（側面）に係る受信器は、データの伝送に係る送信クロック信号の立ち上がりまたは立下り毎に送信コイルに対してデータに対応する極性の電流を流し、送信コイルに電流が流れることで電磁誘導によって誘起される信号を生成する受信コイルと、受信コイルで生成される信号におけるレベル遷移を検出する遷移検出回路と、遷移検出回路の検出結果に基づいて再生クロック信号の再生を行うクロック再生回路と、を備える。クロック再生回路は、遷移検出回路の検出結果を表す検出結果信号を遅延する遅延回路と、検出結果信号と遅延回路の出力信号との論理レベルの一致不一致を判定し、判定結果に基づいてクロック信号の再生を行う演算回路と、を備える。再生クロック信号は、送信クロック信号に同期して再生される。

本発明によれば、クロック専用の伝送チャネルを設けたり、高い精度で制御された受信クロック信号を用いたりせずに信号伝送が可能であるので、占有面積の削減、低消費電力化が可能となる。

本発明の実施例に係る送信器の構成を示す図である。 本発明の実施例に係る送信器の回路図である。 本発明の実施例に係る受信器の構成を示す図である。 本発明の第１の実施例に係るクロック再生器の構成を示す図である。 本発明の第１の実施例に係る信号遷移検出器の回路図である。 本発明の第１の実施例に係る信号遷移検出器の他の回路図である。 本発明の第１の実施例に係るクロック波形整形器の回路図である。 本発明の第１の実施例に係る送受信器のタイミングチャートである。 本発明の第２の実施例に係る信号遷移検出器の回路図である。 本発明の第２の実施例に係る信号遷移検出器の他の回路図である。 本発明の第２の実施例に係るヒステリシスアンプの回路図である。 本発明の第２の実施例に係る送受信器のタイミングチャートである。 本発明の第３の実施例に係るクロック再生器の構成を示す図である。 本発明の実施例に係る半導体装置の構成を示す図である。 本発明の実施例に係る半導体装置の断面図を示す図である。 本発明の実施例に係る半導体装置の他の構成を示す図である。 本発明の実施例に係る半導体装置のさらに他の構成を示す図である。 本発明の実施例に係る半導体装置の別の構成を示す図である。

本発明の実施形態に係る受信器は、データの伝送に係るクロック信号の立ち上がりまたは立下り毎に送信コイルに対してデータに対応する極性の電流を流し、送信コイルに電流が流れることで電磁誘導によって誘起される信号を生成する受信コイルと、受信コイルで生成される信号におけるレベル遷移を検出する遷移検出回路と、遷移検出回路の検出結果に基づいてクロック信号の再生を行うクロック再生回路と、を備える。

遷移検出回路は、受信コイルに誘起された信号レベルを複数の閾値に対して判別する判別回路と、複数の閾値のそれぞれに対応する判別結果の論理演算を行うことで遷移検出回路の検出結果を求める論理演算回路と、を備えるようにしてもよい。

判別回路は、信号レベルを第１の閾値と比較する第１の比較器と、信号レベルを第１の閾値より低い第２の閾値と比較する第２の比較器と、を備え、論理演算回路は、信号レベルが第１の閾値以上である場合、または第２の閾値以下である場合に第１の論理値を出力し、信号レベルが第２の閾値を超え、かつ第１の閾値未満である場合に第２の論理値を出力するようにしてもよい。

遷移検出回路は、受信コイルに誘起された信号を入力し、２つの閾値に対応して動作するヒステリシス回路であってもよい。

クロック再生回路は、遷移検出回路の検出結果を表す信号を積分する積分回路と、所定の閾値を有し、積分回路の出力信号を２値化するバッファ回路と、を備えるようにしてもよい。

クロック再生回路は、遷移検出回路の検出結果を表す検出結果信号を遅延する遅延回路と、検出結果信号と遅延回路の出力信号との論理レベルの一致不一致を判定し、判定結果に基づいてクロック信号の再生を行う演算回路と、を備えるようにしてもよい。

遅延回路における信号遅延量は、送信コイルに流される電流波形の信号幅の半分であることが好ましい。

クロック再生回路は、発振回路と位相周波数検出回路を備え、位相周波数検出回路は、遷移検出回路の検出結果を表す検出結果信号と発振回路の発振信号との位相および／または周波数の差を検出し、発振回路は、差に対応させて発振周波数を変化した発振信号を、位相周波数検出回路に出力すると共に再生したクロック信号として出力するようにしてもよい。

再生したクロック信号によって受信コイルに誘起された信号からデータを復元する回路を備えるようにしてもよい。

また、本発明の実施形態に係る受信器は、概略以下の構成としてもよい。

（１）送信コイル及び該送信コイルとインダクタ結合する受信コイルとを用いてデータを伝送するための信号伝送方式であって、送信コイル、及び、データの伝送に用いるクロックの立ち上がり、または、立下り毎に送信コイルに対して電流を流し、送信コイルに電流が流れることで受信コイルに誘起した信号をクロックの立ち上がりまたは立下り毎に取り込み、送信されたデータを復元して信号伝送を伝送する信号伝送方式であって、受信コイルに接続され受信コイルに誘起される信号の遷移を検出する遷移検出回路と、遷移検出回路によって検出された信号と常に同じ位相差となる信号を発生させる回路を備えた受信器。

（２）受信コイルに誘起される信号の遷移を検出する回路によって検出された信号と常に同じ位相差となる信号がクロック信号である受信器。

（３）受信コイルに接続された遷移判別器であって、受信コイルに誘起された信号のレベルを複数の閾値に対して判別する判別回路と、判別回路の出力と接続し、判別結果を演算する演算回路を備え、受信コイルに誘起された信号遷移を検出する遷移検出器を備えた受信器。

（４）複数の閾値は、所定のプラスおよび／またはマイナスの閾値である受信器。

（５）受信コイルの一端に接続し、ある所定のプラス閾値との比較を行う判定器と、受信コイルの一端に接続し、ある所定のマイナス閾値との比較を行う判定器と、判定器の出力の論理和を取る演算回路を備えた受信器。

（６）受信コイルの一端に接続し、複数の閾値に対して判別する回路であって、該回路のある所定の時間前の出力結果に依存した判別結果を出力する判別回路と、判別回路の出力結果と接続する遅延回路と、判別回路の出力結果と、遅延回路の出力との排他的論理和を演算する演算回路を備えた受信器。

（７）遅延回路の信号遅延量が、送信コイルに入力される信号幅の半分である受信器。

（８）遷移検出回路の出力と接続し、該遷移検出回路の出力結果と常に同じ位相差を持ち、出力信号の幅を変化できる波形整形回路を備えた受信器。

（９）波形整形回路が異なる閾値を有する少なくとも一つ以上の反転回路を備えた受信器。

（１０）出力する信号の位相または周波数またはその両方の制御が可能な発信器と該発振器の出力と、線検出回路の出力の位相差、または周波数差またはその両方の検出が可能であり、かつ、位相差、または周波数差、またはその両方を小さくするような発信器の制御信号を出力する位相・周波数検出回路を備えた受信器。

（１１）送信クロックと常に同じ位相差となる信号によって受信コイルに誘起された信号から送信信号を復元する回路を備えた受信器。

さらに、上記の受信器を備えた半導体装置を構成してもよい。

本明によれば、電磁誘導によって非接触で信号伝送を行うにあたり、送信コイルに印加される電流のタイミングが送信する信号のデータ列に依存せず決められた周期であるような信号伝送方式を用いる。そして、受信コイルに誘起される信号の遷移を、遷移検出回路（信号遷移検出器）を用いて検出し、検出した信号遷移タイミングを利用して、送信信号と同期するクロック信号の復元を行うことが可能である。このため、送受信器の占有面積の削減、送受信に要する電力の削減、信号伝送距離の拡大の少なくとも１つが実現可能となる。

また、受信器において、送信信号と同期するクロック信号の復元と同時に、信号受信を行うようにしてもよい。さらに、復元したクロック信号を受信器が搭載された半導体装置の信号演算装置の同期信号として用いてもよい。

以下、実施例に即し、図面を参照して詳しく説明する。

図１４を参照して、本実施例の半導体装置の構成を説明する。図１４を参照すると、電磁誘導によって非接触で信号伝送を行う半導体チップ３１、３２は、受信コイルＬｒ、送信コイルＬｔを対向させるように配置される。半導体チップ３１において、送信データ信号Ｄｔと送信クロック信号Ｃｋｔを入力する送信器１０に送信コイルＬｔが接続されている。

図１５は、図１４で示した半導体装置の断面図である。図１５の例では、送信コイルＬｔと送信器１０が半導体チップ３１に備えられ、受信コイルＬｒと受信器２０が半導体チップ３２に備えられた場合を示す。しかしながら、本実施例の半導体装置は、この構成に限定されるものではなく、図１６に示すように、半導体チップ３１上に送信コイルＬｔ、送信器１０、及び、受信コイルＬｒを備え、半導体チップ３２ａ上に受信器２０を備えてもよい。また、図１７に示すように、半導体チップ３１ａ上に送信器１０を備え、半導体チップ３２上に送信コイルＬｔ、受信コイルＬｒ、及び、受信器２０を備えてもよい。さらに、図１８に示すように、送受信コイルＬｒを半導体チップ３１、３２ａに備える必要性もなく、例えば、半導体チップ３１とは異なる配線基板３７上に少なくともいずれかのコイルを備え、半導体チップ３１、３２ａ上に形成された送信器１０、または、受信器２０と、送信コイルＬｔ、または、受信コイルＬｒとを電気的に接続し、送信コイルＬｔと受信コイルＬｒを対向させて、電磁誘導を用いて信号を伝送させてもよい。図１８の例では、受信コイルＬｒは、配線基板３７に配され、配線３６および電気配線３５によって半導体チップ３２ａの受信器２０に接続されている。

図１は、本発明の送信側装置のブロック図である。送信側装置は、送信器１０、送信コイルＬｔから構成され、送信器１０へは送信データ信号Ｄｔに加えて送信クロック信号Ｃｋｔが入力される。送信器１０は、送信タイミング制御回路１１と送信電流作成回路１２から構成される。送信タイミング制御回路１１は、送信クロック信号Ｃｋｔを利用して送信コイルＬｔに流す電流のタイミングを制御する。一方、送信電流作成回路１２は、送信タイミング制御回路１１から出力される制御信号Ｃｔｌと送信データ信号Ｄｔとから送信電流を作成する。本送信器の特徴は送信電流作成回路１２の出力が送信データ信号Ｄｔと送信クロック信号Ｃｋｔから作成され、従来データの遷移点にだけ送信コイルＬｔに流されていた電流を、送信クロック信号Ｃｋｔの全ての立ち上がり、または立下り時にデータの極性に合わせて送信コイルに電流を流すことである。すなわち、送信コイルＬｔに流れる電流が、送信データ信号Ｄｔの遷移点だけでなく、送信タイミング制御回路１１による制御信号Ｃｔｌ、すなわち送信クロック信号Ｃｋｔの遷移点に応じて作成され、その電流の向きが送信データ信号Ｄｔに依存して変化することである。

図２には、本発明の送信器の詳細な送信回路の例を示す。送信器１０には送信データ信号Ｄｔと、その反転信号である送信データ反転信号Ｄｔｂと、送信クロック信号Ｃｋｔとが入力される。送信クロック信号Ｃｋｔは、遅延回路ＤＬＹ１および否定排他的論理和回路ＸＯＲ１に一方の入力端に入力される。遅延回路ＤＬＹ１は、遅延時間制御信号Ｃｔ１によって送信クロック信号Ｃｋｔの遅延時間を制御し、遅延した送信クロック信号Ｃｋｔを否定排他的論理和回路ＸＯＲ１に他方の入力端に出力する。否定排他的論理和回路ＸＯＲ１は、送信クロック周波数と同等な周期を持つ微小パルスを、否定論理和回路ＮＯＲ１の一方の入力端および否定論理和回路ＮＯＲ２の一方の入力端に出力する。否定論理和回路ＮＯＲ１は、他方の入力端に送信データ信号Ｄｔを入力し、出力端をＮＭＯＳトランジスタＭＮ１のゲートに接続する。否定論理和回路ＮＯＲ２は、他方の入力端に送信データ反転信号Ｄｔｂを入力し、出力端をＮＭＯＳトランジスタＭＮ２のゲートに接続する。インバータ回路ＩＮＶ１は、送信データ信号Ｄｔを反転してＰＭＯＳトランジスタＭＰ１のゲートに出力する。インバータ回路ＩＮＶ２は、送信データ反転信号Ｄｔｂを反転してＰＭＯＳトランジスタＭＰ２のゲートに出力する。ＮＭＯＳトランジスタＭＮ１は、ソースを接地し、ドレインを送信コイルＬｔの一端およびＰＭＯＳトランジスタＭＰ１のドレインに接続する。ＮＭＯＳトランジスタＭＮ２は、ソースを接地し、ドレインを送信コイルＬｔの他端およびＰＭＯＳトランジスタＭＰ２のドレインに接続する。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソースは、電源に接続される。

送信データ信号Ｄｔが１（ハイレベル）のとき、ＰＭＯＳトランジスタＭＰ１がオンし、送信データ反転信号Ｄｔｂは、０（ローレベル）であるため、ＰＭＯＳトランジスタＭＰ２はオフとなる。このとき、微小パルス（否定排他的論理和回路ＸＯＲ１の出力）の極性に関わらずＮＭＯＳトランジスタＭＮ１はオフとなる。一方、ＮＭＯＳトランジスタＭＮ２は、微小パルスが０の場合はオン、微小パルスが１の場合はオフとなる。従って、微小パルスが０の時だけＰＭＯＳトランジスタＭＰ１からＮＭＯＳトランジスタＭＮ２に向かって送信コイルＬｔに正の電流Ｉ_ＴＸが流れる。尚、ここで送信コイルＬｔに流れる電流の向きは、送信データ側から送信データ反転側に流れる電流（矢印の向き）を正とした。逆に微小パルスが１の場合は、ＰＭＯＳトランジスタＭＰ１だけがオンであり、ＮＭＯＳトランジスタＭＮ２がオフであるので、送信コイルＬｔには電流が流れない。

一方、送信データ信号Ｄｔが０のとき、ＰＭＯＳトランジスタＭＰ１はオフし、送信データ反転信号Ｄｔｂは１であるため、ＰＭＯＳトランジスタＭＰ２はオンとなる。このとき、微小パルスの極性に関わらずＮＭＯＳトランジスタＭＮ２はオフとなる。また、ＮＭＯＳトランジスタＭＮ１に関しては、微小パルスが０の場合はオン、微小パルスが１の場合はオフとなる。従って、微小パルスが０の時だけＰＭＯＳトランジスタＭＰ２からＮＭＯＳトランジスタＭＮ１に向かって送信コイルＬｔに負の電流Ｉ_ＴＸが流れる。

図１５に示したように送信コイルＬｔと受信コイルＬｒは、対向して配置されているため、受信コイルＬｒには電磁誘導によって信号が誘起される。受信コイルＬｒに接続された受信器２０は、図３に示すようにクロック再生器２１および信号受信器２２を備える。

図４に示すように、クロック再生器２１は、信号遷移検出器（遷移検出回路に相当）２３とクロック波形整形器（クロック再生回路に相当）２４を備え、受信コイルＬｒに誘起された信号から送信クロック信号Ｃｋｔと同期し常に同じ位相差を保った再生クロック信号Ｃｋｒを出力する。再生クロック信号Ｃｋｒは、その後の信号処理に用いたり、信号受信器２２に入力して受信データ信号Ｄｒの出力に用いたりしても構わない。

次に信号遷移検出器２３に関して説明する。図５は、信号遷移検出器の一例の回路図である。信号遷移検出器２３は、受信コイルＬｒの一端と接続された２つの比較器ＣＭＰ１、ＣＭＰ２と、比較器ＣＭＰ１、ＣＭＰ２の出力の論理和を取る論理和回路ＯＲ１とを備える。比較器ＣＭＰ１は、受信コイルＬｒに接続しないもう一方の入力端に、受信コイルＬｒのコモンモード電圧Ｖｃからαだけ大きな信号を入力する。比較器ＣＭＰ２は、Ｖｃ−αとなる電圧源が接続されている。論理和回路ＯＲ１は、受信コイルＬｒに誘起した電圧に対して、下記のような論理演算を行うことにより、受信コイルＬｒにおける信号の遷移を検出し遷移信号Ｓｔを出力する。
Ｖｒｘ≧Ｖｃ＋α、または、Ｖｒｘ≦Ｖｃ−αの時、Ｓｔ＝１
Ｖｃ−α＜Ｖｒｘ＜Ｖｃ＋αのとき、Ｓｔ＝０

ここでは、受信コイルＬｒと信号遷移検出器２３は、直接接続した例を示した。しかし、受信コイルＬｒと信号遷移検出器２３を直接接続する必要はなく、受信コイルＬｒと信号遷移検出器２３の間に増幅器などの回路が挿入されても、本発明の効果を妨げるものではない。

図６には、受信コイルＬｒの両端の入力端と接続する差動入力の増幅器ＡＭＰ１を挿入した場合の信号遷移検出器２３ａの回路図を示す。このように、図５に示すようなシングル構成のみならず、図６のような差動構成の回路を用いてもかまわない。

次に、クロック波形整形器２４について説明する。図７は、クロック波形整形器２４の一例を示す回路図である。遷移信号Ｓｔは、送信コイルＬｔに入力される電流信号が変化している時間とほぼ同じ程度のパルス幅を有する。そこでクロック波形整形器２４によって所望の信号幅を持つように波形を変換し、再生クロック信号Ｃｋｒを得る。ここでは、クロック波形整形器２４の例として、図７に示すように、遷移信号Ｓｔを、抵抗素Ｒ１と容量素子Ｃ１からなる積分回路を介し、ある閾値をもつインバータ回路ＩＮＶ３、ＩＮＶ４を二つ組み合わせることで実現している。

図８は、本実施例の動作を説明するタイミング波形図である。図８には送信データ信号Ｄｔ、送信データ信号Ｄｔを送信するための送信クロック信号Ｃｋｔ、送信コイルＬｔに入力される送信電流Ｉ_ＴＸ、受信コイルに誘起される信号の誘導電圧Ｖ_ＲＸ、遷移信号検出器２３の出力である遷移信号Ｓｔ、クロック波形整形器２４によって波形整形された再生クロック信号Ｃｋｒのそれぞれの波形が示されている。

図８に示すように、信号送信時には、送信器１０によって送信クロック信号Ｃｋｔに同期し、かつ、送信データ信号Ｄｔに依存した向きの送信電流Ｉ_ＴＸが送信コイルＬｔに入力される。その際、電磁誘導によって、受信コイルＬｒに誘導電圧がＶ_ＲＸとなる信号が誘起される。その時、受信コイルＬｒに接続された信号遷移検出器２３を備えた受信器２０により受信コイルＬｒの状態を観測し、信号遷移を検出する。この信号遷移検出器２３の出力である遷移信号Ｓｔは、送信コイルＬｔの電流信号Ｉ_ＴＸと同期しているため、送信クロック信号Ｃｋｔと常に同じ位相差を保つ。その後、遷移信号Ｓｔをクロック波形整形器２４で波形整形し、送信クロック信号Ｃｋｔと常に同じ位相差を持つ再生クロック信号Ｃｋｒを得る。

信号受信器２２は、このようにして得た再生クロック信号Ｃｋｒを用いて信号を受信してもかまわない。送信器１０の電源変動などによって送信クロック信号Ｃｋｔの位相や周波数がばらついたとしても、前述したとおり、再生クロック信号Ｃｋｒは、送信クロック信号Ｃｋｔと常に同じ位相差を保つため、誤りなく信号を受信することが可能となる。

また、本発明によって得られた再生クロック信号Ｃｋｒを用いて、受信信号を時系列で入力された信号をパラレル信号へと変換し、信号処理等に用いてもかまわない。

従来技術では信号伝送の誤りを減らすためには、送受信コイルのサイズを大きくしたり、伝送距離を短く保ったり、送受信に要するパワーが必要であったり、高精度なクロック調整機構などを必要とした。しかし、本発明によれば、受信コイルで生成される信号におけるレベル遷移を検出して再生クロック信号を作り出すので、占有面積の削減、低消費電力化が可能となる。

図９は、本発明の第２の実施例に係る信号遷移検出器の構成を示す図である。第１の実施例では、２つの比較器と論理和回路によって受信コイルに誘起される信号の遷移を検出した。これに対し、第２の実施例において、信号遷移検出器２３ｂは、ヒステリシスアンプＡＭＨと、状態遷移検出器２５とを備える。状態遷移検出器２５は、遅延装置ＤＬＹと、ヒステリシスアンプＡＭＨの出力と遅延装置ＤＬＹの出力の排他的論理和を演算する否定排他的論理和回路ＸＯＲ２を備える。遅延装置ＤＬＹは、遅延時間制御信号Ｃｔ２によって信号遅延量が設定される。

図１０には、受信コイルＬｒの両端の入力端と接続するヒステリシスアンプＡＭＨとヒステリシスアンプＡＭＨの出力を増幅する差動入力の増幅器ＡＭＰ２を挿入した場合信号遷移検出器２３ｃの回路図を示す。このように、図９に示すようなシングル構成のみならず、図１０のような差動構成の回路を用いてもかまわない。

図１１は、ヒステリシスアンプＡＭＨの構成を示す回路図の例である。ヒステリシスアンプＡＭＨは、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４を備える。ＮＭＯＳトランジスタＭＮ１１は、ゲートを入力ＩＮに接続し、ソースをＮＭＯＳトランジスタＭＮ１２のソースと共にＮＭＯＳトランジスタＭＮ１３のドレインに接続する。ＮＭＯＳトランジスタＭＮ１３は、ゲートにバイアス電圧ＶＢＮを与え、ソースを電源ＶＳＳに接続する。ＰＭＯＳトランジスタＭＰ１１は、ゲートを入力ＩＮに接続し、ドレインをＰＭＯＳトランジスタＭＰ１２のドレインと共にＮＭＯＳトランジスタＭＮ１１のドレインおよび出力ＯＵＴＢに接続する。ＰＭＯＳトランジスタＭＰ１４は、ゲートを入力ＩＮＢに接続し、ドレインをＰＭＯＳトランジスタＭＰ１３のドレインと共にＮＭＯＳトランジスタＭＮ１２のドレインおよび出力ＯＵＴに接続する。ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１４のソースは、電源ＶＤＤに接続される。

このような構成のヒステリシスアンプＡＭＨは、以下のような特性を有する。
Ｖｒｘ≧Ｖｃ＋αの場合、前出力状態が１のとき、ＯＵＴ＝状態保持、０の時、ＯＵＴ＝１
Ｖｒｘ≦Ｖｃ−αの場合、前出力状態が１の時、ＯＵＴ＝０、０の時、ＯＵＴ＝状態保持
Ｖｃ−α＜Ｖｒｘ＜Ｖｃ＋αの場合、ＯＵＴ＝状態保持

なお、ヒステリシス幅を定めるαは、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１４とＰＭＯＳトランジスタＭＰ１２、ＭＰ１３とのトランジスタサイズ比に応じて決定される。

図１２は、本発明の第２の実施例に係る信号遷移検出器の動作を示すタイミング波形である。図１２に示すように受信コイルＬｒに誘起された誘導電圧Ｖ_ＲＸは、受信コイルＬｒに接続されたヒステリシスアンプＡＭＨによってヒステリシスアンプ出力ＯＵＴのように増幅される。遅延装置ＤＬＹには前述したヒステリシスアンプ出力ＯＵＴが入力され、ある時間遅延された遅延信号を得る。排他的論理和回路ＸＯＲ２は、ヒステリシスアンプ出力ＯＵＴと遅延信号の排他的論理和を演算する。図１２に示すように排他的論理和回路ＸＯＲ２の出力は、受信コイルＬｒに信号が誘起下時にのみ反応することにより、遷移信号Ｓｔを出力している。このとき、遅延装置ＤＬＹによる信号遅延量は、送信波形の幅の略半分であることが望ましい。この遅延量が小さくあるいは大きくなりすぎると、遷移信号Ｓｔにノッチが生まれてしまい、誤動作の原因となる虞が生じる。

以上のような遷移検出器２３ｂ、２３ｃを用いれば、送信コイルＬｔに入力される電流信号と常に同じ位相差を保持した遷移信号Ｓｔを得ることができる。遷移信号Ｓｔを前述したようなクロック波形整形器２４に入力することで、送信クロック信号Ｃｋｔと常に同じ位相差を持つ再生クロック信号Ｃｋｒを出力することができる。

図１３は、本発明の第３の実施例に係るクロック再生器の構成を示す図である。クロック再生器２１ａは、受信コイルＬｒに接続された信号遷移検出器２３と、発振器２８と、信号遷移検出器２３の出力および発振器２８の出力に接続され、信号遷移検出器２３の出力信号と発振器２８の出力信号の周波数および位相を比較する周波数・位相比較器２７を備える。周波数・位相比較器２７の出力は、発振器２８の制御に用いられ、信号遷移検出器２３の出力と発振器２８の出力の周波数差および位相差をなくすように、発振器２８を制御する。このようなクロック再生器２１ａによれば、送信クロック信号Ｃｋｔと常に同じ位相差を持つ再生クロック信号Ｃｋｒが発振器２８の出力として得られる。

上記した実施例１〜３によれば、別途クロック伝送用の伝送装置を用いることなく、送信クロック信号Ｃｋｔと常に同じ位相差を保つ再生クロック信号Ｃｋｒを獲得できる。したがって、送受信コイルの占有面積の削減、送受信に要する電力の削減、信号伝送距離の拡大のいずれか、またはそれぞれが可能となる。

なお、前述の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ 送信器
１１ 送信タイミング制御回路
１２ 送信電流作成回路
２０ 受信器
２１、２１ａ クロック再生器
２２ 信号受信器
２３、２３ａ、２３ｂ、２３ｃ 信号遷移検出器
２４ クロック波形整形器
２５ 状態遷移検出器
２７ 周波数・位相比較器
２８ 発振器
３１、３１ａ、３２、３２ａ 半導体チップ
３３、３４、３５ 電気配線
３６ 配線
３７ 配線基板
ＡＭＨ ヒステリシスアンプ
ＡＭＰ１、ＡＭＰ２ 増幅器
Ｃ１ 容量素子
ＣＭＰ１、ＣＭＰ２ 比較器
ＤＬＹ１、ＤＬＹ 遅延回路
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４ インバータ回路
Ｌｒ 受信コイル
Ｌｔ 送信コイル
ＭＮ１、ＭＮ２、ＭＮ１１〜ＭＮ１３ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ１１〜ＭＰ１４ ＰＭＯＳトランジスタ
ＮＯＲ１、ＮＯＲ２ 否定論理和回路
ＯＲ１ 論理和回路
Ｒ１、Ｒｒ、Ｒｒ１、Ｒｒ２ 抵抗素子
ＸＯＲ１、ＸＯＲ２ 否定排他的論理和回路

Claims (5)

1. データの伝送に係る送信クロック信号の立ち上がりまたは立下り毎に送信コイルに対してデータに対応する極性の電流を流し、前記送信コイルに電流が流れることで電磁誘導によって誘起される信号を生成する受信コイルと、
   前記受信コイルで生成される信号におけるレベル遷移を検出する遷移検出回路と、
   前記遷移検出回路の検出結果に基づいて再生クロック信号の再生を行うクロック再生回路と、
   を備え、
   前記クロック再生回路は、
   前記遷移検出回路の検出結果を表す信号を積分する積分回路と、
   所定の閾値を有し、前記積分回路の出力信号を２値化するバッファ回路と、
   を備え、
   前記再生クロック信号は、前記送信クロック信号に同期して再生されることを特徴とする受信器。
2. データの伝送に係る送信クロック信号の立ち上がりまたは立下り毎に送信コイルに対してデータに対応する極性の電流を流し、前記送信コイルに電流が流れることで電磁誘導によって誘起される信号を生成する受信コイルと、
   前記受信コイルで生成される信号におけるレベル遷移を検出する遷移検出回路と、
   前記遷移検出回路の検出結果に基づいて再生クロック信号の再生を行うクロック再生回路と、
   を備え、
   前記クロック再生回路は、
   前記遷移検出回路の検出結果を表す検出結果信号を遅延する遅延回路と、
   前記検出結果信号と前記遅延回路の出力信号との論理レベルの一致不一致を判定し、判定結果に基づいて前記クロック信号の再生を行う演算回路と、
   を備え、
   前記再生クロック信号は、前記送信クロック信号に同期して再生されることを特徴とする受信器。
3. 前記遅延回路における信号遅延量は、前記送信コイルに流される電流波形の信号幅の半分であることを特徴とする請求項２記載の受信器。
4. 前記再生したクロック信号によって前記受信コイルに誘起された信号からデータを復元する回路を備える請求項１乃至３のいずれか１項に記載の受信器。
5. 請求項１乃至４のいずれか１項に記載の受信器を備える半導体装置。

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