KR20110045025A

KR20110045025A - 전자 회로

Info

Publication number: KR20110045025A
Application number: KR1020117004608A
Authority: KR
Inventors: 다다히로 구로다
Original assignee: 각고호우징 게이오기주크
Priority date: 2008-08-26
Filing date: 2009-08-04
Publication date: 2011-05-03
Also published as: US20120007438A1; KR101548780B1; US8933590B2; WO2010023825A1; JP5474323B2; JP2010056593A

Abstract

송신 코일에 싱글 펄스의 전류 신호를 흘려, 유도 결합하는 수신 코일에 발생하는 더블 펄스의 전압 신호를 비동기로 수신할 수 있는 저전력으로 고속의 비동기 유도 결합 송수신 기술을 제공하는 것이다. 비접촉 근접 통신을 행하기 위한 송신 회로(1)에는 송신 데이터의 논리값의 변화마다 상기 제1 코일(10)에 제1 방향의 전류(I_T)를 흘리는 구성을 채용한다. 상기 제1 코일에 유도 결합하는 제2 코일(20)에 접속된 수신 회로(21)에는, 상기 제1 방향의 전류에 의해서 제2 코일에 유기되는 더블 펄스의 유도 전압(V_R)을 판정하여 단극성의 싱글 펄스 신호(B)를 출력하는 비교기(22)를 채용하고, 비교기가 출력하는 상기 싱글 펄스 신호를 입력할 때마다 출력을 순서 회로(23)에 의해 반전시켜 수신 데이터의 재생을 행한다.

Description

전자 회로{ELECTRONIC CIRCUIT}

본 발명은, 코일의 유도 결합에 의한 비접촉 근접 통신 기술을 적용한 전자 회로에 관한 것으로, 예를 들면, 적층 실장되는 IC(Integrated Circuit) 베어 칩 등의 칩간의 통신이나, 프린트 배선 기판간의 통신 등에 적용하기에 유효한 기술에 관한 것이다.

본 발명자들은, LSI(Large Scale Integration)칩의 칩 상의 배선이나 프린트 기판 상의 배선에 의해 형성되는 코일을 통해서 적층 실장되는 칩간이나 근접하여 배치된 기판간에서 유도 결합에 의한 통신을 행하는 전자 회로를, 하기 비특허 문헌 1 및 특허 문헌 1 등에서 이미 제안하고 있다.

예를 들면, 특허 문헌 1에는, 도 8에 예시된 바와 같이, 송신기가 송신 코일에 플러스 또는 마이너스의 단일 극성으로 펄스 형상의(이후 「싱글 펄스」라고 칭함) 전류 신호(I_T)를 흘리고, 송신 코일과 유도 결합하는 수신 코일에 발생하는 정부의 쌍극성으로 더블 펄스 형상의 펄스(이후 「더블 펄스」라고 칭함) 전압 신호(V_R)의 플러스 또는 마이너스 중 어느 하나의 극성의 펄스(즉 전반이나 후반의 펄스)의 신호를, 동기식 비교기로 구성된 수신기로 검출하여 수신하는 기술이 예시된다.

[특허 문헌 1] 일본 특허 공개 제2005-228981호 공보

[비특허 문헌 1] D. Mizoguchi et al, "A 1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling (IIS)," IEEE International Solid-State Circuits Conference(ISSCC' 04), Dig. Tech. Papers, pp.142-143,517, Feb.2004.

상기 동기식 송수신 회로는 데이터의 송신과 수신에 공통의 클럭(Txclk, Rxclk)을 이용하므로, 클럭을 송신측으로부터 수신측에 보내기 위한 코일과 송수신기가 더욱 필요하게 되어, 코스트나 전력의 증대를 초래한다. 또한, 수신 펄스 신호의 진폭이 최대로 되는 타이밍에서 수신기가 동작하도록 수신기에 입력하는 클럭(Rxclk)의 타이밍 조정이 필요하게 된다. 또한, 이 타이밍의 여유를 확보하기 위해 송수신 펄스의 폭을 짧게 할 수 없으므로, 데이터 전송 속도가 제한된다.

따라서 본 발명자는, 송수신에 클럭을 필요로 하는 것에 의한 상기 문제점을 해소하기 위해, 비동기에 의한 송수신 방법을 검토하여 앞서 특허 출원(일본 특원 제2008-023397호)하였다. 즉, 도 9에 예시된 바와 같이 송신기(Tra㎱mitter)가 송신 코일에 송신 데이터에 따른 직류 전류 신호(I_T)를 흘려, 송신 코일과 유도 결합하는 수신 코일에 발생하는 싱글 펄스의 전압 신호(V_R)를, 히스테리시스 비교기로 구성된 수신기로 비동기로 검출하여 수신할 수 있다. 전술한 동기식 수신에서는, 소정의 단시간만 수신기를 동작시켜 수신 데이터를 수신하면 되지만, 비동기식 수신에서는, 언제나 신호를 수신할 수 있도록 수신기를 항상 동작시키고 있으므로, 노이즈에 의한 오동작의 확률이 높아진다. 따라서, 히스테리시스 비교기로 비동기 수신기를 구성하여, 수신 펄스 신호 V_R이 일정한 임계값을 초과하면 수신 신호 Rxdata가 반전되고, 임계값 이하의 노이즈에서는 수신 신호가 반전되지 않도록 하고 있다. 이 입력 임계값은, 히스테리시스 비교기가 출력하고 있는 데이터에 따라서 변화한다. 도 9의 V_R파형 중에 점선으로 나타낸 것은 입력 임계값의 변화를 나타내고 있다. 초기 상태에서, 수신 신호 Rxdata로서 로우를 출력하였을 때에는, 입력 임계값은 +Vth만큼 높다. 입력에 플러스의 펄스가 입력되어 이 입력 임계값을 초과하면 수신 신호 Rxdata가 반전되어 하이로 되고, 입력 임계값이 -Vth만큼 낮아진다. 다음으로 이 입력 임계값을 초과하는 마이너스의 펄스 전압이 입력될 때까지 수신 신호 Rxdata는 하이로 유지된다. 이 반복으로 정부의 펄스 전압으로부터 올바르게 디지털 데이터를 복원할 수 있다. 예를 들면 히스테리시스 비교기는, p채널형 MOS 트랜지스터(간단히 「PMOS 트랜지스터」라고도 기재함) P1과 n채널형 MOS 트랜지스터(간단히 「NMOS 트랜지스터」라고도 기재함) N1로 이루어지는 CMOS 인버터와 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2로 이루어지는 CMOS 인버터로 증폭 회로를 구성함과 함께, PMOS 트랜지스터 P1에 병렬된 PMOS 트랜지스터 P3과 PMOS 트랜지스터 P2에 병렬된 P4와의 게이트가 상기 CMOS 인버터의 출력 단자에 크로스 커플되어 이루어지는 래치 회로를 갖는다. 래치 회로는 유지하고 있는 데이터에 따라서 인버터의 임계값 전압을 변화시킨다. 예를 들면, 래치 회로가 Rxdata에 로우 레벨(/Rxdata에 하이 레벨)을 래치한 상태에서는 V_R의 레벨 상승에 대하여 비교기의 감도는 낮고, 외관상 비교기의 임계값 전압이 높아져, 래치 데이터가 일단 반전되면, 이번에는 V_R의 레벨 강하(-V_R의 레벨 상승)에 대하여 비교기의 감도는 낮고, 외관상 비교기의 임계값 전압이 낮아진다. 또한 래치 데이터가 반전되면, 다시 V_R의 레벨 상승에 대하여 비교기의 감도는 낮고, 외관상 비교기의 임계값 전압이 높아진다.

그러나, 이 비동기식 송수신 회로는, 송신 데이터가 변화되지 않을 때에도 직류 전류 I_T를 흘리므로, 전력 소비가 크다고 하는 문제점이 있는 것이 본 발명자에 의해서 발견되었다.

따라서, 송신기의 전력 소비를 줄이기 위해 송신 데이터의 논리값이 변화할 때에만 그 변화에 따라서 상승 또는 하강의 싱글 펄스의 전류 신호를 흘리는 것에 대하여 검토하였다. 그러나, 수신 코일에 발생하는 더블 펄스의 전압 신호를, 상기 히스테리시스 비교기를 이용하여 수신할 수는 없다고 하는 것이 발견되었다. 그 이유를 이하에 설명한다. 도 10에 도시한 바와 같이, 송신 데이터의 변화에 따라서, 수신 코일에 더블 펄스의 신호 V_R이 발생한다. V_R파형 중에 점선으로 나타낸 것은 입력 임계값의 변화를 나타내고 있다. 주시하고 있던(watch) 데이터를 더블 펄스의 신호의 전반 펄스로 검출한 경우는(도 10의 (a)에서의 전반이나 (b)의 후반), 그 직후에 이어서 역극성의 후반 펄스에도 응답하고, 디지털 데이터로서의 수신 데이터를 얻을 수 있다. 다음에 송신되는 데이터는 앞서 송신된 데이터와 반대의 극성으로 되므로(예를 들면 데이터가 로우로부터 하이로 변화한 다음은 하이로부터 로우로 변화함), 신호 V_R은, 그 전의 신호 V_R에 비해 정부가 역극성의 더블 펄스로 된다. 따라서, 전반의 펄스는 입력 임계값으로부터 멀어지는(depart) 입력으로 되고, 입력 임계값은 입력 신호와 역방향으로 변화한다. 역방향으로 변화한 입력 임계값이 원래의 설정값으로 되돌아가기 위해서는 소정의 시간을 요하므로, 직후에 오는 후반의 펄스를 올바르게 수신할 수 없다. 따라서, 수신 데이터는 변화하지 않고, 수신 신호를 재생할 수 없다. (b)의 경우에는 앞의 더블 펄스 신호 V_R에 대해서 데이터의 재생을 행할 수 없다. 이와 같이, 송신기의 전력을 줄이기 위해 송신 코일에 흘리는 전류를 직류로부터 싱글 펄스의 전류로 바꾸면, 도 9의 비동기 수신기에서는 데이터를 올바르게 수신할 수 없다.

더욱 검토를 한 결과, 도 11에 예시되는 송신 전류 I_T의 펄스 파형과 같이 하나의 싱글 펄스의 전후의 파형을 비대칭으로 함으로써, 수신 코일에 발생하는 더블 펄스의 전압 신호의 후반 혹은 전반의 진폭을 낮게 억제하여, 수신기가 전반 펄스 혹은 후반 펄스에만 응답하도록 하여, 송수신을 올바르게 행하는 것에 대해서 생각하였다. 그러나, 도 11의 (a)의 경우에는 히스테리시스 비교기의 입력 임계값의 히스테리시스 폭을 후반 펄스의 진폭의 크기만큼 여분으로 설정하지 않으면 안되므로, 히스테리시스 비교기의 소비 전력이 증대하고, 응답 속도도 저하한다. 또한, 후반 펄스는 전반 펄스에 비해 펄스 폭이 길기 때문에, 송신 전류가 증대하고, 신호 전송 속도는 저하한다. 펄스 형상을 도 11의 (b)에 도시한 바와 같이, (a)와는 역의 비대칭으로 하면(즉 전반의 펄스 폭이 길고 후반의 펄스 폭이 짧음), 히스테리시스 비교기의 입력 임계값의 히스테리시스 폭을 증대시킬 필요는 없어지지만, 전반의 펄스 입력에 의해 입력 임계값이 반대로 변화하는 문제가 있어, 도시한 바와 같이 오동작할 가능성이 있다.

본 발명은, 상기 문제점을 감안하여, 송신 데이터에 따라서 송신 코일에 싱글 펄스의 전류 신호를 흘려, 유도 결합하는 수신 코일에 발생하는 더블 펄스의 전압 신호를 비동기로 수신할 수 있는 저전력으로 고속의 비동기 유도 결합 송수신 기술을 제공하는 것을 목적으로 한다.

본 발명의 상기와 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.

본원에서 개시되는 발명 중 대표적인 개요를 간단히 설명하면 하기와 같다.

[1] 본 발명에 따른 전자 회로는 송신 회로와 수신 회로를 구비하고, 송신 회로는 송신 데이터에 변화가 있었던 것을(0으로부터 1 혹은 1로부터 0, 양자를 구별하지 않음) 송신 코일에 단일 극성의 싱글 펄스 전류를 흘림으로써 송신한다(따라서 송신 데이터의 극성 정보는 보내지 않음). 수신 회로는 수신 코일에 유기되는 더블 펄스 전압 신호(예를 들면 정펄스 이후에 부펄스, 이것은 송신 데이터의 극성에 상관없이, 송신 전류의 방향과 유도 결합의 방식으로 결정됨)를 비교기에 의해서 검출하여 단일 극성의 싱글 펄스 신호(예를 들면 정펄스, 이것은 송신 데이터의 극성에 상관없이 송신 전류의 방향과 유도 결합의 방식으로 결정됨)를 출력하여 수신 데이터에 변화가 있었던 것을 검출한다. 이 검출 결과를 분주 회로로서의 순서 회로에 입력하여, 송수신 데이터의 변화를 복원한다. 데이터의 변화만을 송수신하기 때문에, 데이터의 최초가 0인지 1인지를 미리 송수신에서 정해 두는 것을 요한다. 비교기의 임계값 전압은, 수신 더블 펄스 전압의 극성(정펄스 이후에 부펄스 혹은 부펄스 이후에 정펄스)에 따라서 초기 설정되고, 송수신 데이터의 극성과는 무관하다. 비교기의 차동쌍을 대칭으로 설계하여도 디바이스의 변동 등으로 전원 투입 직후에 출력 전압이나 입력 임계값이 어느 쪽으로 되어 있는지는 보장할 수 없는 경우가 있으므로, 파워 온 리셋 시 등에서 비교기의 출력을 초기화하는 것이 바람직하다. 또한, 수신 회로는 데이터의 변화만을 송수신하므로, 노이즈 등에 의해 한번 에러가 발생하면, 이후 에러가 연속적으로 발생되기 때문에, 이것을 회피하기 위해서는, 예를 들면 일정 길이의 패킷으로 분할하여 수신하고, 패킷마다 데이터의 최초가 0인지 1인지를 결정해 두는 것이 바람직하다.

[2] 또 다른 관점에 따르면, 송신 회로는 송신 데이터에 변화가 있었던 것을(0으로부터 1 혹은 1로부터 0, 양자를 구별함) 송신 코일에 쌍극성의 싱글 펄스 전류를(수신 전압 신호가 더블 펄스로 되지 않고 2개의 싱글 펄스가 충분한 간격을 두고 수신되도록 송신 전류 펄스 폭을 충분히 두고) 흘림으로써 송신한다(따라서 송신 데이터의 극성 정보도 보냄). 이 때, 수신 회로는 수신 코일에 유기되는 쌍극성의 한 쌍의 싱글 펄스 전압 신호(예를 들면 정펄스 이후에 부펄스 혹은 오목과 정펄스, 극성의 순서는 송신 데이터의 극성에 의해서 결정됨) 중 첫 번째의 싱글 펄스는 검출하지 않고 두 번째 싱글 펄스 신호를 히스테리시스 비교기에 의해서 검출하여 수신 데이터를 복원하도록, 히스테리시스 비교기의 임계값 전압을 설정한다. 그 방법은 2개 있고, 하나의 방법은 최초의 데이터가 1인지 0인지를 미리 송수신에서 정해 두는 것이다. 예를 들면 0으로 결정해 두면, 최초의 1이 송수신되었을 때에 수신하는 더블 펄스의 극성이 결정되므로, 히스테리시스 비교기의 임계값을 두 번째 펄스를 수신하도록 설정한다. 두 번째 방법은, 히스테리시스 비교기의 임계값을 설정하지 않고, 0→1 혹은 1→0의 2비트의 더미 데이터를 송수신한다. 이 경우에는, 이후의 데이터의 송수신을 올바르게 할 수 있도록 히스테리시스 비교기의 임계값은 자동적으로 올바르게 설정되는 것으로 된다.

본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 하기와 같다.

즉, 송신 데이터에 따라서 송신 코일에 싱글 펄스의 전류 신호를 흘려, 유도 결합하는 수신 코일에 발생하는 더블 펄스의 전압 신호를 비동기로 수신할 수 있는 저전력으로 고속의 비동기 유도 결합 송수신을 실현할 수 있다.

도 1A는 본 발명에 따른 전자 회로의 제1 실시 형태를 도시하는 블록 다이어그램.
도 1B는 도 1A의 전자 회로에서의 정상적인 송수신 동작의 파형도.
도 2A는 수신 회로에 적용 가능한 다른 비교 회로를 예시하는 회로도.
도 2B는 도 2A에 비교 회로를 이용하였을 때의 정상적인 송수신 동작의 파형도.
도 3은 더블 펄스의 유도 전압에 의한 최초의 전압 변화 방향이 히스테리시스 비교기(22)의 임계값 전압으로부터 멀어지는 방향으로 되도록 하는 하이 레벨(전원 전압 VDD 레벨)의 경우에 수신 데이터의 논리값이 송신 데이터와는 반대로 되게 되는 상태를 도시하는 파형도.
도 4는 엣지를 검출하여 펄스를 발생하는 송신 회로의 다른 예를 도시하는 논리 회로도.
도 5는 본 발명에 따른 전자 회로의 제2 실시 형태를 예시하는 블록 다이어그램.
도 6A는 도 5의 전자 회로에서 송신 데이터의 선두를 논리값 0으로 하고, 히스테리시스 비교기(22A)의 반전 출력 단자인/Rxdata의 초기값을 논리값 1로 하는 경우의 동작 파형도.
도 6B는 도 5의 전자 회로에서 송신 데이터의 선두를 논리값 1로 하고, 히스테리시스 비교기(22A)의 반전 출력 단자인/Rxdata의 초기값을 논리값 0으로 하는 경우의 동작 파형도.
도 7A는 도 5의 전자 회로에서 송신 데이터의 선두에 더미 데이터 0, 1이 부가되고, 히스테리시스 비교기(22A)의 반전 출력 단자인/Rxdata에 대하여 초기화를 행하지 않은 경우에 그 히스테리시스 비교기의 반전 출력 단자의 초기값이 1로 되어 있었던 경우의 동작 파형도.
도 7B는 도 5의 전자 회로에서 송신 데이터의 선두에 더미 데이터 0, 1이 부가되고, 히스테리시스 비교기의 반전 출력 단자인/Rxdata에 대하여 초기화를 행하지 않은 경우에 그 히스테리시스 비교기(22A)의 반전 출력 단자의 초기값이 0으로 되어 있었던 경우의 동작 파형도.
도 8은 특허 문헌 1에 기재된 동기식 비교기로 구성된 수신기의 설명도.
도 9는 본 발명자가 앞서 검토한 비동기에 의한 송수신을 행하는 발명에 대한 설명도.
도 10은 도 9에 대하여 송신기의 전력 소비를 줄이기 위해 송신 데이터의 논리값이 변화할 때만 그 변화에 따른 전류 신호를 흘리도록 한 경우에 수신 코일에 발생하는 더블 펄스의 전압 신호를 히스테리시스 비교기를 이용하여 수신할 수 없는 것을 도시하는 설명도.
도 11은 도 9에 더욱 검토를 한 결과 송신 전류 I_T의 하나의 싱글 펄스의 전후의 파형을 비대칭으로 함으로써 수신 코일에 발생하는 더블 펄스의 전압 신호의 후반의 진폭을 낮게 억제하여 송수신을 올바르게 행하는 것을 도시하는 설명도.

1. 실시 형태의 개요

우선, 본원에서 개시되는 발명의 대표적인 실시 형태에 대해서 개요를 설명한다. 대표적인 실시 형태에 대한 개요 설명에서 괄호를 붙여서 참조하는 도면 중의 참조 부호는 그것이 첨부된 구성 요소의 개념에 포함되는 것을 예시하는 것에 불과하다.

[1] 본 발명에 따른 전자 회로는, 제1 코일(10), 및 기정화된 논리값을 선두로 하는 송신 데이터의 논리값의 변화마다 상기 제1 코일에 제1 방향의 펄스 전류(I_T)를 흘리는 송신 회로(11)를 갖는 제1 기판(1)과, 상기 제1 코일에 유도 결합하는 제2 코일(20), 및 상기 제2 코일에 접속된 수신 회로(21)를 갖는 제2 기판(2)을 구비한다. 상기 수신 회로는, 상기 제1 방향의 펄스 전류에 의해서 제2 코일에 유도되는 더블 펄스 형상의 유도 전압(V_R)을 임계값 전압을 이용해서 판정하여 단일 극성으로 싱글 펄스 신호를 출력하는 비교기(22), 및 상기 싱글 펄스 신호를 입력할 때마다 출력을 반전시키는 순서 회로(23)를 갖는다.

이것에 따르면, 송신 데이터의 논리값의 변화마다 상기 제1 코일에 상기 펄스 전류를 흘리기 때문에, 상시 전류를 계속해서 흘리는 구성에 비해 송신 회로의 저소비 전력이 실현된다. 또한, 제1 코일에 흘리는 전류의 방향은 제1 방향에서 일정하게 되므로, 그것에 의해서 수신 회로의 제2 코일에 유기되는 더블 펄스 형상의 유도 전압의 파형도 일정하게 되어, 비교기에 의해서 일부의 더블 펄스의 유도 전압 파형의 변화를 검출할 수 없게 되는 일은 없으며, 송신 데이터의 논리값의 변화마다 비교기의 출력에 디지털의 싱글 펄스 신호를 생성할 수 있다. 그 싱글 펄스 신호를 입력할 때마다 출력을 순서 회로로 반전시킴으로써 수신 데이터의 재생이 가능하게 된다. 따라서, 도 8의 동기식에 비해 클럭의 송수신이 불필요하게 되어 송수신 전력을 줄일 수 있고, 앞서 검토한 도 9의 비동기식에 비해, 송신 전력을 줄일 수 있고, 도 10에서 검토한 싱글 펄스 송신에 의한 경우의 수신 에러가 생기지 않고, 도 11의 싱글 펄스 송신 파형을 완만하게 변화시키는 경우에 비해서 송수신 동작을 빠르게 할 수 있다.

[2] 제1항의 전자 회로에서, 상기 비교기는 히스테리시스 특성을 갖는 입력의 임계값 전압에 기초하여 상기 더블 펄스 형상의 유도 전압을 판정하고, 그 출력 신호의 논리값이 반전될 때마다 상기 임계값 전압이 변화한다.

[3] 제2항의 전자 회로에서, 상기 비교기는 그 입력의 임계값 전압을 2개의 값 중 한쪽으로 초기화하기 위해 스위치 동작되는 초기화 트랜지스터를 갖는다.

[4] 제3항의 전자 회로에서, 상기 초기화 트랜지스터는, 수신 데이터의 선두(head)를 수신하기 전에 상기 초기화를 위해 스위치 동작된다.

[5] 제3항의 전자 회로에서, 상기 초기화 트랜지스터는, 수신 데이터의 구별(separation)마다 상기 초기화를 위해 스위치 동작된다.

[6] 제1항의 전자 회로에서, 상기 제1 기판은 또한, 제3 코일 및 선두가 기정화된 논리값으로 되는 송신 데이터의 논리값의 변화에 따라서 다른 방향의 펄스 전류를 상기 제3 코일에 흘리는 제3 코일용 송신 회로를 갖는다. 상기 제2 기판은 또한, 상기 제3 코일에 유도 결합하는 제4 코일, 및 상기 제4 코일에 접속된 제4 코일용 수신 회로를 갖는다. 상기 제3 코일용 송신 회로는, 상기 펄스 전류의 펄스 폭을 결정하고, 상기 펄스 폭은 상기 펄스 전류의 변화율에 따라서 제4 코일에 유도되는 유도 전압을 쌍극성의 한 쌍의 싱글 펄스 형상으로 하기 위해 필요한 폭을 갖는다. 상기 제4 코일용 수신 회로는, 상기 싱글 펄스 형상의 유도 전압을 판정하여 출력하는 히스테리시스 비교기를 갖는다. 이것에 따르면, 최초의 데이터의 논리값이 1인지 0인지 기정화된 논리값으로서 미리 결정하고 있으므로, 예를 들면 규정 논리값을 0으로 결정해 두면, 최초의 논리값 1이 송수신되었을 때에 수신하는 더블 펄스의 극성이 결정되고, 히스테리시스 비교기의 임계값은 해당 두 번째 펄스를 수신하도록 설정되는 것으로 된다. 이 초기화 제어에 의해, 수신 회로가 수신 코일에 유기되는 쌍극성의 한 쌍의 싱글 펄스 전압 신호(예를 들면 정펄스(凸) 이후에 부펄스(凹) 혹은 오목과 정펄스, 극성의 순서는 송신 데이터의 극성에 의해서 결정됨)의 첫 번째의 싱글 펄스는 검출하지 않고 두 번째 싱글 펄스 신호를 히스테리시스 비교기에 의해서 검출하여 수신 데이터를 복원할 수 있도록 된다(도 6A, 도 6B 참조).

[7] 제1항의 전자 회로에서, 상기 제1 기판은 또한, 제3 코일 및 송신 데이터의 논리값의 변화에 따라서 상기 제3 코일에 다른 방향의 펄스 전류를 흘리는 제3 코일용 송신 회로를 갖는다. 상기 제2 기판은 또한, 상기 제3 코일에 유도 결합하는 제4 코일, 상기 제4 코일에 접속된 제4 코일용 수신 회로, 및 상기 수신 회로에 의한 수신 데이터를 처리하는 제어 회로를 갖는다. 상기 제3 코일용 송신 회로는, 지연 소자에 의한 지연 시간에 기초하여 상기 펄스 전류의 펄스 폭을 결정하고, 상기 펄스 폭은 상기 펄스 전류의 변화율에 따라서 제4 코일에 유도되는 유도 전압을 쌍극성의 한 쌍의 싱글 펄스 형상으로 하기 위해 필요한 폭을 갖는다. 상기 제4 코일용 수신 회로는, 상기 싱글 펄스 형상의 유도 전압을 판정하여 출력하는 히스테리시스 비교기를 갖는다. 상기 송신 데이터는 선두에 논리값이 상위하는 2비트의 더미 데이터를 갖고, 상기 제어 회로는 수신 데이터의 선두의 2비트를 무시한다. 여기서는, 히스테리시스 비교기의 임계값을 설정하지 않고, 0→1 혹은 1→0의 2비트의 더미 데이터를 송수신한다. 이 경우에는, 더미 데이터 이후의 데이터 송수신에서 수신 회로가 수신 코일에 유기되는 쌍극성의 한 쌍의 싱글 펄스 전압 신호의 첫 번째의 싱글 펄스는 검출하지 않고 두 번째 싱글 펄스 신호를 히스테리시스 비교기에 의해 검출하여 수신 데이터를 복원할 수 있도록 된다. 결국, 그 이후의 데이터의 송수신을 올바르게 할 수 있도록 히스테리시스 비교기의 임계값은 자동적으로 올바르게 설정되는 것으로 된다(도 7A, 도 7B 참조).

2. 실시 형태의 상세

실시 형태에 대해서 더욱 상술한다. 이하, 본 발명을 실시하기 위한 형태를 도면에 기초하여 상세하게 설명한다. 또한, 발명을 실시하기 위한 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 요소에는 동일한 부호를 붙이고, 그 반복된 설명을 생략한다.

《제1 실시 형태》

도 1A에는 본 발명에 따른 전자 회로의 제1 실시 형태가 도시된다. 도 1B는 그 동작 파형을 나타낸다. 본 발명의 전자 회로는 제1 반도체 칩(1)과 제2 반도체 칩(2)이 적층되고, 상호간에서 유도 결합에 의한 근접 비접촉 통신을 행하는 기능을 갖는다. 상기 비접촉 통신 기능을 실현하기 위한 단위 유닛으로서 예를 들면 반도체 칩(1)은 코일(10)과 송신 회로(11)를 갖고, 반도체 칩(2)은 코일(20)과 수신 회로(21)를 갖는다. 특히 도시는 하지 않지만, 예를 들면 상기 단위 유닛은, 송수신 데이터의 병렬 비트수분과, 송수신 데이터의 비트 동기를 위한 1개의 스트로브 신호분이 제공된다. 스트로브 신호는 송수신 데이터의 비트 동기로 논리값이 변화하는 신호로 된다. 따라서, 제2 반도체 칩은 스트로브 신호와 데이터를 수신함으로써 수신 데이터의 선두를 인식하여 비트 단위로 수신 데이터를 식별한다.

송신 회로(11)는, 송신 데이터 Txdata의 변화를 검출하여 펄스를 발생하는 회로에 의해 구성되고, 예를 들면, 송신 데이터 Txdata와 그 지연 신호와의 배타적 논리합 신호에 의해서 pMOS 트랜지스터 P0, nMOS 트랜지스터 N0로 이루어지는 CMOS 인버터에 의해서 코일(10)의 일단의 전위를 구동하여, 코일(10)의 타단으로부터 전류를 인입하도록 구성된다. 즉, 송신 회로(11)는 송신 데이터에 0으로부터 1 혹은 1로부터 0의 변화가 있었을 때, 송신 코일에 단일 극성의 싱글 펄스 전류를 흘림으로써 송신한다. 이와 같이 송신 회로(11)는 송신 데이터의 0으로부터 1 혹은 1로부터 0의 양자를 구별하지 않고 데이터를 송신하는 것으로 된다. 송신 회로(11)는 송신 데이터의 극성 정보는 송신하지 않는다. 더욱 구체적으로는, 송신 회로(11)는, 2입력의 배타적 논리합 게이트(EXOR)의 2개의 입력에 τ의 시간차를 두고 Txdata를 입력하여, τ의 시간 폭의 펄스 신호를 출력한다. 그 결과, τ의 시간만큼 출력단의 nMOS 트랜지스터 N0가 온하여 코일에 전류 I_T를 흘리지만, 그 후 nMOS 트랜지스터 N0가 오프하고, 그 후에도 코일(10)의 인덕턴스로 당분간은 전류를 계속해서 흘리지만 I_T는 감소하여 바로 제로로 된다. 송신 회로(11)의 출력단은 nMOS 트랜지스터만으로 구성할 수도 있지만, nMOS 트랜지스터가 오프한 후에 코일(10)의 인덕턴스와 기생 캐패시턴스로 코일(10)의 전위나 전류가 공진하여 송수신의 방해로 되는 경우가 있다. 이 경우에 도 1과 같이, pMOS 트랜지스터도 부가하여 인버터 회로로 구성함으로써, nMOS 트랜지스터 N0가 오프일 때는 pMOS 트랜지스터 P0가 온하므로 공진은 일어나지 않는다. pMOS 트랜지스터 P0의 채널 폭은, 코일이 공진을 일으키지 않을 정도로 작게 하면 된다.

수신 회로(21)는, 코일(20)의 양단이 접속되는 비교기 예를 들면 히스테리시스 비교기(22)를 갖고, 히스테리시스 비교기(22)의 출력 신호의 상승 엣지(로우로부터 하이로의 변화 시점) 혹은 하강 엣지(하이로부터 로우로의 변화 시점) 중 어느 한쪽에 응답하여 출력을 반전시키는 순서 회로로서의 D형 플립플롭(간단히 분주 회로라고도 기재함)(23)을 통하여 수신 데이터 Rxdata를 출력한다. 히스테리시스 비교기(22)는, 예를 들면 pMOS 트랜지스터 P1과 nMOS 트랜지스터 N1로 이루어지는 CMOS 인버터와 pMOS 트랜지스터 P2와 nMOS 트랜지스터 N2로 이루어지는 CMOS 인버터로 증폭 회로를 구성함과 함께, pMOS 트랜지스터 P1에 병렬된 pMOS 트랜지스터 P3과 pMOS 트랜지스터 P2에 병렬된 pMOS 트랜지스터 P4와의 게이트가 상기 CMOS 인버터의 출력 단자에 크로스 커플되어 이루어지는 래치 회로를 갖는다. 래치 회로는 유지하고 있는 데이터에 따라서 상기 인버터의 임계값 전압을 변화시킨다. 예를 들면, 래치 회로가 로우 레벨의 신호 B를 래치하면 pMOS 트랜지스터 P3의 전류 공급 작용에 의해 각각의 CMOS 인버터의 논리 임계값 전압보다도 절대값적으로 큰 반전 입력이 없으면 출력이 반전되지 않고 외관상 히스테리시스 비교기(22)의 임계값 전압이 높아지고, 래치 데이터가 일단 반전되면, 이번에는 pMOS 트랜지스터 P4의 전류 공급 작용에 의해 각각의 CMOS 인버터의 논리 임계값 전압보다도 절대값적으로 큰 반전 입력이 없으면 출력이 반전되지 않고 외관상 히스테리시스 비교기(22)의 임계값 전압이 낮아진다. 이와 같이, 히스테리시스 비교기(22)는 출력 신호 B의 논리값이 반전될 때마다 그 입력 임계값 전압이 변화된다. 히스테리시스 비교기(22)는, 도 1B에 도시한 바와 같이 송신 데이터가 변화될 때마다 펄스 신호 B를 출력한다. 유도 전압 V_R의 파형 중에 기재된 파선은 히스테리시스 비교기(22)의 임계값 전압을 나타낸다. 이 펄스 신호 B의 폭은 약 0.5τ이다. 이 펄스 신호 B의 상승 엣지 혹은 하강 엣지의 한쪽에 맞춰서 교대로 반전하는 디지털 데이터를 분주 회로(23)가 출력함으로써, 송신 데이터가 복원된다.

상기한 바와 같이, 수신 회로(21)에서는 싱글 펄스 전류에 따라서 수신 코일(20)에 더블 펄스의 유도 전압인 더블 펄스 전압 신호, 예를 들면 정펄스 이후에 부펄스의 신호가 유기된다. 이 유도 전압 신호는 송신 데이터의 극성에 상관없이, 송신 전류의 방향과 유도 결합의 방식으로 결정된다. 히스테리시스 비교기(22)는 더블 펄스 전압 신호를 검출하여 단일 극성의 싱글 펄스 신호 B, 예를 들면 정펄스형의 펄스 신호를 생성하지만, 이 신호 B는 송신 데이터의 극성에 상관없이 송신 전류의 방향과 유도 결합의 방식으로 결정되기 때문에, 히스테리시스 비교기(22)는 신호 B를 출력하여 수신 데이터에 변화가 있었던 것을 검출하는 것뿐이다. 이와 같이 수신 회로는, 데이터의 변화만을 송수신하기 때문에, 데이터의 최초가 0인지 1인지를 미리 송수신에서 정해 두지 않으면 수신 데이터를 복원할 수 없다. 히스테리시스 비교기(22)의 임계값 전압은, 수신 더블 펄스 전압의 극성(정펄스 이후에 부펄스 혹은 부펄스 이후에 정펄스)에 따라서 초기 설정해야만 하며, 송수신 데이터의 극성과는 무관하다. 히스테리시스 비교기(22)의 차동단을 대칭으로 설계하여도 디바이스의 변동 등으로 전원 투입 직후에 히스테리시스 비교기(22)의 출력 전압이나 입력 임계값이 어느 쪽으로 되어 있는지는 보장할 수 없다. 따라서, 도 1A에 도시된 바와 같이, 히스테리시스 비교기(22)는 출력 노드의 신호 B를 선택적으로 기정화된 논리값 예를 들면 그라운드 레벨(Vss)에 대응하는 논리값 0로 초기화하는 초기화 트랜지스터로서 nMOS 트랜지스터 N5를 채용한다. 도 1A의 구성에서, 상기 초기화의 논리값은, 도 1B로부터도 명백한 바와 같이, 상기 더블 펄스 형상의 유도 전압의 전반의 펄스에 의해서 히스테리시스 비교기(22)의 출력 논리값을 반전할 수 있는 논리값(논리값 0)이라고 하는 관계를 만족하는 것이다. 도 3의 비교예와 같이 히스테리시스 비교기(22)의 초기값이 상기와는 반대로 선두 데이터의 기정화된 논리값과 정합하지 않는 경우에는, 수신 데이터의 논리값이 송신 데이터와는 반대로 되어, 수신 데이터의 복원이 불가능해진다.

히스테리시스 비교기(22)의 초기화 동작은 예를 들면 제어 회로(25)가 파워 온 리셋 시 등으로 행한다. 즉, 도 1A에서는 「기정화된 논리값」은 논리값 0으로 되고, 논리값 1의 수신 데이터의 입력에 대비하는 경우, 선두 데이터를 수신하기 전에, 제어 회로(25)의 출력은 일단 하이 레벨로 되고 다음에 로우 레벨로 됨으로써, nMOS 트랜지스터 N5를 일단 온으로 하고 다음에 오프로 하여, 히스테리시스 비교기(22)의 입력 임계값 전압(도 1B의 V_R의 점선)을 플러스로 설정한다. 그것과 더불어, 플립플롭(23)의 출력 데이터 Rxdata의 값을 논리값 0으로 설정해 둘 필요가 있으므로, 제어 회로(25)의 출력은 플립플롭(23)의 리셋 입력 단자에도 공급되고, 그 입력이 하이 레벨로 됨으로써 리셋되어, 출력 데이터 Rxdata가 논리값 0으로 리셋된다.

또한, 상기 송수신의 구조는, 데이터의 변화만을 송수신하므로, 노이즈 등에 의해 한번 에러가 발생하면, 그 이후에 수신 데이터에 에러가 연속적으로 발생된다. 즉, 송신 데이터의 변화(로우 레벨(논리값 0)로부터 하이 레벨(논리값 1) 혹은 하이 레벨로부터 로우 레벨로의 변화)될 때마다 동일한 펄스를 송수신하고 있으므로, 펄스의 송수신에 에러가 일단 발생하면, 수신 데이터의 하이와 로우는 역전하고 다음 에러가 발생할 때까지의 수신 데이터는 에러 상태로 되어, 비트 에러율은 매우 나빠진다. 이것을 회피하기 위해서는, 송수신 데이터를 일정 길이의 패킷으로 분할한다. 그리고, 패킷마다 데이터의 최초가 논리값 0인지 1인지를 결정해 둔다. 즉, 각 패킷의 선두도 기정화된 논리값으로 하고, 패킷의 선두, 또는 패킷의 종단에서, 트랜지스터 N5에 의한 상기 초기화를 행하면 된다. 이 때의 히스테리시스 회로(22) 및 플립플롭(23)에 대한 초기화 제어는 동일하게 제어 회로(25)가 행하면 되지만, 그 초기화 동작 타이밍은 도시를 생략하는 수신 데이터 처리 회로로부터의 패킷의 구별의 검출에 응답하여 제어 회로(25)에 공급되면 된다.

또한, 특히 도시는 하지 않지만, 상기와는 반대로 선두 데이터를 1로 정한 경우는, 히스테리시스 비교기(22)의 출력 B를 하이 레벨로 초기 설정한다. 이 경우에는, pMOS 트랜지스터에 의해서 B의 출력 노드를 전원 전압 Vdd로 프리차지하여 초기화하면 된다. 패킷의 선두 데이터를 소정의 값으로부터 재개하는 것으로 정해 두는 것과 마찬가지의 효과는, 패킷의 최종 데이터를 소정의 값으로 종료하는 것으로 정해 두는 것으로도 얻어진다.

상기 히스테리시스 비교기(22)는 도 2A의 비교기로 변경 가능하다. 도 2A에 도시되는 비교기는, nMOS 트랜지스터 N11의 채널 폭과 nMOS 트랜지스터 N12의 채널 폭을 동등하게 하고, 물론 pMOS 트랜지스터 P11의 채널 폭과 pMOS 트랜지스터 P12의 채널 폭도 동등하게 하고, 차동 입력의 플러스(正)ㆍ마이너스(負)를 판정한다. 입력의 임계값 전압은 예를 들면 제로로 설정된다. MOS 트랜지스터 N11의 채널 폭을 MOS 트랜지스터 N12의 채널 폭보다도 짧게 하면, 차동 입력이 플러스 α의 값 이상으로 된 점에서 출력이 반전되므로, 도 2B에 도시한 바와 같이 입력 임계값 전압을 플러스로 설정할 수 있다. 도 2B에서 V_R의 파형과 함께 도시되는 파선이 임계값 전압을 나타낸다.

도 4에는 엣지를 검출하여 펄스를 발생하는 송신 회로(11)의 다른 예가 도시된다. 이 회로도 도 1과 마찬가지로, 송신 데이터의 논리값의 변화마다 상기 코일(10)에 전류 I_T를 흘린다.

실시 형태 1에 따른 전자 회로에서는, 송신 코일(10)에 τ의 시간 동안만 전류를 흘리므로, 데이터 송신의 전력을 작게 할 수 있다. τ의 전형적인 값은 200㎰이다. 예를 들면 0110이라고 하는 4비트의 데이터열을 100Mb㎰로 송신하는 경우, 도 9의 직류를 흘리는 비동기 방식에서는, 10㎱×4=40㎱ 동안 송신 코일을 통해서 전류 I_T가 흐른다. I_T의 전형적인 값은 5㎃이며, Vdd의 전형적인 값은 1.8V이다. 따라서, 송신 전력은, 1.8V×5㎃=9㎽이다. 한편, 본 실시 형태의 경우, 송신 데이터가 0으로부터 1로 변화할 때와 1로부터 0으로 변화할 때에 200㎰ 동안만 펄스 형상의 전류를 흘리므로, 평균 5㎃×(0.2㎱×2펄스÷40㎱)=0.05㎃로 되고, 송신 전력은 0.09㎽이다. 따라서, 도 9의 직류를 흘리는 비동기 방식에 비해 송신 전력을, 0.09㎽÷9㎽=0.01, 즉 1％로 감소시킬 수 있다.

《제2 실시 형태》

도 5에는 본 발명에 따른 전자 회로의 제2 실시 형태가 도시된다. 본 발명의 전자 회로는 제1 반도체 칩(1A)과 제2 반도체 칩(2A)이 적층되고, 상호간에서 유도 결합에 의한 근접 비접촉 통신을 행하는 기능을 갖는다. 상기 비접촉 통신 기능을 실현하기 위한 단위 유닛으로서 예를 들면 반도체 칩(1A)은 코일(10A)과 송신 회로(11A)를 갖고, 반도체 칩(2A)은 코일(20A)과 수신 회로(21A)를 갖는다. 특히 도시는 하지 않지만, 예를 들면 상기 단위 유닛은, 송수신 데이터의 병렬 비트수분과, 송수신 데이터의 비트 동기를 위한 1개의 스트로브 신호분이 제공된다. 스트로브 신호는 송수신 데이터의 비트 동기로 논리값이 변화되는 신호로 된다. 따라서, 제2 반도체 칩은 스트로브 신호와 데이터를 수신함으로써 수신 데이터의 선두를 인식하여 비트 단위로 수신 데이터를 식별한다.

송신 회로(11A)는, 코일의 양단을 상보적으로 구동하는 한 쌍의 CMOS 인버터를 갖고, 한쪽의 인버터에 송신 데이터 Txdata가 공급되고, 다른 쪽의 인버터에 송신 데이터 Txdata의 지연 신호가 공급되고, 송신 데이터의 논리값에 따른 방향으로 또한 그 지연 시간에 따른 길이만큼 코일(10A)에 펄스 전류를 흘린다. 즉, 상기 송신 회로(11A)는, 지연 소자(13)에 의한 지연 시간 τp에 기초하여 상기 펄스 전류 I_T의 펄스 폭을 결정한다. 상기 펄스 폭은 상기 펄스 전류의 변화율에 따라서 코일(20A)에 유도되는 유도 전압 V_R을 쌍극성의 한 쌍의 싱글 펄스 형상으로 하기 위해 필요한 폭을 갖는다. 상기 수신 회로(21A)는, 상기 싱글 펄스 형상의 유도 전압 V_R을 임계값 전압을 이용해서 판정하여 출력하는 히스테리시스 비교기(22A)를 갖는다. 히스테리시스 비교기(22A)는 예를 들면 도 1의 상기 히스테리시스 비교기(22)와 마찬가지로 구성되고, 예를 들면 /Rxdata가 히스테리시스 비교기(22A)의 출력 노드 혹은 수신 데이터로 된다. 여기서는, 히스테리시스 비교기(22A)의 출력 노드 B를 초기화하기 위해, 예를 들면 해당 노드 B를 선택적으로 풀-업하는 pMOS 트랜지스터 P7이 설치된다. pMOS 트랜지스터 P7은 컨트롤러(25)가 상기와 마찬가지로 파워 온 리셋 등으로 스위치 제어된다. 노드 B의 신호는 인버터(30)로 반전되고, 그 출력이 수신 데이터 Rxdata로 된다. 또한, 인버터의 출력을 수신 데이터 Rxdata로 한 것은(즉, 노드 B의 논리를 /Rxdata와 동등한 것으로 한 이유는), 쌍극 펄스의 후반의 펄스를 수신하고 있어서, 후반의 펄스는 송신 데이터의 역논리값으로 되어 있는 것을 고려하였기 때문이다.

송신 회로(11A)는 송신 데이터의 0으로부터 1의 변화와 1로부터 0의 변화를 구별하여 송신 코일에 쌍극성의 싱글 펄스 전류 I_T를 생성한다. 수신 전압 신호가 더블 펄스로 되지 않고 2개의 싱글 펄스가 충분한 간격을 두고 수신되도록 송신 전류 펄스 폭이 결정되어 있다. 예를 들면 도 6A에 대표되는 바와 같이, 상기 펄스 전류 I_T의 상승과 하강의 사이에 τp의 시간 간격을 둠으로써, 하나의 펄스 전류 I_T에 의해 쌍극성의 한 쌍의 싱글 펄스(극성이 다른 2개의 싱글 펄스)의 유도 전압 V_R을 얻을 수 있다. τr이나 τf의 전형적인 값이 100㎰인 경우, τp의 전형적인 값은 300㎰이다. τp의 값은 Txdata에 대한 그 지연 신호의 지연 시간이며, 도시한 인버터 등의 게이트 단수의 증감이나 트랜지스터의 채널 폭 등을 바꿈으로써 그 지연 시간을 결정하면 된다.

제2 실시 형태에서, 수신 코일(20A)에 유기되는 쌍극성의 한 쌍의 싱글 펄스 전압 신호 V_R은 정펄스 이후에 부펄스 혹은 오목과 정펄스의 극성의 조합으로 되고, 그 극성의 순서는 송신 데이터의 극성에 의해서 결정된다. 이 때, 수신 회로(21A)는 수신 코일(20A)에 유기되는 쌍극성의 한 쌍의 싱글 펄스 전압 신호 V_R의 첫 번째의 싱글 펄스는 검출하지 않고 두 번째 싱글 펄스 신호를 히스테리시스 비교기(22A)에 의해서 검출하여 반전함으로써 수신 데이터를 복원할 수 있다. 그를 위해서는, 히스테리시스 비교기(22A)의 임계값 전압을 초기 설정하는 것이 필요하며, 여기서는 제1 방법과 제2 방법을 개시한다.

제1 방법은, 최초의 데이터가 1인지 0인지를 미리 송수신에서 정해 둔다. 예를 들면 0으로 결정해 두면, 최초의 1이 송수신되었을 때에 수신하는 더블 펄스의 극성이 결정되기 때문에, 히스테리시스 비교기(22A)의 임계값을 두 번째 펄스를 수신할 수 있는 논리값으로 초기 설정한다. 예를 들면, 도 6A에는 송신 데이터의 선두를 논리값 0으로 하고, 히스테리시스 비교기(22A)의 출력 노드 B의 초기값을 논리값 1로 하는 경우, 즉 수신 데이터 Rxdata의 초기값을 논리값 0으로 하는 경우의 예가 도시된다. 도 6B에는 송신 데이터의 선두를 논리값 1로 하고, 히스테리시스 비교기(22A)의 반전 출력 단자인/Rxdata의 초기값을 논리값 0으로 하는 경우의 예가 도시된다. 어떠한 경우에도, 송신 데이터의 시각 t1, t5에서의 변화에 대해서, 각각 시각 t3, t7의 두 번째의 싱글 펄스의 유도 전압 V_R에 응답하여 수신 데이터/Rxdata가 시각 t4, t8에서 변화되고, 수신 데이터를 정상적으로 재생할 수 있다. 또한, 도 6B의 경우에는 특히 도시는 하지 않지만, pMOS 트랜지스터 P7 대신에 nMOS 트랜지스터를 채용한다.

제2 방법은, 히스테리시스 비교기의 임계값을 올바르게 초기 설정하지 않고, 송신 데이터의 선두에 0→1 혹은 1→0의 2비트의 더미 데이터를 부가하여 송수신하고, 이것에 의해서, 더미 데이터 이후의 데이터의 송수신 동작에서는 히스테리시스 비교기(22A)의 임계값이 자동적으로 올바르게 설정되고, 올바르게 수신 동작을 행하는 것이 가능하게 된다. 예를 들면 도 7A, 도 7B에는 송신 데이터의 선두에 더미 데이터 0, 1이 부가되고, 히스테리시스 비교기(22A)의 반전 출력 단자인/Rxdata에 대하여 초기화를 행하지 않은 경우, 결국 히스테리시스 비교기(22A)의 반전 출력 단자의 초기값이 1 또는 0의 불안정한 경우의 예가 도시된다. 도 7A는 히스테리시스 비교기(22A)의 반전 출력 단자의 초기값이 1로 되어 있었던 경우, 도 7B는 히스테리시스 비교기(22A)의 반전 출력 단자의 초기값이 0으로 되어 있었던 경우를 도시한다. 어느 경우에도, 시각 t1의 더미 데이터의 변화에 따라서 시각 t2, t3에서 형성되는 더블 펄스의 후반의 더블 펄스의 변화(시각 t3)에 응답하여, 히스테리시스 비교기(22A)의 반전 출력 단자/Rxdata에서의 임계값과 출력 데이터 논리값의 정규인 상태가 확정하고, 이 이후 정규의 수신 동작이 가능하게 된다. 마이크로 컴퓨터(25)는 상기 스트로브 신호를 이용하여 수신 데이터를 인식할 수 있다. 이 제2 방법을 스트로브 신호에 적용하는 경우는, 스트로브 신호의 선두를 인식하는 다른 수단을 추가해야만 한다. 또한, 도 7B의 경우에는 특히 도시는 하지 않지만, pMOS 트랜지스터 P7은 불필요하다.

이상 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.

히스테리시스 비교기, 순서 회로는 상기 구성에 한정되지 않고 적절하게 변경 가능하다. 본 발명의 회로는 MOS 집적 회로에 한정되지 않고 바이폴라 트랜지스터를 이용한 회로로 변경하는 것도 가능하다. 또한, 비접촉 통신을 위해 도 1A의 구성과 도 5의 구성을 각각의 반도체 칩에 겸비하여도 된다. 도 1A에서 노드 B와는 역극성의 노드의 출력을 D형 플립플롭(23)에 공급하거나, 도 5에서 반대측의 출력 노드를 출력에 이용하는 것도 가능하다. 또한, 상기 설명에서는 논리값 1을 하이 레벨로 하는 정논리로 설명하였지만 본 발명은 그것에 한정되지 않고 부논리를 적용하는 것도 가능하다. 본 발명은 반도체 칩간의 통신에 한정되지 않고, 플렉시블 기판에 탑재된 회로간, 플렉시블 기판에 탑재된 회로와 반도체 칩간의 통신에도 적용하는 것이 가능하다. 본 발명에서 기판이란 반도체 칩이나 플렉시블 기판을 의미한다. 쌍방향 통신을 행하는 경우에는 각각의 기판이 송신 회로 및 수신 회로를 탑재하면 된다.

본 발명은, 코일의 유도 결합에 의한 비접촉 근접 통신 기술을 적용한 전자 회로, 적층 실장되는 IC(Integrated Circuit) 베어 칩 등의 칩간의 통신, 나아가서는 프린트 배선 기판간의 통신 등에 널리 적용할 수 있다.

1, 1A : 반도체 칩
2, 2A : 반도체 칩
10, 10A : 송신용의 코일
11, 11A : 송신 회로
20, 20A : 수신용의 코일
21, 21A : 수신 회로
22, 22A : 히스테리시스 비교기
23 : 플립플롭(순서 회로)
N5, P7 : 초기화용의 MOS 트랜지스터
25 : 제어 회로

Claims

제1 코일, 및 기정화된(prearranged) 논리값을 선두로 하는 송신 데이터의 논리값의 변화마다 상기 제1 코일에 제1 방향의 펄스 전류를 흘리는 송신 회로를 갖는 제1 기판과,
상기 제1 코일에 유도 결합하는 제2 코일, 및 상기 제2 코일에 접속된 수신 회로를 갖는 제2 기판을 구비하고,
상기 수신 회로는, 상기 제1 방향의 펄스 전류에 의해서 제2 코일에 유도되는 더블 펄스 형상의 유도 전압을 임계값 전압을 이용해서 판정하여 단일 극성으로 싱글 펄스 신호를 출력하는 비교기, 및 상기 싱글 펄스 신호를 입력할 때마다 출력을 반전시키는 순서 회로를 갖는 전자 회로.
제1항에 있어서,
상기 비교기는, 히스테리시스 특성을 갖는 입력의 임계값 전압에 기초하여 상기 더블 펄스 형상의 유도 전압을 판정하고, 그 출력 신호의 논리값이 반전할 때마다 상기 임계값 전압이 변화하는 전자 회로.
제2항에 있어서,
상기 비교기는, 그 입력의 임계값 전압을 2개의 값 중 한쪽으로 초기화하기 위해 스위치 동작되는 초기화 트랜지스터를 갖는 전자 회로.
제3항에 있어서,
상기 초기화 트랜지스터는, 수신 데이터의 선두를 수신하기 전에 상기 초기화를 위해 스위치 동작되는 전자 회로.
제3항에 있어서,
상기 초기화 트랜지스터는, 수신 데이터의 구별마다 상기 초기화를 위해 스위치 동작되는 전자 회로.
제1항에 있어서,
상기 제1 기판은 또한, 제3 코일 및 선두가 기정화된 논리값으로 되는 송신 데이터의 논리값의 변화에 따라서 다른 방향의 펄스 전류를 상기 제3 코일에 흘리는 제3 코일용 송신 회로를 갖고,
상기 제2 기판은 또한, 상기 제3 코일에 유도 결합하는 제4 코일, 및 상기 제4 코일에 접속된 제4 코일용 수신 회로를 갖고,
상기 제3 코일용 송신 회로는, 상기 펄스 전류의 펄스 폭을 결정하고,
상기 펄스 폭은 상기 펄스 전류의 변화율에 따라서 제4 코일에 유도되는 유도 전압을 쌍극성의 한 쌍의 싱글 펄스 형상으로 하기 위해 필요한 폭을 갖고,
상기 제4 코일용 수신 회로는, 상기 싱글 펄스 형상의 유도 전압을 판정하여 출력하는 히스테리시스 비교기를 갖는 전자 회로.
제1항에 있어서,
상기 제1 기판은 또한, 제3 코일 및 송신 데이터의 논리값의 변화에 따라서 상기 제3 코일에 다른 방향의 펄스 전류를 흘리는 제3 코일용 송신 회로를 갖고,
상기 제2 기판은 또한, 상기 제3 코일에 유도 결합하는 제4 코일, 상기 제4 코일에 접속된 제4 코일용 수신 회로, 및 상기 수신 회로에 의한 수신 데이터를 처리하는 제어 회로를 갖고,
상기 제3 코일용 송신 회로는, 지연 소자에 의한 지연 시간에 기초하여 상기 펄스 전류의 펄스 폭을 결정하고,
상기 펄스 폭은 상기 펄스 전류의 변화율에 따라서 제4 코일에 유도되는 유도 전압을 쌍극성의 한 쌍의 싱글 펄스 형상으로 하기 위해 필요한 폭을 갖고,
상기 제4 코일용 수신 회로는, 상기 싱글 펄스 형상의 유도 전압을 판정하여 출력하는 히스테리시스 비교기를 갖고,
상기 송신 데이터는 선두에 논리값이 상위하는 2비트의 더미 데이터를 갖고,
상기 제어 회로는 수신 데이터의 선두의 2비트를 무시하는 전자 회로.