CN100557978C - 用于串行通信的高速驱动器 - Google Patents

Abstract

能选择性地从加重模式、未加重模式和空闲状态转换的差分输出驱动器每条输出线用一个上拉和两个下拉器件。下拉器件都不够强，不能单独克服上拉器件将输出线完全下拉到加重逻辑低电平。下拉器件之一的强度足以单独将输出线拉到未加重逻辑低电平。另一下拉器件的强度足以单独将输出线从加重逻辑高电平拉到未加重逻辑高电平。但二者一起工作可将输出线拉到加重逻辑低电平。这样当需要未加重逻辑高输出时，弱下拉器件被激励。为输出未加重逻辑低电平，强下拉器件被激励。为输出加重逻辑低电平，两个下拉器件都被激励，为输出加重逻辑高电平，两个下拉器件都被去激励。为提供空闲输出电压电平，两个下拉器件都被进一步减弱，且二者同时被激励。

Description

用于串行通信的高速驱动器

技术领域

本发明涉及输出信号驱动器，具体地说，涉及具有波形整形即加重能力的差分信号驱动器，且更具体地说，涉及适用于电流型逻辑CML应用的差分输出驱动器。

背景技术

参阅图1，传输到接收器缓冲器11的一系列二进制逻辑信号可由一系列高低脉冲组成，分别代表逻辑高和逻辑低信号。这种典型类型的信号传输使用单一信号线利用电压高电平(例如VCC)和电压低电平(例如GND)来传输逻辑1和逻辑0(即逻辑高和逻辑低信号)。虽然实施简单，但随着传输频率和/或通信线路的增加，这种类型的信号传输会恶化。

为了改善传输完整性和信号恢复，可以使用差分信号传输，如图2所示。在这种情况下，使用两条线路来传输逻辑信号。第一条线路传输逻辑信号的真实逻辑形式13，而第二条线路传输信号的互补逻辑形式15。两条线路都加到该传输接收器端的差分放大器17的输入端。由于差分放大器17可通过比较两条信号线的相对电压并确定两条线中哪一条处于较高电位来识别所接收的逻辑信号，所以任一条线都不需要在沿到接收器17的传输线上一直保持完全逻辑高电压电平(VCC)或完全逻辑低电压电平(GND)。因此，差分通信系统比单端通信系统能实现更高的频率和更长的通信线路。但随着频率进一步增加，这种典型的差分传输系统的实现也开始经受信号恶化和信号恢复问题。

高频设计，即在千兆赫范围内，由于在物理传输介质即传输线本身的二次效应而很具挑战性。这些二次效应在较低频率时可忽略不计，但在较高频率时却是显著的。传输线趋肤效应、介电损耗以及因信号线中几何形状的改变而引起的不连续性，都会使信号恶化，即改变行波的形状。减轻物理介质这些恶化影响的一种方法是对驱动信号脉冲(来自输出驱动器的)整形，以使其在接收端产生较好的信噪比。

已经发现，通过实现称为加重或前置加重的技术(即：在驱动器-接收器通信对的输出驱动器侧实施的一种波形整形技术，以便在接收器侧有更好的信号恢复)，信号恢复的成功率可以增加。虽然加重技术可应用于单端传输系统，但它最常与差分信号传输系统相关联。

已知有多种加重应用技术，但通常的加重技术通过在逻辑转变时增加所传输逻辑信号的电压(和/或电流)电平来改善信号恢复。例如在图3中，所传输的真实逻辑信号21及其互补逻辑信号23在逻辑转变时(即：从逻辑“1”转变到逻辑“0”时，反之亦然，如图1从右到左逻辑转变之后示范地所示)都增加了电压幅度。这些逻辑转变在图3中用标记“Tr”标识。如果在连续信号传输中没有发生逻辑转变，则去除加重整形(即电压摆幅电平回到未加重电平)，直到下一次逻辑转变为止。

在图3中，脉冲串的右侧代表向差分放大器19运行的较早传输的脉冲，而脉冲串的左侧代表信号发射器(未示出)放在传输线上最近传输的信号。于是，从右到左(即从较早的传输到最近的传输)来看此脉冲串，就可标识发生逻辑转变的脉冲，如标记Tr所标识的。例如，在脉冲串左侧(即发射器侧)所示的最后四个逻辑信号脉冲是“1 0 1 1”，所以在最早两个连续1之间没有逻辑转变，但在最近两个脉冲“1 0”处确实有逻辑转变。逻辑转变的电压高和电压低电平的幅度因此都有增加，即，加重或前置加重。但在连续信号脉冲中没有发生逻辑转变时，例如未标识有标记“Tr”的那些脉冲，电压高和电压低电平的幅度都降到较低幅度的电平。

为了进一步阐明在高频时对信号进行加重的好处，图4示出一种设置，用于分析在真实的、即物理传输线上高频差分信号传输的不良效果。传输线14和16象征性地用框来表示，赋予和物理传输线一致的电特性，例如必要的话赋予它50Ω的电阻值以及任何适合的电抗值。同理，地平面12用一对框来表示，赋予其适合的电特性。信号驱动器(未示出)分别通过传输线14和16左侧的传输导线14a和16a施加差分信号。施加的差分信号传播传输线14和16的长度，直到到达接收导线14b和16b，并被加到传输线14和16右侧的接收器(未示出)上。习惯做法是，50Ω的终接电阻器18和20将接收导线14b和16b接地，以减少信号反射和最大化信噪比。在本讨论中，加到传输导线14a/16a上并在接收导线14b/16b上观察的理想差分脉冲波形将与也是加到传输导线14a/16a上并同样在接收导线14b/16b上观察的加重整形的波形进行比较。

在图5中，为清晰起见，对加到传输导线14a/16a上的理想差分脉冲信号和加重整形的差分信号给予不同的DC电压偏置，以便避免使理想的和加重整形的信号重叠。此DC偏置对本说明并不至关重要。下面一组波形，即波形20a和22a，代表从理想源(未示出)被驱动到传输线14和16上的真实和互补差分信号。上面一组波形，即波形24a和26a，代表来自驱动器电路的真实和互补差分信号，该驱动器电路以受控方式对脉冲进行整形，即，使用加重整形。

理想传输线延迟信号的时间将仅是信号穿过传输线长度所用的时间，且不会改变穿过信号的形状。但是，在真实(即物理)传输线中并非这种情况，特别是在非常高频率传输信号时。在物理传输线中，传输的信号在穿过传输线时会有退化，且其形状会有改变。

参阅图6，下面一组波形20b和22b，表示由理想源发出的真实和互补差分信号(图5中的20a/22a)在它们已穿过传输线14/16并到达接收导线14b和16b(图4)时的形状。上面一组波形24b和26b，表示由脉冲整形驱动器(即用加重)发出的真实和互补信号24a和26a在它们已穿过传输线14/16并到达接收导线14b/16b后的形状。如上所述，每组所接收的互补信号20b/22b和24b/26b将加到各自的接收器(例如差分放大器)上，其会试图恢复所传输的数据。但是，由于两组信号20b/22b和24b/26b都有失真(即，在通过传输线14和16时它们的形状已被改变)，因此接收器能更好地读出哪组波形并正确地恢复所传输的数据就不是很明显。换句话说，不清楚哪组接收的波形信号具有更好的质量。

识别所接收差分信号的质量的一种方法是，绘制每组波形中真实和互补信号之间差异的眼图。图7示出了分别从传输线接收器端的两组互补信号20b/22b和24b/26b构建的两个眼图。通过解释在该领域中眼图通常是如何构建的，就能很好地理解眼图的构造。基带波形通常连接到示波器，该示波器的时基由接收采样器定时触发，每P秒一次。于是，一长序列的随机数据被馈送到发射器。结果是假设波形中可能有P秒转变，形成类似眼睛的图案。只要眼睛是“睁开”的，就可恢复传输的数据，但如果眼睛是“闭合”的，就不可能恢复传输的数据。由此，所接收信号的质量可通过确定其所得眼图的睁开情况来进行估量。

在图7中，左图来自从理想源(图5中的理想脉冲波形20a/22a)接收的信号(图6中的波形20b/22b)，而右图来自从波形整形驱动器(图5中的加重波形24a/26a)接收的信号(图6中的波形24b/26b)。图中覆盖了3个数据位周期，每个周期400ps，总共1.2ns。可以看出，在左图中看不见眼睛，即，眼睛是“闭合”的，意思是理想的矩形脉冲已退化到在传输线的接收端已没有可识别的数据信号可被恢复的程度。右图示出加重整形的信号(即整形脉冲)在图中产生睁开的眼睛38，意思是接收器肯定能恢复传输的数据。所接收信号中的改善程度是传输线和整形信号加重的量/类型的函数。

在过去，用于实现波形整形(即加重或前置加重)技术的电路通常需要具有寄存器和逻辑比较器的控制逻辑电路，以对信号驱动器上的当前逻辑输出和以前的逻辑输出进行比较，以便识别逻辑转变，并确定是否应进行加重。而且在现有技术中，输出驱动器本身通常由两个单独和独立的输出驱动器电路组成，一个提供加重输出电压电平，而另一个提供未加重(即降低的)输出电压电平。控制逻辑电路将根据是否应进行加重来选择输出驱动器中的一个或另一个(或二个)。

例如在图8中，在现有技术的前置加重发射器中(为简明起见仅示出一对真实或互补线中的一条线)，待传输的数据直接加到非加重信号驱动器30上，该驱动器提供降低的电压摆幅。非加重驱动器30的上拉PMOS晶体管和下拉NMOS晶体管都作成比较弱，且不能将输出线32完全上拉到VCC，或将输出线32完全下拉到GND。于是，该实例提供了第二信号驱动器34，其在需要前置加重时被激励。通过使第一30和第二34信号驱动器一前一后工作，输出线32接收到增大的电流提供/消耗(sourcing/draining)能力，由此可一直被驱动到逻辑高电轨(power rail)和一直被驱动到逻辑低电轨。

如所示，此电路要求将待传输的信号加到移位寄存器36上，以保持以前传输的逻辑信号的记录。将移位寄存器36的内容加到数字比较器38上，以识别以前和当前输出数据信号之间的逻辑转变，并将数字比较器38的输出加到前置加重控制器40上，该控制器还接收待传输的当前数据，并在需要时选择性地激励第二信号驱动器34。

使用移位寄存器和数字比较器使输出驱动器的整体结构更为复杂，并且增大了。而且，图8所示的前置加重电路是基于CMOS的电路，但CMOS电路常常不适合非常高频率的应用。在非常高频率时，通常需要基于电流的电路，例如电流型逻辑(CML)电路。

发明内容

本发明的一个目的是，提供简化结构的波形整形加重电路。

本发明的另一目的是，提供适于电流型逻辑电路的加重电路。

本发明是适于高频(即千兆赫范围)应用中差分信号传输的信号驱动器。本发明的信号驱动器还提供了实现加重技术(即在驱动器侧的波形整形)的简化电路结构，以便在接收器侧有更好的信号恢复。

加重技术通过在预定点，例如在逻辑转变时，增加逻辑信号的电压(或电流)电平来改善信号恢复。例如，如果未加重的逻辑高(即逻辑1)通常用3.3V电压电平来表示，则加重的逻辑高可以有4V的电压电平。继续用这个实例，如果未加重的逻辑低(即逻辑0)通常用1V电压电平来表示，则加重的逻辑低可以有0V的电压电平。

已经发现：即使仅在输出信号逻辑转变时进行加重，也可实现足够的信号恢复改善。例如，如果输出信号驱动器正在输出一串未加重的逻辑1，则输出信号驱动器会输出3.3V的未加重电压高电平。在其输出转变到逻辑低时，输出信号驱动器会进行加重，并提供0V的加重逻辑低电平。在这次逻辑转变后，如果输出信号驱动器继续输出一串逻辑0，则加重会被去除，且输出信号驱动器会提供例如1V的未加重逻辑低电平。如果输出信号驱动器然后又转变为逻辑高，则信号驱动器会施加4V的加重逻辑高电平。随后，如果输出信号驱动器不再有另一次逻辑信号转变，并继续输出一串逻辑1，则加重会被去除，且输出电压会降到3.3V的未加重高电平。

为此，按照本发明输出驱动器的功能被分为第一和第二部分输出驱动器，每个部分都将其各自的输出端连接到公共输出线。第一部分输出驱动器优化为在非加重操作期间提供电压低输出，而第二部分输出驱动器优化为在非加重期间提供电压高输出。这样，在非加重操作期间，两个部分输出驱动器中的一个或另一个分别驱动输出线，以提供较小电压摆幅的逻辑高或逻辑低。

每个部分输出驱动器实现为反相电压跟随器放大器，其结构模型可以是上拉电阻与控制晶体管串联，而控制晶体管与预定强度的电流吸收器串联。第一和第二电压跟随器放大器的电流吸收能力由此分别由强度不平衡的第一和第二电流吸收器控制。也就是说，第一电流吸收器的强度可比第二电流吸收器的强度例如大三倍。

在非加重操作时，第一电压跟随器放大器用于在输出线上施加未加重逻辑低，因为其较强的第一电流吸收器能够拉低输出线，不管上拉电阻如何。同样，在非加重操作时，第二电压跟随器放大器用于施加未加重的逻辑高，因为其较弱的电流吸收器不能完全克服上拉电阻，由此输出线保持在逻辑高电平，但电压低于VCC，即在未加重逻辑高电平。换句话说，只有第一电压跟随器放大器操作时，其较强的电流吸收器可在输出线上施加例如1V的未加重逻辑低电压，但不能完全将输出线拉到地。同样，只有第二电压跟随器放大器操作时，其较弱的电流吸收器可以部分拉低输出线，但输出线保持在高逻辑电平电位(虽然低于VCC)，例如3.3V。

为了获得用于加重操作的较大电压摆幅，使第一和第二部分输出驱动器一起工作。它们的组合操作可使输出线从电轨完全摆动到另一电轨。也就是说，当两个电流吸收器同时接通时，它们的组合下拉动作可迫使输出线一直降到例如0V的加重电平。同样，当两个电流吸收器都断开时，反相放大器的上拉电阻可将输出一直拉到例如VCC的加重电平，因为它不受任何电流吸收器的阻碍。这样，在加重期间，输出线就获得较大的电压摆幅，例如0V到4V。

通过结合附图参阅以下说明和权利要求书，本发明的其它目的和成就以及对本发明更充分的理解，将变得显而易见。

附图说明

图中相同的参考标号表示相同的部件。

图1是加到接收器上的位流。

图2是加到差分接收器上的图1位流的差分表示。

图3是加到差分接收器上的加有加重的图1位流的差分表示。

图4示出用于分析物理传输线中脉冲失真的电路结构。

图5示出作比较的一对差分传输，即一对矩形脉冲和一对加重整形脉冲。

图6示出高频时图5中两对脉冲穿过传输线时得到的脉冲形状。

图7示出图6中波形的眼图。

图8示出向输出驱动器提供加重波形整形的现有技术电路。

图9为按照本发明的输出驱动器的简化图。

图10示出图9驱动器输出的有加重和无加重的波形。

图11为图9输出驱动器的简化电路结构。

图12为图9驱动器的更完整的差分电路图。

图13为图12电路的符号图。

图14为图13符号图的内部结构的方框结构。

图15示出图13结构的示范性操作。

图16a示出图14中框63a的内部视图。

图16b示出图14中框63b的内部视图。

具体实施方式

本输出驱动器适用于差分输出驱动器，还适用于基于电流的电路，例如电流型逻辑CML。众所周知，差分输出驱动器在两条输出导线上分别输出真实和互补波形信号，它们一起构成单个数据逻辑信号。为清晰起见，开始仅解释差分驱动器的一半，即，输出差分信号中真实分量的差分输出驱动器部分。这类似于单端输出驱动器。应理解到，完整的差分驱动器还包括附加的互补电路，类似于产生真实信号分量的电路，并设计成产生真实信号分量的逻辑补。完整的差分输出驱动器在以下讨论中说明。

参阅图9，按照本发明的输出驱动器包括至少一个上拉组件71、两个下拉组件73和75、两个晶体管器件47和49以及一个输出节点77。上拉组件71耦合在第一电轨即VCC和输出节点77之间，并可包括电阻器件，例如上拉电阻(未示出)，用于基于电流的电路，或者包括上拉晶体管(未示出)。第一晶体管器件47优选是NMOS晶体管，对第一信号D作出响应，选择性地将第一下拉组件73耦合到输出节点77。同样，第二晶体管器件49优选是NMOS晶体管，对第二信号T作出响应，选择性地将第二下拉组件75耦合到输出节点77。优选的是，第一和第二下拉组件73和75都连接到第二电轨GND，并实现为强度不等的可变电流源，用作电流吸收器或消耗器，以下将作更详细的解释。应理解到，上拉组件71、第一晶体管器件47和第一下拉组件73构成电压跟随器配置中的第一反相放大器，而上拉组件71、第二晶体管器件49和第二下拉组件75构成电压跟随器配置中的第二反相放大器。

下拉器件75优选为比较弱，当晶体管49被激励时不能将节点77下拉到GND。就是说，上拉组件71优选为足够强以克服下拉组件75，并将输出节点77保持在一个代表没有加重的逻辑高电压电平的电压电位。例如，如果VCC是4V，且晶体管49被激励，而晶体管47断开，则只有下拉组件75会有效地将节点77下拉，但由于上拉组件71较强，因此输出节点77仅从VCC略微降低到代表没有加重的逻辑高的值，例如3.3V。所以，通过激励晶体管49而保持晶体管47截止，就将未加重逻辑高电压加到节点77上。

下拉组件73比下拉组合75强，但仍比上拉组件71弱。就是说，下拉组件73优选为足够强，以将输出节点77向GND下拉，但上拉组件71阻止节点77达到GND。所以，当晶体管47被激励而晶体管49断开时，输出节点77优选被下拉到一个代表没有加重的逻辑低电平即高于GND的电平的低电压值，例如0.7V。

在不需要加重时的操作，通过激励晶体管49而保持晶体管47断开，未加重逻辑高电位就加到输出节点77上。同样，在不需要加重时，通过激励晶体管47而保持晶体管49断开，未加重逻辑低电位就加到输出节点77上。实际上，在输出节点77上加未加重逻辑高或逻辑低取决于信号D和信号T。在目前情况下，在输出节点77上加未加重逻辑高就要求信号D和T分别具有值“1 0”。相反，在输出节点77上加未加重逻辑低就要求信号D和T分别具有值“0 1”。实际上，通过将真实逻辑信号加在线D上而将互补逻辑信号加在线T上，就获得未加重逻辑电平。

为了将加重电压电平加到输出节点77上，就要使下拉组件73和下拉组件75一致工作。要将加重逻辑高电平信号加在输出节点77上，就将晶体管47和49都断开，以使下拉组件73和75都从输出节点77断开。这就允许上拉组件71自由地将输出节点77一直拉到VCC，不受阻碍。要将加重电平逻辑低加在输出节点77上，就将晶体管47和49都接通，即，都被激励，以使下拉组件77和79都耦合到输出节点77。如上所述，下拉组件77或79都不能单独将输出节点77一直下拉，即到GND，但下拉组件73和75一起工作就能克服上拉组件71，并将输出节点77下拉到加重逻辑低电压电平，即GND。这样，将加重逻辑高加在输出节点77上就要求信号D和T分别具有匹配值“0 0”，而将加重逻辑低加在输出节点77上就要求信号D和T分别具有匹配值“1 1”。实际上，通过将相同的真实逻辑信号加到信号D和T上，就获得加重逻辑电平。

换句话说，当需要加重时，例如检测到逻辑转变时，信号T接收和信号D相同的逻辑信号，而当不需要加重时，信号T接收和信号D相反的逻辑。

参阅图10，图9中输出驱动器的操作视图示出两个逻辑高电压值(Vhigh_1和Vhigh_2)以及两个逻辑低电压值(Vlow_1和Vlow_2)。Vhigh_1表示加重电压高电平，而Vhigh_2表示未加重电压高电平。Vlow_1表示加重电压低电平，而Vlow_2表示未加重电压低电平。图中示出四种操作方式。首先，通过对信号D和T都赋值“0”，导致下拉组件73和75都从输出节点77断开，得到逻辑高加重电平。其次，通过对信号D赋值“0”而对信号T赋值逻辑补“1”，导致第二下拉组件75耦合到输出节点77，而第一下拉组件73从输出节点77断开，得到逻辑高未加重电平。如上所述，第二下拉组件75有效用于降低输出节点77的电位，但它不够强，不能单独将输出节点77降到逻辑低电平。在第三种操作方式，通过对信号D和T都赋值“1”，导致第一和第二下拉组件73和75都耦合到输出节点77，且二者有效地将输出节点77下拉，得到逻辑低加重电平。最后，通过对信号D赋值“1”而对信号T赋值相反的“0”，导致第一下拉组件73耦合到输出节点77，而第二下拉组件75从输出节点77断开，得到逻辑低未加重电平。如上所述，第一下拉组件73有效用于将输出节点77的电位降低到未加重逻辑低电平，但它不够强，不能单独将输出节点77降到加重逻辑低电平。

参阅图11，所有类似于图9元件的元件具有类似的参考特征，以上已作说明。在当前情况下，上拉组件71由上拉电阻31实施。第一下拉组件73由可变电流源33实施，其电流提供幅度受第一偏置信号BiasD控制。第二下拉组件75由第二可变电流源35实施，其电流提供幅度受第二偏置信号BiasT控制。和以前一样，晶体管47对信号D作出响应，而晶体管49对信号T作出响应。

图11中还示出了前置驱动器41和43，它们分别输出信号D和T。前置驱动器41包括上拉电阻45、晶体管37和电流源48。前置驱动器43包括上拉电阻55、晶体管57和电流源59。前置驱动器41和前置驱动器43都受控制电路61控制，控制电路61输出以下信号：数据信号Dt，它耦合到晶体管37的控制栅；转变数据信号Tt，它耦合到晶体管57的控制栅；以及信号Idle，它耦合成选择性地接通和断开电流源48和59。这样，当信号Idle已将电流源48和59接通时，前置驱动器41和43响应于信号Dt和Tt选择性地激励和去激励输出驱动器，但当控制电路61断开电流源48和59时，上拉电阻45和55分别将信号D和T向VCC上拉，不管信号Dt和Tt的值如何。

本讨论至此已说明了输出驱动器和一组前置驱动器，但如上所述，本发明的输出驱动器优选用于差分传输环境。所以，需要两组互补输出驱动器和前置驱动器来实现按照本发明的差分输出驱动器。

参阅图12，所有类似于图11元件的元件具有类似的参考特征，不同的是，当需要两组逻辑反相的电路来实现真实和互补任务时，加上后缀指示符来区别这些元件，即“t”表示真，而“c”表示补。例如，电阻31t、晶体管47t和电流源33对应于图11中的电阻31、晶体管47和电流源33，且它们实现输出驱动器的真实功能，以输出真实数据信号D+。同样，电阻31c、晶体管47c和电流源33对应于图11中的上拉电阻31、晶体管47和电流源33，且它们一起实现互补功能，以输出互补信号D-。应指出，为简单起见，真实和互补输出驱动器电路组件31t/c和47c/t共用同一电流源33。应理解到，必要时也可采用单独的电流源。同样，晶体管49t和49c实现图11中晶体管49的真实和互补等效行为。晶体管49t和49c共用电流源35。

前置驱动器41t输出信号D，此信号耦合到晶体管47t，且前置驱动器43t输出信号T，此信号耦合到晶体管49t。前置驱动器41t包括上拉电阻45t、晶体管37t和电流源48t，且前置驱动器41t对来自控制电路61的信号Dt作出响应。前置驱动器43t包括上拉电阻55t、晶体管57t和电流源59t，且前置驱动器43t对来自控制电路61的信号Tt作出响应。

同样，前置驱动器41c输出反相信号D_inv，此信号耦合到晶体管47c，而前置驱动器43c输出反相信号T_inv，此信号耦合到晶体管49c。前置驱动器41c包括上拉电阻45c、晶体管37c和电流源48c，且前置驱动器41c对来自控制电路61的信号Dc作出响应。前置驱动器43c包括上拉电阻55c、晶体管57c和电流源59c，且前置驱动器43c对来自控制电路61的信号Tc作出响应。

在本实例中，前置驱动器电流源48t/48c和59t/59c是分别示出的，但适当时，它们也可组合在一起。例如，电流源48t和48c显示为提供电流值Id，而电流源59t和59c显示为提供电流值It。所以，电流源48t和48c最好可组合起来，且电流源59t和59c最好可组合起来。电流源48c/48t和59c/59t显示为由来自控制电路61的信号Idle选择性地接通和断开，以便在空闲状态期间选择性地迫使信号D、T、D_inv和T_inv到逻辑高。

如所示，控制电路61发出所有适合的控制信号，根据需要，输出有加重或无加重的逻辑高或逻辑低信号。具体地说，控制电路61输出信号Dt、Dc、Tt、Tc、It和Ic。虽然这些信号的路径没有示出，但应理解，它们都路由到由信号标记指示的其适当输入端。

如上所述，电流源33和35的电流提供强度由它们各自的偏置信号BiasD和BiasT确定，以建立加重和未加重信号摆幅和幅度电平。在目前优选的实施例中，需要本电路还能够输出一个在逻辑高和逻辑低电平之间的恒流值。这是通过如下方式来实现的：适当地调节偏置信号，以便确保它们平衡上拉电阻31t和31c的上拉强度，并确保晶体管47t和47c和/或晶体管49t和49c保持被激励，不管信号D、T、D_inv和T_inv的逻辑值如何。控制电路61确定在空闲状态期间本输出驱动器是否输出恒值，以下更详细描述。

参阅图13，按照本发明的差分信号驱动器63的电子符号具有差分输入端，用于时钟、数据、空闲以及信标信号。偏置输入是用于逻辑电路的电流基准，且biasT和biasD是设置输出摆幅和去加重电平的电流基准，如上所述。驱动器63输出互补信号D+和D-。互补空闲输入Idle和IdleZ会迫使互补输出D+和D-到同一电压电平，其优选是逻辑高和逻辑低电平的中点。不论有无逻辑转变，互补信标信号Beacon和BeaconZ使输出仅在未加重电平上摆动，实际上就是禁止加重功能。

参阅图14，输出驱动器63最好由两个子块63a和63b组成。第一子块63a含有控制输出驱动器部分63b及其电压电平的逻辑电路。实际上，第一子块63a实现许多控制电路功能，如以上参阅块61所述。第二子块63b将电压驱动到传输线上。基本上，第二子块63b实现许多信号驱动器功能，如以上参阅信号驱动器和前置驱动器所述。但应指出，在图12中分别由电流源48c/48t和59c/59t提供的电流幅度Id和It，最好由第一功能块63a提供。

在图15中，示出了空闲和信标控制信号的操作以及它们和输出驱动器操作的交互作用。虽然示出了真实和互补输出数据信号D+和D-，但为清晰起见，仅示出每对互补控制信号Beacon和Idle的真实分量。应理解到，信号Beacon和Idle都有相关联的互补信号BeaconZ和IdleZ，其值是所示值的相反逻辑。当信号Beacon在时间10nsec时升到逻辑高时，输出驱动器的加重操作被禁止，且输出信号D+和D-在未加重电平之间转换。当信号Idle处于高电平时，输出D+和D-正常转换，具有加重或没有加重，根据信号Beacon确定。但当信号Idle处于低电平时(在时间0nsec和20nsec)，输出D+和D-被驱动到信号的平均DC电平，即，逻辑高和逻辑低电平之间的中点。

图16a和16b分别提供功能块63a和63b的内部视图。如图16a所示，图12中的前置驱动器电流源48t/48c和59t/59c分别组合成单一的电流源83和85。电流源83和85可以利用开关81选择性地接通和断开。这样，图16b所示的前置驱动器的操作就可直接由图16a的控制电路来控制。

参阅16b，按照本发明的图12结构的更紧凑视图示出了用晶体管结构实现的电流源33和35。图16a和16b中与图9到图12中类似的所有元件均具有类似的参考特征，并如上所述。电流源33实现为第一晶体管33a，其默认电流提供能力由二极管连接的晶体管33b来控制。晶体管33a的电流提供能力还可由信号BiasD来调制，以确保适当的电压摆幅和电压电平性能，如上所述。

同样，电流源35实现为第一晶体管35a，其默认电流提供能力由二极管连接的晶体管35b来控制。晶体管35a的电流提供能力还可由信号BiasT来调制，以确保适当的电压摆幅和电压电平性能，如上述。

前置驱动器的电流源值由来自子块63a的线Id和It来提供。在正常模式下操作时，线Id和It优选为提供允许前置驱动器正常操作的电流提供值，如上所述。就是说，晶体管37c和37t将响应于信号Dc和Dt，来将适当的前置驱动器信号加到输出驱动器晶体管47c和47t上。最好当不需要加重时，信号Tc和Tt接收信号Dc和Dt的逻辑补，以便在非加重操作期间，晶体管47c会被激励而晶体管49c被去激励，且晶体管47t会被激励而晶体管49t被去激励，反之亦然。也就是说，当在线D-上需要逻辑低时，晶体管47c被激励，以使线D-达到未加重逻辑低电平，而晶体管49c被去激励，以便不致增强线D-上的上拉动作。在此操作期间，线D+上会需要互补未加重逻辑高。所以，晶体管47t会被去激励，以将线D+与下拉电流源33隔离，但晶体管49t会被激励，将线D+耦合到第二(且较小的)电流源35。如上所述，电流源35的电流提供能力比电流源33的低得多(优选为小3倍)，且最好其值只足以将线D+略微下拉到未加重逻辑高值，低于VCC。

相反，当在线D-上需要加重逻辑低时，使信号Tc/Tt和信号Dc/Tc相匹配，以便升高线D+和D-上的电压电平。例如，当在线D-上需要加重逻辑低时，两个晶体管47c和49c将同时被激励，且线D-将由此被两个晶体管47c和49c耦合到两个电流源33和35。如上述，电流源33和35一起操作的双下拉动作足以将线D-拉到加重逻辑低电平，例如GND。在此期间，在线D+上将需要互补加重逻辑高。由于晶体管47t和49t将一致操作，二者都会断开，且上拉电阻31t会自由地将线D+拉至较高的加重电平例如VCC，而不会受到电流源33或35的任何抵制动作。

但在空闲操作期间，需要真实和互补线D+和D-都具有逻辑高和逻辑低值之间中间的公值，不论信号Dc、Dt、Tc和Tt的数据值如何。所以，在空闲操作期间，下拉线Id和It最好与地断开，并使其具有高阻抗，即三态情况。结果，没有下拉动作将用于晶体管37c、37t、57c或57t。所以，信号D、D_inv、T和T_inv将都被上拉电阻45t、45c、55t和55c上拉，不论信号Dc、Dt、Tc或Tt的数据值如何。这将使晶体管47c、47t、49c和49t全部被同时激励。在正常操作期间，这会使线D+和D-都被下拉到加重逻辑低电平，但在空闲状态期间，优选的是，调节信号BiasT和BiasD，以便使电流源35和33的下拉能力平衡上拉电阻31t和31c的上拉动作，以使线D+和D-都到达逻辑高和逻辑低值之间中间的值。这可通过如下方式实现：当信号BiasT和BiasD为三态时，确定二极管连接的晶体管33b和35b以及下拉晶体管33a和35a的大小，来提供这种电流提供能力。这样，只要通过将加到线BiasT和BiasC上的偏置电压值去耦，就可很快获得正确的电流提供能力。另一方面，可以只将加到线BiasT和BiasC上的电压值转换到适当的值，就可获得电流源35和33的所需电流提供能力，以在线D+和D-上提供适合的输出值。或者，如果将电阻31t和31c的大小定为：尽管有电流源33和35的组合下拉动作，但它们到VCC的组合电流通路足以将线D+和D-拉到VCC和GND之间中间的值，则信号BiasT和BiasD的值可保持不变。

在图16a中，两个锁存器87和89以及由四个互补逻辑“与”门91-94、反相器95和互补三态缓冲器97组成的控制逻辑按照所需操作，为信号Dc、Dt、Ic和It提供适合的逻辑电平，并为线Id和It提供适当的操作。

虽然已结合几个具体实施例对本发明作了说明，但显然对于业界技术人员来说，根据上述说明，许多备选方案、修改和改变都是显而易见的。所以本文所述的发明应包括落入所附权利要求书精神和范围内的所有这些修改、应用和改变。

Claims (13)

1.一种信号驱动器，包括：

第一电压电轨；

第二电压电轨，其电压电平低于所述第一电压电轨；

输出驱动器，具有：

第一上拉器件，耦合在所述第一电压电轨和输出节点间；

第一下拉器件，耦合到所述第二电压电轨；

第二下拉器件，耦合到所述第二电压电轨；

数据转换器件，它响应于数据信号，将所述输出节点耦合到所述第一下拉器件；以及

加重转换器件，它响应于加重信号，将所述输出节点耦合到所述第二下拉器件；

其中由所述数据转换器件和加重转换器件在所述输出节点上产生第一逻辑高电压电平，同时将所述的第一和第二下拉器件从所述输出节点去耦；

低于所述第一逻辑高电压电平的第二逻辑高电压电平由将所述第二下拉器件耦合至所述输出节点的所述加重转换器件在所述输出节点产生，而所述数据转换器件将所述第一下拉器件从所述输出节点去耦；

由所述数据转换装置和加重转换装置在所述输出节点上产生第一逻辑低电压电平，同时将所述第一和第二下拉器件耦合至所述输出节点；以及

高于所述第一逻辑低电压电平的第二逻辑低电压电平由将所述第一下拉器件耦合至所述输出节点的所述数据转换器件在所述输出节点上产生，而所述加重转换器件将第二下拉器件从所述输出节点去耦。

2.如权利要求1所述的信号驱动器，还包括：

数据前置驱动器，它具有活动状态和不活动状态，所述活动状态有效用于响应于数据控制信号在所述数据转换器件激励和去激励所述数据信号，所述不活动状态有效用于保持所述数据信号在所述数据转换器件被激励，而不管所述数据控制信号如何；

加重前置驱动器，它具有活动状态和不活动状态，所述活动状态有效用于响应于加重控制信号在所述加重转换器件激励和去激励所述加重信号，所述不活动状态有效用于保持所述加重信号在所述加重转换器件被激励，而不管所述加重控制信号如何。

3.如权利要求2所述的信号驱动器，其中：

所述数据前置驱动器包括：前置数据上拉器件，它耦合在所述第一电压电轨和中间数据输出节点之间，用于产生所述数据信号；第一前置数据转换器件，用于将所述中间数据输出节点耦合到前置数据下拉节点；以及可控前置数据下拉器件，用于响应于空闲信号保持所述前置数据下拉节点电浮动，或耦合到所述第二电压电轨；

所述加重前置驱动器包括：前置加重上拉器件，它耦合在所述第一电压电轨和中间加重输出节点之间，用于产生所述加重信号；第一前置加重转换器件，用于将所述中间加重输出节点耦合到前置加重下拉节点；以及可控前置加重下拉器件，用于响应于所述空闲信号保持所述前置加重下拉节点电浮动，或耦合到所述第二电压电轨；

其中当所述空闲信号被激励，导致所述前置加重下拉节点和前置数据下拉节点浮动时，所述中间数据输出节点和所述中间加重输出节点由所述前置数据上拉器件和所述前置加重上拉器件分别向所述第一电压电轨拉升，而不管所述数据控制信号和加重控制信号如何。

4.如权利要求3所述的信号驱动器，其中所述前置数据下拉器件和前置加重下拉器件都是电流源，每个都有各自的通/断输入端。

5.如权利要求3所述的信号驱动器，还具有用于产生所述数据控制信号、加重控制信号以及空闲信号的控制电路，所述控制电路有效用于：

当所述输出节点上要输出的新数据需要逻辑电平转变时，使所述输出节点输出所述第一和第二逻辑高电压电平或第一和第二逻辑低电压电平；

当所述输出节点上要输出的新数据不需要逻辑电平转变时，使所述输出节点仅输出所述第二逻辑高电压电平，或仅输出所述第二逻辑低电压电平；

响应于信标信号，根据所述输出节点上要输出的新数据需要逻辑电平转变，使所述输出节点仅输出所述第二逻辑高电压电平，或仅输出所述第二逻辑低电压电平；以及

当没有数据要输出时，发出所述空闲信号，从而使所述输出节点移到所述第一和第二电压电轨之间中间位置的电压。

6.如权利要求1所述的信号驱动器，其中所述第一和第二下拉器件分别是第一和第二电流源，且所述上拉器件是上拉电阻。

7.如权利要求1所述的信号驱动器，其中所述输出驱动器是第一输出驱动器，且所述信号驱动器还包括第二个所述输出驱动器，第二个所述输出驱动器用于产生与所述第一输出驱动器互补的数据。

8.一种信号驱动器，包括：

第一电压电轨；

第二电压电轨，其电压电平低于所述第一电压电轨；

第一输出驱动器，具有：

第一上拉器件，耦合在所述第一电压电轨和第一输出节点之间；

第一数据下拉器件，耦合到所述第二电压电轨；

第一加重下拉器件，耦合到所述第二电压电轨；

第一数据转换器件，它响应于第一数据信号，将所述第一输出节点耦合到所述第一下拉器件；以及

第一加重转换器件，它响应于第一加重信号，将所述第一输出节点耦合到所述第二下拉器件；

其中由所述第一数据转换器件和第一加重转换器件在所述第一输出节点上产生第一逻辑高电压电平，同时将所述的第一数据下拉器件和第一加重下拉器件从所述的第一输出节点去耦；

低于所述第一逻辑高电压电平的第二逻辑高电压电平由将所述第一加重下拉器件耦合至所述输出节点的所述第一加重转换器件在所述输出节点产生，而所述数据转换器件保持所述第一数据下拉器件从所述第一输出节点去耦；

由所述第一数据转换装置和第一加重转换装置在所述输出节点上产生第一逻辑低电压电平，同时将所述第一数据下拉器件和第一加重下拉器件耦合至所述第一输出节点；以及

高于所述第一逻辑低电压电平的第二逻辑低电压电平由将所述第一数据下拉器件耦合至所述第一输出节点的所述第一数据转换器件产生，而所述第一加重转换器件保持所述第一加重下拉器件从所述第一输出节点去耦；

第二输出驱动器，具有：

第二上拉器件，耦合在所述第一电压电轨和第二输出节点之间；

第二数据下拉器件，耦合到所述第二电压电轨；

第二加重下拉器件，耦合到所述第二电压电轨；

第二数据转换器件，它响应于第二数据信号，将所述第二输出节点耦合到所述第一下拉器件，所述第二数据信号是所述第一数据信号的逻辑补；以及

第二加重转换器件，它响应于第二加重信号，将所述第二输出节点耦合到所述第二下拉器件，所述第二加重信号是所述第一加重信号的逻辑补；

其中由所述第二数据转换器件和第二加重转换器件在所述第二输出节点上产生所述第一逻辑高电压电平，同时将所述第二数据下拉器件和所述第二加重下拉器件从所述的第二输出节点去耦；

所述第二逻辑高电压电平由将所述第二加重下拉器件耦合至所述第二输出节点的所述第二加重转换器件在所述第二输出节点产生，而所述第二数据转换器件保持所述第二数据下拉器件从所述第二输出节点去耦；

由所述第二数据转换装置和第二加重转换装置在所述第二输出节点上产生所述第一逻辑低电压电平，同时将所述第二数据下拉器件和第二加重下拉器件耦合至所述第二输出节点；以及

所述第二逻辑低电压电平由将所述第二数据下拉器件耦合至所述第二输出节点的所述第二数据转换器件产生，而所述第二加重转换器件保持所述第二加重下拉器件从所述第一输出节点去耦。

9.如权利要求8所述的信号驱动器，还包括：

第一数据前置驱动器，它具有活动状态和不活动状态，所述活动状态有效用于响应于第一数据控制信号而在所述第一数据转换器件激励和去激励所述第一数据信号，所述不活动状态有效用于保持所述第一数据信号在所述第一数据转换器件被激励，而不管所述第一数据控制信号如何；

第一加重前置驱动器，它具有活动状态和不活动状态，所述活动状态有效用于响应于第一加重控制信号而在所述第一加重转换器件激励和去激励所述第一加重信号，所述不活动状态有效用于保持所述第一加重信号在所述第一加重转换器件被激励，而不管所述第一加重控制信号如何；

第二数据前置驱动器，它具有活动状态和不活动状态，所述活动状态有效用于响应于第二数据控制信号而在所述第二数据转换器件激励和去激励所述第二数据信号，所述不活动状态有效用于保持所述第二数据信号在所述第二数据转换器件被激励，而不管所述第二数据控制信号如何，所述第二数据控制信号是所述第一数据控制信号的逻辑补；

第二加重前置驱动器，它具有活动状态和不活动状态，所述活动状态有效用于响应于第二加重控制信号而在所述第二加重转换器件激励和去激励所述第二加重信号，所述不活动状态有效用于保持所述第二加重信号在所述第二加重转换器件被激励，而不管所述第二加重控制信号如何，所述第二加重控制信号是所述第一加重控制信号的逻辑补。

10.如权利要求9所述的信号驱动器，其中：

所述第一数据前置驱动器包括：第一前置数据上拉器件，它耦合在所述第一电压电轨和第一中间数据输出节点之间，用于产生所述第一数据信号；第一前置数据转换器件，用于将所述第一中间数据输出节点耦合到第一前置数据下拉节点；以及可控第一前置数据下拉器件，用于响应于空闲信号保持所述第一前置数据下拉节点电浮动，或耦合到所述第二电压电轨；

所述第一加重前置驱动器包括：第一前置加重上拉器件，它耦合在所述第一电压电轨和第一中间加重输出节点之间，用于产生所述第一加重信号；第一前置加重转换器件，用于将所述第一中间加重输出节点耦合到第一前置加重下拉节点；以及第一可控前置加重下拉器件，用于响应于所述空闲信号保持所述第一前置加重下拉节点电浮动，或耦合到所述第二电压电轨；

当所述空闲信号被激励，导致所述第一前置加重下拉节点和第一前置数据下拉节点浮动时，所述第一中间数据输出节点和所述第一中间加重输出节点由所述第一前置数据上拉器件和所述第一前置加重上拉器件分别向所述第一电压电轨拉升，而不管所述第一数据控制信号和加重控制信号如何；

所述第二数据前置驱动器包括：第二前置数据上拉器件，它耦合在所述第一电压电轨和第二中间数据输出节点之间，用于产生所述第二数据信号；第二前置数据转换器件，用于将所述第二中间数据输出节点耦合到第二前置数据下拉节点；以及可控第二前置数据下拉器件，用于响应于空闲信号保持所述第二前置数据下拉节点电浮动，或耦合到所述第二电压电轨；

所述第二加重前置驱动器包括：第二前置加重上拉器件，它耦合在所述第一电压电轨和第二中间加重输出节点之间，用于产生所述第二加重信号；第二前置加重转换器件，用于将所述第二中间加重输出节点耦合到第二前置加重下拉节点；以及第二可控前置加重下拉器件，用于响应于所述空闲信号保持所述第二前置加重下拉节点电浮动，或耦合到所述第二电压电轨；

当所述空闲信号被激励，导致所述第二前置加重下拉节点和第二前置数据下拉节点浮动时，所述第二中间数据输出节点和所述第二中间加重输出节点由所述第二前置数据上拉器件和所述第二前置加重上拉器件分别向所述第一电压电轨拉升，而不管所述第二数据控制信号和加重控制信号如何。

11.如权利要求10所述的信号驱动器，其中所述第一和第二前置数据下拉器件以及第一和第二前置加重下拉器件是电流源，每个都有各自的通/断输入端。

12.如权利要求10所述的信号驱动器，还具有用于产生所述第一和第二数据控制信号、第一和第二加重控制信号以及空闲信号的控制电路，所述控制电路有效用于：

当所述第一和第二输出节点上要输出的新数据需要逻辑电平转变时，使所述第一和第二输出节点输出所述第一和第二逻辑高电压电平或第一和第二逻辑低电压电平；

当所述输出节点上要输出的新数据不需要逻辑电平转变时，使所述第一和第二输出节点仅输出所述第二逻辑高电压电平，或仅输出所述第二逻辑低电压电平；

响应于信标信号，根据所述输出节点上要输出的新数据需要逻辑电平转变，使所述第一和第二输出节点仅输出所述第二逻辑高电压电平，或仅输出所述第二逻辑低电压电平；以及

当没有数据要输出时，发出所述空闲信号，并从而使所述第一和第二输出节点移到所述第一和第二电压电轨之间中间位置的电压。

13.如权利要求8所述的信号驱动器，其中所述第一和第二数据下拉器件和所述第一和第二加重下拉器件是电流源，且所述第一和第二上拉器件是上拉电阻。

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