KR102624455B1 - 구동 회로 및 이를 포함하는 광 송신기 - Google Patents

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Abstract

본 기술에 의한 구동 회로는 데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및 제 1 데이터 신호 및 제 2 데이터 신호에 따라 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스를 포함하고, 푸쉬 전류와 풀 전류의 크기는 가변적으로 제어될 수 있다.

Description

구동 회로 및 이를 포함하는 광 송신기{DRIVER CIRCUIT AND OPTICAL TRANSMITTER INCLUDING THE SAME}
본 발명은 구동 회로 및 이를 포함하는 광 송신기에 관한 것으로서 보다 구체적으로는 고전압으로 광 소자를 구동하여 데이터를 송신하기 위한 구동 회로 및 이를 포함하는 광 송신기에 관한 것이다.
데이터 전송량이 증가함에 따라 고속의 송수신 회로들이 개발되고 있으며 특히 멀티비트로 데이터를 전송하기 위한 기술이 개발되고 있다.
멀티비트 데이터를 전송하기 위해서는 신호 대 잡음비(SNR: Signal to Noise Ratio) 성능이 우수해야 하는데 이를 위해서는 추가적인 전력 소모가 문제된다.
이러한 문제를 해결하고자 광섬유를 이용하여 데이터를 송수신하는 광통신 기술이 사용될 수 있다.
예를 들어 데이터와 클록 신호를 반도체 회로에서 수신하고 이를 전송하고자 하는 속도로 직렬화한 후 이를 광소자를 통해 광신호로 변환할 수 있다.
최근 광소자로서 VCSEL(Vertical Cavity Surface Emitting Laser) 소자가 많이 사용되고 있는데 VCSEL 소자는 초기에 상대적으로 높은 전압을 이용하여 구동해야 한다.
구동 회로가 고전압에서 고속으로 동작하는 경우 회로의 신뢰성이나 안정성이 저하되는 문제가 있다.
이에 따라 VCSEL 소자를 고속으로 구동하기에 적합한 구동 회로가 요구되고 있다.
US 20150288144 A1 US 8660158 B2 KR 10-0772994 B1
J. Proesel et al. "A 32 Gb/s, 4.7 pJ/bit optical link with -11.7 dBm sensitivity in 14-nm FinFET CMOS", IEEE J. Solid-State Circuits, vol. 53, no. 4, pp. 1214-1226, Apr. 2018. M. Raj, M. Monge, and A. Emami, "A modelling and nonlinear equalization technique for a 20 Gb/s 0.77 pJ/b VCSEL transmitter," IEEE J. Solid-State Circuits, vol. 51, no. 8, pp. 1734-1743, July. 2016. J. Hwang et al. "A 32 Gb/s, 201 mW, MZM/EAM cascode push-pull CML driver in 65 nm CMOS,"　IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 65, no. 4, pp. 436-440, Apr. 2018. Weiss, Jonas Rudolf Michael. (2008). "Nanometer-scale CMOS circuits and packaging for electro-optical high density interconnects up to 40 Gb/s."　Doctoral Thesis. ETH Zurich, Zurich, Switzerland.
본 기술은 VCSEL 소자를 고속으로 구동할 수 있는 구동 회로와 이를 포함하는 광 송신기를 제공한다.
본 발명의 일 실시예에 의한 구동 회로는 데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및 제 1 데이터 신호 및 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스를 포함하고, 푸쉬 전류와 풀 전류의 크기는 가변적으로 제어될 수 있다.
본 발명의 일 실시예에 의한 광 송신기는 광 소자; 및 광 소자를 구동하는 구동 회로를 포함하되, 구동 회로는 데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및 제 1 데이터 신호 및 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스를 포함하고, 푸쉬 전류와 풀 전류의 크기는 가변적으로 제어될 수 있다.
본 기술에 의한 구동 회로는 구동 전압이 큰 광 소자를 구동하면서 내전압성이 향상되어 안정적인 동작이 가능하다.
본 기술에 의한 구동 회로는 광 소자의 동작 특성에 푸쉬 전류와 풀 전류를 가변적으로 조절할 수 있으며 이에 따라 광 소자의 비선형적인 동작 특성을 극복할 수 있다.
도 1은 본 발명의 일 실시예에 의한 송신기를 나타내는 회로도.
도 2는 딥 N웰 영역의 구조를 나타내는 단면도.
도 3은 제 1 입력 회로의 동작을 나타내는 설명도.
도 4는 드라이버 전류의 일 예를 나타내는 파형도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 송신기를 나타내는 회로도이다.
본 발명의 일 실시예에 의한 송신기는 구동 회로(1)와 광 소자(2)를 포함한다.
본 실시예에서 광 소자(2)는 VCSEL(Vertical Cavity Surface Emitting Laser) 소자이다.
본 실시예에서 VCSEL 소자는 턴온 시 1.8V의 고전압을 요구하는데 이를 구동하기 위하여 전원 전압(VDRV)으로 3.3V를 사용한다.
이에 따라 본 실시예에서 구동 회로(1)는 큰 스윙폭과 높은 전원 전압을 견디기 위한 구조를 갖는다.
본 실시예에서 구동 회로(1)는 멀티 비트 데이터를 송신하기 위한 것으로서 멀티 비트는 상위 비트 신호(MSB)와 하위 비트 신호(LSB)를 포함한다.
이에 따라 구동 회로(1)는 상위 비트 신호(MSB)에 대응하는 구동 신호를 생성하는 제 1 드라이버(100), 하위 비트 신호(LSB)에 대응하는 구동 신호를 생성하는 제 2 드라이버(200), 상위 비트 신호(MSB)에 따라 제 1 드라이버(100)를 제어하는 제 1 입력 회로(300), 하위 비트 신호(LSB)에 따라 제 2 드라이버(200)를 제어하는 제 2 입력 회로(400)를 포함한다.
본 실시예에서 구동 신호는 전류 신호로서 이하에서는 구동 신호 대신 구동 전류를 사용할 수 있다.
본 실시예에서 구동 회로(1)는 기본적으로 상위 비트 신호(MSB)와 하위 비트 신호(LSB)의 현재값(MSBn, LSBn)에 따라 동작하며 선택적으로 상위 비트 신호(MSB)와 하위 비트 신호(LSB)의 과거값(MSBn-1, LSBn-1) 또는 미래값(MSBn+1, LSBn+1)에 따라 동작할 수 있다.
이에 따라 제 1 드라이버(100)는 제 11 드라이버(110), 제 12 드라이버(120), 제 13 드라이버(130)를 포함하며 각각 상위 비트 신호(MSB)의 현재값(MSBn), 과거값(MSBn-1) 및 미래값(MSBn+1)에 대응하여 구동 전류를 생성한다.
제 11 드라이버(110), 제 12 드라이버(120), 제 13 드라이버(130) 각각을 제 1 드라이버 슬라이스로 지칭할 수 있으며 제 12 드라이버(120)와 제 13 드라이버(130)는 선택적으로 사용 여부가 결정될 수 있다.
제 1 드라이버 슬라이스 각각은 실질적으로 동일한 구조를 가지나 각각에서 제공하는 구동 전류의 크기는 상이할 수 있다.
이하에서는 제 1 상위 비트 신호(MSBP)와 제 2 상위 비트 신호(MSBN)의 미래값(MSBPn+1, MSBNn+1)을 사용하는 제 13 드라이버(130)를 참조하여 제 1 드라이버 슬라이스의 상세 구조를 개시한다.
제 1 드라이버 슬라이스는 전원(VDRV)과 접지(GND) 사이에 연결된 제 1 스위치(S1) 및 제 2 스위치(S2)를 포함한다.
제 1 스위치(S1)와 제 2 스위치(S2) 사이에는 2개의 전류 구동 회로(101, 102)가 병렬 연결된다.
2개의 전류 구동 회로(101, 102)는 실질적으로 동일한 구조를 가진다.
전류 구동 회로(101)는 제 1 전류원(I1), 제 1 PMOS 트랜지스터(P1), 제 1 NMOS 트랜지스터(N1), 제 2 NMOS 트랜지스터(N2) 및 제 2 전류원(I2)를 포함하며 이들은 제 1 스위치(S1)와 제 2 스위치(S2) 사이에 직렬 연결된다.
제 1 전류원(I1)은 제 1 전류(IP)를 제공하고 제 2 전류원(I2)은 제 2 전류(IN)를 제공한다.
제 1 전류(IP)와 제 2 전류(IN)는 각각 푸쉬(PUSH) 동작과 풀(PULL) 동작 시 구동 전류를 제공하는 것으로서 그 크기는 가변적으로 조절될 수 있다.
본 실시예에서 제 1 PMOS 트랜지스터(P1)의 게이트에는 제 1 상위 비트 신호(MSBP)가 인가되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 2 상위 비트 신호(MSBN)가 인가된다.
제 1 상위 비트 신호(MSBP)와 제 2 상위 비트 신호(MSBN)는 상위 비트 신호(MSB)를 제 1 입력 회로(300)에서 차동 신호 형태로 변환한 신호이다.
제 1 NMOS 트랜지스터(N1)의 게이트에는 미리 결정된 바이어스 전압(Vb)이 인가된다.
제 1 PMOS 트랜지스터(P1)의 백게이트에는 전원 전압(VDRV)이 인가되며, 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2)의 백 게이트는 각각의 소스에 연결된다.
제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)의 드레인은 출력 노드(N1)에 공통 연결된다.
제 1 NMOS 트랜지스터(N1)의 소스와 제 2 NMOS 트랜지스터(N2)의 드레인은 공통 연결된다.
본 실시예에서 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2)는 딥 N웰(DNW: Deep N-Well) 소자이다.
일반적으로 DNW 소자는 NMOS 트랜지스터를 고립시킴으로써 노이즈를 줄일 수 있는데 본 실시예에서 DNW 구조를 통해 고전압 동작시 NMOS 트랜지스터의 스트레스를 줄일 수 있다.
도 2는 DNW 영역의 구조를 나타내는 단면도이다.
DNW 영역(510)은 P형 기판(500) 상부에 형성되고, DNW 영역(510) 상부에 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2)가 형성된다.
P 형 기판(500)은 콘택(501)을 통해 접지되고, DNW 영역(510)에는 콘택(511)을 통해 바이어스 전압(Vb)이 인가된다.
제 1 NMOS 트랜지스터(N1)의 구조에 대해서 먼저 개시한다.
제 1 NMOS 트랜지스터(N1)를 형성하기 위하여 DNW 영역(510) 상부에 제 1 P웰(520)이 형성되고 그 내부에 소스(522)와 드레인(523)이 형성되며 소스(522)와 드레인(523) 사이 영역의 상부에 게이트(521)가 형성된다.
제 1 P웰(520)에는 P형 도핑을 통해 제 1 콘택(524)이 형성되며 제 1 콘택(524)은 소스(522)와 공통 연결된다.
드레인(523)은 제 1 PMOS 트랜지스터(P1)로 연결되며 게이트(521)에는 바이어스 전압(Vb)이 인가된다.
다음으로 제 2 NMOS 트랜지스터(N2)의 구조에 대해서 개시한다.
제 2 NMOS 트랜지스터(N2)를 형성하기 위하여 DNW 영역(510) 상부에 제 1 P웰(520)과 이격되어 제 2 P웰(530)이 형성되고 그 내부에 소스(532)와 드레인(533)이 형성되며 소스(532)와 드레인(533) 사이 영역의 상부에 게이트(531)가 형성된다.
제 2 P웰(530)에는 P형 도핑을 통해 제 2 콘택(534)이 형성되며 제 2 콘택(534)은 소스(532)와 공통 연결된다.
드레인(533)은 제 1 NMOS 트랜지스터(N1)의 드레인(522)과 공통 연결되고 소스(532)는 제 2 전류원(I2)으로 연결되며 게이트(531)에는 제 2 상위 비트 신호(MSBNn+1)가 인가된다.
DNW 영역(510)을 바이어스 전압(Vb)으로 고정함으로써 DNW 영역(510)이 존재하지 않는 경우에 비하여 제 1 P웰(520) 및 제 2 P웰(530)의 계면의 전압이 줄어들어 고전압 동작으로 인한 스트레스를 줄일 수 있다.
도 1로 돌아가 제 1 스위치(S1)와 제 2 스위치(S2)는 대응하는 제 1 드라이버 슬라이스의 사용 여부 및 제 1 드라이버 슬라이스에 제공되는 구동 전류의 크기를 조절할 수 있다.
예를 들어 제 1 스위치(S1)는 PMOS 트랜지스터로 구현될 수 있고 그 게이트에 인가되는 신호를 조절하여 온오프 또는 턴온 시 구동 전류의 크기를 제어할 수 있다.
이때 제 1 스위치(S1)의 턴온 및 턴오프, 턴온 시 전류 크기를 제어하기 위하여 제어 신호에 대응하는 게이트 신호가 인가될 수 있는데 PMOS 트랜지스터의 동작 범위를 고려하여 제어 신호의 레벨을 예를 들어 2.5V ~ 3.3V로 변환하여 게이트 신호로 제공할 수 있다.
또한 제 2 스위치(S2)는 NMOS 트랜지스터로 구현될 수 있고 그 게이트에 인가되는 신호를 조절하여 온오프 또는 턴온 시 구동 전류의 크기를 제어할 수 있다.
이때 제 2 스위치(S2)의 턴온 및 턴오프, 턴온 시 전류 크기를 제어하기 위하여 제어 신호에 대응하는 게이트 신호가 인가될 수 있는데 NMOS 트랜지스터의 동작 범위를 고려하여 제어 신호의 레벨을 예를 들어 0V ~ 1V로 변환하여 게이트 신호로 제공할 수 있다.
전술한 바와 같이 제 13 드라이버(130)는 2개의 병렬 연결된 전류 구동 회로를 포함한다. 본 실시예에서 제 11 드라이버(110)는 4개의 병렬 연결된 전류 구동 회로를 포함하고 제 12 드라이버(120)는 2개의 병렬 연결된 전류 구동 회로를 포함한다.
제 2 드라이버(200)는 제 21 드라이버(210), 제 22 드라이버(220), 제 23 드라이버(230)를 포함하며 각각 하위 비트 신호(LSB)의 현재값(LSBn), 과거값(LSBn-1) 및 미래값(LSBn+1)에 대응하여 구동 전류를 생성한다.
제 21 드라이버(210), 제 22 드라이버(220), 제 23 드라이버(230) 각각을 제 2 드라이버 슬라이스로 지칭할 수 있으며 제 22 드라이버(220)와 제 23 드라이버(230)는 선택적으로 사용 여부가 결정될 수 있다.
제 2 드라이버 슬라이스 각각은 실질적으로 동일한 구조를 가지나 구동 전류의 크기는 상이하게 조절할 수 있다.
본 실시예에서 제 23 드라이버(230)는 1개의 전류 구동 회로를 포함하고, 제 21 드라이버(210)는 2개의 병렬 연결된 전류 구동 회로를 포함하고, 제 22 드라이버(220)는 1개의 전류 구동 회로를 포함하는 점에서 제 1 드라이버 슬라이스와 차이가 있다.
전류 구동 회로의 개수를 제외하고 제 2 드라이버 슬라이스는 제 1 드라이버 슬라이스와 실질적으로 동일한 구조를 가지므로 구체적인 설명을 생략한다.
제 1 입력 회로(300)는 상위 비트 신호(MSB)를 제 1 상위 비트 신호(MSBP)와 제 2 상위 비트 신호(MSBN)로 변환한다.
제 1 입력 회로(300)는 상위 비트 신호(MSB)의 현재값(MSBn), 과거값(MSBn-1), 미래값(MSBn+1)에 대응하여 제 11 입력 회로(310), 제 12 입력 회로(320), 제 13 입력 회로(330)를 포함하며 이들을 제 1 입력 회로 슬라이스로 지칭할 수 있다.
도 1에서는 제 13 입력 회로(330)의 일 예가 도시되어 있는데 제 11 및 제 12 입력 회로(310, 320) 역시 이와 실질적으로 동일한 구조를 가진다.
제 1 입력 회로 슬라이스는 상위 비트 신호(MSB)가 입력되는 입력 노드(IN1)와 제 1 상위 비트 신호(MSBP)가 출력되는 제 1 출력 노드(OUT1) 및 제 2 상위 비트 신호(MSBN)가 출력되는 제 2 출력 노드(OUT2)를 포함한다.
제 1 출력 노드(OUT1)와 제 2 출력 노드(OUT2)는 각각 커플링 커패시터(C)를 통해 입력 노드(IN1)와 연결된다.
본 실시예에서 제 1 출력 노드(OUT1)는 전원 전압(VDRV)의 0.75배로 바이어스되고 제 2 출력 노드(OUT2)는 전원 전압(VDRV)의 0.25배로 바이어스 된다.
바이어스 전압을 제공하기 위한 구성을 구체적으로 도시하지는 않았으나 예를 들어 전원 전압(VDRV)을 저항 분배하여 바이어스 전압을 제공할 수 있다.
도 3에서는 제 13 입력 회로(330)를 예로 들어 제 1 입력 회로(300)의 동작을 설명하였다.
예를 들어 상위 비트 신호(MSBn)가 0.5V ~ 1V의 레벨을 가지고 0.75V를 기준으로 하이 레벨과 로우 레벨로 구분되는 경우를 가정한다.
이때, 제 1 상위 비트 신호(MSBPn+1)는 2.225V ~ 2.725V의 레벨을 가지고 2.475V를 기준으로 레벨과 로우 레벨로 구분된다.
또한, 제 2 상위 비트 신호(MSBNn+1)는 0.575 ~1.075V의 레벨을 가지고 0.825V를 기준으로 하이 레벨과 로우 레벨로 구분된다.
제 1 상위 비트 신호(MSBPn+1)가 하이 레벨인 경우 제 1 PMOS 트랜지스터(P1)가 턴오프되고, 로우 레벨인 경우 제 1 PMOS 트랜지스터(P1)가 턴온되어 푸쉬 동작을 수행한다.
제 2 상위 비트 신호(MSBNn+1)가 하이 레벨인 경우 제 2 NMOS 트랜지스터(N2)가 턴온되어 풀 동작을 수행하고, 로우 레벨인 경우 제 2 NMOS 트랜지스터(N2)가 턴오프된다.
제 2 입력 회로(400)는 하위 비트 신호(LSB)를 제 1 하위 비트 신호(LSBP)와 제 2 하위 비트 신호(LSBN)로 변환한다.
제 2 입력 회로(400)는 하위 비트 신호(LSB)의 현재값(LSBn), 과거값(LSBn-1), 미래값(LSBn+1)에 대응하여 제 21 입력 회로(410), 제 22 입력 회로(420), 제 23 입력 회로(430)를 포함하며 이들을 제 2 입력 회로 슬라이스로 지칭할 수 있다.
도 1에서는 제 23 입력 회로(430)의 일 예가 도시되어 있는데 제 21 및 제 22 입력 회로(410, 420) 역시 이와 실질적으로 동일한 구조를 가진다.
제 2 입력 회로 슬라이스는 제 1 입력 회로 슬라이스와 실질적으로 동일한 구성을 가지므로 구체적인 설명은 생략한다.
본 실시예에서 제 1 드라이버 슬라이스와 제 2 드라이버 슬라이스는 전원 전압(VDRV)과 접지(GND) 사이에 총 7개의 트랜지스터가 연결된 구조를 가진다.
이에 따라 전원 전압(VDRV)이 증가하더라도 각 트랜지스터에 인가되는 전압은 충분히 감소될 수 있으며 이에 따라 전압 스트레스로 인한 소자의 수명 감소를 완화할 수 있다.
본 실시예에서는 제 1 드라이버 슬라이스와 제 2 드라이버 슬라이스 각각의 동작 여부 및 각 드라이버 슬라이스에 흐르는 전류를 다양하게 제어할 수 있으며 각 슬라이스에서 푸시 동작과 풀 동작시의 전류도 서로 다르게 제어할 수 있다.
이에 따라 구동 신호의 상승/하강 타이밍을 조절할 수 있고 프리 엠퍼시스 동작을 함께 수행하여 심볼 사이의 간섭 효과(ISI: Inter-Symbol Interference)를 줄일 수 있다.
이를 통해 광 소자(2)로 사용되는 VCSEL 소자의 비선형성을 극복할 수 있다.
예를 들어 VCSEL 소자가 동작하는 주파수 영역 및 평균 전류가 설계를 통해 미리 결정될 수 있으며 해당 조건에서 VCSEL 소자의 비선형성을 줄이기 위한 최적의 구동 전류 조건을 선택할 수 있다.
구동 전류 조건으로부터 제 1 드라이버 슬라이스와 제 2 드라이버 슬라이스의 사용 개수 및 각 슬라이스에서의 푸쉬 전류값과 풀 전류 값을 선택할 수 있다.
본 실시예에서 구동 회로(1)는 전류 구동 회로(10)를 더 포함할 수 있다.
전류 구동 회로(10)는 VCSEL 소자(2)의 턴온 상태에서 DC 바이어스 전류를 제공한다.
본 실시예에서 전류 구동 회로(10)는 스위치(SW), 전류원(I), 바이어스 전압(Vbp)이 인가되는 PMOS 트랜지스터(P)가 전원(VDRV)과 출력 노드(N1) 사이에 직렬로 연결된 구성을 가진다.
본 실시예에서 구동 회로(1)는 정전기 보호 동작을 수행하는 ESD 보호 회로(20)를 더 포함할 수 있다.
본 실시예에서 구동 회로(1)는 대역폭 증가 회로(30)를 더 포함할 수 있다.
대역폭 증가 회로(30)는 출력 노드(N1)에 일단이 연결된 저항(RD)과 저항에 직렬 연결된 인덕터(LD)를 포함하며 인덕터(LD)의 나머지 단에는 중간 전압(Vm)이 인가된다.
본 실시예에서는 중간 전압(Vm)의 크기는 VCSEL 소자(2)의 턴온 전압 1.8V보다 큰 값인 2.5V로 선택된다.
대역폭 증가 회로(30)는 션트 피킹 현상에 의해 출력 노드(N1)에서 신호의 대역폭을 향상시키는 역할을 한다.
도 4는 구동 전류(ID)의 일 예를 나타낸 그래프이다.
도 4에서 실선은 상위 비트 신호(MSB)에 따른 구동 전류 변화를 나타내고 점선은 하위 비트 신호(LSB)에 따른 구동 전류 변화를 나타낸다.
출력 노드(N1)에서 출력되는 방향의 구동 전류는 기준선의 상부에 해당하며 이 경우 제 1 드라이버(100) 또는 제 2 드라이버(200)가 전체적으로 푸쉬 동작을 수행한 것으로 볼 수 있다.
출력 노드(N1)로 유입되는 방향의 구동 전류는 기준선의 하부에 해당하며 제 1 드라이버(100) 또는 제 2 드라이버(200)가 전체적으로 풀 동작을 수행한 것으로 볼 수 있다.
본 실시예에서 제 1 드라이버(100)의 동작을 예로 들어 구동 전류를 조절하는 방법을 개시한다.
T0 ~ T3는 총 3개의 구간으로 나뉘며 구간에 따라 구동 전류의 크기가 다르다.
구동 전류가 가장 큰 T0 ~ T1에서는 제 11 드라이버(110)가 동작하여 푸쉬 전류를 생성하고 제 12 드라이버(120)가 풀 동작을 수행하여 푸시 전류를 감소시킨다.
구동 전류가 가장 작은 T1 ~ T2에서는 제 11 드라이버(110)는 푸쉬 동작을 수행하되 제 12 및 제 13 드라이버(120, 130)는 풀 동작을 수행하여 푸쉬 전류의 크기를 감소시킨다.
구동 전류가 중간인 T2 ~ T3에서는 제 11 드라이버(11)가 푸쉬 동작을 수행하여 푸쉬 전류를 생성하고 제 13 드라이버(130)가 풀 동작을 수행하여 푸시 전류의 크기를 감소시킨다.
이와 같이 제 11 드라이버(110)는 상위 비트 신호(MSB)에 따라 동작하되 제 12 및 제 13 드라이버(120, 130)의 동작 여부는 선택적으로 달라질 수 있으며 이에 따라 전체적인 구동 전류의 크기를 다양하게 조절할 수 있다. 각 구간 별 전류의 크기는 실시예에 따라 다양하게 변경될 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
1: 구동 회로
2: 광 소자
100: 제 1 드라이버
200: 제 2 드라이버
300: 제 1 입력 회로
400: 제 2 입력 회로
10: 바이어스 전류 제공 회로
20: ESD 회로
30: 대역폭 증가 회로

Claims (20)

  1. 삭제
  2. 데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스
    를 포함하되,
    상기 푸쉬 전류와 상기 풀 전류의 크기는 가변적으로 제어되고,
    상기 드라이버 슬라이스는
    제 1 전류원;
    게이트에 상기 제 1 데이터 신호가 인가되고 소스가 상기 제 1 전류원에 연결되며 드레인이 상기 출력 노드에 연결된 제 1 PMOS 트랜지스터;
    게이트에 미리 정해진 바이어스 전압이 인가되고 드레인이 상기 출력 노드에 연결된 제 1 NMOS 트랜지스터;
    게이트에 상기 제 2 데이터 신호가 인가되고 드레인이 상기 제 1 NMOS 트랜지스터의 소스에 연결된 제 2 NMOS 트랜지스터; 및
    상기 제 2 NMOS 트랜지스터의 소스에 연결된 제 2 전류원
    을 포함하는 전류 구동 회로를 하나 또는 둘 이상 포함하되,
    전류 구동 회로가 둘 이상 포함되는 경우 서로 병렬 연결되는 구동 회로.
  3. 청구항 2에 있어서,상기 제 1 NMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 P형 기판 상부에 형성된 딥 N웰 영역 내에 서로 이격되어 형성되는 제 1 P웰 영역과 제 2 P웰 영역 내에 형성되는 구동 회로.
  4. 청구항 2에 있어서, 상기 드라이버 슬라이스는
    상기 제 1 전류원에 전원 전압을 제공하는 제 1 스위치; 및
    상기 제 2 전류원에 접지 전압을 제공하는 제 2 스위치
    를 더 포함하되,
    상기 제 1 스위치와 상기 제 2 스위치는 각각 제어 신호에 따라 온오프가 제어되는 구동 회로.
  5. 청구항 4에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치는 각각 제어 신호의 크기에 따라 턴온 시 전류의 크기가 제어되는 구동 회로.
  6. 데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스
    를 포함하되,
    상기 푸쉬 전류와 상기 풀 전류의 크기는 가변적으로 제어되고,
    상기 데이터 신호는 현재값, 미래값, 과거값 중 적어도 둘 이상을 포함하는 다수의 데이터 신호이고,
    상기 입력 회로 슬라이스는 상기 다수의 데이터 신호에 대응하여 다수 개가 구비되며, 다수의 입력 회로 슬라이스는 상기 다수의 데이터 신호에 대해서 직류 전압 레벨이 상이한 다수의 제 1 데이터 신호와 다수의 제 2 데이터 신호를 생성하고,
    상기 드라이버 슬라이스는 상기 다수의 데이터 신호에 대응하여 다수 개가 구비되며, 다수의 드라이버 슬라이스는 각각 대응하는 입력 회로 슬라이스로부터 대응하는 제 1 데이터 신호와 대응하는 제 2 데이터 신호를 수신하여 푸쉬 전류 또는 풀 전류를 생성하여 상기 출력 노드에서 구동 전류를 제공하되,
    상기 다수의 드라이버 슬라이스 각각에서 제공되는 푸쉬 전류와 풀 전류 각각은 서로 다른 값을 가지도록 제어되는 구동 회로.
  7. 데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스
    를 포함하되,
    상기 푸쉬 전류와 상기 풀 전류의 크기는 가변적으로 제어되고,
    상기 데이터 신호는 멀티 비트 신호이고,
    상기 입력 회로 슬라이스는 상기 데이터 신호의 비트 수에 대응하여 다수 개가 구비되며, 다수의 입력 회로 슬라이스는 상기 멀티 비트 신호에 대응하여 직류 전압 레벨이 상이한 다수의 제 1 데이터 신호와 다수의 제 2 데이터 신호를 생성하고,
    상기 드라이버 슬라이스는 상기 데이터 신호의 비트 수에 대응하여 다수 개가 구비되며, 다수의 드라이버 슬라이스는 각각 대응하는 입력 회로 슬라이스로부터 대응하는 제 1 데이터 신호와 대응하는 제 2 데이터 신호를 수신하여 푸쉬 전류 또는 풀 전류를 생성하여 상기 출력 노드에서 구동 전류를 제공하되,
    상기 다수의 드라이버 슬라이스 각각에서 제공되는 푸쉬 전류와 풀 전류 각각은 서로 다른 값을 가지도록 제어되는 구동 회로.
  8. 데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스;
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스; 및
    상기 출력 노드와 중간 전압 사이에 연결된 대역폭 증가 회로
    를 포함하되,
    상기 푸쉬 전류와 상기 풀 전류의 크기는 가변적으로 제어되고,
    상기 중간 전압은 전원 전압보다 작고 상기 구동 전류를 수신하는 광 소자의 턴온 전압보다 큰 값으로 설정되는 구동 회로.
  9. 청구항 8에 있어서, 상기 출력 노드와 전원 전압 사이에 연결된 바이어스 전류 제공 회로를 더 포함하되, 상기 바이어스 전류 제공 회로는 상기 광 소자가 턴온되는 경우 상기 광 소자에 바이어스 전류를 제공하는 구동 회로.
  10. 청구항 8에 있어서, 상기 출력 노드에 연결된 정전기 보호 회로를 더 포함하는 구동 회로.
  11. 삭제
  12. 광 소자; 및 상기 광 소자를 구동하는 구동 회로
    를 포함하는 송신기로서,
    상기 구동 회로는
    데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스
    를 포함하되,
    상기 푸쉬 전류와 상기 풀 전류의 크기는 가변적으로 제어되고,
    상기 드라이버 슬라이스는
    제 1 전류원;
    게이트에 상기 제 1 데이터 신호가 인가되고 소스가 상기 제 1 전류원에 연결되며 드레인이 상기 출력 노드에 연결된 제 1 PMOS 트랜지스터;
    게이트에 미리 정해진 바이어스 전압이 인가되고 드레인이 상기 출력 노드에 연결된 제 1 NMOS 트랜지스터;
    게이트에 상기 제 2 데이터 신호가 인가되고 드레인이 상기 제 1 NMOS 트랜지스터의 소스에 연결된 제 2 NMOS 트랜지스터; 및
    상기 제 2 NMOS 트랜지스터의 소스에 연결된 제 2 전류원
    을 포함하는 전류 구동 회로를 하나 또는 둘 이상 포함하되,
    전류 구동 회로가 둘 이상 포함되는 경우 서로 병렬 연결되는 송신기.
  13. 청구항 12에 있어서, 상기 제 1 NMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터는 P형 기판 상부에 형성된 딥 N웰 영역 내에 서로 이격되어 형성되는 제 1 P웰 영역과 제 2 P웰 영역 내에 형성되는 송신기.
  14. 청구항 12에 있어서, 상기 드라이버 슬라이스는
    상기 제 1 전류원에 전원 전압을 제공하는 제 1 스위치; 및
    상기 제 2 전류원에 접지 전압을 제공하는 제 2 스위치
    를 더 포함하되,
    상기 제 1 스위치와 상기 제 2 스위치는 각각 제어 신호에 따라 온오프가 제어되는 송신기.
  15. 청구항 14에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치는 각각 제어 신호의 크기에 따라 전류의 크기가 제어되는 송신기.
  16. 광 소자; 및 상기 광 소자를 구동하는 구동 회로
    를 포함하는 송신기로서,
    상기 구동 회로는
    데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스
    를 포함하되,
    상기 푸쉬 전류와 상기 풀 전류의 크기는 가변적으로 제어되고,
    상기 데이터 신호는 현재값, 미래값, 과거값 중 적어도 둘 이상을 포함하는 다수의 데이터 신호이고,
    상기 입력 회로 슬라이스는 상기 다수의 데이터 신호에 대응하여 다수 개가 구비되며, 다수의 입력 회로 슬라이스는 상기 다수의 데이터 신호에 대해서 직류 전압 레벨이 상이한 다수의 제 1 데이터 신호와 다수의 제 2 데이터 신호를 생성하고,
    상기 드라이버 슬라이스는 상기 다수의 데이터 신호에 대응하여 다수 개가 구비되며, 다수의 드라이버 슬라이스는 각각 대응하는 입력 회로 슬라이스로부터 대응하는 제 1 데이터 신호와 대응하는 제 2 데이터 신호를 수신하여 푸쉬 전류 또는 풀 전류를 생성하여 상기 출력 노드에서 구동 전류를 제공하되,
    상기 다수의 드라이버 슬라이스 각각에서 제공되는 푸쉬 전류와 풀 전류 각각은 서로 다른 값을 가지도록 제어되는 송신기.
  17. 광 소자; 및 상기 광 소자를 구동하는 구동 회로
    를 포함하는 송신기로서,
    상기 구동 회로는
    데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스; 및
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스
    를 포함하되,
    상기 푸쉬 전류와 상기 풀 전류의 크기는 가변적으로 제어되고,
    상기 데이터 신호는 멀티 비트 신호이고,
    상기 입력 회로 슬라이스는 상기 데이터 신호의 비트 수에 대응하여 다수 개가 구비되며, 다수의 입력 회로 슬라이스는 상기 멀티 비트 신호에 대해서 직류 전압 레벨이 상이한 다수의 제 1 데이터 신호와 다수의 제 2 데이터 신호를 생성하고,
    상기 드라이버 슬라이스는 상기 데이터 신호의 비트 수에 대응하여 다수 개가 구비되며, 다수의 드라이버 슬라이스는 각각 대응하는 입력 회로 슬라이스로부터 대응하는 제 1 데이터 신호와 대응하는 제 2 데이터 신호를 수신하여 푸쉬 전류 또는 풀 전류를 생성하여 상기 출력 노드에서 구동 전류를 제공하되,
    상기 다수의 드라이버 슬라이스 각각에서 제공되는 푸쉬 전류와 풀 전류 각각은 서로 다른 값을 가지도록 제어되는 송신기.
  18. 광 소자; 및 상기 광 소자를 구동하는 구동 회로
    를 포함하는 송신기로서,
    상기 구동 회로는
    데이터 신호를 직류 전압 성분이 상이한 제 1 데이터 신호와 제 2 데이터 신호로 변환하는 입력 회로 슬라이스;
    상기 제 1 데이터 신호 및 상기 제 2 데이터 신호에 따라 푸쉬 전류 또는 풀 전류를 생성하여 출력 노드에서 구동 전류를 제공하는 드라이버 슬라이스; 및
    상기 출력 노드와 중간 전압 사이에 연결된 대역폭 증가 회로
    를 포함하되,
    상기 푸쉬 전류와 상기 풀 전류의 크기는 가변적으로 제어되고,
    상기 중간 전압은 전원 전압보다 작고 상기 광 소자의 턴온 전압보다 큰 값으로 설정되는 송신기.
  19. 청구항 17에 있어서, 상기 출력 노드와 전원 전압 사이에 연결된 바이어스 전류 제공 회로를 더 포함하되, 상기 바이어스 전류 제공 회로는 상기 광 소자가 턴온되는 경우 상기 광 소자에 바이어스 전류를 제공하는 송신기.
  20. 청구항 18에 있어서, 상기 출력 노드에 연결된 정전기 보호 회로를 더 포함하는 송신기.
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