WO2017141390A1 - 積層型半導体装置及びデータ通信方法 - Google Patents

積層型半導体装置及びデータ通信方法 Download PDF

Info

Publication number
WO2017141390A1
WO2017141390A1 PCT/JP2016/054666 JP2016054666W WO2017141390A1 WO 2017141390 A1 WO2017141390 A1 WO 2017141390A1 JP 2016054666 W JP2016054666 W JP 2016054666W WO 2017141390 A1 WO2017141390 A1 WO 2017141390A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
value
transmission
signal
reception
Prior art date
Application number
PCT/JP2016/054666
Other languages
English (en)
French (fr)
Inventor
裕二 元山
隆郎 安達
Original Assignee
ウルトラメモリ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウルトラメモリ株式会社 filed Critical ウルトラメモリ株式会社
Priority to CN201680082164.0A priority Critical patent/CN108701685B/zh
Priority to US15/999,786 priority patent/US10615850B2/en
Priority to PCT/JP2016/054666 priority patent/WO2017141390A1/ja
Priority to JP2017567888A priority patent/JP6686049B2/ja
Publication of WO2017141390A1 publication Critical patent/WO2017141390A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/40—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by components specially adapted for near-field transmission
    • H04B5/48—Transceivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/08—Arrangements for interconnecting storage elements electrically, e.g. by wiring for interconnecting magnetic elements, e.g. toroidal cores
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B5/00—Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • H04B5/20—Near-field transmission systems, e.g. inductive or capacitive transmission systems characterised by the transmission technique; characterised by the transmission medium
    • H04B5/24—Inductive coupling
    • H04B5/26—Inductive coupling using coils
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling

Definitions

  • the present invention relates to a stacked semiconductor device. More particularly, the present invention relates to a stacked semiconductor device employing a data communication method capable of communicating multi-value data between semiconductor chips in a stacked semiconductor device configured by stacking semiconductor chips. The present invention also relates to a data communication method capable of communicating multi-value data between semiconductor chips and a semiconductor device employing the data communication method.
  • DRAM Dynamic Random Access Memory
  • a stacked DRAM in which a plurality of memory chips are stacked has been proposed, and the capacity has been further increased.
  • a stacked semiconductor device in which a plurality of semiconductor chips are stacked is widely used because the degree of integration per area of the semiconductor device can be improved.
  • a TCI (ThruChip Interface) technique is known as one of methods for transmitting and receiving data between semiconductor chips.
  • the TCI technology is a general term for technologies that perform non-contact communication between semiconductor chips. For example, a coil is provided on each semiconductor chip, and data transmission between the semiconductor chips is performed by magnetic coupling between the coils. it can.
  • FIG. 8 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips using the conventional TCI technology.
  • a communication technique for performing data transmission between semiconductor chips is called inter-base communication.
  • the transmitting side refers to the configuration on the semiconductor chip on the data transmitting side
  • the receiving side refers to the configuration on the other semiconductor chip on the data receiving side.
  • a transmission side and a reception side corresponding to one piece of data DI are shown.
  • the data DI described here is data on one digital data line, and can take values of “1” and “0”.
  • the data DI is input to the non-inverting transmission amplifier 200 and the inverting transmission amplifier 202.
  • a transmission coil 204 is connected between the output terminal of the non-inverting transmission amplifier 200 and the output terminal of the inverting transmission amplifier 202.
  • the positive phase magnetic field refers to a magnetic field in a direction indicated by an arrow in FIG.
  • the data D1 is “0”
  • a reverse-phase voltage is applied to the transmission coil 204, and a reverse-phase magnetic field is generated.
  • the reversed-phase magnetic field refers to a magnetic field in the direction opposite to the arrow shown in FIG.
  • a transmission CLK which is a transmission clock signal is applied to the non-inverting transmission amplifier 200 and the inverting transmission amplifier 202, and each amplifier operates only when the transmission CLK is “1”.
  • the transmission CLK is “0”
  • the output terminals of the amplifiers are both “0” or in a high impedance state, and no current flows through the transmission coil and no magnetic field is generated.
  • the transmission side (the semiconductor chip) includes the non-inverting transmission amplifier 200, the inverting transmission amplifier 202, and the transmission coil 204.
  • a current VR flowing through the reception coil 206 is input to the sense amplifier 208.
  • the amplification factor of the sense amplifier 208 is assumed to be sufficiently large, and the output signal is a digital signal of “1” or “0” depending on the direction of the current VR.
  • the flip-flop 210 latches the output signal of the sense amplifier 208 in synchronization with the reception CLK that is the reception clock, and outputs it to the data line DO that outputs the received data.
  • the reception side (the semiconductor chip) includes the reception coil 206, the sense amplifier 208, and the flip-flop 210. With the above configuration, data on the transmission side data line DI (data to be transmitted) is transmitted to the reception side by inter-base transmission using the transmission coil 204 and the reception coil 206, and output from the data line DO. Is done.
  • FIG. 9 shows a time chart of signals on the transmission side and the reception side in FIG.
  • DI is a signal on the data line DI and represents data to be transmitted.
  • transmission CLK represents a transmission clock
  • VR is the current value of the reception coil 206, but is substantially equivalent to the voltage of the reception coil 206. Further, this VR is substantially equivalent to the current and voltage of the transmission coil 204.
  • DO represents data received on the receiving side, and represents data on the data line DO.
  • time flows from left to right.
  • the sense amplifier 208 amplifies the VR appearing in the receiving coil 206, and outputs a signal that is “1” if it is greater than or equal to a predetermined threshold value and “0” if it is less than the threshold value.
  • the reception CLK is a clock that rises after the transmission CLK is slightly delayed from one pulse.
  • the flip-flop 210 latches the output signal of the sense amplifier 208 and outputs it as DO at the rising edge of the reception CLK. In the example of FIG. 9, when DI is “1”, DO changes to “1” at the rising edge of the reception CLK.
  • FIG. 9 also shows a case where DI is “0”, as in the case where DI is “1”.
  • the direction of the VR current flows in the minus direction as shown in FIG.
  • the output signal of the sense amplifier 208 also becomes “0”, so that the flip-flop 210 latches this “0”, and DO becomes “0”.
  • the transmission CLK is separately transmitted from the transmission side to the reception side using TCI technology or the like, and is used as the reception CLK on the reception side.
  • the received CLK is a clock slightly delayed from the transmitted CLK.
  • FIG. 4 is an explanatory diagram illustrating an example of stacking semiconductor chips of a stacked semiconductor memory device and a state in which a coil is provided on each semiconductor chip and a clock signal is transmitted by magnetic field coupling using the coil.
  • FIG. 4A shows how the transmission CLK is transmitted from the active interposer AI / P to the other semiconductor chips (memory chips DRAM0 to DRAM7, R).
  • FIG. 4B shows a state in which transmission CLK is transmitted from the memory chip DRAM to the active interposer AI / P. This FIG. 4 will be described again later.
  • Patent Literature 1 discloses a nonvolatile semiconductor memory device including a binary memory cell space and a multi-value memory cell space.
  • Patent Document 2 discloses an optical recording medium capable of multi-level and multi-value recording.
  • an optical recording medium capable of multi-value recording of 2 bits or more in each recording layer is disclosed.
  • one set of transmitting coil and receiving coil is required when transmitting and receiving one data.
  • one data is data transmitted mainly by one data line.
  • data transmitted through one data line is referred to as one data, one data, one data, and the like.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a technique capable of transmitting and receiving a plurality of values with one set of coils when data is transmitted with a TCI technique using magnetic field coupling. It is to be. In other words, an object of the present invention is to provide a stacked semiconductor device using such a technique and to provide a data communication method according to the technique.
  • At least a first semiconductor chip that transmits data without contact and a second semiconductor chip that receives the transmitted data without contact are at least In the stacked semiconductor device, the first semiconductor chip outputs a transmission signal that can take at least three states representing the data value based on the value of the data to be transmitted; A transmission coil that converts the transmission signal into a magnetic field signal, wherein the second semiconductor chip is configured to receive the magnetic field signal converted by the transmission coil into a reception signal; And a receiving unit that restores the transmitted data.
  • the transmission unit outputs the transmission signal having three or more kinds of amplitude values based on the value of the data to be transmitted.
  • the transmission coil converts the transmission signal into a magnetic field signal having three or more amplitudes based on the data value
  • the receiving coil converts the magnetic field signal into three or more types based on the data value.
  • the received data is converted into a received signal having an amplitude
  • the receiving unit is a stacked semiconductor device that restores the value of the transmitted data based on the amplitude value of the received signal.
  • the present invention provides the stacked semiconductor device according to (2), wherein the transmitter is When the data to be transmitted is data of a first value, the reception unit outputs the transmission signal so that an amplitude value of the reception signal is larger than a first threshold value, and In the case where the data is data of a second value, in the reception unit, the amplitude value of the reception signal is equal to or smaller than the first threshold value and smaller than the first threshold value.
  • the transmission signal is output so as to be equal to or greater than a threshold value
  • the data is data of a third value
  • the reception unit the amplitude value of the reception signal is greater than the second threshold value. It is a stacked semiconductor device that outputs the transmission signal so as to be small.
  • the receiving unit compares the amplitude value of the received signal with the first threshold value.
  • a second comparison unit that compares the amplitude value of the received signal with the second threshold value, and the first comparison unit determines that the amplitude value of the received signal is the first threshold value.
  • the first comparison unit determines that the amplitude value of the received signal is equal to or less than the first threshold value, and the first value
  • the second comparison unit determines that the amplitude value of the received signal is greater than or equal to the second threshold value
  • the second comparison unit outputs data of the second value.
  • a data restoration unit that outputs data of the third value when the amplitude value is determined to be smaller than the second threshold value; It is a non-lamination type semiconductor device.
  • At least a first semiconductor chip that transmits data without contact and a second semiconductor chip that receives the transmitted data without contact are at least A data communication method for transmitting data in a non-contact manner from the first semiconductor chip to the second semiconductor chip in the stacked semiconductor device, wherein the first semiconductor chip is a transmission target.
  • a data communication method comprising.
  • the transmission signal having three or more kinds of amplitude values is output based on the value of the data to be transmitted.
  • the transmission signal is converted into a magnetic field signal having three or more amplitudes based on the value of the data.
  • the magnetic field signal is converted into the data.
  • the received data value is converted into a received signal having three or more types of amplitude based on the value of the received signal, and the value of the transmitted data is restored in the restoring step based on the amplitude value of the received signal.
  • the restoration step when the data to be transmitted is data having a first value, the restoration step includes: When the transmission signal is output so that the amplitude value of the reception signal is larger than the first threshold value, and the data is data of the second value, the amplitude value of the reception signal in the restoration step Output the transmission signal such that the transmission signal is equal to or lower than the first threshold value and equal to or higher than a second threshold value smaller than the first threshold value, and the data is a third value In this case, in the restoration step, the transmission signal is output so that the amplitude value of the received signal is smaller than the second threshold value.
  • the restoration step includes a first comparison step that compares an amplitude value of the received signal with the first threshold value.
  • the second comparison step of comparing the amplitude value of the received signal with the second threshold value, and in the first comparison step, the amplitude value of the received signal is greater than the first threshold value.
  • the comparing step when it is determined that the value is larger, the data of the first value is output, and in the first comparison step, the amplitude value of the received signal is determined to be equal to or less than the first threshold value, and the second value is determined.
  • the comparing step when it is determined that the amplitude value of the received signal is equal to or greater than the second threshold value, the second value data is output.
  • the amplitude of the received signal is output. If the value is less than the second threshold
  • disconnection is a data communication method comprising: a data restoration step of outputting the data of the third value.
  • data transmission between semiconductor chips is performed using signals that can take three or more states based on data to be transmitted.
  • the number can be reduced.
  • FIG. 1 is a configuration diagram illustrating a circuit configuration for performing data transmission between semiconductor chips using a TCI technique in the stacked semiconductor device according to the first embodiment.
  • FIG. 3 is a time chart of signals on the transmission side and the reception side in the first embodiment.
  • FIG. 3 is an explanatory diagram illustrating a threshold setting circuit in the first embodiment.
  • FIG. 3 is an explanatory diagram illustrating a state of transmission of a clock signal between semiconductor chips of the stacked semiconductor device according to the first embodiment.
  • FIG. 6 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips using a TCI technique in the stacked semiconductor device according to the second embodiment. It is the circuit diagram of the binary number ternary number conversion circuit 40, and its truth table.
  • FIG. 10 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips using TCI technology in a conventional stacked semiconductor device.
  • 9 is a time chart of signals on the transmission side and the reception side in the configuration of FIG. 8.
  • FIG. 1 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips in the stacked semiconductor device of the present embodiment.
  • FIG. 1 corresponds to FIG. 8 which is a conventional technique.
  • the transmission side refers to the configuration on the semiconductor chip on the data transmission side
  • the reception side refers to the configuration on the other semiconductor chip on the data reception side. .
  • two data DI0 and DI1 are data to be transmitted.
  • the data DI0 is input to the non-inverting transmission amplifier 12 and the inverting transmission amplifier 14.
  • a transmission coil 16 is connected between the output terminal of the non-inverting transmission amplifier 12 and the output terminal of the inverting transmission amplifier 14.
  • the transmission signal 15 that is a positive phase voltage is applied to the transmission coil 16, and a positive phase magnetic field is generated.
  • This magnetic field is called a magnetic field signal 17.
  • the positive phase magnetic field refers to a magnetic field in a direction indicated by an arrow in FIG.
  • a transmission signal 15 that is a reverse-phase voltage is applied to the transmission coil 16, and a negative-phase magnetic field is generated.
  • the reversed-phase magnetic field refers to a magnetic field in the direction opposite to the arrow shown in FIG.
  • Both the data DI1 and the transmission CLK are input to the AND gate 10.
  • the data DI1 is input to the AND gate 10 after being inverted.
  • the output signal CLK_DI1 of the AND gate 10 is a signal obtained by gating the data DI1 by the transmission CLK, and is a signal in which the data DI1 appears only when the transmission CLK is “1”.
  • the output signal CLK_DI1 of the AND gate 10 is always “0”.
  • This CLK_DI1 is supplied to the non-inverting transmission amplifier 12 and the inverting transmission amplifier 14, and each amplifier operates as described above only when this CLK_DI1 is "1".
  • CLK_DI1 When CLK_DI1 is “0”, the output terminals of the amplifiers are both “0” or in a high impedance state, no voltage is applied to the transmission coil 16, and no magnetic field is generated.
  • the transmission side includes the non-inverting transmission amplifier 12, the inverting transmission amplifier 14, the transmission coil 16, and the AND gate 10.
  • the non-inverting transmission amplifier 12, the inverting transmission amplifier 14, and the AND gate 10 correspond to a preferable example of the “transmitting unit” in the claims.
  • the transmission side with such a configuration, when the data DI1 is “0”, the transmission signal 15 having a voltage corresponding to the data value of the data DI0 is transmitted to the transmission coil 16 in synchronization with the transmission CLK. Applied. Detailed operation will be described later with reference to FIG.
  • a similar (reverse) reception signal VR19 flows in the reception coil 18 on the reception side due to magnetic field coupling (electromagnetic induction).
  • the reception signal VR19 is a signal equivalent to the transmission signal 15 applied to the transmission coil 16 on the transmission side in principle, and its amplitude is a signal proportional to the transmission signal 15.
  • the reception signal VR 19 appearing in the reception coil 18 is input to the non-inverting input terminal of the sense amplifier 20 and the inverting input terminal of the sense amplifier 22.
  • a predetermined threshold voltage Vth + is applied to the inverting input terminal of the sense amplifier 20.
  • a predetermined threshold voltage Vth ⁇ is applied to the non-inverting input terminal of the sense amplifier 22.
  • the amplification factors of these sense amplifiers 20 and 22 are sufficiently large. As a result, the sense amplifiers 20 and 22 substantially operate as comparators.
  • the sense amplifier 20 outputs “1” to the output O0 (or zero) when the amplitude of the input reception signal VR19 is larger than the threshold voltage Vth +, and the input reception signal VR19 is the threshold voltage Vth +. When it is smaller, “0” is output to the output O0 (O zero).
  • the output O 0 of the sense amplifier 20 is input to the OR gate 24 and the OR gate 26.
  • the sense amplifier 22 outputs “0” to the output O (O) 1 when the input reception signal VR19 (the amplitude thereof) is larger than the threshold voltage Vth ⁇ , and the input reception signal VR19 (the amplitude thereof) ) Is smaller than the threshold voltage Vth ⁇ , “1” is output to the output O (O) 1.
  • the sense amplifier 20 corresponds to a preferred example of the “first comparison unit” in the claims.
  • the sense amplifier 22 corresponds to a preferred example of a “second comparison unit” in the claims.
  • the output O 1 of the sense amplifier 22 is also input to the OR gate 24 and the OR gate 26. However, the output O 1 of the sense amplifier 22 is inverted before being input to the OR gate 24.
  • the output of the OR gate 24 is input to the AND gate 28.
  • the output of the OR gate 26 is input to the AND gate 28 and the inverter 30.
  • the output signal of the AND gate 28 and the output signal of the inverter 30 are substantially received data, are latched by the flip-flops 32 and 34, and are output as received data DO0 and DO1.
  • the flip-flop 32 is a flip-flop that latches the output signal of the AND gate 28 at the reception CLK that is the reception clock, and the output signal is DO0.
  • the flip-flop 34 is a flip-flop that latches the output signal of the inverter 30 at the reception CLK, and its output signal becomes DO1.
  • the receiving-side semiconductor chip includes the receiving coil 18, the sense amplifiers 20 and 22, the OR gates 24 and 26, the AND gate 28, the inverter 30, and the flip-flops 32 and 34. .
  • the sense amplifiers 20 and 22, the OR gates 24 and 26, the AND gate 28, the inverter 30, and the flip-flops 32 and 34 correspond to a preferable example of the “receiving unit” in the claims.
  • the OR gates 24 and 26, the AND gate 28, and the inverter 30 correspond to a preferred example of the “data restoration unit” in the claims, but are not limited to the circuit example of FIG. Other circuits that perform various operations may be used.
  • the data DI0 and DI1 to be transmitted can be received as DO0 and DO1 that are received data.
  • DO0 and DO1 are data obtained by restoring the data to be transmitted, and are final received data (restored data).
  • FIG. 2 A time chart of signals on the transmission side and the reception side in FIG. 1 is shown in FIG.
  • DI0 and DI1 both represent data to be transmitted.
  • FIG. 2 shows a state in which the data sequentially changes to “1”, “2”, “0”, and “2” as time elapses.
  • the transmission CLK shown in FIG. 2 is a clock signal used for data transmission on the transmission-side semiconductor chip, and is the transmission CLK shown in FIG. In the period when the transmission CLK is “1”, the data is recognized and the data is transmitted to the receiving side.
  • CLK_DI1 is a signal obtained by gating DI1 of data to be transmitted by a transmission clock. Accordingly, when the transmission CLK is “1”, the CLK_DI1 becomes “1” when the DI1 is “0”. Therefore, as shown in FIG. 2, when the transmission data is “1” “0”, CLK_DI1 is “1”. On the other hand, when the transmission data is “2”, CLK_DI1 is “0”. When CLK_DI1 is “1” and data DO0 is “1”, a positive voltage is applied to the transmission coil 16, and when CLK_DI1 is “1” and data DO0 is “0”, transmission is performed. A transmission signal 15, which is a reverse voltage, is applied to the coil 16.
  • the positive direction is, for example, the direction of the arrow in FIG. 1 in this embodiment, but any direction may be adopted.
  • the value of the transmission data is “2”
  • no voltage is applied to the transmission coil 16 and the amplitude of the reception signal VR of the reception coil 18 is also zero.
  • the reception signal VR19 appears in the positive direction, and the amplitude value exceeds the first threshold value Vth +.
  • the output signal O0 (O zero) of the sense amplifier 20 becomes “1”
  • the output signal O1 (Oichi) of the sense amplifier 22 becomes “0” (see FIG. 2).
  • O0 (O zero) and O1 (Oichi) which are output signals of the two sense amplifiers 20 and 22
  • the transmission data value represents “0”
  • the transmission data value represents “1”.
  • O0 (O zero) and O1 (Oichi) which are output signals of the sense amplifiers 20 and 22 are transmitted to the original to be transmitted using a predetermined logic circuit (OR gates 24 and 26, AND gate 28, and inverter 30).
  • Data can be decrypted.
  • the decoded data latched by the reception CLK are reception data DO0 and DO1 (restored transmission data).
  • FIG. 2 shows how different data is latched each time a received CLK pulse is generated.
  • received data DO0 and DO1 are in the order of “1” “2” “0” “2”. It shows how it changes.
  • Threshold Vth +, Vth- FIG. 3 shows an explanatory diagram of a circuit for setting a threshold value in the first embodiment.
  • Both the first threshold value Vth + and the second threshold value Vth ⁇ are potentials between the positive power supply Vdd and the negative power supply Vss.
  • Each threshold value is selected to be the threshold value Vth ⁇ .
  • the first threshold Vth + and the second site Vth ⁇ are divided by resistors R1, R2, and R3 between the positive power supply Vdd and the negative power supply Vss. Are created respectively.
  • the resistors R1, R2, and R3 can have the same resistance value.
  • the first threshold value Vth + is 1 / 3Vdd
  • the second threshold value Vth ⁇ is 1 / 3Vss.
  • the ground potential (GND) in the first embodiment is an intermediate potential between the positive power supply Vdd and the negative power supply Vss.
  • the amplitude value of the reception signal VR19 appearing in the reception coil 18 is identified by this threshold value using two kinds of threshold values. That means When the amplitude of the reception signal VR19> the first threshold value Vth +, the value of the transmission data (reception data) is determined to be “1”. If first threshold value Vth +> amplitude of reception signal VR19> second threshold value Vth-, the value of transmission data (reception data) is determined to be "2”. In the case of the second threshold value Vth ⁇ > the reception signal VR19, it is determined that the value of the transmission data (reception data) is “0”. Based on the above determination, final received data DO0 and DO1 are obtained (see FIG. 2).
  • first threshold value and the second threshold value may be adjusted according to the semiconductor device to be applied. That is, the values of the resistors R1, R2, and R3 can be changed as appropriate.
  • a buffer circuit is inserted for the first threshold value Vth + and the second threshold value Vth ⁇ , It is also preferable to provide the first threshold value Vth + and the second threshold value Vth ⁇ to necessary portions through this buffer circuit.
  • the non-inverting transmission amplifier 12, the inverting transmission amplifier 14, and the AND gate 10 have the amplitude value of the reception signal 19 in the sense amplifiers 20 and 22 when the data to be transmitted is “1”.
  • the transmission signal 15 is output so as to be larger than the first threshold value Vth +, and the data to be transmitted is “0”, the amplitude value of the reception signal 19 in the sense amplifiers 20 and 22 is the first value.
  • the sense amplifiers 20 and 22 output the transmission signal 15 so that the amplitude value of the reception signal 19 is smaller than the second threshold value Vth ⁇ .
  • the transmission clock and the reception clock transmission CLK are clock signals for transmitting data, and data to be transmitted is sequentially transmitted on the transmission-side semiconductor chip at the timing of the transmission clock.
  • the reception CLK is a clock signal for receiving data, and is a clock signal used in the reception-side semiconductor chip. Therefore, the reception CLK needs to be subordinate to the transmission CLK.
  • the reception CLK is a clock synchronized with the transmission CLK.
  • the reception CLK is a clock that defines the timing for acquiring data.
  • the reception signal VR generally takes a predetermined time to rise. Therefore, it is preferable that the reception CLK has a predetermined delay (delay) from the transmission CLK.
  • the reception CLK is delayed from the transmission CLK by approximately one pulse. Further, since this delay (delay, delay) depends on the semiconductor device to which the delay is applied, an appropriate delay may be set according to the semiconductor device as appropriate.
  • FIG. 4 is an explanatory diagram showing a state in which a transmission CLK is transmitted from the transmission-side semiconductor chip to the reception-side semiconductor chip.
  • FIG. 4 shows how a clock signal is transmitted / received in a stacked semiconductor device in which a plurality of memory chips DRAM0, DRAM1, DRAM2-7, and DRAMR are stacked on an active interposer AI / P. It is explanatory drawing shown.
  • stacking is implement
  • the memory chips DRAAM0 to 7 and R and the active interposer AI / P correspond to a preferred example of a semiconductor chip.
  • FIG. 4 shows a transmission coil and a reception coil for transmitting and receiving a clock signal on each semiconductor chip. These coils are basically the same coils as the transmission coil 16 and the reception coil 18 for transmitting and receiving data, except that the object of transmission and reception is not a data but a clock signal.
  • the active interposer AI / P is a transmission-side semiconductor chip (first semiconductor chip), and each of the memory chips DRAM0 to DRAM 7 and R is a reception-side semiconductor chip (second semiconductor chip).
  • the state of transmission / reception of a clock signal in the case of a semiconductor chip) is shown.
  • the active interposer AI / P on the transmission side generates a transmission clock.
  • the active interposer AI / P applies this transmission clock to the transmission CLK Tx 36 which is a transmission CLK transmission coil.
  • a reception CLK RX 37 which is a reception coil for receiving the transmission CLK, is provided on each memory chip DRM0-7, R on the reception side.
  • the transmission CLK is transmitted from the transmission side to the reception side by magnetic field coupling between the transmission CLK Tx 36 and the reception CLK Rx 37.
  • the stacked semiconductor device is particularly a stacked semiconductor memory device, and when the clock signal is transmitted from the active interposer AI / P side to each memory chip (for example, DRAM chip), it is active.
  • the timing of the transmission CLK in the interposer AI / P to each DRAM chip is the same.
  • the reception CLK is generated in each DRAM chip (with an appropriate delay inserted) based on the common transmission CLK.
  • FIG. 4B shows a state of transmission / reception of a clock signal when data is transmitted from the memory chip DRAM0 or the like to the active interposer A-IP, contrary to FIG. 4A.
  • the memory chip DRAM0 or the like becomes a transmission-side semiconductor chip (first semiconductor chip)
  • the active interposer A-IP becomes a reception-side semiconductor chip (second semiconductor chip). Therefore, the transmission CLK is transmitted from the memory chip DRAM0 etc. to the active interposer A-IP side.
  • a transmission CLK Tx 38 that is a transmission coil of the transmission CLK is provided on the memory chip DRAM0 or the like, and the transmission CLK is received on the active interposer A-IP.
  • a reception CLK Rx39 is provided as a reception coil. Transmission / reception of the transmission CLK between these is the same as the operation described in FIG.
  • n + 1 types of states (amplitudes) of a signal can be identified using n types of thresholds.
  • n is a natural number of 2 or more. Therefore, if more threshold values are used, more data can be transmitted and received while using the same number of coils. 2nd.
  • Embodiment 2 In the first embodiment, a technology that can transmit not only “0” and “1” but also three types of data “0”, “1”, and “2” using one set of transmission coil 16 and reception coil 18 has been described. . In the second embodiment, an example in which the above technique is applied to a plurality of sets of transmission coils and reception coils will be described.
  • FIG. 5 is a configuration diagram showing a circuit configuration for performing data transmission between semiconductor chips in the stacked semiconductor device according to the second embodiment.
  • FIG. 5 corresponds to FIG. 1 of the first embodiment.
  • the transmission side refers to the configuration on the semiconductor chip on the data transmission side
  • the reception side refers to the configuration on the other semiconductor chip on the data reception side.
  • the left part is the transmission part, and the left part (except for the transmission coils 56 and 64) from the transmission coils 56 and 64 is the transmission part.
  • the right part is the receiving part, and the right part (excluding the receiving coils 66 and 86) from the receiving coils 66 and 86 is the receiving part.
  • the transmission unit and the reception unit in FIG. 5 correspond to a preferable example of the transmission unit and the reception unit in the claims, but various circuit configurations can be adopted, and the configuration of the transmission unit and the reception unit Is not limited to the configuration of FIG.
  • three pieces of data DI0, DI1, and DI2 are data to be transmitted.
  • these three pieces of data are binary numbers and represent numbers in the range of “000” to “111”. In decimal terms, this represents a range of numerical values from “0” to “7”.
  • the data to be transmitted is converted into a ternary number (binary ternary number) using a binary / ternary number conversion circuit 40.
  • a circuit diagram of the binary / ternary number conversion circuit 40 is shown in FIG. 6 (a), and FIG. 6 (b) shows a truth table thereof.
  • FIG. 6A is a preferred configuration example of the binary / ternary conversion circuit 40, but is not limited to this circuit.
  • b2, b1, and b0 are binary numbers to be input, and correspond to DI2, DI1, and DI0 in FIG.
  • tb3, tb2, tb1, and tb0 in FIG. 6A are binary ternary numbers to be output, and correspond to x3, x2, x1, and x0 in FIG.
  • This binary-coded ternary number represents a two-digit ternary number.
  • FIG. 6B corresponds to tb3 and tb2, and the ternary number t0 corresponds to tb1 and tb0. .
  • binary numbers, binary numbers, and binary-coded-ternary numbers are shown from the left.
  • the binary numbers b2, b1, and b0 and the binary ternary numbers tb3, tb2, tb1, and tb0 in FIG. 6A are shown.
  • the binarized ternary number is a binary number in which each digit of the ternary number is expressed by a 2-bit binary number.
  • the ternary number “12” can be expressed by “01”, “ 10 ”(see FIG. 6B). Expressing this example in decimal, Decimal number “5” Binary “0101” Ternary number “12” Binary ternary number "0110" It is expressed.
  • the output signals x1 and x0 of the binary / ternary number conversion circuit 40 are the lower one digit of the binary-coded ternary number, and these two bits represent “0”, “1”, and “2”. Therefore, the circuit for transmitting these three types of data is the same as that in the first embodiment (FIG. 1) and operates in the same manner.
  • the data on the output signal x0 is input to the non-inverting transmission amplifier 52 and the inverting transmission amplifier 54.
  • a transmission coil 56 is connected between the output terminal of the non-inverting transmission amplifier 52 and the output terminal of the inverting transmission amplifier 54. With this configuration, the transmission coil 56 generates a predetermined magnetic field, but its operation is the same as in the first embodiment. (See FIG. 1 etc.).
  • Both the output signal x1 and the transmission CLK are input to the AND gate 50.
  • the data on the output signal x1 is inverted before being input to the AND gate 50.
  • the output signal CLK_X1 of the AND gate 50 is a signal obtained by gating the data on the output signal x1 by the transmission CLK, and is a signal in which the data of the output signal x1 appears only when the transmission CLK is “1”.
  • This CLK_X1 is supplied to the non-inverting transmission amplifier 52 and the inverting transmission amplifier 54, and each amplifier operates as described above only when this CLK_X1 is “1”.
  • the transmission side (the semiconductor chip) includes the non-inverting transmission amplifier 52, the inverting transmission amplifier 54, the transmission coil 56, and the AND gate 50.
  • the transmission side when the output signal x1 is “0”, a current in a direction corresponding to the value of the output signal x0 flows through the transmission coil 56 in synchronization with the transmission CLK.
  • the detailed operation is the same as that described with reference to FIG. 2 in the first embodiment.
  • a circuit having the same configuration as that of the above-described x1 and x0 is also provided for x3 and x2 which are upper digits of the binary ternary number. That is, the transmission side is composed of the AND gate 58, the non-inverting transmission amplifier 60, the inverting transmission amplifier 62, and the transmission coil 64, and the operation is the same as the circuit described above. That is, in the second embodiment, the upper digit and the lower digit of the binarized ternary number are transmitted to the receiving side (the semiconductor chip) by the same configuration and operation.
  • reception signal VR is a voltage equivalent to the voltage applied to the transmission coil 56 on the transmission side, and is a signal having a voltage with at least an amplitude proportional to.
  • the reception signal VR appearing in the reception coil 18 is input to the non-inverting input terminal of the sense amplifier 68 and the inverting input terminal of the sense amplifier 70.
  • a predetermined threshold voltage Vth + is applied to the inverting input terminal of the sense amplifier 68.
  • a predetermined threshold voltage Vth ⁇ is applied to the non-inverting input terminal of the sense amplifier 70.
  • the operations of the sense amplifiers 68 and 70 are the same as those in the first embodiment.
  • the output O 0 (O zero) of the sense amplifier 68 is input to the OR gate 72 and the OR gate 74.
  • the output O 1 (Oichi) of the sense amplifier 70 is also input to the OR gate 72 and the OR gate 746. However, the output O 1 of the sense amplifier 70 is inverted before being input to the OR gate 72.
  • the output of the OR gate 72 is input to the AND gate 76.
  • the output of the OR gate 74 is input to an AND gate 76 and an inverter 78.
  • the output signal of the AND gate 28 and the output signal of the inverter 30 are substantially received data, are latched by the flip-flops 80 and 82, and are output as z0 (zero) and z1 (one). With such a configuration, data of x0 and x1 on the transmission side is restored as z0 and z1 on the reception side.
  • the configuration from the receiving coil 66 to the flip-flops 80 and 82 and the operation of this configuration are the same as in the first embodiment.
  • the restored z0 and z1 are equal to binary ternary ternary numbers x0 and x1 on the transmission side. Therefore, z0 and z1 are converted into final received data DO (O) 0 (zero), DO1, and DO2 by the ternary binary conversion circuit 42. Note that z3 and z2 which are upper digits of the binarized ternary number are also input to the ternary binary number conversion circuit 42, and the ternary binary number conversion circuit 42 receives all of z3, z2, z1 and z0. Based on this, the received data DI0, DI1, and DI2 are restored.
  • FIG. 7A shows a circuit diagram of the ternary binary conversion circuit 42
  • FIG. 7B shows a truth table thereof.
  • the circuit diagram of FIG. 7A is a preferred configuration example of the ternary binary conversion circuit 42, but is not limited to this circuit.
  • Tb3, tb2, tb1, and tb0 in FIG. 7A are binary ternary numbers input to the ternary binary conversion circuit 42, and correspond to z3, z2, z1, and z0 in FIG. B2, b1, and b0 in FIG. 7A are binary numbers to be output, and correspond to DO (O) 2, DO (O) 1, and DO (O) 0 (zero) in FIG.
  • FIG. 7B is a table in which the vertical items of the truth table of FIG. 6B are replaced, and the contents are the same as those of the truth table of FIG. 6B. is there.
  • the output signals x1 and x0 of the binary / ternary conversion circuit 40 are the lower one digit of the binary-coded ternary number, and these two bits represent “0”, “1”, and “2”. Therefore, the circuit for transmitting these three types of data is the same as that in the first embodiment (FIG. 1) and operates in the same manner.
  • the configuration and operation are the same as the reception of x1 and x0 described above.
  • the reception signal VR appearing in the reception coil 86 is received by the sense amplifiers 88 and 90 and compared with the first threshold value Vth + and the second threshold value Vth ⁇ .
  • These output signals O (O) 2 and O3 are input to OR gates 92 and 94 in the same manner as O0 and O1.
  • the output signals of the OR gates 92 and 94 are input to an AND gate 96 and an inverter 98.
  • the output signals of the AND gate 96 and the inverter 98 are latched by the flip-flops 100 and 102.
  • the latched signals become z2 and z3 and are supplied to the ternary binary conversion circuit 42.
  • the ternary binary conversion circuit 42 inputs the binary ternary numbers z3, z2, z1, and z0, and converts them into binary numbers DO (O) 2, DO1, and DO0. In this way, the same data as the data DI2, DI1, and DI0 to be transmitted is obtained (restored) as reception data DO2, DO1, and DO0 in the receiving-side semiconductor chip.
  • Second Embodiment As described above, in the second embodiment, as in the first embodiment, two signals “0” and “1” are obtained using signals that can take three kinds of situations (three kinds of amplitudes). Instead of values, ternary data is transmitted. As a result of adopting this three-value transmission, it is possible to reduce the number of coils to 2/3. That is, in the second embodiment, it is possible to perform three types of data transmission (3-bit data transmission) using two sets of transmission coils and reception coils.
  • the number of sets of coils is 2/3 of that, and 256-bit data can be transmitted with 171 sets of transmission coils and reception coils.
  • the number of coils can be reduced to 2/3 while using the TCI technique, so that the area occupied by the coils on the semiconductor chip can be reduced.
  • the area that can be used as a circuit on the semiconductor chip can be increased.
  • the number of coils is constant, more data than before (data having a larger number of bits) can be transmitted.
  • This semiconductor chip may be any semiconductor chip. As described in the example of FIG. 4, it may be a memory chip, an active interposer AI / P, or a simple interposer I / P.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Near-Field Transmission Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

磁界結合を利用したＴＣＩ技術でデータの伝送を行う場合に、１組のコイルで複数の値のデータを送信及び受信できる技術を提供することである。　非接触でデータを送信する第１の半導体チップと、前記送信されてきたデータを非接触で受信する第２の半導体チップと、が少なくとも積層された積層型半導体装置において、前記第１の半導体チップは、送信対象であるデータの値に基づき、そのデータの値を表す少なくとも３種以上の状態を取り得る送信信号を出力する送信部と、前記送信信号を磁界信号に変換する送信コイルと、を含み、前記第２の半導体チップは、前記送信コイルが変換した前記磁界信号を受信信号に変換する受信コイルと、前記受信信号の状態に基づき、前記送信されたデータを復元する受信部と、を含む積層型半導体装置である。

Description

積層型半導体装置及びデータ通信方法
　本発明は、積層型半導体装置に関する。特に半導体チップを積層して構成された積層型半導体装置において、半導体チップ間で多値データを通信可能なデータ通信方法を採用した積層型半導体装置に関する。また、半導体チップ間で、多値データを通信可能なデータ通信方法及びそのデータ通信方法を採用した半導体装置に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）大容量化の進展は著しい。特に、近年、複数のメモリチップを積層した積層型ＤＲＡＭが提案され、さらに大容量化が進展している。ＤＲＡＭに限らず、複数の半導体チップを積層した積層型半導体装置は、半導体装置の面積当たりの集積度を向上させることができるので、広く利用されている。
　このように複数の半導体チップ（例えば、メモリチップ）を積層した積層型半導体装置においては、半導体チップ間のデータの送受信の手法の一つとしてＴＣＩ（ThruChip Interface）技術が知られている。ＴＣＩ技術は、各半導体チップ間で非接触で通信を行う技術の総称であり、例えば、各半導体チップ上にコイルを設け、コイル間の磁界結合によって、半導体チップ間のデータの伝送を行うことができる。
　以下、ＴＣＩ技術として、コイルを用いた磁界結合を利用したものを例として説明する。図８には、従来のＴＣＩ技術を用いて、半導体チップ間でデータ伝送を行う回路構成を示す構成図が示されている。ここで、半導体チップ間でデータ伝送を行うための通信技術を、基盤間通信と呼ぶ。
　図８において、送信側とは、データを送信する側の半導体チップ上の構成を言い、受信側とは、データを受信する側の他の半導体チップ上の構成を言う。図８においては、一個のデータＤＩに対応する送信側及び受信側が示されている。ここで説明するデータＤＩは、１本のデジタルのデータ線上のデータであり、「１」「０」の値を取り得る。
　図８において、データＤＩは、非反転送信アンプ２００と、反転送信アンプ２０２とに入力されている。非反転送信アンプ２００の出力端子と、反転送信アンプ２０２の出力端子との間には送信コイル２０４が接続されている。このような接続によって、データＤ１が「１」の場合は、送信コイル２０４に正相電圧が印加され、正相の磁界が発生する。ここで、正相の磁界とは、図８において矢印で示される方向の磁界を言うものとする。他方、データＤ１が「０」の場合は、送信コイル２０４に逆相の電圧が印加され、逆相の磁界が発生する。逆相の磁界とは、図８に示す矢印とは反対向きの磁界を言うものとする。
　また、非反転送信アンプ２００と、反転送信アンプ２０２には送信クロック信号である送信ＣＬＫが印加されており、この送信ＣＬＫが「１」の場合にのみ、各アンプは動作する。また、送信ＣＬＫが「０」の場合は、各アンプの出力端子は共に「０」又はハイインピーダンス状態となり、送信コイルには、電流は流れず、磁界は発生しない。このように、送信側（の半導体チップ）は、非反転送信アンプ２００と、反転送信アンプ２０２と、送信コイル２０４と、を備えている。
　図８において、送信側の送信コイル２０４に電流が流れると、磁界結合（電磁誘導）によって、受信コイル２０６にも同様の（逆方向の）電流ＶＲが流れる。この電流ＶＲは、原理的には送信側の送信コイル２０４に流れる電流と等価な電流であり、同様の大きさの電流である。
　受信コイル２０６に流れる電流ＶＲは、センスアンプ２０８に入力する。センスアンプ２０８の増幅率は十分大きいものとし、その出力信号は、電流ＶＲの向きに応じて「１」「０」のデジタル信号となる。フリップフロップ２１０は、センスアンプ２０８の出力信号を、受信クロックである受信ＣＬＫに同期してラッチを行い、受信したデータを出力するデータ線ＤＯに出力する。このように、受信側（の半導体チップ）は、受信コイル２０６と、センスアンプ２０８と、フリップフロップ２１０と、を備えている。　
　以上のような構成によって、送信側のデータ線ＤＩのデータ（送信対象であるデータ）は、送信コイル２０４、受信コイル２０６を用いた基盤間伝送によって、受信側に伝送され、データ線ＤＯから出力される。
　タイムチャートによる説明
　図８における送信側と受信側とにおける信号のタイムチャートが図９に示されている。図９において、ＤＩは、データ線ＤＩ上の信号であり、送信対象であるデータを表す。図９において、送信ＣＬＫは、送信クロックを表し、ＶＲは、受信コイル２０６の電流値であるが、実質的には受信コイル２０６の電圧と等価である。さらに、このＶＲは、実質的には送信コイル２０４の電流及び電圧とも等価である。また、図９において、ＤＯは、受信側で受信したデータを表し、データ線ＤＯ上のデータを表す。また、図９において、時間は左から右に流れるものとする。
　まず。ＤＩが「１」の状態で、送信ＣＬＫに１パルス発生すると、その１パルスの間、ＤＩの状態に応じた方向の電流が送信コイル２０４に流れる。この電流の実質的に同様の電流が図９のＶＲで表されている。図９の例においては、ＤＩが「１」の状態で送信ＣＬＫが１クロック表れると、それに応じてＶＲがプラス方向に流れる様子が示されている。
　受信側では、この受信コイル２０６に表れるＶＲをセンスアンプ２０８が増幅し、所定のしきい値以上であれば「１」、しきい値未満の場合は、「０」となる信号を出力する。図９に示すように、受信ＣＬＫは、送信ＣＬＫが１パルスよりやや遅れて立ち上がるクロックである。受信側では、この受信ＣＬＫの立ち上がりで、フリップフロップ２１０がセンスアンプ２０８の出力信号をラッチして、ＤＯとして出力する。図９の例では、ＤＩが「１」の場合に、受信ＣＬＫの立ち上がりで、ＤＯが「１」に変化する様子が示されている。
　図９においては、ＤＩが「１」の場合と同様に、ＤＩが「０」の場合も示されている。ＤＩ「０」の場合は、図９に示すようにＶＲの電流の方向はマイナス方向に流れる。この結果、センスアンプ２０８の出力信号も「０」になるので、フリップフロップ２１０はこの「０」をラッチし、ＤＯは、「０」となる。このようにして、送信側から出力されたデータは、受信側において受信される。　
　ここで、送信側から、送信ＣＬＫは別途ＴＣＩ技術等を用いて受信側に送信され、受信側において受信ＣＬＫとして利用される。その結果、図９に示すように、受信ＣＬＫは、送信ＣＬＫよりやや遅延したクロックとなる。
　クロック信号は、データを送信する送信側の半導体チップから、データを受信する受信側の半導体チップへ、ＴＣＩの技術で送信される。この様子を示す説明図が図４に示されている。図４は、積層型半導体記憶装置の半導体チップの積層例と、各半導体チップ上にコイルが設けられ、このコイルを用いた磁界結合によって、クロック信号が伝送される様子を示す説明図である。　
　図４（ａ）には、アクティブインターポーザーＡ－Ｉ／Ｐから送信ＣＬＫが、他の半導体チップ（メモリチップＤＲＡＭ０～７、Ｒ）に送信される様子が示されている。また、図４（ｂ）においては、逆に、メモリチップＤＲＡＭから送信ＣＬＫが、アクティブインターポーザーＡ－Ｉ／Ｐに送信される様子が示されている。この図４に関しては、後に再び説明する。
　先行特許文献
　例えば、下記特許文献１には、２値のメモリセル空間と、多値のメモリセル空間と、を備えた不揮発性半導体記憶装置が開示されている。
　また、下記特許文献２には、多層で多値記録可能な光記録媒体が開示されている。特に、各記録層において、２ビット以上の多値記録が可能な光記録媒体が開示されている。　
特表２００３－２２６８７号公報 特開２００７－２８７２５４号公報
　このように、従来の積層型半導体装置において利用される磁界結合を用いたＴＣＩ技術では、１のデータを送信及び受信する場合に、１組の送信コイル及び受信コイルが必要である。ここで、１のデータとは、主に、１本のデータ線で送信されるデータである。なお、本文では、便宜上、１本のデータ線で送信されるデータを、１のデータ、１個のデータ、１本のデータ等と呼ぶ。
　しかし、基盤間通信をこのように磁界結合を用いたＴＣＩ技術で行う場合、多数のデータ通信を行おうとすると、データ数分の送信コイル・受信コイルの組が必要となる。このコイルは磁界結合を行う関係上、原理的にある程度の大きさは必要であり、小型化することは一般的に困難である。したがって、多数のビットを有するデータをパラレルに伝送しようとすると、コイルが半導体チップ面積上で占める面積が大きなものとなってしまう。
　そこで、磁界結合を利用したＴＣＩを用いる技術において、コイル数を削減できれば、半導体チップ上でコイルの占める面積を減らすことができるが、そのような技術は未だ知られていない。
　本発明は、係る課題に鑑みなされたものであり、その目的は、磁界結合を利用したＴＣＩ技術でデータの伝送を行う場合に、１組のコイルで複数の値を送信及び受信できる技術を提供することである。言い換えれば、本発明は、かかる技術を用いた積層型半導体装置を提供すること、同技術によるデータ通信方法を提供すること、を目的とする。
　（１）本発明は、上記課題を解決するために、非接触でデータを送信する第１の半導体チップと、前記送信されてきたデータを非接触で受信する第２の半導体チップと、が少なくとも積層された積層型半導体装置において、前記第１の半導体チップは、送信対象であるデータの値に基づき、そのデータの値を表す少なくとも３種以上の状態を取り得る送信信号を出力する送信部と、前記送信信号を磁界信号に変換する送信コイルと、を含み、前記第２の半導体チップは、前記送信コイルが変換した前記磁界信号を受信信号に変換する受信コイルと、　前記受信信号の状態に基づき、前記送信されたデータを復元する受信部と、を含む積層型半導体装置である。
　（２）また、本発明は、上記（１）記載の積層型半導体装置において、前記送信部は、前記送信対象であるデータの値に基づき、３種以上の振幅値を有する前記送信信号を出力し、前記送信コイルは、前記送信信号を、前記データの値に基づく３種以上の振幅の磁界信号に変換し、前記受信コイルは、前記磁界信号を、前記データの値に基づく３種以上の振幅の受信信号に変換し、前記受信部は、前記受信信号の振幅値に基づき、前記送信されたデータの値を復元する積層型半導体装置である。
　（３）また、本発明は、上記（２）記載の積層型半導体装置において、前記送信部は、
　送信対象である前記データが第１の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、第１のしきい値より大きくなるように前記送信信号を出力し、前記データが第２の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第１のしきい値以下で、かつ、前記第１のしきい値より小さな第２のしきい値以上となるように前記送信信号を出力し、前記データが第３の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第２のしきい値より小さくなるように前記送信信号を出力する積層型半導体装置である。
　（４）また、本発明は、上記（３）記載の積層型半導体装置において、前記受信部は、前記受信信号の振幅値と、前記第１のしきい値とを比較する第１の比較部と、前記受信信号の振幅値と、前記第２のしきい値とを比較する第２の比較部と、前記第１の比較部が、前記受信信号の振幅値は前記第１のしきい値より大きいと判断する場合に、前記第１の値のデータを出力し、前記第１の比較部が、前記受信信号の振幅値は前記第１のしきい値以下と判断し、かつ、前記第２の比較部が、前記受信信号の振幅値は前記第２のしきい値以上と判断する場合に、前記第２の値のデータを出力し、前記第２の比較部が、前記受信信号の振幅値は前記第２のしきい値より小さいと判断する場合に、前記第３の値のデータを出力するデータ復元部と、を含む積層型半導体装置である。
　（５）本発明は、上記課題を解決するために、非接触でデータを送信する第１の半導体チップと、前記送信されてきたデータを非接触で受信する第２の半導体チップと、が少なくとも積層された積層型半導体装置において、前記第１の半導体チップから、前記第２の半導体チップへ、非接触でデータを送信するデータ通信方法であって、前記第１の半導体チップにおいて、送信対象であるデータの値に基づき、そのデータの値を表す少なくとも３種以上の状態を取り得る送信信号を出力する出力ステップと、前記第１の半導体チップにおいて、前記送信信号を磁界信号に変換する第１の変換ステップと、前記第２の半導体チップにおいて、前記変換した前記磁界信号を受信信号に変換する第２の変換ステップと、前記第２の半導体チップにおいて、前記受信信号の状態に基づき、前記送信されたデータを復元する復元ステップと、を含むデータ通信方法である。
　（６）また、本発明は、上記（５）記載のデータ通信方法において、前記出力ステップにおいては、前記送信対象であるデータの値に基づき、３種以上の振幅値を有する前記送信信号を出力し、前記第１の変換ステップにおいては、前記送信信号を、前記データの値に基づく３種以上の振幅の磁界信号に変換し、前記第２の変換ステップにおいては、前記磁界信号を、前記データの値に基づく３種以上の振幅の受信信号に変換し、前記復元ステップにおいては、前記受信信号の振幅値に基づき、前記送信されたデータの値を復元するデータ通信方法である。
　（７）また、本発明は、上記（６）記載のデータ通信方法において、前記出力ステップにおいては、送信対象である前記データが第１の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、第１のしきい値より大きくなるように前記送信信号を出力し、前記データが第２の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、前記第１のしきい値以下で、かつ、前記第１のしきい値より小さな第２のしきい値以上となるように前記送信信号を出力し、前記データが第３の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、前記第２のしきい値より小さくなるように前記送信信号を出力するデータ通信方法である。
　（８）また、本発明は、上記（７）記載のデータ通信方法において、前記復元ステップは、前記受信信号の振幅値と、前記第１のしきい値とを比較する第１の比較ステップと、前記受信信号の振幅値と、前記第２のしきい値とを比較する第２の比較ステップと、前記第１の比較ステップにおいて、前記受信信号の振幅値は前記第１のしきい値より大きいと判断する場合に、前記第１の値のデータを出力し、前記第１の比較ステップにおいて、前記受信信号の振幅値は前記第１のしきい値以下と判断し、かつ、前記第２の比較ステップにおいて、前記受信信号の振幅値は前記第２のしきい値以上と判断する場合に、前記第２の値のデータを出力し、前記第２の比較ステップにおいて、前記受信信号の振幅値は前記第２のしきい値より小さいと判断する場合に、前記第３の値のデータを出力するデータ復元ステップと、を含むデータ通信方法である。
　このように、本発明によれば、送信対象であるデータに基づき、３種以上の状態を取り得る信号を用いて、半導体チップ間のデータ伝送を行っているので、データ伝送のためのコイルの数を減少させることができる。
実施形態１に係る積層型半導体装置において、ＴＣＩ技術を用いて、半導体チップ間でデータ伝送を行う回路構成を示す構成図である。 実施形態１における、送信側と受信側とにおける信号のタイムチャートである。 実施形態１における、しきい値の設定回路を表す説明図である。 実施形態１に積層半導体装置の半導体チップ間におけるクロック信号の伝送の様子を示す説明図である。 実施形態２に係る積層型半導体装置において、ＴＣＩ技術を用いて、半導体チップ間でデータ伝送を行う回路構成を示す構成図である。 ２進数３進数変換回路４０の回路図とその真理値表である。 ３進数２進数変換回路４２の回路図とその真理値表である。 従来の積層型半導体装置において、ＴＣＩ技術を用いて、半導体チップ間でデータ伝送を行う回路構成を示す構成図である。 図８の構成において、送信側と受信側とにおける信号のタイムチャートである。
　以下、本発明の好適な実施形態に係る積層型半導体装置を、図面に基づき詳細に説明する。なお、以下に説明する実施の形態は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。
　第１．実施形態１
　構成
　図１は、本実施形態の積層型半導体装置において、半導体チップ間でデータ伝送を行う回路構成を示す構成図が示されている。この図１は、従来の技術である図８に対応するものである。　
　図１においても、図８と同様に、送信側とは、データを送信する側の半導体チップ上の構成を言い、受信側とは、データを受信する側の他の半導体チップ上の構成を言う。
　送信側
　図１においては、２本のデータＤＩ０、ＤＩ１が、送信対象のデータである。本実施形態においては、データＤＩ０は、非反転送信アンプ１２及び反転送信アンプ１４に入力している。　
　なお、非反転送信アンプ１２の出力端子と、反転送信アンプ１４の出力端子との間には送信コイル１６が接続されている。このような接続によって、データ線Ｄ１０が「１」の場合は、送信コイル１６に正相の電圧である送信信号１５が印加され、正相の磁界が発生する。この磁界を、磁界信号１７と呼ぶ。ここで、正相の磁界とは、図１において矢印で示される方向の磁界を言う。他方、データＤ１が「０」の場合は、送信コイル１６に逆相の電圧である送信信号１５が印加され、逆相の磁界が発生する。逆相の磁界とは、図１に示す矢印とは反対向きの磁界を言う。
　データＤＩ１と、送信ＣＬＫとは、ともにＡＮＤゲート１０に入力している。なお、データＤＩ１は、反転されてからＡＮＤゲート１０に入力している。このＡＮＤゲート１０の出力信号ＣＬＫ＿ＤＩ１は、データＤＩ１を送信ＣＬＫでゲートした信号であり、送信ＣＬＫが「１」の場合にのみ、データＤＩ１が表れる信号である。送信ＣＬＫが「０」の場合は、ＡＮＤゲート１０の出力信号ＣＬＫ＿ＤＩ１は、常に「０」となる。　
　このＣＬＫ＿ＤＩ１は、非反転送信アンプ１２と、反転送信アンプ１４とに供給され、このＣＬＫ＿ＤＩ１が「１」の場合のみ、各アンプは上記の通り動作する。また、ＣＬＫ＿ＤＩ１が「０」の場合は、各アンプの出力端子は共に「０」又はハイインピーダンス状態となり、送信コイル１６には、電圧は印加されず、磁界は発生しない。
　このように、送信側（の半導体チップ）は、非反転送信アンプ１２と、反転送信アンプ１４と、送信コイル１６と、ＡＮＤゲート１０と、を備えている。これらのうち、非反転送信アンプ１２と、反転送信アンプ１４と、ＡＮＤゲート１０と、が請求の範囲の「送信部」好適な一例に相当する。送信側においては、このような構成によって、データＤＩ１が「０」の場合に、データＤＩ０のデータの値に応じた方向の電圧の送信信号１５が、送信ＣＬＫと同期して、送信コイル１６に印加される。詳しい動作は、図２を用いて後に説明する。
　受信側
　図１において、送信側の送信コイル１６に送信信号１５が印加されると、磁界結合（電磁誘導）によって、受信側の受信コイル１８にも同様の（逆方向の）受信信号ＶＲ１９が流れる。この受信信号ＶＲ１９は、原理的には送信側の送信コイル１６に印加される送信信号１５と等価な信号であり、その振幅は送信信号１５と比例する信号である。
　受信コイル１８に表れる受信信号ＶＲ１９は、センスアンプ２０の非反転入力端子と、センスアンプ２２の反転入力端子とに入力する。なお、センスアンプ２０の反転入力端子には、所定のしきい値電圧Ｖｔｈ＋が印加されている。また、センスアンプ２２の非反転入力端子には、所定のしきい値電圧Ｖｔｈ－が印加されている。また、これらセンスアンプ２０、２２の増幅率は十分大きいものとする。その結果、各センスアンプ２０、２２は、実質的にはコンパレータとして動作する。
　したがって、センスアンプ２０は、入力される受信信号ＶＲ１９の振幅がしきい値電圧Ｖｔｈ＋より大きい場合に出力Ｏ０（オーゼロ）に「１」を出力し、入力される受信信号ＶＲ１９がしきい値電圧Ｖｔｈ＋より小さい場合に出力Ｏ０（オーゼロ）に「０」を出力する。センスアンプ２０の出力Ｏ０は、ＯＲゲート２４と、ＯＲゲート２６に入力する。
　センスアンプ２２は、入力される受信信号ＶＲ１９（の振幅）がしきい値電圧Ｖｔｈ－より大きい場合に、出力Ｏ（オー）１に「０」を出力し、入力される受信信号ＶＲ１９（の振幅）がしきい値電圧Ｖｔｈ－より小さい場合に、出力Ｏ（オー）１に「１」を出力する。　
　なお、センスアンプ２０は、請求の範囲の「第１の比較部」の好適な一例に相当する。また、センスアンプ２２は、請求の範囲の「第２の比較部」の好適な一例に相当する。
　センスアンプ２２の出力Ｏ１も、ＯＲゲート２４と、ＯＲゲート２６に入力する。但し、センスアンプ２２の出力Ｏ１は、反転されてからＯＲゲート２４に入力する。ＯＲゲート２４の出力は、ＡＮＤゲート２８に入力する。一方、ＯＲゲート２６の出力は、ＡＮＤゲート２８とインバータ３０に入力する。ＡＮＤゲート２８の出力信号と、インバータ３０の出力信号が実質的に受信したデータであり、フリップフロップ３２、３４でラッチされ、受信データＤＯ０、ＤＯ１として出力される。
　フリップフロップ３２は、受信クロックである受信ＣＬＫで、ＡＮＤゲート２８の出力信号をラッチするフリップフロップであり、その出力信号がＤＯ０である。フリップフロップ３４は、同様に受信ＣＬＫで、インバータ３０の出力信号をラッチするフリップフロップであり、その出力信号がＤＯ１となる。　
　このように、受信側の半導体チップは、受信コイル１８と、センスアンプ２０、２２と、ＯＲゲート２４、２６と、ＡＮＤゲート２８と、インバータ３０と、フリップフロップ３２、３４と、を備えている。このうち、センスアンプ２０、２２と、ＯＲゲート２４、２６と、ＡＮＤゲート２８と、インバータ３０と、フリップフロップ３２、３４と、が請求の範囲の「受信部」の好適な一例に相当する。このうちさらに、ＯＲゲート２４、２６と、ＡＮＤゲート２８と、インバータ３０と、は請求の範囲の「データ復元部」の好適な一例に相当するが、図１の回路例に限定されず、同様な動作を行う他の回路でもよい。
　このような構成によって、送信対象であるデータＤＩ０、ＤＩ１が、受信データであるＤＯ０、ＤＯ１として受信できる。このＤＯ０、ＤＯ１は、送信対象であるデータを復元したデータであり、最終的な受信データ（復元データ）である。
　タイムチャート
　図１における送信側と受信側とにおける信号のタイムチャートが図２に示されている。図２において、ＤＩ０、ＤＩ１は、共に送信対象であるデータを表す。　
　本実施形態では、ＤＩ０、ＤＩ１を用いて、「０」、「１」、「２」を表している。すなわち、｛ＤＩ０＝０、ＤＩ１＝０｝は、値が「０」であるデータを表す。また、｛ＤＩ０＝１、ＤＩ１＝０｝は、値が「１」であるデータを表す。また、｛ＤＩ０＝０、ＤＩ１＝１｝は、値が「２」であるデータを表す。なお、｛ＤＩ０＝１、ＤＩ１＝１｝は正常なデータとしては用いていない。
　図２においては、このデータが時間の経過と共に、値が順次「１」「２」「０」「２」と変遷していく様子が示されている。　
　図２に示す送信ＣＬＫは、送信側の半導体チップ上でデータ送信のために用いられるクロック信号であり、図１に示す送信ＣＬＫである。この送信ＣＬＫが「１」の期間において、データが認識され、そのデータが受信側に送信される。
　ＣＬＫ＿ＤＩ１は、上述したように、送信対象であるデータのＤＩ１を、送信クロックでゲートした信号である。したがって、送信ＣＬＫが「１」の場合に、ＤＩ１が「０」である時にＣＬＫ＿ＤＩ１は、「１」となる。したがって、図２に示すように、送信データが「１」「０」の場合に、ＣＬＫ＿ＤＩ１は、「１」となる。他方、送信データが「２」の場合は、ＣＬＫ＿ＤＩ１は、「０」となる。　
　このＣＬＫ＿ＤＩ１が「１」であり、データＤＯ０が「１」の場合は、送信コイル１６に正方向の電圧が印加され、ＣＬＫ＿ＤＩ１が「１」であり、データＤＯ０が「０」の場合は、送信コイル１６に逆方向の電圧である送信信号１５が印加される。
　すなわち、送信データの値が「１」の場合に、送信コイル１６に正方向の電圧である送信信号１５が印加され、受信コイル１８にも同様の正方向の受信信号ＶＲ１９が発生する（図２参照）。他方、送信データの値が「０」の場合は、送信コイル１６に逆方向の電圧である送信信号１５が印加され、受信コイル１８にも同様の逆方向の受信信号ＶＲ１９が発生する（図２参照）。
　なお、ここで、正方向とは、本実施形態では、例えば図１における矢印の方向であるが、任意の方向を採用してよい。一方、送信データの値が「２」の場合は、送信コイル１６に電圧は印加されず、受信コイル１８の受信信号ＶＲの振幅も０である。図２に示すように、送信データの値が「１」の場合は、受信信号ＶＲ１９が正方向に表れ、この振幅の値が第１のしきい値Ｖｔｈ＋を越える。この結果、センスアンプ２０の出力信号Ｏ０（オーゼロ）は、「１」となり、センスアンプ２２の出力信号Ｏ１（オーイチ）は、「０」となる（図２参照）。
　同様に、図２に示すように、送信データの値が「０」の場合は、受信信号ＶＲ１９が逆方向の電圧として表れ、その電圧の振幅の値は第２のしきい値Ｖｔｈ－より小さくなる。この結果、センスアンプ２０の出力信号Ｏ０（オーゼロ）は、「０」となり、センスアンプ２２の出力信号Ｏ１（オーイチ）は、「１」となる（図２参照）。また、送信データの値が「２」の場合は、受信信号ＶＲ１９の電圧は０（ゼロ）（接地電位）として表れ、この値（振幅がゼロ）は第１のしきい値Ｖｔｈ＋より小さく、かつ、第２のしきい値Ｖｔｈ－より大きくなる。この結果、センスアンプ２０の出力信号Ｏ０（オーゼロ）は、「０」となり、センスアンプ２２の出力信号Ｏ１（オーイチ）も、「０」となる（図２参照）。
　したがって、２個のセンスアンプ２０、２２の出力信号であるＯ０（オーゼロ）、Ｏ１（オーイチ）について、｛Ｏ０、Ｏ１｝＝｛０、０｝の場合は、送信データの値として「２」を表し、｛Ｏ０、Ｏ１｝＝｛０、１｝の場合は、送信データの値として「０」を表し、｛Ｏ０、Ｏ１｝＝｛１、０｝の場合は、送信データの値として「１」を表す。　
　したがって、センスアンプ２０、２２の出力信号であるＯ０（オーゼロ）、Ｏ１（オーイチ）を、所定の論理回路（ＯＲゲート２４、２６、ＡＮＤゲート２８、インバータ３０）を用いて、送信対象である原データを復号することができる。この復号した信号を受信ＣＬＫでラッチしたものが、（送信データを復元した）受信データＤＯ０、ＤＯ１である。
　このデータのラッチ動作は、フリップフロップ３２、３４で行われる。つまり、受信データＤＯ０、ＤＯ１は、フリップフロップ３２、３４においてラッチされ保持される。図２においては、受信ＣＬＫのパルスが出る度に、異なるデータがラッチされる様子が示されており、図においては「１」「２」「０」「２」の順に受信データＤＯ０、ＤＯ１が変遷していく様子が示されている。
　しきい値Ｖｔｈ＋、Ｖｔｈ－
　本実施形態１におけるしきい値を設定する回路の説明図が図３に示されている。第１のしきい値Ｖｔｈ＋も、第２のしきい値Ｖｔｈ－も、正電源Ｖｄｄと負電源Ｖｓｓの間の電位であり、本実施形態１では、第１のしきい値Ｖｔｈ＋　＞　第２のしきい値Ｖｔｈ－　　となるように各しきい値が選ばれている。
　本実施形態においては、図３に示すように、正電源Ｖｄｄと負電源Ｖｓｓとの間を抵抗Ｒ１、Ｒ２、Ｒ３で抵抗分割して、第１のしきい値Ｖｔｈ＋、第２の敷地Ｖｔｈ－をそれぞれ作成している。例えば、抵抗Ｒ１、Ｒ２、Ｒ３が同じ値の抵抗値にすることができ、この場合は、第１のしきい値Ｖｔｈ＋は、１／３Ｖｄｄであり、第２のしきい値Ｖｔｈ－は、１／３Ｖｓｓと設定される。なお、本実施形態１における接地電位（ＧＮＤ）は、正電源Ｖｄｄと負電源Ｖｓｓの中間電位としている。
　本実施形態１において特徴的なことは、このように２種のしきい値を用いて、受信コイル１８に表れる受信信号ＶＲ１９の振幅の値をこのしきい値で識別したことである。つまり、
　受信信号ＶＲ１９の振幅　＞　第１のしきい値Ｖｔｈ＋　の場合は、送信データ（受信データ）の値は、「１」と判断する。　
　第１のしきい値Ｖｔｈ＋　＞　受信信号ＶＲ１９の振幅　＞　第２のしきい値Ｖｔｈ－の場合は、送信データ（受信データ）の値は、「２」と判断する。　
　第２のしきい値Ｖｔｈ－　＞　受信信号ＶＲ１９の場合は、送信データ（受信データ）の値は、「０」と判断する。　
　以上のような判断の下、最終的な受信データＤＯ０、ＤＯ１が得られる（図２参照）。
　なお、第１のしきい値、第２のしきい値の具体的な値は、適用する半導体装置に合わせて調整してよい。すなわち、抵抗Ｒ１、Ｒ２、Ｒ３の値は適宜変更することができる。また、図３においては、単なる抵抗分割の例を示したが、正確な電位を提供するために、第１のしきい値Ｖｔｈ＋、第２のしきい値Ｖｔｈ－について、バッファー回路を挿入し、このバッファー回路を経て、第１のしきい値Ｖｔｈ＋、第２のしきい値Ｖｔｈ－を必要な個所に提供することも好適である。
　また、非反転送信アンプ１２、反転送信アンプ１４及びＡＮＤゲート１０（送信部）は、送信対象であるデータが「１」の場合は、センスアンプ２０、２２において、受信信号１９の振幅値が、第１のしきい値Ｖｔｈ＋より大きくなるように送信信号１５を出力し、送信対象であるデータが「０」の場合は、センスアンプ２０、２２において、受信信号１９の振幅値が、第１のしきい値Ｖｔｈ＋以下で、かつ、第１のしきい値Ｖｔｈ＋より小さな第２のしきい値Ｖｔｈ－以上となるように送信信号１５を出力し、送信対象であるデータが「２」である場合は、センスアンプ２０、２２において、受信信号１９の振幅値が、第２のしきい値Ｖｔｈ－より小さくなるように送信信号１５を出力していることになる。
　送信クロック、受信クロック
　送信ＣＬＫは、データを送信するためのクロック信号であり、送信側の半導体チップ上においてこの送信クロックのタイミングで順次、送信対象であるデータが送信される。受信ＣＬＫは、データを受信するためのクロック信号であり、この受信側半導体チップで用いられるクロック信号である。　
　したがって、受信ＣＬＫは、送信ＣＬＫに従属している必要がある。
　まず、受信ＣＬＫは、送信ＣＬＫと同期しているクロックである。次に、送信ＣＬＫから所定の遅れ（ディレイ）を伴うクロックとすることが好適である。この受信ＣＬＫは、データを取得するタイミングを規定するクロックであるが、図２に示すように受信信号ＶＲの立ち上がりには、一般に所定の時間がかかる。したがって、受信ＣＬＫは、送信ＣＬＫより所定の遅れ（ディレイ）があることが好ましい。　
　図２に示した例では、およそ１パルス分だけ、受信ＣＬＫは送信ＣＬＫより遅延している。また、この遅延（遅れ、ディレイ）は、その適用する半導体装置に依存するので、適宜、その半導体装置に応じた妥当なディレイを設定すればよい。
　クロックの送信
　なお、送信ＣＬＫは、ＴＣＩ技術を用いて、送信側の半導体チップから、受信側の半導体チップへ送信される。受信側の半導体チップにおいては、送信されてきた送信ＣＬＫに対して所定のディレイを挿入することによって、受信ＣＬＫを生成する。　
　図４は、送信側の半導体チップから、送信ＣＬＫが、受信側の半導体チップへ送信される様子を示す説明図である。
　図４は、複数のメモリチップＤＲＡＭ０、ＤＲＡＭ１、ＤＲＡＭ２～７、ＤＲＡＭＲを、アクティブインターポーザーＡ－Ｉ／Ｐ上に積層して構成されている積層型半導体装置におけるクロック信号の送信・受信の様子を示す説明図である。なお、積層は、フュージョンボンディング（Fusion Bonding）によって実現されている。積層は、接着剤を使用した手法や、表面活性化常温接合等の他の手法を利用してもよい。ここで、メモリチップＤＲＡＡＭ０～７、Ｒや、アクティブインターポーザーＡ－Ｉ／Ｐは、半導体チップの好適な一例に相当する。図４には、各半導体チップ上に、クロック信号を送受信するための送信コイルや受信コイルが描かれている。これらのコイルはデータを送受信するため送信コイル１６、受信コイル１８等と、基本的に同様のコイルであるが、送受信の対象がデータではなくクロック信号である点が異なる。
　図４（ａ）には、アクティブインターポーザーＡ－Ｉ／Ｐが、送信側の半導体チップ（第１の半導体チップ）であり、各メモリチップＤＲＡＭ０～７、Ｒが受信側の半導体チップ（第２の半導体チップ）である場合のクロック信号の送受信の様子が示されている。この場合は、送信側であるアクティブインターポーザーＡ－Ｉ／Ｐが、送信クロックを生成している。アクティブインターポーザーＡ－Ｉ／Ｐは、この送信クロックを、送信ＣＬＫ用送信コイルである送信ＣＬＫ用Ｔｘ３６に印加している。　
　他方、受信側である各メモリチップＤＲＭ０～７、Ｒ上には、当該送信ＣＬＫを受信するための受信コイルである受信ＣＬＫ用ＲＸ３７が、それぞれ設けられている。このような構成によって、送信ＣＬＫ用Ｔｘ３６と、受信ＣＬＫ用Ｒｘ３７との間の磁界結合によって、送信側から受信側に送信ＣＬＫが送信される。
　このように磁界結合によって、クロック信号が、送信側から受信側に送信された後、受信側において、所定のディレイ回路を用いて必要な遅れ（ディレイ）が、各受信側の半導体チップ（メモリチップＤＲＡＭ０等）において加えられ、最終的に受信側の各半導体チップ上で受信ＣＬＫとして利用される。なお、受信側の半導体チップ上で挿入されるディレイ（遅れ）は、各半導体チップにおいて異なるディレイを用いてもよい。　
　このように、積層型半導体装置が特に積層型半導体記憶装置であって、アクティブインターポーザーＡ－Ｉ／Ｐ側から各メモリチップ（例えば、ＤＲＡＭチップ）へのクロック信号の伝送を行う場合は、アクティブインターポーザーＡ－Ｉ／Ｐ内の送信ＣＬＫの各ＤＲＡＭチップへのタイミングが同じである。このように、送信ＣＬＫが共通であるので、共通の送信ＣＬＫに基づいて、各ＤＲＡＭチップにおいて（適宜ディレイを挿入して）受信ＣＬＫが生成される。
　図４（ｂ）においては、図４（ａ）と反対に、メモリチップＤＲＡＭ０等から、アクティブインターポーザーＡ－ＩＰに対してデータを送信する場合のクロック信号の送受信の様子が示されている。この場合は、メモリチップＤＲＡＭ０等が送信側の半導体チップ（第１の半導体チップ）になり、アクティブインターポーザーＡ－ＩＰが受信側の半導体チップ（第２の半導体チップ）になる。したがって、メモリチップＤＲＡＭ０等側から、送信ＣＬＫがアクティブインターポーザーＡ－ＩＰ側に送信される。この場合、図４（ｂ）に示すように、メモリチップＤＲＡＭ０等の上に送信ＣＬＫの送信コイルである送信ＣＬＫ用Ｔｘ３８が設けられており、アクティブインターポーザーＡ－ＩＰの上に送信ＣＬＫを受信する受信コイルである受信ＣＬＫ用Ｒｘ３９が設けられている。これらの間における送信ＣＬＫの送受信は、図４（ａ）で説明した動作と同様である。
　図４（ｂ）において、各ＤＲＡＭチップから、アクティブインターポーザーＡ－ＩＰ側にクロック信号を伝送する場合は、各ＤＲＡＭチップにおいて生成された送信ＣＬＫのタイミングは（ＤＲＡＭチップ相互の間で）異なるので、個別に送信ＣＬＫが送信され、それに基づき受信ＣＬＫが生成されている。なお、ＤＲＡＭチップ間で送信ＣＬＫのタイミングが異なる理由は、主として、各ＤＲＡＭチップのプロセスがばらついているからである。　
　なお、図４（ｂ）で示すように、送信ＣＬＫ用Ｔｘ３８と、受信ＣＬＫ用Ｒｘ３９とは一対で設けることも好適であり、また、図４（ａ）に示すように、１個の送信ＣＬＫ用Ｔｘ３６に対して、複数個の受信ＣＬＫ用Ｒｘ３７を設ける構成を採用することも好適である。
　実施形態１　まとめ
　（１）以上説明したように、本実施形態１においては、ＴＣＩの技術を用いてデータを送受信する場合に、データの値の識別のために値の頃なる２種のしきい値を用いた。この２種のしきい値を用いて、受信する信号（＝送信した信号）の状態を３種に識別することができた。その結果、一組のコイル（送信コイル１６、受信コイル１８）を用いつつ、例えば、「０」「１」「２」の３種の信号を識別することができる。従って、従来は一組のコイルで「０」「１」の２種のデータのみ送ることができたのに対して、より多くの種類のデータを送ることができ、同じデータ量（データ幅）であれば、コイルの数をより少なくすることができる。また、同じ個数のコイルであれば、より多くのデータ量（データ幅）を送受信することが可能である。
　（２）さらに、本実施形態１では、２種のしきい値（Ｖｔｈ＋、Ｖｔｈ－）を用いて、信号の３種の状態（信号の振幅）を識別する例を説明したが、より多くのしきい値を用いて、より多種類の信号の状態を識別するように構成してもよい。　
　例えば、一般的には、ｎ種類のしきい値を用いて、信号のｎ＋１種類の状態（振幅）を識別することができる。ここで、ｎは２以上の自然数である。従って、より多くのしきい値を用いれば、同じ個数のコイルを用いつつ、より多くのデータを送受信することが可能である。
　第２．実施形態２
　実施形態１では、１組の送信コイル１６及び受信コイル１８を用いて、「０」「１」だけでなく、３種のデータ「０」「１」「２」を伝送可能な技術を説明した。本実施形態２においては、複数組の送信コイル及び受信コイルに対して、上記技術を応用した例を説明する。
　構成
　図５には、本実施形態２の積層型半導体装置において、半導体チップ間でデータ伝送を行う回路構成を示す構成図が示されている。この図５は、実施形態１の図１に対応する。図５においても、送信側とは、データを送信する側の半導体チップ上の構成を言い、受信側とは、データを受信する側の他の半導体チップ上の構成を言う。図５において、向かって左部が送信部であり、送信コイル５６、６４から左部（但し、送信コイル５６、６４は除く）が送信部である。また、図５において、向かって右部が受信部であり、受信コイル６６、８６から右部（但し、受信コイル６６、８６は除く）が受信部である。　
　これら図５における送信部、受信部は、請求の範囲における送信部、受信部の好適な一例に相当するが、回路構成は多種多様な構成を採用することができ、送信部、受信部の構成は図５の構成に限られるものではない。
　送信側
　図５において、３個のデータＤＩ０、ＤＩ１、ＤＩ２が、送信対象のデータである。本実施形態２においては、この３個のデータは２進数であり、「０００」～「１１１」の範囲の数を表す。これは、１０進数で言えば、「０」～「７」の数値の範囲を表す。　
　本実施形態２では、この送信対象のデータを２進数３進数変換回路４０を用いて、３進数（２進化３進数）に変換している。この２進数３進数変換回路４０の回路図が図６（ａ）に示されており、図６（ｂ）にはその真理値表が示されている。
　図６（ａ）の回路図は２進数３進数変換回路４０の好適な構成例であるが、この回路に限定されるものではない。図６（ａ）のｂ２、ｂ１、ｂ０は、入力する２進数であり、図５におけるＤＩ２、ＤＩ１、ＤＩ０が該当する。また図６（ａ）のｔｂ３、ｔｂ２、ｔｂ１、ｔｂ０は、出力する２進化３進数であり、図５におけるｘ３、ｘ２、ｘ１、ｘ０に該当する。この２進化３進数は、２桁の３進数を表し、図６（ｂ）の真理値表における３進数のｔ１が、ｔｂ３、ｔｂ２に該当し、３進数のｔ０が、ｔｂ１、ｔｂ０に該当する。　
　また、図６（ｂ）の真理値表には、左から２進数（ｂｉｎａｒｙ）、３進数（ｔｅｒｎａｒｙ）、２進化３進数（Ｂｉｎａｒｙ－ｃｏｄｅｄ－ｔｅｒｎａｒｙ）が示されている。図６（ａ）における２進数ｂ２、ｂ１、ｂ０、及び、２進化３進数ｔｂ３、ｔｂ２、ｔｂ１、ｔｂ０が示されている。
　なお、２進化３進数は、３進数の各桁を、２ビットの２進数で表現したものであり、例えば、３進数の「１２」は、２進化３進数で表現すれば、「０１」「１０」と表すことができる（図６（ｂ）参照）。この例を各進数で表現すれば、
　１０進数「５」
　２進数　「０１０１」
　３進数　「１２」
　２進化３進数「０１１０」
と表現される。
　２進数３進数変換回路４０の出力信号ｘ１、ｘ０は、２進化３進数の下位１桁であり、この２ビットで、「０」「１」「２」を表す。従って、この３種のデータを送信する回路は、上記実施形態１（図１）と同様であり、同様に動作する。　
　出力信号ｘ０上のデータは、非反転送信アンプ５２及び反転送信アンプ５４に入力している。また、非反転送信アンプ５２の出力端子と、反転送信アンプ５４の出力端子との間には送信コイル５６が接続されている。このような構成によって送信コイル５６は所定の磁界が発生するが、その動作は実施形態１と同様である。（図１等参照）。出力信号ｘ１と、送信ＣＬＫとは、ともにＡＮＤゲート５０に入力している。なお、出力信号ｘ１上のデータは、反転されてからＡＮＤゲート５０に入力している。
　このＡＮＤゲート５０の出力信号ＣＬＫ＿Ｘ１は、出力信号ｘ１上のデータを送信ＣＬＫでゲートした信号であり、送信ＣＬＫが「１」の場合にのみ、出力信号ｘ１のデータが表れる信号である。このＣＬＫ＿Ｘ１は、非反転送信アンプ５２と、反転送信アンプ５４とに供給され、このＣＬＫ＿Ｘ１が「１」の場合のみ、各アンプは上記の通り動作する。
　このように、送信側（の半導体チップ）は、非反転送信アンプ５２と、反転送信アンプ５４と、送信コイル５６と、ＡＮＤゲート５０と、を備えている。送信側においては、このような構成によって、出力信号ｘ１が「０」の場合に、出力信号ｘ０の値に応じた方向の電流が、送信ＣＬＫと同期して、送信コイル５６に流れる。詳しい動作は、実施形態１で図２を用いて説明した動作と同様である。
　尚、２進化３進数の上位の桁であるｘ３、ｘ２に関しても、上述したｘ１、ｘ０と同様の構成の回路が設けられている。すなわち、ＡＮＤゲート５８、非反転送信アンプ６０、反転送信アンプ６２、送信コイル６４と、から送信側が構成されており、その動作は、上述した回路と同様である。　
　すなわち、本実施形態２においては、２進化３進数の上位桁と、下位桁とは全く同様の構成、動作によって、受信側（の半導体チップ）に伝送される。
  　受信側
　まずｘ１、ｘ０の伝送に関する部分について説明する。図５において、送信側の送信コイル５６に所定の電圧の送信信号が印加されると、磁界結合（電磁誘導）によって、受信側の受信コイル６６にも同様の（逆方向の）受信信号ＶＲが表れる。この受信信号ＶＲは、原理的には送信側の送信コイル５６に印加される電圧と等価な電圧であり、少なくとも振幅が比例する電圧の信号である。
　受信コイル１８に表れる受信信号ＶＲは、センスアンプ６８の非反転入力端子と、センスアンプ７０の反転入力端子とに入力する。センスアンプ６８の反転入力端子には、所定のしきい値電圧Ｖｔｈ＋が印加されている。また、センスアンプ７０の非反転入力端子には、所定のしきい値電圧Ｖｔｈ－が印加されている。これらセンスアンプ６８、７０の動作は、実施形態１と同様である。　
　センスアンプ６８の出力Ｏ０（オーゼロ）は、ＯＲゲート７２と、ＯＲゲート７４に入力する。センスアンプ７０の出力Ｏ１（オーイチ）も、ＯＲゲート７２と、ＯＲゲート７４６に入力する。但し、センスアンプ７０の出力Ｏ１は、反転されてからＯＲゲート７２に入力する。ＯＲゲート７２の出力は、ＡＮＤゲート７６に入力する。一方、ＯＲゲート７４の出力は、ＡＮＤゲート７６とインバータ７８に入力する。ＡＮＤゲート２８の出力信号と、インバータ３０の出力信号は、実質的に受信したデータとなり、フリップフロップ８０、８２でラッチされ、ｚ０（ゼロ）、ｚ１（イチ）として出力される。　
　このような構成によって、送信側におけるｘ０、ｘ１のデータが、受信側において、ｚ０、ｚ１として復元される。　
　受信コイル６６から、フリップフロップ８０、８２に至る構成及びこの構成の動作は、実施形態１と同様である。
　本実施形態２においては。復元されたｚ０、ｚ１が、送信側における２進化３進数のｘ０、ｘ１と等しい。そのため、このｚ０、ｚ１は、３進数２進数変換回路４２によって、最終的な受信データＤＯ（オー）０（ゼロ）、ＤＯ１、ＤＯ２に変換される。なお、３進数２進数変換回路４２には、２進化３進数の上位桁であるｚ３、ｚ２も入力されており、３進数２進数変換回路４２は、これらｚ３、ｚ２、ｚ１、ｚ０の全てに基づいて、受信データＤＩ０、ＤＩ１、ＤＩ２を復元する。
　３進数２進数変換回路４２の回路図が図７（ａ）に示されており、図７（ｂ）にはその真理値表が示されている。　
　図７（ａ）の回路図は３進数２進数変換回路４２の好適な構成例であるが、この回路に限定されるものではない。図７（ａ）のｔｂ３、ｔｂ２、ｔｂ１、ｔｂ０は、３進数２進数変換回路４２に入力する２進化３進数であり、図５におけるｚ３、ｚ２、ｚ１、ｚ０に該当する。図７（ａ）のｂ２、ｂ１、ｂ０は、出力する２進数であり、図５におけるＤＯ（オー）２、ＤＯ（オー）１、ＤＯ（オー）０（ゼロ）が該当する。また、図７（ｂ）の真理値表には、図６（ｂ）の真理値表の縦の項目を入れ替えた表であり、その内容は、図６（ｂ）の真理値表と同一である。２進数３進数変換回路４０の出力信号ｘ１、ｘ０は、２進化３進数の下位１桁であり、この２ビットで、「０」「１」「２」を表す。従って、この３種のデータを送信する回路は、上記実施形態１（図１）と同様であり、同様に動作する。
　次に、図５における２進化３進数の上位桁であるｘ３、ｘ２に関する部分についての受信について、その構成・動作は、上で説明したｘ１、ｘ０の受信と同様である。　
　ｘ１、ｘ０の場合と同様に、受信コイル８６に表れる受信信号ＶＲは、センスアンプ８８、９０において受信され、第１のしきい値Ｖｔｈ＋、第２のしきい値Ｖｔｈ－と比較される。それらの出力信号Ｏ（オー）２、Ｏ３は、Ｏ０、Ｏ１と同様に、ＯＲゲート９２、９４に入力する。ＯＲゲート９２、９４の出力信号は、ＡＮＤゲート９６、インバータ９８に入力する。ＡＮＤゲート９６及びインバータ９８の出力信号は、フリップフロップ１００、１０２によってラッチされる。このラッチされた信号がｚ２、ｚ３となり、３進数２進数変換回路４２に供給される。
　３進数２進数変換回路４２は、上述のように、２進化３進数であるｚ３、ｚ２、ｚ１、ｚ０を入力し、これを２進数ＤＯ（オー）２、ＤＯ１、ＤＯ０に変換する。このようにして、送信対象であるデータＤＩ２、ＤＩ１、ＤＩ０と同一のデータが、受信データＤＯ２、ＤＯ１、ＤＯ０として、受信側の半導体チップにおいて得られる（復元される）。
　実施形態２　まとめ
　以上説明したように、本実施形態２においては、実施形態１と同様に、３種の状況（３種類の振幅）を取り得る信号を用いて、「０」「１」の２値ではなく、３値によるデータの伝送を行っている。この３値による伝送を採用した結果、コイルの数を２／３に減らすことが可能である。すなわち、本実施形態２においては、２組の送信コイル・受信コイルを用いて、３種類のデータ伝送（３ビットのデータ伝送）を行うことが可能である。
　したがって、例えば、２５６ビットのデータを伝送する場合は、コイルの組数は、その２／３となり、１７１組の送信コイル・受信コイルの組で２５６ビットのデータを伝送することができる。　
　このように、本実施形態２によれば、ＴＣＩ技術を利用しつつ、コイル数を２／３に減少させることができたので、半導体チップ上のコイルの占める面積を減少させることができる。以て、半導体チップ上で回路として利用できる面積を増加させることができる。逆に、コイル数を一定にした場合には、従来より多くのデータ（従来より多いビット数のデータ）の伝送を行うことができる。
　第３．変形例
　（１）以上説明した各実施形態では、信号の取り得る状態の数を３種として説明し、以て、３種類（３種類の振幅）のデータを送受信する例を説明した。しかし、より多種類の状態（振幅）の送信信号や磁界信号を用いて、多値データの送受信を行うことも好適である。　
　上述した各実施形態では、２個のしきい値（第１のしきい値、第２のしきい値）を用いて、送信信号や磁界信号の３種類の状態（振幅）を識別したが、一般にｎ個のしきい値を用いて、ｎ＋１種類の状態を識別することも好適である。この場合、信号のｎ＋１種類を識別できるので、ｎ＋１値のデータの送受信を行うことができる。
　（２）上述した各実施形態では、主として、送信側の半導体チップと、受信側の半導体チップが、一対の場合を説明したが、図４等で説明したように、送信側の半導体チップが１で、受信側の半導体チップが複数の場合でも、本発明の原理を適用して、３値データ（又は多値データ）の送受信を行うことができる。図４では、クロック信号の伝送動作を説明しているが、データの伝送でも同様である。　
　また、上述した各実施形態では、送信側の半導体チップは送信のみを行い、受信側の半導体チップは受信のみを行う例を説明したが、１個の半導体チップに送信のための回路構成と、受信のための回路構成を双方備えることも好適である。このように構成すれば、双方向のデータの伝送を行うことができる。
　（３）上述した各実施形態では、複数の半導体チップを積層した構成を備えた積層型半導体装置について、半導体チップ間のデータ伝送の技術を説明した。この半導体チップはどのような半導体チップでもかまわない。図４の例で説明したように、メモリチップであってもよいし、アクティブインターポーザーＡ－Ｉ／Ｐや、単なるインターポーザーＩ／Ｐであってもよい。
　以上、本発明の実施形態について詳細に説明したが、前述した実施形態は、本発明を実施するにあたっての具体例を示したに過ぎない。本発明の技術的範囲は、前記実施形態に限定されるものではない。本発明は、その趣旨を逸脱しない範囲において種々の変更が可能であり、それらも本発明の技術的範囲に含まれる。
　１０、２８、５０、５８、７６、９６　ＡＮＤゲート
　１２、５２、５８、２００　非反転送信アンプ
　１４、５４、６２、２０２　反転送信アンプ
　１６、５６、６４、２０４　送信コイル
　１７　磁界信号
　１８、６６、８６、２０６　受信コイル
　１９　受信信号ＶＲ
　２０、２２、６８、７０、８８、９０、２０８　センスアンプ
　２４、２６、７２、７４、９２、９４　ＯＲゲート
　３０、７８、９８　インバータ
　３２、３４、８０、８２、１００、１０２、２１０　フリップフロップ
　３６、３８　送信ＣＬＫ用Ｔｘ
　３７、３９　受信ＣＬＫ用Ｒｘ
　４０　２進数３進数変換回路
　４２　３進数３進数変換回路
　ＤＩ、ＤＩ０、ＤＩ１、ＤＩ２　データ（送信対象であるデータ）
　ＤＯ、ＤＯ０、ＤＯ１、ＤＯ２　データ（受信データ）
　Ｖｔｈ＋　第１のしきい値
　Ｖｔｈ－　第２のしきい値

Claims (8)

  1. 　非接触でデータを送信する第１の半導体チップと、
    　前記送信されてきたデータを非接触で受信する第２の半導体チップと、
    　が少なくとも積層された積層型半導体装置において、
    　前記第１の半導体チップは、
    　送信対象であるデータの値に基づき、そのデータの値を表す少なくとも３種以上の状態を取り得る送信信号を出力する送信部と、
    　前記送信信号を磁界信号に変換する送信コイルと、
    を含み、
    　前記第２の半導体チップは、
    　前記送信コイルが変換した前記磁界信号を受信信号に変換する受信コイルと、
    　前記受信信号の状態に基づき、前記送信されたデータを復元する受信部と、
    を含む積層型半導体装置。
  2. 　請求項１記載の積層型半導体装置において、
    　前記送信部は、前記送信対象であるデータの値に基づき、３種以上の振幅値を有する前記送信信号を出力し、
    　前記送信コイルは、前記送信信号を、前記データの値に基づく３種以上の振幅の磁界信号に変換し、
    　前記受信コイルは、前記磁界信号を、前記データの値に基づく３種以上の振幅の受信信号に変換し、
    　前記受信部は、前記受信信号の振幅値に基づき、前記送信されたデータの値を復元する積層型半導体装置。
  3. 　請求項２記載の積層型半導体装置において、
    　前記送信部は、
    　送信対象である前記データが第１の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、第１のしきい値より大きくなるように前記送信信号を出力し、前記データが第２の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第１のしきい値以下で、かつ、前記第１のしきい値より小さな第２のしきい値以上となるように前記送信信号を出力し、前記データが第３の値のデータである場合は、前記受信部において、前記受信信号の振幅値が、前記第２のしきい値より小さくなるように前記送信信号を出力する積層型半導体装置。
  4. 　請求項３記載の積層型半導体装置において、
    　前記受信部は、
    　前記受信信号の振幅値と、前記第１のしきい値とを比較する第１の比較部と、
    　前記受信信号の振幅値と、前記第２のしきい値とを比較する第２の比較部と、
    　前記第１の比較部が、前記受信信号の振幅値は前記第１のしきい値より大きいと判断する場合に、前記第１の値のデータを出力し、前記第１の比較部が、前記受信信号の振幅値は前記第１のしきい値以下と判断し、かつ、前記第２の比較部が、前記受信信号の振幅値は前記第２のしきい値以上と判断する場合に、前記第２の値のデータを出力し、前記第２の比較部が、前記受信信号の振幅値は前記第２のしきい値より小さいと判断する場合に、前記第３の値のデータを出力するデータ復元部と、
    　を含む積層型半導体装置。
  5. 　非接触でデータを送信する第１の半導体チップと、
    　前記送信されてきたデータを非接触で受信する第２の半導体チップと、
    　が少なくとも積層された積層型半導体装置において、前記第１の半導体チップから、前記第２の半導体チップへ、非接触でデータを送信するデータ通信方法であって、
    　前記第１の半導体チップにおいて、送信対象であるデータの値に基づき、そのデータの値を表す少なくとも３種以上の状態を取り得る送信信号を出力する出力ステップと、
    　前記第１の半導体チップにおいて、前記送信信号を磁界信号に変換する第１の変換ステップと、
    　前記第２の半導体チップにおいて、前記変換した前記磁界信号を受信信号に変換する第２の変換ステップと、
    　前記第２の半導体チップにおいて、前記受信信号の状態に基づき、前記送信されたデータを復元する復元ステップと、
    　を含むデータ通信方法。
  6. 　請求項５記載のデータ通信方法において、
    　前記出力ステップにおいては、前記送信対象であるデータの値に基づき、３種以上の振幅値を有する前記送信信号を出力し、
    　前記第１の変換ステップにおいては、前記送信信号を、前記データの値に基づく３種以上の振幅の磁界信号に変換し、
    　前記第２の変換ステップにおいては、前記磁界信号を、前記データの値に基づく３種以上の振幅の受信信号に変換し、
    　前記復元ステップにおいては、前記受信信号の振幅値に基づき、前記送信されたデータの値を復元するデータ通信方法。
  7. 　請求項６記載のデータ通信方法において、
    　前記出力ステップにおいては、送信対象である前記データが第１の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、第１のしきい値より大きくなるように前記送信信号を出力し、前記データが第２の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、前記第１のしきい値以下で、かつ、前記第１のしきい値より小さな第２のしきい値以上となるように前記送信信号を出力し、前記データが第３の値のデータである場合は、前記復元ステップにおいて、前記受信信号の振幅値が、前記第２のしきい値より小さくなるように前記送信信号を出力するデータ通信方法。
  8. 　請求項７記載のデータ通信方法において、
    　前記復元ステップは、
    　前記受信信号の振幅値と、前記第１のしきい値とを比較する第１の比較ステップと、
    　前記受信信号の振幅値と、前記第２のしきい値とを比較する第２の比較ステップと、
    　前記第１の比較ステップにおいて、前記受信信号の振幅値は前記第１のしきい値より大きいと判断する場合に、前記第１の値のデータを出力し、前記第１の比較ステップにおいて、前記受信信号の振幅値は前記第１のしきい値以下と判断し、かつ、前記第２の比較ステップにおいて、前記受信信号の振幅値は前記第２のしきい値以上と判断する場合に、前記第２の値のデータを出力し、前記第２の比較ステップにおいて、前記受信信号の振幅値は前記第２のしきい値より小さいと判断する場合に、前記第３の値のデータを出力するデータ復元ステップと、
    　を含むデータ通信方法。

     
PCT/JP2016/054666 2016-02-18 2016-02-18 積層型半導体装置及びデータ通信方法 WO2017141390A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201680082164.0A CN108701685B (zh) 2016-02-18 2016-02-18 层叠型半导体装置及数据通信方法
US15/999,786 US10615850B2 (en) 2016-02-18 2016-02-18 Layered semiconductor device and data communication method
PCT/JP2016/054666 WO2017141390A1 (ja) 2016-02-18 2016-02-18 積層型半導体装置及びデータ通信方法
JP2017567888A JP6686049B2 (ja) 2016-02-18 2016-02-18 積層型半導体装置及びデータ通信方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/054666 WO2017141390A1 (ja) 2016-02-18 2016-02-18 積層型半導体装置及びデータ通信方法

Publications (1)

Publication Number Publication Date
WO2017141390A1 true WO2017141390A1 (ja) 2017-08-24

Family

ID=59624840

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/054666 WO2017141390A1 (ja) 2016-02-18 2016-02-18 積層型半導体装置及びデータ通信方法

Country Status (4)

Country Link
US (1) US10615850B2 (ja)
JP (1) JP6686049B2 (ja)
CN (1) CN108701685B (ja)
WO (1) WO2017141390A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113127403B (zh) * 2021-06-16 2021-09-07 北京壁仞科技开发有限公司 半导体芯片
JP7190230B1 (ja) * 2022-07-05 2022-12-15 ウルトラメモリ株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629885A (ja) * 1992-07-10 1994-02-04 Omron Corp 非接触通信システム
JPH08149054A (ja) * 1994-11-25 1996-06-07 Japan Aviation Electron Ind Ltd 非接触コネクタ、このコネクタを使用する信号送受信方法およびこの方法を実施する装置
JP2009026792A (ja) * 2007-07-17 2009-02-05 Hitachi Ltd 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2713529B2 (ja) * 1992-08-21 1998-02-16 三菱電機株式会社 信号受信用コイルおよびこれを使用した非接触ｉｃカード
US5949826A (en) * 1995-12-22 1999-09-07 Matsushita Electric Industrial Co., Ltd. Data transmission and reception system
DE69838746T2 (de) * 1997-10-22 2008-10-30 Nxp B.V. Hybrid-datenträger und schaltung dafür mit vereinfachtem datenübertragungsmittel
JP2003022687A (ja) 2001-07-09 2003-01-24 Mitsubishi Electric Corp 半導体記憶装置
DE10245747B4 (de) * 2002-10-01 2005-12-01 Infineon Technologies Ag Kontaktloser Datenträger
EP1480156A2 (de) * 2003-05-22 2004-11-24 Siemens Aktiengesellschaft Vorrichtung zur Ausstrahlung von HF-Signalen, insbesondere in einem Identifikationssystem
JP2007287254A (ja) 2006-04-18 2007-11-01 Japan Atomic Energy Agency 多層多値記録型光記録媒体
KR101533120B1 (ko) * 2006-12-14 2015-07-01 램버스 인코포레이티드 멀티 다이 메모리 디바이스
WO2009078810A1 (en) * 2007-12-19 2009-06-25 Linda Seah Contact-less and dual interface inlays and methods for producing the same
JP5474323B2 (ja) * 2008-08-26 2014-04-16 学校法人慶應義塾 電子回路
JP5995022B1 (ja) * 2015-09-10 2016-09-21 パナソニックＩｐマネジメント株式会社 無線電力伝送システムおよび送電装置
US9928460B1 (en) * 2017-06-16 2018-03-27 Google Llc Neural network accelerator tile architecture with three-dimensional stacking
US10963780B2 (en) * 2017-08-24 2021-03-30 Google Llc Yield improvements for three-dimensionally stacked neural network accelerators
EP3457580B1 (en) * 2017-09-19 2020-02-19 Nxp B.V. Nfc controller

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629885A (ja) * 1992-07-10 1994-02-04 Omron Corp 非接触通信システム
JPH08149054A (ja) * 1994-11-25 1996-06-07 Japan Aviation Electron Ind Ltd 非接触コネクタ、このコネクタを使用する信号送受信方法およびこの方法を実施する装置
JP2009026792A (ja) * 2007-07-17 2009-02-05 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
JPWO2017141390A1 (ja) 2019-02-14
CN108701685B (zh) 2021-09-21
CN108701685A (zh) 2018-10-23
US20190349029A1 (en) 2019-11-14
US10615850B2 (en) 2020-04-07
JP6686049B2 (ja) 2020-04-22

Similar Documents

Publication Publication Date Title
US9838234B2 (en) Orthogonal differential vector signaling codes with embedded clock
EP3111607B1 (en) Clock-embedded vector signaling codes
US8581755B2 (en) Multiple word data bus inversion
KR102363029B1 (ko) Rql 위상 모드 플립플롭
US20170207904A1 (en) Circuit and method for creating additional data transitions
US20120007438A1 (en) Electronic circuit
CN104980679B (zh) 基于纯差分信号的mipi dsi/csi-2接收器系统
CN103491038B (zh) 用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器
Lalitha et al. A review of manchester, miller, and fm0 encoding techniques
WO2017141390A1 (ja) 積層型半導体装置及びデータ通信方法
CN111384981B (zh) 高速接收器
JP2019102822A (ja) デジタルアイソレータおよび駆動装置
KR20170035027A (ko) 데이터 송신장치, 데이터 수신장치, 데이터 송수신 시스템
EP2015457B1 (en) Serial-to-parallel conversion circuit and method of designing the same
US9559872B2 (en) Signal transmission system
KR102114906B1 (ko) 디지털 카운터
EP2997704B1 (en) Vector signaling with reduced receiver complexity
KR20210038142A (ko) 이퀄라이징 회로를 포함하는 전자 장치 및 그 동작 방법
CN111384927B (zh) 高速接收器
Sim et al. Multilevel differential encoding with precentering for high-speed parallel link transceiver
US7158057B1 (en) Circuitry and methods for high speed data encoding
Chae et al. A Time-based Transceiver Front-end Circuit with 1-tap IIR DFE and Relaxed Termination for Short-reach PCB Interconnect
Andekah et al. A New Low Noise 4-Gb/s Serial CMOS MPPM Modulator
JP6039785B2 (ja) 送信回路
Lee et al. A 8 GByte/s transceiver with current-balanced pseudo-differential signaling for memory interface

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16890531

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2017567888

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16890531

Country of ref document: EP

Kind code of ref document: A1