KR20210038142A - 이퀄라이징 회로를 포함하는 전자 장치 및 그 동작 방법 - Google Patents

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Abstract

본 개시의 기술적 사상의 일측면에 따른 전자 장치는, 데이터 신호를 수신하고, 상기 데이터 신호에 기초한 제1 이퀄라이징 신호를 출력하는 제1 이퀄라이징 회로, 상기 데이터 신호의 상승 엣지 및 하강 엣지에 응답하여 각각 제1 펄스 신호 및 제2 펄스 신호를 생성하는 펄스 생성기, 인버팅된 상기 제1 펄스 신호 및 제2 펄스 신호에 기초한 제2 이퀄라이징 신호를 출력하는 제2 이퀄라이징 회로 및 상기 제1 이퀄라이징 신호 및 상기 제2 이퀄라이징 신호가 합산된 출력 신호를 출력하는 출력단을 포함할 수 있다.

Description

이퀄라이징 회로를 포함하는 전자 장치 및 그 동작 방법 {Electronic device including equalizing circuit and operating method of the electronic device}
본 개시의 기술적 사상은 데이터 신호를 보정하는 이퀄라이징 회로를 포함하는 전자 장치 및 그 동작 방법에 관한 것이다.
전자 산업이 발달하면서 데이터 전송 속도가 높아짐에 따라 칩 투 칩(chip to chip) 등 전자 장치의 내부 구성 요소 간의 데이터 통신 기술의 중요도가 높아지고 있다. 예컨대, 칩 투 칩 데이터 통신 기술은 메모리 인터페이스와 메모리 장치 간의 통신, RFIC(Radio Frequency Integrated Chip) 및 프로세서 간의 통신일 수 있다. 그러나, 전자 장치 내부의 구성 요소들은 높은 수준의 ESD(Electro Static Discharge) 조건을 만족하여야 하며, 전자 장치의 고집적화로 인한 인덕터 탑재의 제약, 소스 전압 터미네이션(vss termination)의 구비 등으로 인해 데이터 전송 속도가 제한되고 있다. 이에 따라, 전자 장치의 제한된 전송 속도로 인하여 칩 사이즈 및 비용(cost) 증가가 발생하고 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 트레이드-오프(trade-off) 조건들을 극복하면서 데이터 전송 속도를 향상시키기 위한 전자 장치를 제공하는데 있다.
본 개시의 기술적 사상의 일측면에 따른 전자 장치는, 데이터 신호를 수신하고, 상기 데이터 신호에 기초한 제1 이퀄라이징 신호를 출력하는 제1 이퀄라이징 회로, 상기 데이터 신호의 상승 엣지 및 하강 엣지에 응답하여 각각 제1 펄스 신호 및 제2 펄스 신호를 생성하는 펄스 생성기, 인버팅된 상기 제1 펄스 신호 및 제2 펄스 신호에 기초한 제2 이퀄라이징 신호를 출력하는 제2 이퀄라이징 회로 및 상기 제1 이퀄라이징 신호 및 상기 제2 이퀄라이징 신호가 합산된 출력 신호를 출력하는 출력단을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 전자 장치는, 데이터 신호를 수신하고, 상기 데이터 신호의 위상과 반전된 위상을 갖는 제1 이퀄라이징 신호를 출력하는 제1 이퀄라이징 회로, 상기 데이터 신호의 하강 엣지에 기초하여 네거티브 펄스 신호를 생성하고, 상기 데이터 신호의 상승 엣지에 기초하여 포지티브 펄스 신호를 생성하며, 상기 네거티브 펄스 신호 및 상기 포지티브 펄스 신호로 구성되는 펄스 신호를 출력하는 펄스 생성기, 인버팅된 상기 펄스 신호에 기초한 제2 이퀄라이징 신호를 출력하는 제2 이퀄라이징 회로 및 상기 제1 이퀄라이징 신호 및 상기 제2 이퀄라이징 신호가 합산된 출력 신호를 출력하는 출력단을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 전자 장치의 동작 방법은, 데이터 신호를 수신하는 단계, 상기 데이터 신호의 위상과 반전된 위상을 갖는 제1 이퀄라이징 신호를 출력하는 단계, 상기 데이터 신호의 하강 엣지에 기초하여 네거티브 펄스 신호를 생성하고, 상기 데이터 신호의 상승 엣지에 기초하여 포지티브 펄스 신호를 생성하는 단계, 네거티브 펄스 신호 및 포지티브 펄스 신호로 구성되는 펄스 신호를 출력하는 단계, 인버팅된 상기 펄스 신호에 기초한 제2 이퀄라이징 신호를 출력하는 단계 및 상기 제1 이퀄라이징 신호 및 상기 제2 이퀄라이징 신호가 합산된 출력 신호를 출력하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 전자 장치에 따르면, 데이터 신호의 데이터 레이트를 증가시키더라도 심볼 간 간섭(Inter Symbol Interference, ISI)을 저감시켜 데이터 신호의 정확도를 개선할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 2 및 도 3은 본 개시의 예시적 실시예에 따른 이퀄라이징 회로를 설명하기 위한 블록도이다.
도 4는 본 개시의 예시적 실시예에 따른 이퀄라이징 모듈 및 출력단을 설명하기 위한 회로도이다.
도 5는 본 개시의 예시적 실시예에 따른 신호들의 타이밍도이다.
도 6은 비교 예에 따라 데이터 신호를 보정하기 위한 신호들을 설명하기 위한 타이밍도이다.
도 7은 본 개시의 예시적 실시예에 따른 소스 전압 터미네이션을 설명하기 위한 회로도이고, 도 8은 본 개시의 예시적 실시예에 따른 출력 전압을 설명하기 위한 파형도이다.
도 9는 본 개시의 예시적 실시예에 따른 풀-다운 회로를 설명하기 위한 회로도이다.
도 10 및 도 11은 본 개시의 예시적 실시예에 따른 신호 및 전압을 설명하기 위한 타이밍도이다.
도 12는 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 13은 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 14는 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 15는 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 전자 장치(1)는 제1 칩(10) 및 제2 칩(20)을 포함할 수 있으며, 제1 칩(10)은 이퀄라이징 회로(100) 및 출력단(OT)을 더 포함할 수 있고, 제2 칩(20)은 입력단(IT)을 더 포함할 수 있다. 일 예로, 전자 장치(1)는 스마트폰, 모바일 장치, 영상 표시 장치, 영상 촬영 장치, 영상 처리 장치, 계측 장치, 스마트 TV, 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 로봇 장치, 의료 장치 및 IoT(Internet of Things) 장치 중 적어도 하나에 포함될 수 있다. 다른 예로, 전자 장치(1)는 모뎀(modem) 또는 어플리케이션 프로세서(AP)일 수 있다. 어플리케이션 프로세서는 복수의 기능을 수행하는 구성 요소들(예컨대, 칩, 로직, 코어 등)이 포함될 수 있으며, 어플리케이션 프로세서는 제1 칩(10) 및 제2 칩(20)의 일부 또는 전부를 로직 회로로써 포함할 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 칩(10)은 RFIC이며, 제2 칩(20)은 프로세싱 칩일 수 있다. 예컨대, 제1 칩(10)은 다양한 주파수의 무선 통신 신호를 수신하고, 상기 무선 통신 신호를 디지털 방식의 데이터 신호(DT)로 변환할 수 있다. 이퀄라이징 회로(100)는 데이터 신호(DT)를 보정한 출력 신호(DO)를 출력단(OT)을 통해 제2 칩(20)으로 출력할 수 있다. 출력 신호(DO)는 제1 칩(10) 및 제2 칩(20) 간에 연결된 채널(CH)을 통해 제2 칩(20)으로 전달된다. 한편, 편의 상 채널(CH)이 하나의 도선과 같이 도시하였으나, 복수의 채널(CH)들이 제1 칩(10) 및 제2 칩(20) 간에 연결될 수 있음은 물론이다. 제2 칩(20)은 입력단(IT)을 통해 출력 신호(DO)를 수신할 수 있으며, 출력 신호(DO)에 기반하여 다양한 연산 처리를 수행할 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 칩(10)은 5G(5th generation), LTE(Long Term Evolution), 3G(3rd generation), WiMax(World Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), WiFi(Wireless Fidelity) 및 RFID(Radio Frequency Identification) 중 적어도 하나의 통신 방식(또는 통신 규약)을 이용하여 통신을 수행할 수 있다. 한편, 제2 칩(20)은 중앙 처리 장치(CPU), 디지털 신호 처리 장치(DSP) 및 마이크로 컴퓨팅 유닛(MCU) 등 다양한 종류의 프로세싱 칩으로 구현될 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 칩(10)은 메모리 인터페이스 장치일 수 있으며, 제2 칩(20)은 메모리 장치일 수 있다. 예컨대, 제1 칩(10)은 외부 호스트로부터 기입 데이터를 수신할 수 있으며, 제1 칩(10)은 독출 데이터를 외부 호스트로 제공할 수 있다. 일 예로, 제1 칩(10)은 기입 데이터를 수신하고, 상기 기입 데이터를 이퀄라이징 회로(100)에 의해 보정할 수 있다. 제1 칩(10)은 출력 데이터(DO)로써 보정된 데이터를 출력단(OT)을 통해 출력할 수 있다. 제2 칩(20)은 입력단(IT)을 통해 출력 데이터(DO)를 수신할 수 있다. 제2 칩(20)은 출력 데이터(DO)에 기반하여 읽기 동작, 쓰기 동작 및 리프레시 동작 등 다양한 종류의 메모리 동작을 수행할 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 칩(10)은 PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, SAS(Serial Attached SCSI) 프로토콜, USB(Universal Serial Bus) 프로토콜, MMC(Multi Media Card) 프로토콜, ESDI(Enhanced Small disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, MIPI(Mobile Industry Processor Interface) 프로토콜 및 UFS(Universal Flash Storage) 프로토콜 중 적어도 하나의 프로토콜에 기반하여 제2 칩(20)과 데이터 통신을 수행할 수 있다. 한편, 제2 칩(20)은 플래시(flash) 메모리, MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등의 불휘발성 메모리일 수 있으며, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)일 수 있다.
전술한 바에 따르면, 제1 칩(10)은 RFIC 또는 메모리 인터페이스 장치로 예시하며, 제2 칩(20)은 프로세싱 칩 또는 메모리 장치로 예시하였으나 이에 제한되지는 않는다. 즉, 제1 칩(10) 및 제2 칩(20)은 다양한 종류의 전자 장치에 탑재될 수 있으며, 이퀄라이징 회로(100)는 다양한 종류의 신호를 이하에서 후술하는 바와 같이 보정할 수 있다.
한편, 전술한 바에 따르면, 제1 칩(10)으로부터 제2 칩(20)으로 통신하는 예시를 기재하였으나, 이에 제한되지 않으며, 제2 칩(20) 또한 이퀄라이징 회로(100)를 포함할 수 있다. 예컨대, 제2 칩(20)이 프로세싱한 데이터를 제1 칩(10)을 통해 외부로 출력할 수 있다. 제2 칩(20)은 데이터 프로세싱 결과로써 데이터 신호(DT)를 생성할 수 있고, 제2 칩(20)의 이퀄라이징 회로(100)는 데이터 신호(DT)를 보정할 수 있다. 제2 칩(20)의 이퀄라이징 회로(100)가 보정한 데이터 신호(DT)를 제2 칩(20)의 입력단(IT)을 통해 출력 데이터(DT)로써 제1 칩(10)으로 출력할 수 있다. 제1 칩(10)은 출력단(OT)을 통해 출력 데이터(DO)를 수신할 수 있다.
본 개시의 예시적 실시예에 따르면, 이퀄라이징 회로(100)는 다양한 종류의 연산 처리의 기반이 되는 데이터 신호(DT)를 보정할 수 있다. 이퀄라이징 회로(100)는 데이터 신호(DT)를 수신하고, 데이터 신호의 상승 엣지(rising edge) 및 하강 엣지(falling edge)에 기초하여 데이터 신호(DT)를 보정할 수 있다. 예컨대, 이퀄라이징 회로(100)는 수신된 데이터 신호(DT)의 하강 엣지에 응답하여, 네거티브 펄스 신호(negative pulse signal)(예컨대, 도 5의 PSA)를 생성할 수 있다. 또한, 이퀄라이징 회로(100)는 수신된 데이터 신호(DT)의 상승 엣지에 응답하여, 포지티브 펄스 신호(positive pulse signal)(예컨대, 도 5의 PSB)를 생성할 수 있다.
데이터 신호(DT)가 채널(CH)을 통해 전송될 때, 채널(CH)의 길이가 길어지거나 전자 장치(1)의 높은 ESD 조건으로 인해 커패시턴스가 큰 경우, 데이터 신호(DT)의 로직 하이 레벨과 로직 로우 레벨의 격차가 줄어들거나 슬루 레이트(slew rate)가 감소할 수 있다. 다른 말로, 채널(CH)의 길이가 긴 경우, 데이터 신호(DT)를 관찰하면 아이 다이어그램(eye diagram) 상에서 아이 오프닝(eye opening) 퍼포먼스가 저하될 수 있으며, 데이터 신호(DT)의 단위 시간 당 상승폭 및 단위 시간 당 하강폭이 감소할 수 있고, 데이터 신호(DT)의 단위 시간 당 상승 기울기 및 단위 시간 당 하강 기울기가 감소할 수 있다. 즉, 채널(CH)의 길이가 긴 경우, 데이터 신호(DT)의 상승 속도 및 하강 속도가 감소할 수 있다. 예를 들어, 채널(CH)의 길이가 긴 경우, 데이터 신호(DT)가 특정 레벨(예컨대, 디시젼 레벨)까지 도달하는 시간이 증가할 수 있다.
이퀄라이징 회로(100)는 아이 다이어그램의 퍼포먼스를 개선시키기 위하여 로직 하이 레벨과 로직 로우 레벨의 격차를 증가시키면서도, 오리지널 데이터에는 영향을 주지 않도록, 데이터 신호(DT)의 천이 구간(예컨대, 상승 엣지 발생 구간 및 하강 엣지 발생 구간)에서 데이터 신호(DT)의 펄스 폭보다 좁은 펄스 폭을 갖는 포지티브 펄스 신호 및 네거티브 펄스 신호를 생성할 수 있다. 이 후, 이퀄라이징 회로(100)는 포지티브 헐스 신호 및 네거티브 펄스 신호를 인버팅하며, 인버팅된 신호를 데이터 신호(DT)와 합산함으로써, 개선된 아이 다이어그램 퍼포먼스를 갖는 출력 신호(DO)를 생성할 수 있다. 이에 따라, 이퀄라이징 회로(100)는 포지티브 펄스 신호 및 네거티브 펄스 신호를 데이터 신호(DT)에 적용함으로써, 데이터 신호(DT)를 보정한 출력 신호(DO)를 출력할 수 있다.
도 2 및 도 3은 본 개시의 예시적 실시예에 따른 이퀄라이징 회로를 설명하기 위한 블록도이다.
도 2를 참조하면, 이퀄라이징 회로(100)는 수신기(120), 이퀄라이징 모듈(130) 및 출력단(OT)을 포함할 수 있다. 이퀄라이징 회로(100)는 외부 신호(AS)를 수신하고, 외부 신호(AS)에 기초한 데이터 신호(DT)를 생성할 수 있고, 외부 신호(AS) 또는 데이터 신호(DT)에 기초한 펄스 신호(PS)를 생성할 수 있다. 이퀄라이징 회로(100)는 데이터 신호(DT)를 보정한 출력 신호(DO)를 출력단(OT)으로 제공할 수 있으며, 이퀄라이징 회로(100)는 출력단(OT)을 통해 출력 신호(DO)를 외부로 출력할 수 있다.
수신기(120)는 외부 신호(AS)를 수신하고, 데이터 신호(DT) 및 펄스 신호(PS)를 출력할 수 있다. 일 예로, 외부 신호(AS)는 아날로그 신호일 수 있으며, 데이터 신호(DT)는 아날로그 신호인 외부 신호(AS)를 디지털 신호로 컨버팅한 신호일 수 있다. 관련하여, 도 3을 참조하여 설명한다.
도 3을 참조하면, 수신기(120)는 아날로그 디지털 컨버터(이하, ADC)(121) 및 펄스 생성기(122)를 더 포함할 수 있다. 신호 소스(110)는 이퀄라이징 회로(100)에 포함될 수도 있으나, 신호 소스(110)는 이퀄라이징 회로(100) 및 전자 장치(1)의 외부 구성일 수도 있다. 예컨대, 신호 소스(110)는 기지국, 외부 전자 장치 등이 될 수 있다.
ADC(121)는 공지된 다양한 방법으로 아날로그 신호를 디지털 신호로 변환할 수 있다. 예컨대, 외부 신호(AS)는 아날로그 신호일 수 있다. 이 경우, ADC(121)는 아날로그 신호를 소정의 전압(예컨대, 인버터의 로직 레벨)을 참조하여 로직 하이 레벨 또는 로직 로우 레벨을 갖는 바이너리 디지털 신호로 변환할 수 있다. 다만, 이에 제한되지는 않으며, ADC(121)는 외부 신호(AS)를 전자 장치(1)이 처리할 수 있는 형태의 신호로 변환할 수 있는 다양한 장치, 회로 및 로직 등으로 구현될 수 있다.
펄스 생성기(122)는 데이터 신호(DT)에 기초하여 펄스 신호(도 2의 PS)를 생성할 수 있으며, 펄스 신호(PS)는 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB)를 포함할 수 있다. 예컨대, 펄스 생성기(122)는 디지털 논리 회로로 구현될 수 있다. 펄스 생성기(122)는 디지털 형태의 신호인 데이터 신호(DT)를 AND, OR, NOT, NAND, NOR 및 XOR 등의 논리 게이트와 복수의 논리 게이트들을 이용한 셀렉터, 멀티플렉서 및/또는 가산기 등의 논리 회로를 이용하여 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB)를 생성할 수 있다.
펄스 생성기(122)는 데이터 신호(DT)의 하강 엣지의 타이밍에 네거티브 펄스(예컨대, 도 5의 NP)를 갖는 네거티브 펄스 신호(PSA)를 생성할 수 있다. 예컨대, 네거티브 펄스 신호(PSA)는 로직 로우 레벨과 로직 하이 레벨을 가질 수 있으며, 데이터 신호(DT)의 하강 엣지에 응답하여 네거티브 펄스 신호(PSA)는 로직 로우 레벨을 가질 수 있다. 또한, 펄스 생성기(122)는 데이터 신호(DT)의 펄스 폭보다 좁은 펄스 폭을 갖는 네거티브 펄스 신호(PSA)를 생성할 수 있다. 일 예로, 기설정된 시간 이후에 네거티브 펄스 신호(PSA)는 로직 하이 레벨로 천이(또는 복귀)할 수 있으며, 다른 예로, 데이터 신호(DT)의 하강 엣지가 발생하는 시점 이후에 네거티브 펄스 신호(PSA)는 로직 하이 레벨로 천이할 수 있고, 또 다른 예로, 데이터 신호(DT)의 상승 엣지가 발생하기 이전에 네거티브 펄스 신호(PSA)는 로직 하이 레벨로 천이할 수 있다.
펄스 생성기(122)는 데이터 신호(DT)의 상승 엣지의 타이밍에 포지티브 펄스를 갖는 포지티브 펄스 신호(PSB)를 생성할 수 있다. 예컨대, 포지티브 펄스 신호(PSB)는 로직 로우 레벨과 로직 하이 레벨을 가질 수 있으며, 데이터 신호(DT)의 상승 엣지에 응답하여 포지티브 펄스 신호(PSB)는 로직 하이 레벨을 가질 수 있다. 또한, 펄스 생성기(122)는 데이터 신호(DT)의 펄스 폭보다 좁은 펄스 폭을 갖는 포지티브 펄스 신호(PSB)를 생성할 수 있다. 일 예로, 기설정된 시간 이후에 포지티브 펄스 신호(PSB)는 로직 로우 레벨로 천이(또는 복귀)할 수 있으며, 다른 예로, 데이터 신호(DT)의 상승 엣지가 발생하는 시점 이후에 포지티브 펄스 신호(PSB)는 로직 로우 레벨로 천이할 수 있고, 또 다른 예로, 데이터 신호(DT)의 하강 엣지가 발생하기 이전에 포지티브 펄스 신호(PSB)는 로직 로우 레벨로 천이할 수 있다.
네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB) 각각은 전술한 바와 같이 네거티브 펄스 및 포지티브 펄스를 가질 수 있다. 예컨대, 네거티브 펄스 신호(PSA)를 구성하는 네거티브 펄스의 펄스 폭은 데이터 신호(DT)의 펄스 폭보다 좁을 수 있다. 또한, 포지티브 펄스 신호(PSB)를 구성하는 포지티브 펄스의 펄스 폭은 데이터 신호(DT)의 펄스 폭보다 좁을 수 있다. 관련하여 도 5에서 자세히 후술하기로 한다.
다시 도 2를 참조하면, 이퀄라이징 모듈(130)은 제1 이퀄라이징 회로(131) 및 제2 이퀄라이징 회로(132)를 포함할 수 있다. 예컨대, 제1 이퀄라이징 회로(131) 및 제2 이퀄라이징 회로(132)는 각각 복수의 트랜지스터들에 의해 구현될 수 있다. 일 예로, 제1 이퀄라이징 회로(131)는 복수의 트랜지스터들을 포함하는 인버터 회로 또는 버퍼 회로일 수 있으며, 제2 이퀄라이징 회로(132)는 복수의 트랜지스터들을 포함하는 인버터 회로 또는 버퍼 회로일 수 있다.
제1 이퀄라이징 회로(131)는 데이터 신호(DT)를 수신하고, 데이터 신호(DT)의 위상이 반전된 제1 이퀄라이징 신호(EQ1)를 출력할 수 있다. 예컨대, 제1 이퀄라이징 회로(131)는 인버터 회로일 수 있다. 제1 이퀄라이징 회로(131)는 데이터 신호(DT)를 수신하고, 데이터 신호(DT)의 로직 로우 레벨에서는 구동 전압의 레벨을 갖는 제1 이퀄라이징 신호(EQ1)를 생성할 수 있다. 예컨대, 구동 전압은 이퀄라이징 회로(100) 외부의 전압 생성기로부터 제1 이퀄라이징 회로(131)에 인가되는 전압일 수 있다. 또한, 제1 이퀄라이징 회로(131)는 데이터 신호(DT)의 로직 하이 레벨에서는 접지 전압의 레벨을 갖는 제1 이퀄라이징 신호(EQ1)를 생성할 수 있다. 예컨대, 접지 전압은 제1 이퀄라이징 회로(131)가 연결된 접지 라인의 전압일 수 있다. 다른 말로, 제1 이퀄라이징 신호(EQ1)는 구동 전압의 레벨 및 접지 전압의 레벨을 갖는 신호일 수 있다. 제2 이퀄라이징 회로(132)는 펄스 신호(PS)를 수신하고 펄스 신호(PS)를 인버팅함으로써 제2 이퀄라이징 신호(EQ2)를 출력할 수 있다. 예컨대, 제2 이퀄라이징 회로(132) 또한 인버터 회로일 수 있다. 예컨대, 제2 이퀄라이징 회로(132)는 네거티브 펄스 신호(PSA)를 인버팅하고, 포지티브 펄스 신호(PSB)를 인버팅하며, 인버팅된 두 신호를 합산하며, 합산된 신호를 제2 이퀄라이징 신호(EQ2)로써 출력할 수 있다.
본 개시의 다른 실시예에 따르면, 제1 이퀄라이징 신호(EQ1)는 데이터 신호(DT)와 실질적으로 동일할 수 있다. 예컨대, 제1 이퀄라이징 신호(EQ1)의 위상이 동일할 수 있다. 이 경우, 제1 이퀄라이징 회로(131)는 버퍼 회로일 수 있으며, 제1 이퀄라이징 신호(EQ1)는 데이터 신호(DT)의 로직 레벨과 동일한 위상을 가질 수 있다. 제1 이퀄라이징 회로(131)가 버퍼 회로인 경우, 제2 이퀄라이징 회로(132) 또한 버퍼 회로일 수 있다. 한편, 제1 이퀄라이징 신호(EQ1)의 진폭 또한 데이터 신호(DT)의 위상 및 진폭과 동일할 수 있다. 또는, 제1 이퀄라이징 신호(EQ1)는 임의의 전압 레벨의 로직 신호일 수 있다. 제2 이퀄라이징 회로(132)는 네거티브 펄 스 신호(PSA) 및 포지티브 펄스 신호(PSB)를 수신 및 합산하고, 합산된 신호를 인버팅하며, 인버팅된 신호를 제2 이퀄라이징 신호(EQ2)로써 출력할 수 있다.
본 개시의 예시적 실시예에 따르면, 데이터 신호(DT)의 엣지 방향과 동일한 방향의 펄스를 갖는 신호를 이용하여, 데이터 신호(DT)의 라이징 엣지의 크기와 폴링 엣지의 크기를 증가시킬 수 있다. 즉, 이퀄라이징 모듈(130)은 데이터 신호(DT)의 엣지 크기를 보상할 수 있다. 예컨대, 이퀄라이징 모듈(130)이 출력한 출력 데이터 신호(DO)의 라이징 엣지의 크기는 데이터 신호(DT)의 폴링 엣지의 크기보다 클 수 있으며, 데이터 신호(DO)의 폴링 엣지의 크기는 데이터 신호(DT)의 라이징 엣지의 크기보다 클 수 있다. 이에 제한되지는 않으며, 출력 데이터 신호(DO)의 라이징 엣지의 크기 및 폴링 엣지의 크기는 각각 데이터 신호(DT)의 라이징 엣지의 크기 및 폴링 엣지의 크기보다 클 수 있다.
이퀄라이징 모듈(130)은 제1 이퀄라이징 신호(EQ1) 및 제2 이퀄라이징 신호(EQ2)를 합산함으로써 출력 신호(DO)를 출력단(OT)으로 출력할 수 있다. 출력단(OT)은 출력 신호(DO)를 채널(예컨대, 도 1의 CH)로 제공하며, 출력 신호(DO)는 채널을 통해 외부 구성으로 전달될 수 있다. 예컨대, 출력단(OT)은 데이터 핀, 데이터 패드 등 다양한 형태로 구현될 수 있다.
출력 신호(DO)는 데이터 신호(DT)에 기초한 제1 이퀄라이징 신호(EQ1)의 로직 하이 레벨과 로직 로우 레벨의 격차가 증가된 신호일 수 있다. 즉, 출력 신호(DO)는 데이터 신호(DT)의 로직 하이 레벨 및 로직 로우 레벨의 격차보다 큰 격차를 가질 수 있다. 이로 인해, 출력 신호(DO)는 데이터 신호(DT)가 갖는 심볼 간 간섭(이하, ISI) 수치보다 낮은 ISI 수치를 가질 수 있다. 다른 말로 아이 다이어그램(eye diagram) 상의 아이 오프닝(eye opening) 퍼포먼스가 개선될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 이퀄라이징 모듈 및 출력단을 설명하기 위한 회로도이다.
도 4를 참조하면, 이퀄라이징 모듈(130)은 제1 이퀄라이징 회로(131) 및 제2 이퀄라이징 회로(132)를 포함할 수 있다. 제1 이퀄라이징 회로(131)는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 더 포함할 수 있으며, 제2 이퀄라이징 회로(132)는 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)를 더 포함할 수 있다. 예컨대, 제1 이퀄라이징 회로(131)는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)로 구성된 인버터 또는 버퍼 회로 일 수 있다. 또한, 제2 이퀄라이징 회로(132)는 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)로 구성된 인버터 회로 또는 버퍼 회로 일 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 트랜지스터(TR1) 및 제3 트랜지스터(TR3)는 PMOS일 수 있고, 제2 트랜지스터(TR2) 및 제4 트랜지스터(TR4)는 NMOS일 수 있다. 그러나 이에 제한되지는 않으며, 트랜지스터들(TR1~TR4) 각각은 PMOS 또는 NMOS일 수 있다.
제1 이퀄라이징 회로(131)는 두 개의 입력 단자들(I1, I2) 및 한 개의 출력 단자(O1)를 포함할 수 있다. 각각의 입력 단자들(I1, I2)은 데이터 신호(DT)를 함께 수신할 수 있다. 즉, 제1 트랜지스터(TR1)의 제1 게이트 단자(G1) 및 제2 트랜지스터(TR2)의 제2 게이트 단자(G2)는 데이터 신호(DT)를 수신할 수 있다.
제1 트랜지스터(TR1)는 구동 전압(VDD)을 인가받는 제1 소스 단자(S1), 출력 단자(O1)와 연결된 제1 드레인 단자(D1) 및 제1 입력 단자(I1)와 연결된 제1 게이트 단자(G1)를 포함할 수 있다. 제2 트랜지스터(TR2)는 출력 단자(OT)와 연결된 제2 드레인 단자(D2), 제1 접지 노드(GN1)와 연결된 제2 소스 단자(S2) 및 제2 입력 단자(I2)와 연결된 제2 게이트 단자(G2)를 포함할 수 있다.
제1 이퀄라이징 회로(131)는 데이터 신호(DT)의 로직 하이 레벨 및 로직 로우 레벨에 따라, 구동 전압(VDD) 또는 접지 전압(VGND)을 선택적으로 인가받을 수 있다. 예컨대, 데이터 신호(DT)의 로직 로우 레벨이 발생됨에 응답하여, 제1 이퀄라이징 신호(EQ1)를 생성할 수 있다. 이 경우, 제1 이퀄라이징 신호(EQ1)의 로직 하이 레벨의 크기는 구동 전압(VDD)의 레벨에 기초할 수 있다. 또한, 데이터 신호(DT)의 로직 하이 레벨이 발생됨에 응답하여, 제1 이퀄라이징 신호(EQ1)를 생성할 수 있다. 이 경우, 제1 이퀄라이징 신호(EQ1)의 로직 로우 레벨의 크기는 접지 전압(VGND)의 레벨에 기초할 수 있다. 예컨대, 구동 전압(VDD)의 레벨은 접지 전압(VGND)의 레벨보다 높을 수 있다.
제1 이퀄라이징 신호(EQ1)는 구동 전압(VDD)에 기초한 로직 하이 레벨과 접지 전압(VGND)에 기초한 로직 로우 레벨을 갖는 전압 신호일 수 있다. 일 예로, 제1 이퀄라이징 신호(EQ1)의 로직 하이 레벨은 구동 전압(VDD)의 레벨과 실질적으로 동일할 수 있다. 다른 예로, 제1 이퀄라이징 신호(EQ1)의 로직 하이 레벨은 데이터 신호(DT)의 로직 하이 레벨과 동일할 수 있다. 또 다른 예로, 제1 이퀄라이징 신호(EQ1)의 로직 하이 레벨은 구동 전압(VDD)에 제1 트랜지스터(TR1)의 소자 특성에 관한 계수가 적용된 레벨일 수 있다.
한편, 제1 이퀄라이징 신호(EQ1)의 로직 로우 레벨은 접지 전압(VGND)의 레벨과 실질적으로 동일할 수 있다. 다른 예로, 제1 이퀄라이징 신호(EQ1)의 로직 로우 레벨은 데이터 신호(DT)의 로직 로우 레벨과 동일할 수 있다. 또 다른 예로, 제1 이퀄라이징 신호(EQ1)의 로직 로우 레벨은 접지 전압(VGND)에 제2 트랜지스터(TR2)의 소자 특성에 관한 계수가 적용된 레벨일 수 있다.
제2 이퀄라이징 회로(132)는 두 개의 입력 단자들(I3, I4) 및 한 개의 출력 단자(O2)를 포함할 수 있다. 각각의 입력 단자들(I3, I4)은 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB)를 수신할 수 있다. 즉, 제3 트랜지스터(TR3)의 제3 게이트 단자(G3) 및 제4 트랜지스터(TR4)의 제4 게이트 단자(G4)는 각각 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB)를 수신할 수 있다.
본 개시의 예시적 실시예에 따르면, 제3 트랜지스터(TR3)는 구동 전압(VDD)을 인가받는 제3 소스 단자(S3) 및 제2 이퀄라이징 회로의 출력 단자(O2)와 연결되는 제1 드레인 단자(D3)를 포함할 수 있다. 예컨대, 제3 트랜지스터(TR3)는 P형 트랜지스터로 구현될 수 있다. 제4 트랜지스터(TR4)는 제2 접지 노드(GN2)와 연결되는 제4 소스 단자(S4) 및 제2 이퀄라이징 회로(132)의 출력 단자(O2)와 연결되는 제4 드레인 단자(D4)를 포함할 수 있다.
제2 이퀄라이징 회로(132)는 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB)의 로직 하이 레벨 및 로직 로우 레벨에 따라, 구동 전압(VDD) 또는 접지 전압(VGND)을 선택적으로 인가받을 수 있으며, 이에 따라 제2 이퀄라이징 신호(EQ2)를 생성할 수 있다. 이퀄라이징 모듈(130)은 제1 이퀄라이징 신호(EQ1) 및 제2 이퀄라이징 신호(EQ2)를 합산하고, 합산된 신호로써 출력 신호(DO)를 출력단(OT)으로 출력할 수 있다. 제2 이퀄라이징 신호(EQ2) 및 출력 신호(OT)와 관련하여 도 5에서 자세히 후술하기로 한다.
출력단(OT)은 제1 이퀄라이징 회로(131) 및 제2 이퀄라이징 회로(132)와 서로 도선을 통해 연결되며, 외부 장치로 출력 신호(OT)를 전송하는 채널(도 1의 CH)과 연결될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 신호들의 타이밍도이다. 이하에서는 도 3 및 도 4의 참조부호와 함께 설명된다.
도 5를 참조하면, 데이터 신호(DT)는 로직 하이 레벨 및 로직 로우 레벨을 갖는 디지털 신호일 수 있다. 예컨대, 데이터 신호(DT)의 로직 하이 레벨은 데이터 값 ‘1’을 지시할 수 있으며, 로직 로우 레벨은 데이터 값 ‘0’을 지시할 수 있다.
제1 이퀄라이징 신호(EQ1)는 데이터 신호(DT)가 반전된 형태의 전압 신호일 수 있다 . 예컨대, 제1 이퀄라이징 신호(EQ1)의 크기는, 제1 이퀄라이징 회로(131)에 포함된 소자에 따른 파라미터 또는 구동 전압(VDD) 및 접지 전압(VGND)의 레벨에 기초하여 결정될 수 있다. 일 예로, 제1 이퀄라이징 신호(EQ1)의 로직 하이 레벨의 크기는 구동 전압(VDD)의 레벨에 기초하여 결정될 수 있다. 다른 예로, 제1 이퀄라이징 신호(EQ1)의 로직 로우 레벨의 크기는 접지 전압(VGND)의 레벨에 기초하여 결정될 수 있다.
펄스 신호(PS)는 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB)를 포함할 수 있다. 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB) 각각은 네거티브 펄스(NP)들 및 포지티브 펄스(PP)들을 포함할 수 있다. 네거티브 펄스(NP)란 네거티브 펄스 신호(PSA)에서 나타나는 로직 로우 레벨의 펄스를 의미한다. 또한, 네거티브 펄스(NP)의 펄스 폭은 도시된 바와 같이 데이터 신호(DT)의 펄스 폭 보다 좁을 수 있다. 이와 유사하게, 포지티브 펄스(PP)란 포지티브 펄스 신호(PSB)에서 나타나는 로직 하이 레벨의 펄스를 의미하며, 포지티브 펄스(PP)의 펄스 폭은 데이터 신호(DP)의 펄스 폭 보다 좁을 수 있다. 예컨대, 네거티브 펄스(NP) 및 포지티브 펄스(PP) 중 적어도 하나의 펄스 폭은 데이터 신호(DT)의 펄스 폭의 절반 보다 더 좁을 수 있다. 다시 말해, 네거티브 펄스(NP) 및 포지티브 펄스(PP) 중 적어도 하나는 데이터 신호(DT)에 비하여 아주 좁은 펄스 폭을 가질 수도 있다.
네거티브 펄스 신호(PSA)는 데이터 신호(DT)의 하강 엣지가 발생됨에 응답하여 발생될 수 있다. 포지티브 펄스 신호(PSB)는 데이터 신호(DT)의 상승 엣지가 발생도미에 응답하여 발생될 수 있다. 예컨대, 펄스 생성기(122)는 복수의 논리 게이트들을 이용하여 데이터 신호(DT)로부터 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB)를 생성할 수 있다. 예컨대, 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB) 각각의 로직 하이 레벨의 크기는, 데이터 신호(DT)의 로직 하이 레벨의 크기와 실질적으로 동일할 수 있다.
제2 이퀄라이징 신호(EQ2)는 펄스 신호(PS)를 인버팅한 것에 기초하여 생성될 수 있다. 일 예로, 제2 이퀄라이징 회로(132)는 제1 네거티브 펄스 신호(PSA) 및 제2 네거티브 펄스 신호(PSB)를 합산하고, 합산된 신호를 인버팅하며, 인버팅한 신호를 제2 이퀄라이징 신호(EQ2)로써 생성할 수 있다.
제2 이퀄라이징 신호(EQ2)의 로직 하이 레벨(AP)은 네거티브 펄스(NP)에 기초하여 생성될 수 있다. 예컨대, 제2 이퀄라이징 신호(EQ2)의 로직 하이 레벨(AP)은, 네거티브 펄스(NP)의 전압 레벨에 제2 이퀄라이징 회로(132)의 소자 특성이 반영된 크기를 가질 수 있다. 로직 하이 레벨(AP)의 크기는 네거티브 펄스(NP)의 크기보다 작을 수 있다. 다른 예로, 제2 이퀄라이징 신호(EQ2)의 로직 로우 레벨(AN)은, 포지티브 펄스(PP)의 전압 레벨에 제2 이퀄라이징 회로(132)의 소자 특성이 반영된 크기를 가질 수 있다. 로직 로우 레벨(AN)의 크기는 포지티브 펄스(PP)의 크기보다 작을 수 있다.
출력 신호(DO)는 제1 이퀄라이징 신호(EQ1) 및 제2 이퀄라이징 신호(EQ2)를 합산한 신호일 수 있다. 예컨대, 이퀄라이징 모듈(130)은 제1 이퀄라이징 회로(131)에서 출력된 제1 이퀄라이징 신호(EQ1)와 제2 이퀄라이징 회로(132)에서 출력된 제2 이퀄라이징 신호(EQ2)를 동일한 출력 라인을 통해 출력단(OT)으로 전송할 수 있다.
본 개시의 예시적 실시예에 따르면, 출력 신호(DO)는 데이터 신호(DT)의 상승 엣지 및 하강 엣지의 크기를 증가시킴으로써, 아날로그 신호가 디지털 신호로 변환되는 과정에서 왜곡이 쉽게 일어나지 않으며, 이에 따라 신호 정확도를 높일 수 있다.
본 개시의 예시적인 실시예에 따르면, 제2 이퀄라이징 회로(132)는 제2 이퀄라이징 신호(EQ2)의 진폭들(AP, AN)의 크기를 조절할 수 있다. 제2 이퀄라이징 회로(132)는 펄스 신호(PS)의 진폭에 소정의 이득을 적용함으로써 진폭들(AP, AN)의 크기를 조절할 수 있다. 일 예로, 제2 이퀄라이징 회로(132)에 포함된 트랜지스터들(TR3, TR4)의 소자 특성에 의해 상기 이득이 정해질 수 있다. 다른 예로, 제2 이퀄라이징 회로(132)는 구동 전압(VDD) 및 접지 전압(VGN)을 포함한 다양한 외부 전압, 외부 신호 및 외부 전류에 의해서 상기 이득을 가변시킬 수 있다.
도 6은 비교 예에 따라 데이터 신호를 보정하기 위한 신호들을 설명하기 위한 타이밍도다. 도 6은 도 5에서 전술한 신호 처리의 장점을 설명하기 위한 도면이다.
도 6을 참조하면, 입력 데이터(DTC)는 디지털 형태의 신호일 수 있으며, 딜레이 신호(PSC)는 입력 데이터(DTC)를 소정의 시간(td)만큼 지연시킨 신호일 수 있다. 보상 신호(EQC)는 딜레이 신호(PSC)를 인버팅 및 진폭을 증가시킨 신호일 수 있다. 이 때, 입력 데이터(DTC)와 보상 신호(EQC)를 합하여 왜곡 보정 신호(DOC)를 생성할 수 있다. 왜곡 보정 신호(DOC)는 입력 데이터(DTC)의 왜곡을 방지하기 위하여 보정한 신호이다. 이 경우, 보상 신호(EQC)의 진폭을 과도하게 증가시키는 경우, 오리지널 데이터인 입력 데이터(DTC)가 지시하는 디지털 값을 유지할 수 없게 된다. 예컨대, 시구간(tx) 및 시구간(ty)에서 오리지널 데이터인 입력 데이터(DTC)는 모두 ‘0’의 디지털 값을 지시하지만, 왜곡 보정 신호(DOC)는 ‘1’의 디지털 값을 지시한다. 즉, 보상 신호(EQC)의 진폭을 소정의 한계를 넘어 증가시키는 경우, 왜곡 보정 신호(DOC)의 데이터가 왜곡이 될 수 있다. 그러나, 도 5를 참조하면, 본 개시의 예시적 실시예에 따른 펄스 신호(PS) 및 제2 이퀄라이징 신호(EQ2)는 상승 엣지 및 하강 엣지가 발생하는 구간에서만 펄스 신호를 출력할 수 있다. 이에 따라, 출력 신호(DO)는 오리지널 데이터인 데이터 신호(DT)가 지시하는 디지털 데이터 값을 정확하게 지시할 수 있으며, 출력 신호(DO)의 엣지의 크기가 크기 때문에 ISI(Inter-Symbol Interference)를 감소시킬 수 있으며, 아이 오프닝 퍼포먼스를 향상시킬 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 소스 전압 터미네이션을 설명하기 위한 회로도이고, 도 8은 본 개시의 예시적 실시예에 따른 출력 전압을 설명하기 위한 파형도이다. 이하에서는 도 1의 참조부호와 함께 설명된다.
도 7을 참조하면, 전자 장치(1)는 터미네이션 저항(RT)을 더 포함할 수 있다. 터미네이션 저항(RT)은 출력단(OT)과 이퀄라이징 회로(130a)에 연결될 수 있다. 즉, 전자 장치(1)는 소스 전압 터미네이션(vss termination)을 구현할 수 있다.
본 개시의 예시적 실시예에 따르면, 이퀄라이징 회로(130a)는 데이터 신호(DT)의 디지털 값이‘0’을 지시하는 경우, 출력 신호(DO)의 전압 레벨은 0 일 수 있다. 이 경우, 터미네이션 저항(RT)의 양단에 인가되는 전압은 모두 0 일 수 있다. 따라서, 터미네이션 저항(RT)에 흐르는 정전류(IS)의 크기는 0 일 수 있으며, 이에 따라 입력 데이터가 없는 경우(즉, 입력 데이터가 지속적으로 0 을 갖거나, null 인 경우) 전력 소모를 방지할 수 있다.
도 8을 참조하면, 소스 전압 터미네이션은 상기와 같이 전자 장치(1)에 입력되는 데이터가 0 인 경우, 전력 소모를 방지할 수 있다. 그러나, 트레이드 오프 조건으로써 출력 신호(DO)의 전압 레벨을 네거티브 레벨로 감소시킬 수 없다. 도 1 내지 도 6에서 전술한 바와 같이, 출력 신호(DO)가 소정의 구간에서 네거티브 레벨을 갖는 경우, 엣지의 격차를 증가시킬 수 있으나, 소스 전압 터미네이션에 의해 출력 신호(DO)는 네거티브 레벨을 가질 수 없다.
도 9는 본 개시의 예시적 실시예에 따른 풀-다운 회로를 설명하기 위한 회로도이다. 이하에서는 도 3의 참조부호와 함께 설명된다.
도 9를 참조하면, 이퀄라이징 회로(100a)는 풀-다운(pull-down) 회로(140)를 더 포함할 수 있다. 풀-다운 회로(140)는 제1 이퀄라이징 회로(131) 및 제2 이퀄라이징 회로(132) 중 적어도 하나와 연결될 수 있으며, 제1 이퀄라이징 회로(131)의 접지 노드(GN1) 및 제2 이퀄라이징 회로(132)의 접지 노드(GN2) 중 적어도 하나에 네거티브 레벨의 전압을 제공할 수 있다. 도 8에서 전술한 바와 같이, 터미네이션 저항(RT)에 의한 소스 전압 터미네이션이 전자 장치(1)에 포함된 경우, 출력 신호(DO)가 네거티브 레벨의 전압을 가질 수 없다. 따라서, 풀-다운 회로(140)는 이퀄라이징 모듈(130)에 네거티브 레벨의 전압을 인가함으로써 순간적으로 출력 신호(DO)의 네거티브 펄스를 생성할 수 있다.
풀-다운 회로(140)는 복수의 스위치들(SW1~SW3)을 포함하는 스위칭 회로(141) 및 커패시터(CB)를 포함할 수 있다. 커패시터(CB)의 일 단(예컨대, 전압(VC1)이 인가되는 노드)은 스위칭 회로(141)에 연결되며, 커패시터(CB)의 타 단(예컨대, 전압(VC2)가 인가되는 노드)은 제1 이퀄라이징 회로(131)의 접지 노드(GN1) 및 제2 이퀄라이징 회로(132)의 접지 노드(GN2)에 연결될 수 있다.
스위칭 회로(141)는 클럭 신호(CLK) 및 상보 클럭 신호(CLKB)를 수신할 수 있으며, 상보 클럭 신호(CLKB)는 클럭 신호(CLK)가 인버팅된 신호이다. 복수의 스위치들(SW1~SW3)은 클럭 신호(CLK) 및 상보 클럭 신호(CLKB)의 로직 레벨에 기초하여 스위칭 동작(예컨대, 턴 온 또는 턴 오프)을 할 수 있다.
스위칭 회로(141)는 복수의 스위치들(SW1~SW3)이 턴 온 또는 턴 오프 됨에 따라 구동 전압 또는 접지 전압을 출력할 수 있다. 예컨대, 클럭 신호(CLK)가 로직 하이 레벨인 경우, 제2 스위치(SW2) 및 제3 스위치(SW3)는 단락될 수 있으며, 스위칭 회로(141)는 커패시터(CB)로 구동 전압(VDD)을 인가할 수 있다. 이 경우, 커패시터(CB)의 일 단의 전압(VC1)의 레벨은 구동 전압(VDD)의 레벨이 될 수 있으며, 커패시터(CB)의 타 단의 전압(VC2)의 레벨은 접지 전압의 레벨이 될 수 있다. 즉, 커패시터(CB)는 구동 전압(VDD)에 기초한 전하가 충전될 수 있다. 한편, 클럭 신호(CLK)가 로직 로우 레벨인 경우, 제1 스위치(SW1)는 단락될 수 있다. 이 경우, 커패시터(CB)의 일 단의 전압(VC1)의 레벨은 접지 전압의 레벨이 될 수 있다. 커패시터(CB)의 전하량 보존 법칙에 의해, 커패시터(CB)의 타 단의 전압의 레벨은 네거티브 레벨(예컨대, -VDD)이 될 수 있다. 이에 따라, 풀-다운 회로(140)는 제1 접지 노드(GN1) 및 제2 접지 노드(GN2)로 네거티브 레벨의 전압을 출력할 수 있다.
클럭 신호(CLK) 및 상보 클럭 신호(CLKB)는, 일 예로, 펄스 생성기(도 3의 122)로부터 수신할 수 있으며, 다른 예로, 전자 장치(1)의 내부의 클럭 생성기로부터 수신할 수 있으며, 또 다른 예로, 전자 장치(1)의 외부로부터 수신할 수도 있다.
도 10 및 도 11은 본 개시의 예시적 실시예에 따른 신호 및 전압을 설명하기 위한 타이밍도이다.
도 3, 도 9 및 도 10을 참조하면, 풀-다운 회로(140)는 클럭 신호(CLK) 및 상보 클럭 신호(CLKB)를 수신할 수 있다. 예컨대, 펄스 생성기(122)는 클럭 신호(CLK) 및 상보 클럭 신호(CLKB)를 출력할 수 있다. 펄스 생성기(122)는 포지티브 펄스 신호(PSB)를 수신할 수 있으며, 포지티브 펄스 신호(PSB)가 로직 하이 레벨로 천이된 것에 응답하여, 로직 로우 레벨로 천이되는 클럭 신호(CLK)를 생성할 수 있다. 펄스 생성기(122)는 클럭 신호(CLK)를 인버팅하여 상보 클럭 신호(CLKB)를 생성할 수 있다.
도 9 및 도 11을 참조하면, 상보 클럭 신호(CLKB)의 로직 하이 레벨 또는 클럭 신호(CLK)의 로직 로우 레벨에 응답하여, 커패시터(CB)의 타 단의 전압(VC2)은 네거티브 레벨로 감소할 수 있다. 전압(VC2)의 레벨이 네거티브 레벨로 감소하는 경우, 커패시터(CB)의 타 단과 연결된 제1 이퀄라이징 회로(131)의 제1 접지 노드(GN1) 및 제2 이퀄라이징 회로(132)의 제2 접지 노드(GN2)는 네거티브 레벨의 전압을 가질 수 있다. 다시 말해, 전압(VC2)의 레벨이 네거티브 레벨로 감소하는 경우, 제2 이퀄라이징 신호(EQ2)은 네거티브 레벨을 가질 수 있다. 이에 따라, 제1 이퀄라이징 회로(131) 및 제2 이퀄라이징 회로(132)가 출력하는 출력 신호(DO)는, 클럭 신호(CLK)가 로직 로우 레벨로 천이하는 경우, 네거티브 레벨을 가질 수 있다. 출력 신호(DO)의 엣지의 격차(AX)가 증가함에 따라, 전자 장치(1)의 ISI는 감소될 수 있으며, 아이 오프닝 퍼포먼스가 개선될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 흐름도이다. 이하에서는 전술한 도면들의 참조 부호와 함께 설명된다.
본 개시의 예시적 실시예에 따른 전자 장치는 데이터 신호(DT)를 수신(S310)할 수 있다. 제1 이퀄라이징 회로(131)는 데이터 신호(DT)의 위상이 반전된 위상을 갖는 제1 이퀄라이징 신호(EQ1)를 출력(S320)할 수 있다. 펄스 생성기(122)는 데이터 신호(DT)의 하강 엣지에 기초하여 네거티브 펄스 신호(PSA)를 생성하고, 데이터 신호(DT)의 상승 엣지에 기초하여 포지티브 펄스 신호(PSB)를 생성(S330)할 수 있다. 펄스 생성기(122)는 네거티브 펄스 신호(PSA) 및 포지티브 펄스 신호(PSB)로 구성되는 펄스 신호(PS)를 출력(S340)할 수 있다. 제2 이퀄라이징 회로(132)는 펄스 신호(PS)를 인버팅하고, 인버팅된 펄스 신호에 기초한 제2 이퀄라이징 신호(EQ2)를 출력(S350)할 수 있다. 이에 따라, 이퀄라이징 모듈(130)은 제1 이퀄라이징 신호(EQ1) 및 제2 이퀄라이징 신호(EQ2)가 합산된 출력 신호(DO)를 출력할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 흐름도이다. 이하에서는 전술한 도면들의 참조 부호와 함께 설명된다.
본 개시의 예시적 실시예에 따른 펄스 생성기(122)는 데이터 신호(DT)의 하강 엣지가 발생됨에 응답하여 네거티브 펄스 신호(PSA)를 로직 로우 레벨로 천이(S331)시킬 수 있다. 또한, 펄스 생성기(122)는 데이터 신호(DT)의 상승 엣지가 발생되기 이전에 네거티브 펄스 신호(PSA)를 로직 하이 레벨로 복귀(S332)시킬 수 있다. 한편, 전자 장치(1)는 데이터 신호(DT)의 상승 엣지가 발생됨에 응답하여 포지티브 펄스 신호(PSB)를 로직 하이 레벨로 천이(S333)시킬 수 있다. 또한, 데이터 신호(DT)의 하강 엣지가 발생되기 이전에 포지티브 펄스 신호(PSB)를 로직 로우 레벨로 복귀(S334)시킬 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 흐름도이다. 이하에서는 전술한 도면들의 참조 부호와 함께 설명된다.
풀-다운 회로(140)는 클럭 신호(CLK)를 수신(S410)할 수 있다. 또한, 클럭 신호(CLK)를 인버팅한 상보 클럭 신호(CLKB)를 수신할 수 있다. 클럭 신호(CLK) 및 상보 클럭 신호(CLKB)에 기초하여 커패시터(CB)에 구동 전압(VDD) 또는 접지 전압을 인가할 수 있다.
풀-다운 회로(140)는 클럭 신호(CLK)의 로직 레벨 천이에 응답하여 네거티브 레벨의 전압을 생성(S420)할 수 있다. 이 후, 풀-다운 회로(140)는 제1 이퀄라이징 신호(EQ1)를 출력하는 제1 이퀄라이징 회로(131)의 제1 접지 노드(GN1) 및 제2 이퀄라이징 신호(EQ2)를 출력하는 제2 이퀄라이징 회로(132)의 제2 접지 노드(GN2) 중 적어도 하나로, 상기 네거티브 레벨의 전압을 출력할 수 있다. 풀-다운 회로(140)는 클럭 신호(CLK)의 로직 레벨이 천이될 때의 출력 신호(DO)의 전압 레벨을 감소(S440)시킬 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하기 위한 흐름도이다. 이하에서는 전술한 도면들의 참조 부호와 함께 설명된다.
본 개시의 예시적 실시예에 따른 풀-다운 회로(140)는 클럭 신호(CLK)가 로직 하이 레벨인 경우, 복수의 스위치들(SW1~SW3)을 제어하여, 구동 전압(VDD)을 커패시터(CB)의 일 단으로 출력(S431)할 수 있다. 풀-다운 회로(140)는 구동 전압(VDD)에 의해 커패시터(CB)의 전하를 충전(S432)할 수 있다. 이 후, 풀-다운 회로(140)는 클럭 신호(CLKB)가 로직 로우 레벨로 천이된 경우, 복수의 스위치들(SW1~SW3)을 제어하여, 접지 전압을 커패시터(CB)의 일 단으로 출력(S433)할 수 있다. 이 경우, 커패시터(CB)의 일 단의 전압이 구동 전압에서 접지 전압으로 천이되었으며, 커패시터(CB)는 전하량을 보존하여야 하므로, 커패시터(CB)의 타단의 전압은 접지 전압에서 네거티브 레벨의 전압으로 감소할 수 있다. 즉, 풀-다운 회로(140)는 커패시터(CB)의 일 단의 전압(VC1)이 접지 전압의 레벨로 감소된 것에 응답하여, 커패시터(CB)는 커패시터(CB)의 타 단을 통해 네거티브 레벨의 전압을 출력할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 데이터 신호를 수신하고, 상기 데이터 신호에 기초한 제1 이퀄라이징 신호를 출력하는 제1 이퀄라이징 회로;
    상기 데이터 신호의 상승 엣지 및 하강 엣지에 응답하여 각각 제1 펄스 신호 및 제2 펄스 신호를 생성하는 펄스 생성기;
    인버팅된 상기 제1 펄스 신호 및 제2 펄스 신호에 기초한 제2 이퀄라이징 신호를 출력하는 제2 이퀄라이징 회로; 및
    상기 제1 이퀄라이징 신호 및 상기 제2 이퀄라이징 신호가 합산된 출력 신호를 출력하는 출력단을 포함하는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서,
    상기 제1 펄스 신호는, 포지티브 펄스 신호를 포함하며,
    상기 제2 펄스 신호는, 네거티브 펄스 신호를 포함하고,
    상기 제1 펄스 신호 및 상기 제2 펄스 신호의 펄스 폭은, 상기 데이터 신호의 펄스 폭 보다 좁은 것을 특징으로 하는 전자 장치.
  3. 제1항에 있어서,
    상기 제2 이퀄라이징 회로는, 제1 트랜지스터 및 제2 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터의 게이트 단자는, 상기 제2 펄스 신호를 수신하고, 상기 제2 트랜지스터의 게이트 단자는, 상기 제1 펄스 신호를 수신하는 것을 특징으로 하는 전자 장치.
  4. 제1항에 있어서,
    상기 출력단은, 상기 제1 이퀄라이징 회로 및 상기 제2 이퀄라이징 회로와 전기적으로 연결되며, 채널을 통해 외부 장치로 상기 출력 신호를 출력하는 것을 특징으로 하는 전자 장치.
  5. 제1항에 있어서,
    상기 제1 이퀄라이징 회로 및 상기 제2 이퀄라이징 회로 중 적어도 하나와 연결되며, 상기 제1 이퀄라이징 회로 및 상기 제2 이퀄라이징 회로 중 적어도 하나의 접지 노드에 제1 전압을 제공함으로써, 상기 출력 신호의 전압 레벨을 네거티브 레벨로 감소시키는 풀-다운(pull-down) 회로를 더 포함하는 것을 특징으로 하는 전자 장치.
  6. 제5항에 있어서,
    상기 풀-다운 회로는, 클럭 신호를 수신하며, 상기 클럭 신호가 로직 로우 레벨을 유지하는 시간 동안, 상기 출력 신호의 전압 레벨을 상기 네거티브 레벨로 감소시키는 것을 특징으로 하는 전자 장치.
  7. 제6항에 있어서,
    상기 클럭 신호는, 상기 제1 펄스 신호가 로직 하이 레벨로 천이된 것에 응답하여, 로직 로우 레벨로 천이되는 것을 특징으로 하는 전자 장치.
  8. 제5항에 있어서,
    상기 풀-다운 회로는, 스위칭 회로; 및 커패시터를 더 포함하고,
    상기 커패시터의 일 단은 상기 스위칭 회로에 연결되며, 상기 커패시터의 타 단은 상기 제1 이퀄라이징 회로의 접지 노드 및 상기 제2 이퀄라이징 회로의 접지 노드 중 적어도 하나에 연결되며,
    상기 스위칭 회로는, 상기 커패시터에 인가되는 전압을 조절하는 것을 특징으로 하는 전자 장치.
  9. 제8항에 있어서,
    상기 스위칭 회로는, 클럭 신호에 의해 턴 온 또는 턴 오프됨에 따라 구동 전압 또는 접지 전압을 출력하는 복수의 스위치들을 더 포함하고,
    상기 스위칭 회로는, 상기 클럭 신호가 로직 하이 레벨인 경우, 상기 커패시터의 상기 타 단에 상기 구동 전압을 인가하며, 상기 클럭 신호가 로직 하이 레벨에서 로직 로우 레벨로 천이하는 경우, 상기 커패시터의 상기 타 단에 상기 접지 전압을 인가함으로써 상기 접지 노드의 전압 레벨을 네거티브 레벨까지 감소시키는 것을 특징으로 하는 전자 장치.
  10. 데이터 신호를 수신하고, 상기 데이터 신호의 위상과 반전된 위상을 갖는 제1 이퀄라이징 신호를 출력하는 제1 이퀄라이징 회로;
    상기 데이터 신호의 하강 엣지에 기초하여 네거티브 펄스 신호를 생성하고, 상기 데이터 신호의 상승 엣지에 기초하여 포지티브 펄스 신호를 생성하며, 상기 네거티브 펄스 신호 및 상기 포지티브 펄스 신호로 구성되는 펄스 신호를 출력하는 펄스 생성기;
    인버팅된 상기 펄스 신호에 기초한 제2 이퀄라이징 신호를 출력하는 제2 이퀄라이징 회로; 및
    상기 제1 이퀄라이징 신호 및 상기 제2 이퀄라이징 신호가 합산된 출력 신호를 출력하는 출력단을 포함하는 전자 장치.
  11. 제10항에 있어서,
    상기 네거티브 펄스 신호 및 상기 포지티브 펄스 신호의 펄스 폭은, 상기 데이터 신호의 펄스 폭보다 좁은 것을 특징으로 하는 전자 장치.
  12. 제10항에 있어서,
    상기 네거티브 펄스 신호는, 상기 데이터 신호의 하강 엣지가 발생됨에 응답하여 로직 로우 레벨로 천이하고, 상기 데이터 신호의 상승 엣지가 발생되기 이전에 로직 하이 레벨로 복귀하는 것을 특징으로 하는 전자 장치.
  13. 제10항에 있어서,
    상기 포지티브 펄스 신호는, 상기 데이터 신호의 상승 엣지가 발생됨에 응답하여 로직 하이 레벨로 천이하고, 상기 데이터 신호의 하강 엣지가 발생되기 이전에 로직 로우 레벨로 복귀하는 것을 특징으로 하는 전자 장치.
  14. 제10항에 있어서,
    상기 제2 이퀄라이징 회로는, 인버터 회로를 구성하도록 하는 제1 트랜지스터 및 제2 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터의 게이트 단자는, 상기 네거티브 펄스 신호를 수신하고, 상기 제2 트랜지스터의 게이트 단자는, 상기 포지티브 펄스 신호를 수신하는 것을 특징으로 하는 전자 장치.
  15. 제10항에 있어서,
    상기 제1 이퀄라이징 회로는, 두 개의 입력 단자들 및 한 개의 출력 단자를 포함하며, 각각의 상기 입력 단자들은 상기 데이터 신호를 함께 수신하는 것을 특징으로 하는 전자 장치.
  16. 제10항에 있어서,
    클럭 신호를 수신하고, 상기 클럭 신호의 로직 레벨 천이에 응답하여 상기 제1 이퀄라이징 회로 및 상기 제2 이퀄라이징 회로 중 적어도 하나의 접지 노드에 네거티브 레벨의 전압을 제공함으로써, 상기 클럭 신호의 로직 레벨이 천이될 때의 상기 출력 신호의 전압 레벨을 상기 네거티브 레벨의 전압에 기초하여 감소시키는 풀-다운(pull-down) 회로를 더 포함하는 것을 특징으로 하는 전자 장치.
  17. 전자 장치의 동작 방법에 있어서,
    데이터 신호를 수신하는 단계;
    상기 데이터 신호의 위상과 반전된 위상을 갖는 제1 이퀄라이징 신호를 출력하는 단계;
    상기 데이터 신호의 하강 엣지에 기초하여 네거티브 펄스 신호를 생성하고, 상기 데이터 신호의 상승 엣지에 기초하여 포지티브 펄스 신호를 생성하는 단계;
    네거티브 펄스 신호 및 포지티브 펄스 신호로 구성되는 펄스 신호를 출력하는 단계;
    인버팅된 상기 펄스 신호에 기초한 제2 이퀄라이징 신호를 출력하는 단계; 및
    상기 제1 이퀄라이징 신호 및 상기 제2 이퀄라이징 신호가 합산된 출력 신호를 출력하는 단계를 포함하는 동작 방법.
  18. 제17항에 있어서,
    상기 데이터 신호의 하강 엣지가 발생됨에 응답하여 상기 네거티브 펄스 신호를 로직 로우 레벨로 천이시키는 단계; 및
    상기 데이터 신호의 상승 엣지가 발생되기 이전에 상기 네거티브 펄스 신호를 로직 하이 레벨로 복귀시키는 단계를 더 포함하는 것을 특징으로 하는 동작 방법.
  19. 제17항에 있어서,
    상기 데이터 신호의 상승 엣지가 발생됨에 응답하여 상기 포지티브 펄스 신호를 로직 하이 레벨로 천이시키는 단계; 및
    상기 데이터 신호의 하강 엣지가 발생되기 이전에 상기 포지티브 펄스 신호를 로직 로우 레벨로 복귀키시는 단계를 더 포함하는 것을 특징으로 하는 동작 방법.
  20. 제17항에 있어서,
    클럭 신호를 수신하는 단계;
    상기 클럭 신호의 로직 레벨 천이에 응답하여 네거티브 레벨의 전압을 생성하는 단계;
    상기 제1 이퀄라이징 신호를 출력하는 제1 이퀄라이징 회로의 접지 노드 및 상기 제2 이퀄라이징 신호를 출력하는 제2 이퀄라이징 회로의 접지 노드 중 적어도 하나로, 상기 네거티브 레벨의 전압을 출력하는 단계; 및
    상기 클럭 신호의 로직 레벨이 천이될 때의 상기 출력 신호의 전압 레벨을 감소시키는 단계를 더 포함하는 것을 특징으로 하는 동작 방법.
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