JP5474323B2

JP5474323B2 - 電子回路

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Publication number: JP5474323B2
Application number: JP2008216248A
Authority: JP
Inventors: 忠広黒田
Original assignee: Keio University
Current assignee: Keio University
Priority date: 2008-08-26
Filing date: 2008-08-26
Publication date: 2014-04-16
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Description

本発明は、コイルの誘導結合による非接触近接通信技術を適用した電子回路に関し、例えば、積層実装されるＩＣ（Integrated Circuit）ベアチップなどのチップ間の通信や、プリント配線基板間の通信などに適用して有効な技術に関する。

本発明者らは、ＬＳＩ（Large Scale Integration）チップのチップ上の配線やプリント基板上の配線により形成されるコイルを介して積層実装されるチップ間や近接して配置された基板間で誘導結合による通信を行う電子回路を、下記非特許文献１及び特許文献１等にて既に提案している。

例えば、特許文献１には、図８に例示されるように、送信器が送信コイルに正または負の単一極性でパルス形状の（以降「シングルパルス」と称する）電流信号（Ｉ_Ｔ）を流し、送信コイルと誘導結合する受信コイルに発生する正負の双極性でダブルパルス形状のパルス（以降「ダブルパルス」と称する）電圧信号(Ｖ_Ｒ)の正または負のいずれかの極性のパルス（すなわち前半か後半のパルス）の信号を、同期式比較器で構成された受信器で検出して受信する技術が例示される。

特開２００５−２２８９８１号公報 D. Mizoguchi et al, "A 1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling (IIS)," IEEE International Solid-State Circuits Conference (ISSCC'04), Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004.

上記同期式送受信回路はデータの送信と受信に共通のクロック（Ｔｘｃｌｋ、Ｒｘｃｌｋ）を用いるので、クロックを送信側から受信側に送るためのコイルと送受信器が更に必要になり、コストや電力の増大を招く。また、受信パルス信号の振幅が最大となるタイミングで受信器が動作するように受信器に入力するクロック（Ｒｘｃｌｋ）のタイミング調整が必要になる。また、このタイミングの余裕を確保するために送受信パルスの幅を短くできないので、データ転送速度が制限される。

そこで本発明者は、送受信にクロックを必要とすることによる上記問題点を解消するために、非同期による送受信方法を検討して先に特許出願（特願２００８−０２３３９７号）した。即ち、図９に例示されるように送信器（Ｔｒａｎｓｍｉｔｔｅｒ）が送信コイルに送信データに応じた直流電流信号（Ｉ_Ｔ）を流し、送信コイルと誘導結合する受信コイルに発生するシングルパルスの電圧信号（Ｖ_Ｒ）を、ヒステリシス比較器で構成された受信器で非同期に検出して受信することができる。前述の同期式受信では、所定の短時間だけ受信器を動作させて受信データを受信すればよいが、非同期式受信では、いつでも信号を受信できるように受信器を常に動作させているので、ノイズによる誤動作の確率が高くなる。そこで、ヒステリシス比較器で非同期受信器を構成して、受信パルス信号Ｖ_Ｒが一定の閾値を超えると受信信号Ｒxdataが反転し、閾値以下のノイズでは受信信号が反転しないようにしている。この入力閾値は、ヒステリシス比較器が出力しているデータに応じて変化する。図９のＶ_Ｒ波形中に点線で示したのは入力閾値の変化を表している。初期状態で、受信信号Ｒxdataとしてローを出力していたときは、入力閾値は＋Ｖthだけ高い。入力に正のパルスが入力されてこの入力閾値を超えると受信信号Ｒxdataが反転しハイになり、入力閾値が−Ｖthだけ低くなる。次にこの入力閾値を超える負のパルス電圧が入力されるまで受信信号Ｒxdataはハイに保持される。この繰り返しで正負のパルス電圧から正しくディジタルデータを復元することができる。例えばヒステリシス比較器は、ｐチャンネル型ＭＯＳトランジスタ（単に「ＰＭＯＳトランジスタ」とも記す）Ｐ１とｎチャンネル型ＭＯＳトランジスタ（単に「ＮＭＯＳトランジスタ」とも記す）Ｎ１から成るＣＭＯＳインバータとＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２から成るＣＭＯＳインバータで増幅回路を構成すると共に、ＰＭＯＳトランジスタＰ１に並列されたＰＭＯＳトランジスタＰ３とＰＭＯＳトランジスタＰ２に並列されたＰ４とのゲートが前記ＣＭＯＳインバータの出力端子にクロスカップルされて成るラッチ回路を有する。ラッチ回路は保持しているデータに応じてインバータの閾値電圧を変化させる。例えば、ラッチ回路がRxdataにローレベル（/Rxdataにハイレベル）をラッチした状態ではＶ_Ｒのレベル上昇に対して比較器の感度は低く、見掛け上比較器の閾値電圧が高くされ、ラッチデータが一旦反転されると、今度はＶ_Ｒのレベル降下（−Ｖ_Ｒのレベル上昇）に対して比較器の感度は低く、見掛け上比較器の閾値電圧が低くなる。さらにラッチデータが反転されると、再びＶ_Ｒのレベル上昇に対して比較器の感度は低く、見掛け上比較器の閾値電圧が高くなる。

しかしながら、この非同期式送受信回路は、送信データが変化しないときも直流電流Ｉ_Ｔを流すので、電力消費が大きいという問題点のあることが本発明者によって見出された。

そこで、送信器の電力消費を減らすために送信データの論理値が変化するときだけその変化に応じて立ち上がり又は立ち下がりのシングルパルスの電流信号を流すことについて検討した。しかしながら、受信コイルに発生するダブルパルスの電圧信号を、前記ヒステリシス比較器を用いて受信することはできないということが見出された。その理由を以下に説明する。図１０に示すように、送信データの変化に応じて、受信コイルにダブルパルスの信号Ｖ_Ｒが発生する。Ｖ_Ｒ波形中に点線で示したのは入力閾値の変化を表している。待ち構えていたデータをダブルパルスの信号の前半パルスで検出した場合は（図１０の（ａ）における前半や（ｂ）の後半）、その直後に続く逆極性の後半パルスにも応答し、ディジタルデータとしての受信データを得ることができる。次に送信されるデータは先に送信されたデータと逆の極性になるので（例えばデータがローからハイに変化した次はハイからローに変化する）、信号Ｖ_Ｒは、その前の信号Ｖ_Ｒに比べて正負が逆極性のダブルパルスとなる。したがって、前半のパルスは入力閾値から離れる入力となり、入力閾値は入力信号と逆方向に変化する。逆方向に変化した入力閾値が元の設定値に戻るには所定の時間を要するので、直後に来る後半のパルスを正しく受信できない。従って、受信データは変化せず、受信信号を再生することができない。（ｂ）の場合には前のダブルパルス信号Ｖ_Ｒについてデータの再生を行うことができない。このように、送信器の電力を減らすために送信コイルに流す電流を直流からシングルパルスの電流に変えると、図９の非同期受信器ではデータを正しく受信することができない。

更に検討を加えた結果、図１１に例示される送信電流Ｉ_Ｔのパルス波形のように一つのシングルパルスの前後の波形を非対称にすることで、受信コイルに発生するダブルパルスの電圧信号の後半若しくは前半の振幅を低く抑え、受信器が前半パルス若しくは後半パルスだけに応答するようにして、送受信を正しく行うことについて考えた。しかしながら、図１１の（ａ）の場合にはヒステリシス比較器の入力閾値のヒステリシス幅を後半パルスの振幅の大きさだけ余分に設定しなければならないので、ヒステリシス比較器の消費電力が増大し、応答速度も低下する。また、後半パルスは前半パルスに比べてパルス幅が長いので、送信電流が増大し、信号伝送速度は低下する。パルス形状を図１１の（ｂ）に示すように、（ａ）とは逆の非対称にすると（すなわち前半のパルス幅が長く後半のパルス幅が短い）、ヒステリシス比較器の入力閾値のヒステリシス幅を増大させる必要はなくなるが、前半のパルス入力により入力閾値が逆に変化する問題が残り、図示のとおり誤動作する可能性がある。

本発明は、上記問題点に鑑み、送信データに応じて送信コイルにシングルパルスの電流信号を流し、誘導結合する受信コイルに発生するダブルパルスの電圧信号を非同期に受信できる低電力で高速な非同期誘導結合送受信技術を提供することを目的とする。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る電子回路は送信回路と受信回路を備え、送信回路は送信データに変化があったことを（０から１もしくは１から０、両者を区別しない）送信コイルに単一極性のシングルパルス電流を流すことによって送信する（したがって送信データの極性情報は送らない）。受信回路は受信コイルに誘起されるダブルパルス電圧信号（たとえば凸凹、これは送信データの極性によらず、送信電流の方向と誘導結合の仕方で決まる）を比較器で検出し単一極性のシングルパルス信号（たとえば凸、これは送信データの極性によらず送信電流の方向と誘導結合の仕方で決まる）を出力して受信データに変化があったことを検出する。この検出結果を分周回路としての順序回路に入力して、送受信データの変化を復元する。データの変化だけを送受信するから、データの最初が０か１かを予め送受信で取り決めしておくことを要する。比較器の閾値電圧は、受信ダブルパルス電圧の極性（凸凹か凹凸か）に応じて初期設定され、送受信データの極性とは無関係である。比較器の差動対を対称に設計してもデバイスのばらつきなどで電源投入直後に出力電圧や入力閾値がどちらになっているかは保障できないことがあるので、パワーオンリセット時等において比較器の出力を初期化することが望ましい。また、受信回路はデータの変化だけを送受信するので、ノイズ等で一度誤ると、以降間違いの連続になるから、これを回避するには、例えば一定長のパケットに分割して受信し、パケット毎にデータの最初が０か１かを決めておくことが望ましい。

〔２〕更に別の観点によると、送信回路は送信データに変化があったことを（０から１もしくは１から０、両者を区別する）送信コイルに双極性のシングルパルス電流を（受信電圧信号がダブルパルスにならずに２つのシングルパルスが十分な間隔を空けて受信されるように送信電流パルス幅を十分に空けて）流すことによって送信する（したがって送信データの極性情報も送る）。このとき、受信回路は受信コイルに誘起される双極性の一対のシングルパルス電圧信号（たとえば凸と凹もしくは凹と凸、極性の順序は送信データの極性によって決まる）の１つ目のシングルパルスは検出せず２つ目のシングルパルス信号をヒステリシス比較器で検出して受信データを復元するように、ヒステリシス比較器の閾値電圧を設定する。その方法は２つあり、１つは最初のデータが１か０かを予め送受信で取り決めしておくことである。例えば０と決めておくと、最初の１が送受信されたときに受信するダブルパルスの極性が決まるから、ヒステリシス比較器の閾値を２つ目のパルスを受信するように設定する。２つ目の方法は、ヒステリシス比較器の閾値を設定しようとはせずに、０→１もしくは１→０の２ビットのダミーデータを送受信する。この場合には、以降のデータの送受信が正しくできるようにヒステリシス比較器の閾値は自動的に正しく設定されることになる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、送信データに応じて送信コイルにシングルパルスの電流信号を流し、誘導結合する受信コイルに発生するダブルパルスの電圧信号を非同期に受信できる低電力で高速な非同期誘導結合送受信を実現することができる。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明に係る電子回路は、第１コイル（１０）、及び既定の論理値を先頭にする送信データの論理値の変化毎に前記第１コイルに第１方向のパルス電流（Ｉ_Ｔ）を流す送信回路（１１）を有する第１基板（１）と、前記第１コイルに誘導結合する第２コイル（２０）、及び前記第２コイルに接続された受信回路（２１）を有する第２基板（２）と、を備える。前記受信回路は、前記第１方向のパルス電流によって第２コイルに誘導されるダブルパルス形状の誘導電圧（Ｖ_Ｒ）を閾値電圧を用いて判定して単一極性でシングルパルス信号を出力する比較器（２２）、及び前記シングルパルス信号を入力する毎に出力を反転させる順序回路（２３）を有する。

これによれば、送信データの論理値の変化毎に前記第１コイルに前記パルス電流を流すから、常時電流を流し続ける構成に比べて送信回路の低消費電力が実現される。また、第１コイルに流す電流の向きは第１方向で一定にされるから、それによって受信回路の第２コイルに誘起されるダブルパルス形状の誘導電圧の波形も一定になり、比較器によって一部のダブルパルスの誘導電圧波形の変化を検出できなくなることはなく、送信データの論理値の変化毎に比較器の出力にディジタルのシングルパルス信号を生成することができる。当該シングルパルス信号を入力する毎に出力を順序回路で反転させることによって受信データの再生が可能にされる。したがって、図８の同期式に比べてクロックの送受信が不要になり送受信電力を減らすことができ、先に検討した図９の非同期式に比べて、送信電力を減らすことができ、図１０で検討したシングルパルス送信による場合の受信エラーを生ぜず、図１１のシングルパルス送信波形を緩慢に変化させる場合に比べて送受信動作を速くすることができる。

〔２〕項１の電子回路において、前記比較器はヒステリシス特性を有する入力の閾値電圧に基づいて前記ダブルパルス形状の誘導電圧を判定し、その出力信号の論理値が反転する毎に前記閾値電圧が変化する。

〔３〕項２の電子回路において、前記比較器はその入力の閾値電圧を２つの値の内の一方に初期化するためにスイッチ動作される初期化トランジスタを有する。

〔４〕項３の電子回路において、前記初期化トランジスタは、受信データの先頭を受信する前に前記初期化のためにスイッチ動作される。

〔５〕項３の電子回路において、前記初期化トランジスタは、受信データの区切り毎に前記初期化のためにスイッチ動作される。

〔６〕項１の電子回路において、前記第１基板は更に、第３コイル及び先頭が既定の論理値とされる送信データの論理値の変化に応じて異なる方向のパルス電流を前記第３コイルに流す第３コイル用送信回路とを有する。前記第２基板は更に、前記第３コイルに誘導結合する第４コイル、及び前記第４コイルに接続された第４コイル用受信回路を有する。前記第３コイル用送信回路は、前記パルス電流のパルス幅を決定し、前記パルス幅は前記パルス電流の変化率に従って第４コイルに誘導される誘導電圧を双極性の一対のシングルパルス形状とするために必要な幅を有する。前記第４コイル用受信回路は、前記シングルパルス形状の誘導電圧を判定して出力するヒステリシス比較器を有する。これによれば、、最初のデータの論理値が１か０か既定の論理値として予め決めてあるから、例えば規定論理値を０と決めておくと、最初の論理値１が送受信されたときに受信するダブルパルスの極性が決まり、ヒステリシス比較器の閾値は当該２つ目のパルスを受信するように設定されることになる。この初期化制御により、受信回路が受信コイルに誘起される双極性の一対のシングルパルス電圧信号（たとえば凸と凹もしくは凹と凸、極性の順序は送信データの極性によって決まる）の１つ目のシングルパルスは検出せず２つ目のシングルパルス信号をヒステリシス比較器で検出して受信データを復元することができるようになる（図６Ａ，６Ｂ参照）。

〔７〕項１の電子回路において、前記第１基板は更に、第３コイル及び送信データの論理値の変化に応じて前記第３コイルに異なる方向のパルス電流を流す第３コイル用送信回路とを有する。前記第２基板は更に、前記第３コイルに誘導結合する第４コイル、前記第４コイルに接続された第４コイル用受信回路、及び前記受信回路による受信データを処理する制御回路を有する。前記第３コイル用送信回路は、遅延素子による遅延時間に基づいて前記パルス電流のパルス幅を決定し、前記パルス幅は前記パルス電流の変化率に従って第４コイルに誘導される誘導電圧を双極性の一対のシングルパルス形状とするために必要な幅を有する。前記第４コイル用受信回路は、前記シングルパルス形状の誘導電圧を判定して出力するヒステリシス比較器を有する。前記送信データは先頭に論理値が相違する２ビットのダミーデータを有し、前記制御回路は受信データの先頭の２ビットを無視する。ここでは、ヒステリシス比較器の閾値を設定しようとはせずに、０→１もしくは１→０の２ビットのダミーデータを送受信する。この場合には、ダミーデータ以降のデータ送受信において受信回路が受信コイルに誘起される双極性の一対のシングルパルス電圧信号の１つ目のシングルパルスは検出せず２つ目のシングルパルス信号をヒステリシス比較器で検出して受信データを復元することができるようになる。要するに、それ以降のデータの送受信が正しくできるようにヒステリシス比較器の閾値は自動的に正しく設定されることになる（図７Ａ，７Ｂ参照）。

２．実施の形態の詳細
実施の形態について更に詳述する。以下、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。

《第１の実施形態》
図１Ａには本発明に係る電子回路の第１の実施の形態が示される。図１Ｂはその動作波形を示す。本発明の電子回路は第１半導体チップ１と第２半導体チップ２が積層され、相互間で誘導結合による近接非接触通信を行う機能を有する。前記非接触通信機能を実現するための単位ユニットとして例えば半導体チップ１はコイル１０と送信回路１１を有し、半導体チップ２はコイル２０と受信回路２１を有する。特に図示はしないが、例えば上記単位ユニットは、送受信データの並列ビット数分と、送受信データのビット同期のための１本のストローブ信号の分が設けられる。ストローブ信号は送受信データのビット同期で論理値が変化する信号とされる。したがって、第２半導体チップはストローブ信号とデータを受信することによって受信データの先頭を認識してビット単位で受信データを識別する。

送信回路１１は、送信データＴｘｄａｔａの変化を検出してパルスを発生する回路により構成され、例えば、送信データＴｘｄａｔａとその遅延信号との排他的論理和信号によってｐＭＯＳトランジスタＰ０，ｎＭＯＳトランジスタＮ０から成るＣＭＯＳインバータによってコイル１０の一端の電位を駆動して、コイル１０の他端から電流を引き込むように構成される。即ち、送信回路１１は送信データに０から１もしくは１から０の変化があったとき、送信コイルに単一極性のシングルパルス電流を流すことによって送信する。このように送信回路１１は送信データの０から１もしくは１から０の両者を区別せずにデータを送信することになる。送信回路１１は送信データの極性情報は送信しない。さらに具体的には、送信回路１１は、２入力の排他的論理和ゲート（ＥＸＯＲ）の２つの入力にτの時間差を付けＴｘｄａｔａを入力して、τの時間幅のパルス信号を出力する。その結果、τの時間だけ出力段のｎＭＯＳトランジスタＮ０がオンしてコイルに電流Ｉ_Ｔを流すが、その後ｎＭＯＳトランジスタＮ０がオフして、その後もコイル１０のインダクタンスでしばらくは電流を流し続けるがＩ_Ｔは減少してやがてゼロになる。送信回路１１の出力段はｎＭＯＳトランジスタだけで構成することもできるが、ｎＭＯＳトランジスタがオフした後にコイル１０のインダクタンスと寄生キャパシタンスでコイル１０の電位や電流が共振して送受信の妨げになることがある。この場合に図１に如く、ｐＭＯＳトランジスタも加えてインバータ回路で構成することにより、ｎＭＯＳトランジスタＮ０がオフのときはｐＭＯＳトランジスタＰ０がオンするので共振は起こらない。ｐＭＯＳトランジスタＰ０のチャネル幅は、コイルが共振を起こさない程度に小さくすればよい。

受信回路２１は、コイル２０の両端が接続される比較器例えばヒステリシス比較器２２を有し、ヒステリシス比較器２２の出力信号の立ち上がりエッジ（ローからハイへの変化時点）もしくは立ち下がりエッジ（ハイからローへの変化時点）のいずれか一方に応答して出力を反転させる順序回路としてのＤ型フリップフロップ（単に分周回路とも記す）２３を介して受信データＲｘｄａｔａを出力する。ヒステリシス比較器２２は、例えばｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１から成るＣＭＯＳインバータとｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２から成るＣＭＯＳインバータで増幅回路を構成すると共に、ｐＭＯＳトランジスタＰ１に並列されたｐＭＯＳトランジスタＰ３とｐＭＯＳトランジスタＰ２に並列されたｐＭＯＳトランジスタＰ４とのゲートが前記ＣＭＯＳインバータの出力端子にクロスカップルされて成るラッチ回路を有する。ラッチ回路は保持しているデータに応じて前記インバータの閾値電圧を変化させる。例えば、ラッチ回路がローレベルの信号ＢをラッチするとｐＭＯＳトランジスタＰ３の電流供給作用によりそれぞれのＣＭＯＳインバータの論理閾値電圧よりも絶対値的に大きな反転入力がなければ出力が反転されず見掛け上ヒステリシス比較器２２の閾値電圧が高くされ、ラッチデータが一旦反転されると、今度はｐＭＯＳトランジスタＰ４の電流供給作用によりそれぞれのＣＭＯＳインバータの論理閾値電圧よりも絶対値的に大きな反転入力がなければ出力が反転されず見掛け上ヒステリシス比較器２２の閾値電圧が低くなる。このように、ヒステリシス比較器２２は出力信号Ｂの論理値が反転する毎にその入力閾値電圧が変化される。ヒステリシス比較器２２は、図１Ｂに示すように送信データが変化するたびにパルス信号Ｂを出力する。誘導電圧Ｖ_Ｒの波形中に記載された破線はヒステリシス比較器２２の閾値電圧を示す。このパルス信号Ｂの幅はおよそ０．５τである。このパルス信号Ｂの立ち上がりエッジもしくは立ち下がりエッジの一方に合わせて交互に反転するディジタルデータを分周回路２３が出力することによって、送信データが復元される。

上記の如く、受信回路２１ではシングルパルス電流に応じて受信コイル２０にダブルパルスの誘導電圧であるダブルパルス電圧信号、たとえば凸凹の信号が誘起される。この誘導電圧信号は送信データの極性によらず、送信電流の方向と誘導結合の仕方で決まる。ヒステリシス比較器２２はダブルパルス電圧信号を検出して単一極性のシングルパルス信号Ｂ、たとえば凸状のパルス信号を生成するが、この信号Ｂは送信データの極性によらず送信電流の方向と誘導結合の仕方で決まるから、ヒステリシス比較器２２は信号Ｂを出力して受信データに変化があったことを検出するだけである。このように受信回路は、データの変化だけを送受信するから、データの最初が０か１かを予め送受信で取り決めしておかなければ受信データを復元できない。ヒステリシス比較器２２の閾値電圧は、受信ダブルパルス電圧の極性（凸凹か凹凸か）に応じて初期設定すべきで、送受信データの極性とは無関係である。ヒステリシス比較器２２の差動段を対称に設計してもデバイスのばらつきなどで電源投入直後にヒステリシス比較器２２の出力電圧や入力閾値がどちらになっているかは保障できない。そこで、図１Ａに示されるように、ヒステリシス比較器２２は出力ノードの信号Ｂを選択的に既定の論理値例えばグランドレベル（Ｖｓｓ）に対応する論理値０に初期化する初期化トランジスタとしてｎＭＯＳトランジスタＮ５を採用する。図１Ａの構成において、前記初期化の論理値は、図１Ｂからも明らかなように、前記ダブルパルス形状の誘導電圧の前半のパルスによってヒステリシス比較器２２の出力論理値を反転できる論理値（論理値０）であるという関係を満足するものである。図３の比較例のようにヒステリシス比較器２２の初期値が上記とは逆に先頭データの既定の論理値と整合しない場合には、受信データの論理値が送信データとは逆になり、受信データの復元が不可能になる。

ヒステリシス比較器２２の初期化動作は例えば制御回路２５がパワーオンリセット時等で行う。即ち、図１Ａでは「既定の論理値」は論理値０とされ、論理値１の受信データの入力に備える場合、先頭データを受信する前に、制御回路２５の出力は一旦ハイレベルになり次にローレベルになることで、ｎＭＯＳトランジスタＮ５を一旦オンにして次にオフにし、ヒステリシス比較器２２の入力閾値電圧（図１ＢのVRの点線）をプラスに設定する。それと共に、フリップフロップ２３の出力データRxdataの値を論理値０に設定しておく必要があるから、制御回路２５の出力はフリップフロップ２３のリセット入力端子にも供給され、その入力がハイレベルにされることによってリセットされて、出力データRxdataが論理値０にリセットされる。

また、上記送受信の仕組みは、データの変化だけを送受信するので、ノイズ等で一度誤ると、それ以降受信データは間違いの連続になる。すなわち、送信データの変化（ローレベル（論理値０）からハイレベル（論理値１）もしくはハイレベルからローレベルへの変化）のたびに同じパルスを送受信しているので、パルスの送受信に誤りが一度入ると、次に誤るまでの間は受信データのハイとローは逆転して受信データは誤ったままになり、ビット誤り率は非常に悪くなる。これを回避するためには、送受信データを一定長のパケットに分割する。そして、パケット毎にデータの最初が論理値０か１かを決めておく。即ち、各パケットの先頭も既定の論理値とし、パケットの先頭、又はパケットの終端で、トランジスタＮ５による前記初期化を行えばよい。この時のヒステリシス回路２２及びフリップフロップ２３に対する初期化制御は同じく制御回路２５が行えばよいが、その初期化動作タイミングは図示を省略する受信データ処理回路からのパケットの区切りの検出に応答して制御回路２５に与えられればよい。

尚、特に図示はしないが、上記とは逆に先頭データを１と定めた場合は、ヒステリシス比較器２２の出力Ｂをハイレベルに初期設定する。この場合には、ｐＭＯＳトランジスタによってＢの出力ノードを電源電圧Ｖｄｄにプリチャージして初期化すればよい。パケットの先頭データを所定の値から再開することに決めておくのと同様の効果は、パケットの最終データを所定の値で終了することに決めておくことでも得られる。

前記ヒステリシス比較器２２は図２Ａの比較器に変更可能である。同図に示される比較器は、ｎＭＯＳトランジスタＮ１１のチャネル幅とｎＭＯＳトランジスタＮ１２のチャネル幅を等しくし、もちろんｐＭＯＳトランジスタＰ１１のチャネル幅とｐＭＯＳトランジスタＰ１２のチャネル幅も等しくし、差動入力の正・負を判定する。入力の閾値電圧は例えばゼロに設定される。ＭＯＳトランジスタＮ１１のチャネル幅をＭＯＳトランジスタＮ１２のチャネル幅よりも短くすれば、差動入力がプラスαの値以上になったところで出力が反転するので、図２Bに示すように入力閾値電圧をプラスに設定することができる。図２ＢにおいてＶ_Ｒの波形と一緒に示されるは線が閾値電圧を示す。

図４にはエッジを検出してパルスを発生する送信回路１１の別の例が示される。この回路も図１と同様に、送信データの論理値の変化毎に前記コイル１０に電流Ｉ_Ｔを流す。

実施の形態１に係る電子回路においては、送信コイル１０にτの時間だけ電流を流すので、データ送信の電力を小さくできる。τの典型的な値は２００ｐｓである。例えば０１１０という４ビットのデータ列を１００Ｍｂｐｓで送信する場合、図９の直流を流す非同期方式では、１０ｎｓ×４＝４０ｎｓの間送信コイルを電流Ｉ_Ｔが流れる。Ｉ_Ｔの典型的な値は５ｍＡであり、Ｖｄｄの典型的な値は１．８Ｖである。したがって、送信電力は、１．８Ｖ×５ｍＡ＝９ｍＷである。一方、本実施の形態の場合、送信データが０から１に変化するときと１から０に変化するときに２００ｐｓの間だけパルス状の電流を流すので、平均で５ｍＡ×（０．２ｎｓ×２パルス÷４０ｎｓ）＝０．０５ｍＡになり、送信電力は０．０９ｍＷである。したがって、図９の直流を流す非同期方式に比べて送信電力を、０．０９ｍＷ÷９ｍＷ＝０．０１、つまり１％に減少させることができる。

《第２の実施の形態》
図５には本発明に係る電子回路の第２の実施の形態が示される。本発明の電子回路は第１半導体チップ１Ａと第２半導体チップ２Ａが積層され、相互間で誘導結合による近接非接触通信を行う機能を有する。前記非接触通信機能を実現するための単位ユニットとして例えば半導体チップ１Ａはコイル１０Ａと送信回路１１Ａを有し、半導体チップ２Ａはコイル２０Ａと受信回路２１Ａを有する。特に図示はしないが、例えば上記単位ユニットは、送受信データの並列ビット数分と、送受信データのビット同期のための１本のストローブ信号の分が設けられる。ストローブ信号は送受信データのビット同期で論理値が変化する信号とされる。したがって、第２半導体チップはストローブ信号とデータを受信することによって受信データの先頭を認識してビット単位で受信データを識別する。

送信回路１１Ａは、コイルの両端を相補的に駆動する一対のＣＭＯＳインバータを有し、一方のインバータに送信データＴｘｄａｔａが供給され、他方のインバータに送信データＴｘｄａｔａの遅延信号が供給され、送信データの論理値に従った向きで且つその遅延時間に従った長さだけコイル１０Ａにパルス電流を流す。即ち、前記送信回路１１Ａは、遅延素子１３による遅延時間τｐに基づいて前記パルス電流Ｉ_Ｔのパルス幅を決定する。前記パルス幅は前記パルス電流の変化率に従ってコイル２０Ａに誘導される誘導電圧Ｖ_Ｒを双極性の一対のシングルパルス形状とするために必要な幅を有する。前記受信回路２１Ａは、前記シングルパルス形状の誘導電圧Ｖ_Ｒを閾値電圧を用いて判定して出力するヒステリシス比較器２２Ａを有する。ヒステリシス比較器２２Ａは例えば図１の前記ヒステリシス比較器２２と同様に構成され、例えば/Rxdataがヒステリシス比較器２２Ａの出力ノード若しくは受信データとされる。ここでは、ヒステリシス比較器２２Ａの出力ノードＢを初期化するために、例えば当該ノードＢを選択的にプルアップするｐＭＯＳトランジスタＰ７が設けられる。ｐＭＯＳトランジスタＰ７はコントローラ２５が上記同様にパワーオンリセット等でスイッチ制御される。ノードＢｎｏ信号はインバータ３０で反転され、その出力が受信データＲｘｄａｔａとされる。尚、インバータの出力を受信データRxdataとしたのは（つまり、ノードＢの論理を/Rxdataと等しいとした理由は）、双極パルスの後半のパルスを受信していて、後半のパルスは送信データの逆論理値になっていることを考慮したためである。

送信回路１１Ａは送信データの０から１の変化と１から０の変化を区別して送信コイルに双極性のシングルパルス電流Ｉ_Ｔを生成する。受信電圧信号がダブルパルスにならずに２つのシングルパルスが十分な間隔を空けて受信されるように送信電流パルス幅が決定されている。例えば図６Ａに代表されるように、前記パルス電流Ｉ_Ｔの立ち上がりと立下りの間にτｐの時間間隔を空けたことにより、一つのパルス電流Ｉ_Ｔによって双極性の一対のシングルパルス（極性の異なる２個のシングルパルス）の誘導電圧Ｖ_Ｒを得ることができる。τｒやτｆの典型的な値が１００ｐｓである場合、τｐの典型的な値は３００ｐｓである。τｐの値はＴｘｄａｔａに対するその遅延信号の遅延時間であり、図示のインバータなどのゲート段数の増減やトランジスタのチャネル幅などを変えることでその遅延時間を決定すればよい。

第２の実施の形態において、受信コイル２０Ａに誘起される双極性の一対のシングルパルス電圧信号Ｖ_Ｒは凸と凹もしくは凹と凸の極性の組合せとされ、その極性の順序は送信データの極性によって決まる。このとき、受信回路２１Ａは受信コイル２０Ａに誘起される双極性の一対のシングルパルス電圧信号Ｖ_Ｒの１つ目のシングルパルスは検出せず２つ目のシングルパルス信号をヒステリシス比較器２２Ａで検出して反転することによって受信データを復元することができる。そのためには、ヒステリシス比較器２２Ａの閾値電圧を初期設定することが必要であり、ここでは第１の方法と第２の方法を開示する。

第１の方法は、最初のデータが１か０かを予め送受信で取り決めしておく。例えば０と決めておくと、最初の１が送受信されたときに受信するダブルパルスの極性が決まるから、ヒステリシス比較器２２Ａの閾値を２つ目のパルスを受信できる論理値に初期設定する。例えば、図６Ａには送信データの先頭を論理値０とし、ヒステリシス比較器２２Aの出力ノードＢの初期値を論理値１とする場合、すなわち受信データRxdataの初期値を論理値０とする場合の例が示される。図６Ｂには送信データの先頭を論理値１とし、ヒステリシス比較器２２Aの反転出力端子である/Rxdataの初期値を論理値０とする場合の例が示される。何れの場合にも、送信データの時刻ｔ１、ｔ５における変化にたいして、それぞれ時刻ｔ３、ｔ７の２発目のシングルパルスの誘導電圧Ｖ_Ｒに応答して受信データ／Ｒｘｄａｔａが時刻ｔ４、ｔ８で変化され、受信データを正常に再生することができる。尚、図６Ｂの場合には特に図示はしないが、ｐＭＯＳトランジスタＰ７に代えてｎＭＯＳトランジスタを採用する。

第２の方法は、ヒステリシス比較器の閾値を正しく初期設定しようとはせずに、送信データの先頭に０→１もしくは１→０の２ビットのダミーデータを付加して送受信し、これによって、ダミーデータ以降のデータの送受信動作ではヒステリシス比較器２２Ａの閾値が自動的に正しく設定され、正しく受信動作を行うことが可能にされる。例えば図７Ａ、図７Ｂには送信データの先頭にダミーデータ０，１が付加され、ヒステリシス比較器２２Ａの反転出力端子である／Ｒｘｄａｔａに対して初期化を行わない場合、要するにヒステリシス比較器２２Ａの反転出力端子の初期値が１又は０の不定で在る場合の例が示される。図７Ａはヒステリシス比較器２２Ａの反転出力端子の初期値が１になっていた場合、図７Ｂはヒステリシス比較器２２Ａの反転出力端子の初期値が０になっていた場合を示す。何れの場合にも、時刻ｔ１のダミーデータの変化に応じて時刻ｔ２、ｔ３で形成されるダブルパルスの後半のダブルパルスの変化（時刻ｔ３）に応答して、ヒステリシス比較器２２Ａの反転出力端子／Ｒｘｄａｔａにおける閾値と出力データ論理値の正規の状態が確定し、これ以降正規の受信動作が可能にされる。マイクロコンピュータ２５は前記ストローブ信号を用いて受信データを認識することができる。この第２の方法をストローブ信号に適用する場合は、ストローブ信号の先頭を認識する別の手段を追加しなければならない。尚、図７Ｂの場合には特に図示はしないが、ｐＭＯＳトランジスタＰ７は不要である。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

ヒステリシス比較器、順序回路は上記構成に限定されず適宜変更可能である。本発明の回路はＭＯＳ集積回路に限定されずバイポーラトランジスタを用いた回路に変更することも可能である。また、非接触通信のために図１Ａの構成と図５の構成をそれぞれの半導体チップに併せ持ってもよい。図１ＡにおいてノードＢとは逆極性のノードの出力をＤ型フリップフロップ２３に供給したり、図５において反対側のを出力ノードを出力に用いることも可能である。また、上記説明では論理値１をハイレベルとする正論理で説明したが本発明はそれに限定されず負論理を適用することも可能である。本発明は半導体チップ間の通信に限定されず、フレキシブル基板に搭載された回路間、フレキシブル基板に搭載された回路と半導体チップ間の通信にも適用することが可能である。本発明において基板とは半導体チップやフレキシブル基板を意味する。双方向通信を行う場合にはそれぞれの基板が送信回路及び受信回路を搭載すればよい。

図１Ａは本発明に係る電子回路の第１の実施の形態を示すブロックダイヤグラムである。図１Ｂは図１Ａの電子回路における正常な送受信動作の波形図である。図２Ａは受信回路に適用可能な別の比較回路を例示する回路図である。図２Ｂはず２Ａに比較回路を用いたときの正常な送受信動作の波形図である。図３はダブルパルスの誘導電圧による最初の電圧変化方向がヒステリシス比較器２２の閾値電圧から離れる方向になるようするハイレベル（電源電圧ＶＤＤレベル）の場合に受信データの論理値が送信データとは逆になってしまう状態を示す波形図である。図４はエッジを検出してパルスを発生する送信回路の別の例を示す論理回路図である。図５は本発明に係る電子回路の第２の実施の形態を例示するブロックダイヤグラムである。図６Ａは図５の電子回路において送信データの先頭を論理値０とし、ヒステリシス比較器２２Ａの反転出力端子である／Ｒｘｄａｔａの初期値を論理値１とする場合の動作波形図である。図６Ｂは図５の電子回路において図６Ｂには送信データの先頭を論理値１とし、ヒステリシス比較器２２Ａの反転出力端子である／Ｒｘｄａｔａの初期値を論理値０とする場合の動作波形図である。図７Ａは図５の電子回路において送信データの先頭にダミーデータ０，１が付加され、ヒステリシス比較器２２Ａの反転出力端子である／Ｒｘｄａｔａに対して初期化を行わない場合に当該ヒステリシス比較器の反転出力端子の初期値が１になっていた場合の動作波形図である。図７Ｂは図５の電子回路において送信データの先頭にダミーデータ０，１が付加され、ヒステリシス比較器の反転出力端子である／Ｒｘｄａｔａに対して初期化を行わない場合に当該ヒステリシス比較器２２Ａの反転出力端子の初期値が０になっていた場合の動作波形図である。図８は特許文献１に記載の同期式比較器で構成された受信器の説明図である。図９は本発明者が先に検討した非同期による送受信を行う発明についての説明図である。図１０は図９に対して送信器の電力消費を減らすために送信データの論理値が変化するときだけその変化に応じた電流信号を流すようにした場合に受信コイルに発生するダブルパルスの電圧信号をヒステリシス比較器を用いて受信することができないことを示す説明図である。図１１は図９に更に検討を加えた結果送信電流Ｉ_Ｔの一つのシングルパルスの前後の波形を非対称にすることで受信コイルに発生するダブルパルスの電圧信号の後半の振幅を低く抑えて送受信を正しく行うことを示す説明図である。

符号の説明

１、１Ａ半導体チップ
２、２Ａ半導体チップ
１０、１０Ａ送信用のコイル
１１、１１Ａ送信回路
２０、２０Ａ受信用のコイル
２１、２１Ａ受信回路
２２，２２Ａヒステリシス比較器
２３フリップフロップ（順序回路）
Ｎ５、Ｐ７初期化用のＭＯＳトランジスタ
２５制御回路

Claims

第１コイル、及びパケット毎に先頭が既定の論理値とされる送信データの論理値の変化毎に前記第１コイルに第１方向のパルス電流を流す送信回路を有する第１基板と、
前記第１コイルに誘導結合する第２コイル、及び前記第２コイルに接続された受信回路を有する第２基板と、を備え、
前記受信回路は、前記第１方向のパルス電流によって第２コイルに誘導されるダブルパルス形状の誘導電圧を閾値電圧を用いて判定して単一極性でシングルパルス信号を出力する比較器、及び前記シングルパルス信号を入力する毎に出力を反転させる順序回路を有し、
前記比較器はその出力を所定の論理値に初期化するための初期化スイッチを有し、
更に、前記パケットの先頭毎に前記初期化スイッチの初期化動作を行う第１制御回路を有する、電子回路。
前記比較器は、ヒステリシス特性を有する入力の閾値電圧に基づいて前記ダブルパルス形状の誘導電圧を判定し、その出力信号の論理値が反転する毎に前記閾値電圧が変化する、請求項１記載の電子回路。
前記第１制御回路は、前記初期化スイッチの初期化動作によって前記比較器の入力の閾値電圧を２つの値の内の一方に初期化する、請求項２記載の電子回路。
前記送信回路は、送信データの遅延回路と、
前記送信データと前記遅延回路の出力とを入力する排他的論理和ゲートと、
前記排他的論理和ゲートの一致出力で前記第１コイルに一方向の電流を流し、前記排他的論理和ゲートの不一致出力で前記第１コイルに一方向の電流が流れるのを抑止する駆動回路とを有する、請求項３記載の電子回路。
前記比較器は、前記第２コイルの一端に結合された第１ＣＭＯＳインバータと、
前記第２コイルの他端に結合された第２ＣＭＯＳインバータと、
前記第１ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタに並列接続され且つゲートが前記第２ＣＭＯＳインバータの出力端子に結合された第１ラッチ用ｐチャンネル型ＭＯＳトランジスタと、
前記第２ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタに並列接続され且つゲートが前記第１ＣＭＯＳインバータの出力端子に結合された第２ラッチ用ｐチャンネル型ＭＯＳトランジスタと、
前記第１ＣＭＯＳトランジスタの出力端子にドレインが接続され且つゲートに第１制御回路からの初期化動作信号が供給される初期化スイッチＭＯＳトランジスタとを有し、
前記第１ＣＭＯＳトランジスタの出力端子が比較器の出力端子とされる、請求項３記載の電子回路。
前記第１基板は更に、第３コイル及び先頭が既定の論理値とされる送信データの論理値の変化に応じて異なる方向のパルス電流を前記第３コイルに流す第３コイル用送信回路を有し、
前記第２基板は更に、前記第３コイルに誘導結合する第４コイル、及び前記第４コイルに接続された第４コイル用受信回路を有し、
前記第３コイル用送信回路は、前記パルス電流のパルス幅を決定し、
前記パルス幅は前記パルス電流の変化率に従って第４コイルに誘導される誘導電圧を双極性の一対のシングルパルス形状とするために必要な幅を有し、
前記第４コイル用受信回路は、前記シングルパルス形状の誘導電圧を判定して出力するヒステリシス比較器を有する請求項１記載の電子回路。
前記第１基板は更に、第３コイル及び送信データの論理値の変化に応じて前記第３コイルに異なる方向のパルス電流を流す第３コイル用送信回路を有し、
前記第２基板は更に、前記第３コイルに誘導結合する第４コイル、前記第４コイルに接続された第４コイル用受信回路、及び前記受信回路による受信データを処理する第２制御回路を有し、
前記第３コイル用送信回路は、遅延素子による遅延時間に基づいて前記パルス電流のパルス幅を決定し、
前記パルス幅は前記パルス電流の変化率に従って第４コイルに誘導される誘導電圧を双極性の一対のシングルパルス形状とするために必要な幅を有し、
前記第４コイル用受信回路は、前記シングルパルス形状の誘導電圧を判定して出力するヒステリシス比較器を有し、
前記送信データは先頭に論理値が相違する２ビットのダミーデータを有し、
前記第２制御回路は受信データの先頭の２ビットを無視する、請求項１記載の電子回路。