JP2009049672A - 差動送信回路、差動受信回路、信号伝送回路および信号伝送システム - Google Patents
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Abstract
【解決手段】差動送信回路ブロック110は、アイドル状態のときに所定の論理信号に固定された差動出力信号を差動受信回路ブロックに出力すると共に、終端抵抗118aと118bを信号伝送路から切り離す。差動受信回路ブロック130において、差動比較回路131は、差動送信回路ブロック110からの差動出力信号の符号により決まる論理を出力し、動作状態検出回路136は、差動比較回路131が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行い、アイドル状態を検出した際に、終端抵抗134aと134bを受信側の信号伝送回路から切り離すようにスイッチ132aと132bを制御する。
【選択図】図1
Description
<第1の実施の形態>
図1は、本発明の第1の実施の形態の差動送受信回路100を示す。差動送受信回路100は、電流ドライバ側の差動送信回路ブロック110と、差動受信回路ブロック130を備える。
差動送受信回路100は、5つの状態をとりうる。図2は、差動送受信回路100の各状態において、差動送信回路ブロック110の出力(出力端子105aおよび入力端子121aの信号レベルと、出力端子105bと入力端子121bの信号レベル)の態様を示しており、図3は、差動送受信回路100の各状態の説明と、これらの状態において、スイッチ116a、スイッチ116c、およびスイッチ132aとスイッチ132bのON/OFF態様を示している。なお、前述したように、スイッチ116aのON/OFFは制御端子103からの制御信号により制御され、スイッチ116cのON/OFFは、制御端子102からの制御信号により制御され、スイッチ132aおよび132bのON/OFFは、動作状態検出回路136により制御される。
<第2の実施の形態>
<第3の実施の形態>
<第4の実施の形態>
102 制御端子 103 制御端子
105a〜b 出力端子 110 差動送信回路ブロック
111 定電流源 112a〜b Nチャネルトランジスタ
113 電源線 114a〜b Pチャネルトランジスタ
115a〜b Pチャンネルトランジスタ 116a〜 スイッチ
117 接地線 118a〜b 終端抵抗
121a〜b 入力端子 124 出力端子
130 差動受信回路ブロック 131 差動比較回路
132a〜b スイッチ 134a〜b 終端抵抗
136 動作状態検出回路 137 接地線
200 差動送受信回路 203 制御端子
210 差動送信回路ブロック 216a〜b Nチャネルトランジスタ
216c Pチャネルトランジスタ 230 差動受信回路ブロック
232a〜b Nチャネルトランジスタ 236 動作状態検出回路
238 Hiレベル検出回路 300 差動送受信回路
310 差動送信回路ブロック 318a〜b Nチャネルトランジスタ
319 電圧制御回路 330 差動受信回路ブロック
334a〜b Nチャネルトランジスタ 335 電圧制御回路
400 差動送受信システム 410A 差動送信回路ブロック
430A 差動受信回路ブロック 436A スイッチ制御回路
440A〜N 差動送受信回路 450 アイドル状態検出回路
452 論理AND回路 454 Hiレベル検出回路
Claims (7)
- 入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された1対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備えることを特徴とする差動送信回路。 - 前記送信側信号伝送回路は、
前記差動出力信号を出力するための一対のトランジスタから構成された差動対を有し、
前記一対の送信側終端抵抗は、前記差動対を構成する一対のトランジスタのドレイン側にそれぞれ接続されており、
前記送信側終端抵抗接続制御回路は、前記アイドル状態のときに、一方の前記送信側終端抵抗を前記送信側信号伝送回路から切り離すスイッチ回路と、他方の前記送信側終端抵抗と接続された前記トランジスタのゲート電圧をクランプすることによって該トランジスタをOFFするクランプ回路を備えることを特徴とする請求項1に記載の差動送信回路。 - 一対の入力端子と、
該一対の入力端子から入力された差動信号の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された1対の受信側終端抵抗と、
前記1対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能な受信側終端抵抗接続制御回路と、
前記受信側信号伝送回路が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、前記1対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように前記受信側終端抵抗接続制御回路を制御する動作状態検出回路とを備えることを特徴とする差動受信回路。 - 前記動作状態検出回路は、前記所定の論理が連続した時間をカウントするタイマー回路を備えることを特徴とする請求項3に記載の差動受信回路。
- 前記動作状態検出回路は、前記受信側信号伝送回路の出力が前記所定の論理から異なる論理への変化を検出するエッジトリガー型フリップフロップ回路を備え、
該フリップフロップ回路により前記変化を検出した際に、前記1対の受信側終端抵抗を前記受信側信号伝送回路に接続するように前記受信側終端抵抗接続制御回路を制御することを特徴とする請求項3または4に記載の差動受信回路。 - 差動送信回路と差動受信回路を備えた信号伝送回路において、
前記差動送信回路は、
入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を前記差動受信回路に出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された1対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備え、
前記差動受信回路は、
前記差動送信回路からの差動出力信号を入力する一対の入力端子と、
該一対の入力端子から入力された前記差動出力の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された1対の受信側終端抵抗と、
前記1対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能な受信側終端抵抗接続制御回路と、
前記受信側信号伝送回路が所定の論理を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、前記1対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように前記受信側終端抵抗接続制御回路を制御する動作状態検出回路とを備えることを特徴とする信号伝送回路。 - 複数の信号伝送レーンと、
アイドル状態検出回路とを備えた信号伝送システムであって、
前記信号伝送レーンは、差動送信回路と差動受信回路とを有し、
前記差動送信回路は、
入力された差動入力信号に応じた差動出力信号を出力する送信側信号伝送回路と、
該送信側信号伝送回路からの前記差動出力信号を前記差動受信回路に出力する一対の出力端子と、
前記送信側信号伝送回路と前記一対の出力端子との間にそれぞれ並列に接続された1対の送信側終端抵抗と、
前記差動入力信号として固定された論理データが入力されるアイドル状態のときに、前記一対の送信側終端抵抗を前記送信側信号伝送回路から切り離す送信側終端抵抗接続制御回路とを備え、
前記差動受信回路は、
前記差動送信回路からの差動出力信号を入力する一対の入力端子と、
該一対の入力端子から入力された前記差動出力の符号により決まる論理信号を出力する受信側信号伝送回路と、
前記一対の入力端子と前記受信側信号伝送回路との間にそれぞれ並列に接続された1対の受信側終端抵抗と、
前記1対の受信側終端抵抗を前記受信側信号伝送回路から切り離すことが可能なスイッチ制御回路とを備え、
前記アイドル状態検出回路は、
各前記信号伝送レーンの差動受信回路から出力された論理信号が同一の所定の論理を出力することを条件にアイドル状態判断用信号を出力するアイドル状態判断用信号出力回路と、
該アイドル状態判断用信号出力回路が前記アイドル判断用信号を連続して出力する時間が所定時間に達したことを検出することによりアイドル状態の検出を行うと共に、アイドル状態を検出した際に、各前記信号レーンにおける前記差動受信回路の前記スイッチ制御回路に対して、前記1対の受信側終端抵抗を前記受信側信号伝送回路から切り離すように制御を行う受信側終端抵抗切離す制御回路とを備えることを特徴とする信号伝送システム。
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