JP2006146885A - 送信回路、受信回路、差動インタフェース装置、表示コントローラ、表示ユニット及び電子機器 - Google Patents

Abstract

【課題】将来の液晶パネルの画面サイズの拡大等による表示データ量の増加に対応可能な転送レートを低消費電力で実現することができる送信回路、受信回路、差動インタフェース装置、表示コントローラ、これを用いた表示ユニット及び電子機器を提供する。
【解決手段】送信回路は、差動信号線の電流を電圧に変換する受信手段に該差動信号線を介して接続され、送信データに応じて差動信号線の各信号線の電流を制御して前記送信データを送信する手段と、前記送信データを送信する手段への電源供給を停止する手段とを含む。
【選択図】図６

Description

本発明は、送信回路、受信回路、差動インタフェース装置、表示コントローラ、これを用いた表示ユニット及び電子機器に関する。

近年の通信技術、実装技術等の発達により、携帯型の電子機器の表示部に数字や文字といったキャラクタ文字のみならず、静止画像や動画像等ユーザにとって情報性の高い各種データが表示できるようになった。

このような電子機器に表示されるデータについては、種々のデータ形式が提案されている。例えば携帯電話機を例に挙げれば、ＭＰＥＧ（Moving Picture Experts Group）の規格により圧縮して符号化された表示データを受信又は送信する技術が提案されている。

この場合、携帯電話機の表示部として、例えば液晶パネルが備えられる。液晶パネルは、表示コントローラによって動画あるいは静止画に対応した表示データに基づいて表示駆動される。

しかしながら、液晶パネルに違和感なく動画を表示するためには、この液晶パネルを表示駆動する表示コントローラに対し、高速な転送レートで表示データを供給する必要がある。

このような表示データの転送について、これまで低コストで実現可能なＣＭＯＳ（Complimentary Metal Oxide Semiconductor）回路によるインタフェースで行われていた。ところが、このＣＭＯＳ回路は、周波数に比例して消費電流が増加するため、違和感なく動画を表示させるために必要とされる転送レートを実現しようとした場合、携帯電話機等の携帯型の電子機器のバッテリ駆動時間が短くなってしまう。また、ＣＭＯＳ回路によるインタフェースでは、将来の液晶パネルの画面サイズの拡大、階調ビット数の増加に対応可能な転送レートの実現は困難となる。

本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、将来の液晶パネルの画面サイズの拡大等による表示データ量の増加に対応可能な転送レートを低消費電力で実現することができる送信回路、受信回路、差動インタフェース装置、表示コントローラ、これを用いた表示ユニット及び電子機器を提供することにある。

上記課題を解決するために本発明は、差動信号線の電流を電圧に変換する受信手段に該差動信号線を介して接続され、送信データに応じて差動信号線の各信号線の電流を制御して前記送信データを送信する手段と、前記送信データを送信する手段への電源供給を停止する手段とを含む送信回路に関係する。

また本発明に係る送信回路では、前記送信データを送信する手段が、電流源と、前記送信データに応じて前記電流源からの電流を前記差動信号線の各信号線に流す手段と、前記送信データに応じて前記差動信号線の各信号線から電流を引き抜く手段とを含み、前記差動信号線の各信号線同士が、終端抵抗を介して接続されてもよい。

また本発明に係る送信回路では、前記送信データを送信する手段が、電流源と、前記送信データに応じて前記電流源からの電流を前記差動信号線の各信号線に流す手段とを含み、終端抵抗を介して、前記差動信号線の各信号線が、高電位側電源及び低電位側電源のうち前記低電位側電源に接続されてもよい。

また本発明に係る送信回路では、前記送信データを送信する手段が、電流源と、前記送信データに応じて前記差動信号線の各信号線から電流を引き抜く手段とを含み、終端抵抗を介して、前記差動信号線の各信号線が、高電位側電源及び低電位側電源のうち前記高電位側電源に接続されてもよい。

また本発明は、送信データに応じて差動信号線の各信号線の電流を制御して前記送信データを送信する送信手段に該差動信号線を介して接続され、前記差動信号線の電流を電圧に変換する手段と、前記電流を電圧に変換する手段への電源供給を停止する手段とを含む受信回路に関係する。

また本発明は、差動信号線と、前記差動信号線に接続される上記のいずれか記載の送信回路と、前記送信回路と前記差動信号線を介して接続される上記記載の受信回路とを含む差動インタフェース装置に関係する。

また本発明は、表示データに基づいて表示部を表示駆動する表示コントローラであって、少なくとも１フレーム分の表示データを記憶する記憶手段と、表示部の走査開始前に設けられたダミーのブランキング期間中から、前記記憶手段に書き込むべき表示データを受信する上記記載の受信回路と、前記受信回路によって受信された表示データを、前記ダミーのブランキング期間中から前記記憶手段に書き込む表示データ書込手段と、前記記憶手段から読み出された表示データに基づいて、表示部を表示駆動する表示駆動手段とを含む表示コントローラに関係する。

また本発明に係る表示コントローラでは、前記電流を電圧に変換する手段への電源供給を停止する手段が、前記受信回路で表示データの受信を完了してから、次の表示データが受信されるまでの間の所与の期間だけ、前記電源供給を停止させてもよい。

また本発明に係る表示コントローラでは、前記電流を電圧に変換する手段への電源供給を停止する手段が、前記受信回路で受信された表示データを前記記憶手段に書き込んだ後、次の表示データが受信されるまでの間、前記電源供給を停止させてもよい。

また本発明は、複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、前記複数の第１の電極を駆動する上記のいずれか記載の表示コントローラと、前記複数の第２の電極を走査駆動する走査駆動ドライバとを有する表示ユニットに関係する。

また本発明は、上記記載の表示ユニットを有する電子機器に関係する。

また本発明は、表示データに基づいて表示部を表示駆動する表示コントローラであって、少なくとも１フレーム分の表示データを記憶する記憶手段と、表示部の走査開始前に設けられたダミーのブランキング期間中から、前記記憶手段に書き込むべき表示データを受信する第１の表示データ受信手段と、前記第１の表示データ受信手段によって受信された表示データを、前記ダミーのブランキング期間中から前記記憶手段に書き込む表示データ書込手段と、前記記憶手段から読み出された表示データに基づいて、表示部を表示駆動する表示駆動手段とを含むことを特徴とする。

ここで、表示データとは、動画データ、静止画データやこれら画像データの表示制御信号等の表示部を表示駆動する際に必要なデータをいう。

本発明では、１フレーム分の表示データを記憶する記憶手段を有し、この記憶手段に記憶された表示データに基づいて表示部を表示駆動する表示コントローラにおいて、表示部の走査開始前に設けられたダミーのブランキング期間中から、記憶手段に書き込むべき表示データを受信し、順次記憶手段に書き込むように構成している。こうすることで、各フレームにおいて表示される画像の表示データをいち早く受信して、記憶手段に書き込むことができるようになる。したがって、表示部の画面サイズの拡大や、階調ビット数の増加に伴って表示データ量が増大した場合でも、その転送に必要とされる転送時間を確保することができるようになる。

また本発明は、前記表示データ書込手段は、当該フレームにおいて、前記記憶手段から所与の走査ラインに対応する表示データが読み出される前に、当該走査ラインに対応した表示データを前記記憶手段に書き込むことを特徴とする。

本発明によれば、当該フレームにおいて所与の走査ライン単位で表示駆動が行われる場合、当該走査ラインが読み出される前に、これに対応した当該フレームにおける表示データを記憶手段に書き込むようにしたので、表示データを更新するフレームにおいて、前のフレームの表示データを表示してしまい違和感のある動画表示をしてしまうといった現象を回避することができる。

また本発明は、前記ダミーのブランキング期間は、前記表示部の垂直走査開始前に設けられ、前記第１の表示データ受信手段は、前記ダミーのブランキング期間中から、当該フレームの１フレーム分の表示データを受信することを特徴とする。

本発明では、表示部の垂直走査開始前にダミーのブランキング期間を設け、このダミーのブランキング期間中から当該フレームの１フレーム分の表示データを受信するようにした。これにより、１走査ライン目の走査開始時には、当該走査ラインに対応する表示データが記憶手段に書き込まれており、当該フレームにおいて各走査ラインに着目する限り、記憶手段への書き込みと読み出しが同時に行われることがなくなり、タイミング生成の簡素化を図ることができるようになる。

また本発明は、１フレーム分の表示データ量をＤ、前記第１の表示データ受信手段により受信される表示データの転送データレートをＲとした場合、前記ダミーのブランキング期間は、少なくともＤ／Ｒにより表される期間だけ設けられていることを特徴とする。

本発明では、ダミーのブランキング期間を、少なくとも１フレーム分の表示データの転送時間（Ｄ／Ｒ）だけ設けるようにしたので、１走査ライン目の走査開始時には、１フレーム分の表示データが記憶手段に書き込まれる。したがって、１走査ライン目以降の表示駆動を行う場合には、記憶手段に対して書き込みと読み出しが同時に行われることがなくなる。これにより、同時に書き込み若しくは読み出しが行われることによる記憶手段内の電流変動を低減させることができ、その結果記憶手段の耐ノイズ性の向上を図ることができる。

また本発明は、前記ダミーのブランキング期間は、前記表示部の水平走査開始前に設けられ、前記第１の表示データ受信手段は、前記ダミーのブランキング期間中から、当該走査ラインの表示データを受信することを特徴とする。

本発明では、表示部の各水平走査ラインの走査開始前にダミーのブランキング期間を設け、各水平走査開始前のダミーのブランキング期間中から当該走査ライン分の表示データを受信するようにした。これにより、各走査ラインの走査開始時には、当該走査ラインに対応する表示データが記憶手段に書き込まれており、記憶手段への書き込みと読み出しが同時に行われることがなくなり、タイミング生成の簡素化を図ることができるようになる。

また本発明は、前記第１の表示データ受信手段で表示データの受信を完了してから、次の表示データが受信されるまでの間の所与の期間だけ、前記第１の表示データ受信手段の動作を停止させる受信動作停止手段を含むことを特徴とする。

ここで、第１の表示データ受信手段で表示データの受信を完了してから、次の表示データが受信されるまでの間というのは、表示データの転送タイミングに依存する。例えば、各走査ラインごとに表示データが受信される場合には、次の表示データが受信されるまでの期間をいい、フレームごとに表示データが受信される場合には次のフレームで表示データが受信されるまでの期間をいい、所与のフレームを空けて表示データが受信される場合には、所与のフレームを空けた次のフレームで表示データが受信されるまでの期間をいう。

本発明では、上述したようにダミーのブランキング期間中から表示データを受信するようにし、受信完了から次に表示データの受信が行われるまでの間の所与の期間だけ、受信動作を停止させるようにした。こうすることで、必要な表示データを早期に受信開始し、いち早く受信が完了した場合には受信動作を停止させることで、消費電力の低減を図ることが可能となる。

また本発明は、前記第１の表示データ受信手段は、差動対の信号線を介して受信された表示データの差動信号を増幅する差動増幅器を含み、前記受信動作停止手段は、前記第１の表示データ受信手段で受信された表示データを前記記憶手段に書き込んだ後、次の表示データが受信されるまでの間、前記差動増幅器の動作を停止させることを特徴とする。

本発明では、差動対の信号線を介して受信される表示データを、差動増幅器で受信するようにし、これを記憶手段に書き込んだ後、次の表示データが受信されるまでの間、差動増幅器の動作を停止させるようにした。これにより、表示データの受信が行われない期間の差動増幅の動作停止に伴う電流消費を削減することができる。

また本発明は、前記第１の表示データ受信手段は、差動対の信号線を介して受信された表示データの差動信号を増幅する差動増幅器を含み、前記受信動作停止手段は、前記第１の表示データ受信手段で受信された表示データを前記記憶手段に書き込んだ後、次の表示データが受信されるまでの間、前記差動増幅器の電流源の電流を停止又は制限することを特徴とする。

本発明では、差動対の信号線を介して受信される表示データを、差動増幅器で受信するようにし、これを記憶手段に書き込んだ後、次の表示データが受信されるまでの間、差動増幅器の電流源の電流を停止又は制限するようにした。これにより、表示データの受信が行われない期間の差動増幅の動作停止に伴う電流消費を削減することができる。

また本発明は、表示データに基づいて表示部を表示駆動する表示コントローラであって、少なくとも１フレーム分の表示データを記憶する記憶手段と、ビット幅Ｋの表示データを受信する第１の表示データ受信手段と、第１の表示データ受信手段によって受信されたビット幅Ｋの表示データを、ビット幅Ｌに変換する第１のビット幅変換手段と、ビット幅Ｎのパラレルバスを介して表示データを受信する第２の表示データ受信手段と、第２の表示データ受信手段によって受信されたビット幅Ｎの表示データを、ビット幅Ｌに変換する第２のビット幅変換手段と、前記第１又は第２のビット幅変換手段によって変換されたビット幅Ｌの表示データを前記記憶手段に書き込む表示データ書込手段と、前記記憶手段から読み出された表示データに基づいて、表示部を表示駆動する表示駆動手段とを含むことを特徴とする。

本発明では、少なくともパラレルバスを介して受信される表示データのビット幅に拡大して、当該ビット幅単位で記憶手段に書き込むように構成しているこれにより、違和感なく動画を表示するために記憶手段に高速に表示データを書き込む必要があっても、書き込み周波数を低下させることができる。これは、表示部の画面サイズの拡大や階調ビット数の増加によって１フレーム分の表示に必要な表示データが多くなった場合に、より効果的である。したがって、その分記憶手段の製造に低コストのプロセスを用いることができ、かつ消費電力の増加を抑えることも可能となる。

また本発明に係る表示ユニットは、複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、前記複数の第１の電極を駆動する上記いずれか記載の表示コントローラと、前記複数の第２の電極を走査駆動する走査駆動ドライバとを有することを特徴とする。

本発明によれば、表示部の画面サイズの拡大や階調ビット数の増加によって表示データ量が増大しても、違和感なく動画表示可能な表示ユニットを提供することができるようになる。

また本発明に係る表示ユニットは、複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、前記複数の第１の電極を駆動する上記記載の表示コントローラと、前記複数の第２の電極を走査駆動する走査駆動ドライバと、前記表示データを前記表示コントローラに供給する表示データ供給回路とを含むことを特徴とする。

本発明では、表示データを供給する表示データ供給回路を表示ユニットに搭載するようにしたので、ユーザに表示データ供給回路と表示コントローラとの間のインタフェース設計を省略させて、工数及び部品点数の削減により低コストな開発に貢献することができる。

また本発明は、前記表示データ供給回路は、電流源と、前記電流源から供給された電流が表示データに基づいて変化した場合に、この変化に対応した差動信号を前記表示コントローラに供給する差動ドライバと、前記電流源の動作制御を行う差動ドライバ制御手段とを含み、表示データを前記表示コントローラに供給した後に次の表示データを供給するまでの間、前記受信動作停止手段は前記差動増幅器の電流源の電流を停止又は制限し、前記差動ドライバ制御手段は前記電流源の電流を停止又は制限することを特徴とする。

本発明では、差動対の信号線を介して表示データの高速転送を実現し、転送が不要な場合には送受信側の電流消費を削減することができるようにしている。これにより、表示部の画面サイズの拡大等によって増大する表示データの転送に伴う消費電力の増加を抑え、高速な転送レートと低消費化とを両立させる表示ユニットを提供することができる。

また本発明に係る電子機器は、上記いずれか記載の表示ユニットを有することを特徴とする。

本発明によれば、画面サイズの拡大や階調ビット数の増加して１フレーム分の表示データ量が増大しても、低消費電力で動画等の多様な画像表示が可能な電子機器を提供することができる。

以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。

＜第１の実施形態＞
１． 電子機器
図１に、第１の実施形態における表示コントローラを適用した電子機器の構成の概要の一例を示す。

この電子機器は、ＭＰＵ（Micro Processor Unit）（広義には、表示データ供給回路）１０と、表示ユニット２０とを含む。ＭＰＵ１０は、表示ユニット２０に対して、動画データ及び静止画データのうちいずれか一方若しくは両方を供給する。表示ユニット２０は、ＭＰＵ１０から供給された表示データに基づき、表示部を表示駆動する。ここで、表示データとは、動画データ、静止画データやこれら画像データの表示制御信号等の表示部を表示駆動する際に必要なデータをいう。

表示ユニット２０は、電気光学素子を有するマトリクスパネル例えばカラー液晶パネル（広義には、表示部）２２と、この液晶パネル２２を駆動するＲＡＭ内蔵のＸドライバＩＣ（広義には、表示コントローラ）２４と、走査用のＹドライバＩＣ２６とを有する。

マトリクスパネル２２は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。液晶パネル２２としては、例えば単純マトリクスパネルで構成でき、この場合、複数のセグメント電極（第１の電極）が形成された第１基板と、コモン電極（第２の電極）が形成された第２基板との間に、液晶が封入される。液晶パネル２２は薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード（ＴＦＤ）等の三端子素子、二端子素子を用いたアクティブマトリクスパネルであっても良い。これらのアクティブマトリクスパネルも、ＸドライバＩＣ２４により駆動される複数の信号電極（第１の電極）と、ＹドライバＩＣ２６により走査駆動される複数の走査電極（第２の電極）を有する。

図１に示した電子機器において、ＭＰＵ１０と表示ユニット２０とは、少なくともパラレルインタフェース（InterFace：以下、ＩＦと略す。）信号線及び差動ＩＦ信号線を介して接続される。なお、図１では、これらに加えてシリアルＩＦ信号線を介しても接続されている。

パラレルＩＦ信号線は、Ｄ７〜Ｄ０の８ビットデータバスを含み、この８ビットデータバスを介して表示コマンド及び静止画データが送受信される。図１では、例えば８ビットデータバスと別個に設けられたパラレルＩＦ制御信号線を介してコマンド／データの識別信号の送受信を行うことにより、８ビットバスＤ７−Ｄ０を介して転送されるデータを、表示コマンド若しくは静止画データとして識別させることができる。表示コマンドは、例えば液晶パネルの表示領域の設定（静止画の表示領域設定、動画の表示領域設定）等の表示制御を行うためのコマンドである。静止画データは、表示コマンドによって設定された表示領域に静止画を表示させるための表示データである。このパラレルＩＦ制御信号線は、その他反転リセット信号ＸＲＥＳ、反転チップセレクト信号ＸＣＳ、反転リード信号ＸＲＤおよび反転ライト信号ＸＷＲ等が送受信される。ＸドライバＩＣ２４は、これら制御信号により、表示データＲＡＭ２８に対して静止画データの書き込み制御等を行う。

差動ＩＦ信号線は、差動対の信号線を含み、この差動対の信号線を介して差動信号に変換された例えば各６ビットのＲ、Ｇ、Ｂ信号である動画データ、同期クロック等が送受信される。その際、差動対の信号線と別個に設けられた差動ＩＦ制御信号線を介して電力制御信号ＰＳが送受信される。ＸドライバＩＣ２４及びＭＰＵ１０は、この電力制御信号ＰＳにより、差動ＩＦの動作制御を行う。また、ＸドライバＩＣ２４は、同期クロックに同期して差動信号を取り込み、これを表示データＲＡＭ２８に書き込む。

シリアルＩＦ信号線は、例えば各６ビットのＲ、Ｇ、Ｂ信号である動画データが１ビットずつ伝送される。また、同様にクロック信号ＣＬＫ、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ（若しくは水平・垂直同期信号のコンポジット信号Ｈ・Ｖｓｙｎｃ）等も供給される。ＸドライバＩＣ２４は、これらクロック信号ＣＬＫ及び各同期信号に同期して、表示データＲＡＭ２８に動画データを書き込む。

ＸドライバＩＣ２４は、所与のフレーム周波数（例えば、６０フレーム毎秒（frame per second：以下、ｆ／ｓと略す。）、３０ｆ／ｓ、１５ｆ／ｓ等）で、表示データＲＡＭ２８に記憶された表示データを、所与の表示単位（例えば、１走査ライン単位、複数走査ライン単位）で読み出し、この読み出し表示データに基づき、液晶パネル２２を表示駆動する。

なお、図１ではＭＰＵ１０と表示ユニット２０とは各インタフェースを介して接続されているが、表示ユニット２０にＭＰＵ１０を含めて構成することも可能である。この場合、ＭＰＵ１０は、上述したＩＦを介してＸドライバＩＣ２４と直接表示データの送受信を行うことになる。

図２に、図１に示したＭＰＵ１０及び表示ユニット２０を携帯電話機３０に搭載した例を示す。

図２に示すＭＰＵ１０は、携帯電話機３０の制御を司る中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）１２を有し、このＣＰＵ１２には静止画用メモリ１４、ＤＳＰ（Digital Signal Processor）１６が接続されている。また、ＤＳＰ１６には動画処理用メモリ１８が接続されている。さらに、ＭＰＵ１０は、図１に示したＸドライバＩＣ２４とのＩＦ機能を実現するシリアルＩＦ回路４０、差動ＩＦ回路４２、パラレルＩＦ回路４４を含む。

携帯電話機３０には、アンテナ３２を介して受信された信号を復調し、あるいはアンテナ３２を介して送信される信号を変調する変復調回路３４が設けられている。そして、アンテナ３２からは、例えばＭＰＥＧ（Moving Picture Experts
Group）のレイヤＩＶの規格で符号化された動画データを送受信可能となっている。

この携帯電話機３０には、例えばディジタルビデオカメラ３６を設け、動画データを取り込むことができる。携帯電話機３０でのデータ送受信、ディジタルビデオカメラ３６での撮影などに必要な操作情報は、操作入力部３８を介して入力される。

ＣＰＵ１２は、例えば動画情報から、液晶パネル２２の表示領域を決定する。決定された表示領域に表示される動画は、例えばアンテナ３２又はディジタルビデオカメラ３６から供給される。アンテナ３２から入力される信号は、変復調回路３４を介して復調されてＤＳＰ１６で信号処理される。このＤＳＰ１６は動画処理用メモリ１８と接続され、アンテナ３２、変復調回路３４を介して入力される圧縮データを伸張し、またＭＰＥＧのレイヤＩＶの規格で符号化されているデータについてはデコードする。変復調回路３４、アンテナ３２を介して送信されるデータはＤＳＰ１６で圧縮され、ＭＰＥＧのレイヤＩＶの規格で符号化して送信する場合にはエンコードされる。このようにＤＳＰ１６は、ＭＰＥＧの例えばレイヤＩＶのデコーダ、エンコーダとしての機能を有することができる。

このＤＳＰ１６にはディジタルビデオカメラ３６からの信号も入力され、アンテナ３２又はディジタルビデオカメラ３６より入力された信号は、ＤＳＰ１６でＲＧＢ信号に処理されて表示ユニット２０に供給される。

ＤＳＰ１６で生成された動画データは、シリアルＩＦ回路４０を介してシリアルＩＦ信号線、若しくは差動ＩＦ回路４２を介して差動ＩＦ信号線のいずれかにより表示ユニット２０に供給される。どちらのＩＦ信号線を介して動画データを送受信するかは、動画の表示領域のサイズに応じてＣＰＵ１２が決定するようにしても良い。

一方、このＣＰＵ１２は、操作入力部３８からの情報等に基づき、必要により静止画用メモリ１４を用いて、液晶パネル２２に表示される静止画の表示に必要なコマンド、静止画データを、パラレルＩＦ回路４４を介したパラレルＩＦ信号線経由で表示ユニット２０に出力する。

例えば、動画はインターネットを経由して配信された映画情報であり、その劇場チケットを予約するための情報が静止画として表示され、操作入力部３８からの情報に基づいてチケット予約が実施される。この場合、ＣＰＵ１２は、さらに変復調回路３４、アンテナ３２を介して例えば予約情報を送出制御する。またＣＰＵ１２は、必要により、ディジタルビデオカメラ３６で撮影された動画情報を、変復調回路３４、アンテナ３２を介して送出制御することができる。

２． ＸドライバＩＣ（表示コントローラ）
２．１ 構成
図３に、図１に示した第１の実施形態における表示コントローラとしてのＸドライバＩＣの構成要部の一例を示す。

ＸドライバＩＣ２４は、上述した表示データＲＡＭ２８に加え、ラッチ回路５０、液晶駆動回路５２、ＬＣＤコントローラ５４を含む。

ＬＣＤコントローラ（広義には、表示データ書込手段）５４は、ＸドライバＩＣ２４全体の制御を司り、表示データＲＡＭ２８への表示データの書き込み制御、読み出し制御、液晶パネルへの表示駆動制御を行う。

ＬＣＤコントローラ５４は、一定のフレーム周期で、表示データＲＡＭ２８から所与の表示単位の表示データの読み出し制御を行う。表示データＲＡＭ２８から読み出された表示データは、ＬＣＤコントローラによって生成されたラッチ信号に同期してラッチ回路５０でラッチされる。ラッチ回路５０でラッチされたデータは、ＬＣＤコントローラ５４による表示駆動制御信号により、極性反転周期に従って階調値に応じたパルス幅の信号に変換され、ＬＣＤ表示系の電圧に応じた電圧にシフトされて、液晶パネル２２のセグメント電極ＳＥＧ１〜ＳＥＧｎに供給される。

このようなＬＣＤコントローラ５４により表示制御が行われる表示データと、ＬＣＤコントローラ５４を制御するためのコマンドは、少なくともパラレルＩＦ及び差動ＩＦを介して受信される。図３では、これに加えてシリアルＩＦを介しても受信される。

第１の実施形態におけるＸドライバＩＣ２４の表示データＲＡＭ２８は、３ポートを有している。より具体的には、表示データＲＡＭ２８は、シリアルＩＦ信号線を介して転送された動画データ若しくはパラレルＩＦ信号線を介して転送された静止画データ（表示データ）を書き込むための第１のポートと、差動ＩＦ信号線を介して転送された動画データ（表示データ）を書き込むための第２のポートと、表示部を表示駆動するために表示データを読み出すための第３のポートとを有している。

差動ＩＦ信号線及び差動ＩＦ制御信号線は、差動ＩＦ回路（第１の表示データ受信手段）６０に接続される。差動ＩＦ回路６０は、差動対の信号線を介して受信した差動信号であるデータ信号Ｄ（ビット幅Ｋ＝１）及びクロック信号ＣＬＫを増幅する差動増幅器を含む。この差動増幅器の構成は、公知であるため詳細な説明は省略するが、電流源から供給された電流の変化に基づき差動信号を増幅するようになっている。

また、差動ＩＦ回路６０は、差動ＩＦ制御信号線を介して送受信される電力制御信号ＰＳをバッファリングする入力バッファ回路を含む。この入力バッファ回路は、ＣＭＯＳ回路により構成される。

差動ＩＦ回路６０の差動増幅器によって増幅された差動信号であるデータ信号Ｄ及びクロック信号ＣＬＫは、スタートフレーム検出回路６２に供給される。

スタートフレーム検出回路６２は、クロック信号ＣＬＫに同期して受信されたデータ信号Ｄのビット列を監視し、予め設定されたビットパターンに基づいてスタートフレームか否かを判別する。スタートフレーム検出回路６２によってスタートフレームであると判別されたデータ信号Ｄのビット列は、シリアル・パラレル（Serial-Parallel：以下、Ｓ／Ｐと略す。）変換回路（広義には、第１のビット幅変換手段）６４に供給される。

Ｓ／Ｐ変換回路６４は、スタートフレーム検出回路６２からの１ビット幅のビット列を例えば１６ビット（ビット幅Ｌ＝１６）のパラレルデータに変換する。このパラレルデータは、スタートフレーム検出回路６２によって検出されたスタートフレームの検出タイミング等の制御信号と共に、ＬＣＤコントローラ５４及び表示データＲＡＭ２８に供給される。このパラレルデータは、第１のポートを介して１６ビット（ビット幅Ｌ＝１６）単位で表示データＲＡＭ２８に書き込まれる。

また、差動ＩＦ回路６０の入力バッファ回路でバッファリングされた電力制御信号ＰＳは、少なくとも差動ＩＦ回路６０の差動増幅器に供給される。図３では、これに加えて電力制御信号ＰＳがスタートフレーム検出回路６２、Ｓ／Ｐ変換回路６４にも供給される。

差動ＩＦ回路６０の差動増幅器は、電流源から供給された電流の変化に基づき差動信号を増幅するが、この電力制御信号ＰＳによって、この電流源から供給される電流の停止又は制限を行って動作制御されるようになっている。また、スタートフレーム検出回路６２及びＳ／Ｐ変換回路６４も、電力制御信号ＰＳによって差動増幅器の動作制御と同様のタイミングで、動作停止する。

シリアルＩＦ信号線は、シリアルＩＦ回路７０に接続される。シリアルＩＦ回路７０は、シリアルに入力されたデータ信号Ｄ、クロック信号ＣＬＫ及び反転チップセレクト信号ＸＣＳをバッファリングする。シリアルＩＦ回路７０は、ＣＭＯＳ回路により構成される。反転チップセレクト信号ＸＣＳがアクティブの場合、バッファリングしたクロック信号ＣＬＫに同期して受信したシリアル入力されたデータ信号Ｄは、Ｓ／Ｐ変換回路７２に供給される。

Ｓ／Ｐ変換回路７２は、このシリアル入力されたデータ信号Ｄを例えば１６ビット（ビット幅Ｌ＝１６）のパラレルデータに変換する。このパラレルデータは、クロック信号ＣＬＫ等の制御信号と共に、ＬＣＤコントローラ５４及び表示データＲＡＭ２８に供給される。このパラレルデータは、第２のポートを介して１６ビット（ビット幅Ｌ＝１６）単位で表示データＲＡＭ２８に書き込まれる。

パラレルＩＦ信号線及びパラレルＩＦ制御信号線は、パラレルＩＦ回路（広義には、第２の表示データ受信手段）８０に接続される。パラレルＩＦ回路８０は、例えば８ビット（ビット幅Ｎ＝８）のパラレルデータ信号Ｄ７〜Ｄ０、クロック信号ＥＣＬＫ及びその他制御信号（反転チップセレクト信号ＸＣＳ等）をバッファリングする。パラレルＩＦ回路７０は、ＣＭＯＳ回路により構成される。反転チップセレクト信号ＸＣＳがアクティブの場合、バッファリングしたクロック信号ＥＣＬＫに同期して受信したパラレル入力されたデータ信号Ｄ７〜Ｄ０は、Ｓ／Ｐ変換回路（広義には、第２のビット幅変換手段）８２に供給される。

Ｓ／Ｐ変換回路８２は、このパラレル入力されたデータ信号Ｄ７〜Ｄ０を例えば１６ビット（ビット幅Ｌ＝１６）のパラレルデータに変換する。このパラレルデータは、クロック信号ＥＣＬＫ等の制御信号と共に、ＬＣＤコントローラ５４及び表示データＲＡＭ２８に供給される。このパラレルデータは、第２のポートを介して１６ビット（ビット幅Ｌ＝１６）単位で表示データＲＡＭ２８に書き込まれる。

またＸドライバＩＣ２４は、シリアルＩＦ及びパラレルＩＦのいずれか一方のみを動作させるための入力切換信号がバッファリングされる入力バッファ回路９０を有している。この入力切換信号によって、シリアルＩＦ回路７０及びＳ／Ｐ変換回路７２と、パラレルＩＦ回路８０及びＳＰ変換回路８２とが排他的に動作するように制御される。

さらにＸドライバＩＣ２４は、発振回路（ＯＳＣ）９４を有しており、ＬＣＤコントローラ５４はＯＳＣ９４の発振出力に基づき、表示タイミングｓｙｎｃ（垂直同期信号Ｖｓｙｎｃ／水平同期信号Ｈｓｙｎｃ）を出力する。

２．２ ブランキング期間
第１の実施形態における表示コントローラとしてのＸドライバＩＣ２４は、表示データＲＡＭを備え、この表示データＲＡＭから一定のフレーム周期で表示データを読み出して、表示部を表示駆動する。このため、当該フレームにおける当該走査ラインに対応する表示データの書き込みが、当該走査ラインの読み出しに先行して行われる必要がある。また、画面サイズの拡大や、階調ビット数の増加によって表示データ量が増加するため、当該フレームにおいて早い時期から表示データの受信を開始し、増大する表示データの転送時間を確保するようにしている。

こうすることで、当該フレームにおける当該走査ラインの書き込みタイミングが、常に当該読み出しタイミングより早くなるようにし、タイミング生成の簡素化を図るようにしている。

そのため、第１の実施形態では、各走査開始前にダミーのブランキング期間を設け、当該ブランキング期間中から表示データの転送を行うようにしている。これにより、上述した書き込みタイミングと読み出しタイミングとを考慮する必要がなくなる。

図４（Ａ）、（Ｂ）に、ダミーのブランキング期間を説明するための説明図を示す。

液晶パネルを表示駆動する場合、１フレーム分の走査開始タイミングを示す垂直同期信号Ｖｓｙｎｃ、各フレームにおける各走査ラインの走査開始タイミングを示す水平同期信号Ｈｓｙｎｃに同期して行われる。より具体的には、図４（Ａ）に示すように垂直同期信号Ｖｓｙｎｃの立ち下がりに同期して、各フレームの１走査ライン目から、順次水平同期信号Ｈｓｙｎｃに同期して表示駆動されることになる。

したがって、垂直同期信号Ｖｓｙｎｃを縦軸に、水平同期信号Ｈｓｙｎｃを横軸にとると、図４（Ｂ）に示す表示領域１８０に１フレーム分の画像が表示されることになる。すなわち、図４（Ｂ）に示すＰを基準に、表示部の垂直走査と水平走査が開始される。

ここで、垂直同期信号Ｖｓｙｎｃが「Ｈ」レベルの期間をダミーの垂直ブランキング期間とすると、領域１８２が非表示領域となる。また、水平同期信号Ｈｓｙｎｃが「Ｈ」レベルの期間をダミーの水平ブランキング期間とすると、領域１８４が非表示領域となる。

したがって、垂直同期信号Ｖｓｙｎｃの立ち上がりに同期して、ダミーの垂直ブランキング期間中から表示データを高速な転送レートで受信して、１フレーム分の表示データを表示データＲＡＭに書き込むことによって、当該フレームにおいて、各走査ラインについて着目すると、常に書き込みが読み出しに先行して行われているため、タイミングを考慮することなく１フレームの表示駆動が可能となる。

ここで、１フレーム分の表示データをＤとし、転送レートをＲとすると、図５に示すようにダミーの垂直ブランキング期間が、少なくともＤ／Ｒで表される期間よりも長くすることによって、表示データＲＡＭからの読み出しタイミングを開始するときには、既に当該フレームの表示データの書き込みを終了させることができることになる。これにより、同時に３ポートを有する表示データＲＡＭの書き込みと読み出しが行われることがなくなり、読み出し若しくは書き込みに伴う表示データＲＡＭ内の電流変動の低減によって、耐ノイズ性の向上を図ることができる。

２．３ 差動ＩＦによる高速転送制御
上述したような第１の実施形態における表示コントローラとしてのＸドライバＩＣ２４は、演算増幅器を用いた差動ＩＦにより、動画データの送受信を行うようになっている。差動ＩＦは、ＣＭＯＳ回路によるＩＦとは異なり、振幅の小さな信号を差動対で構成して送受信を行うことで高速なデータ転送レートを実現できる。これにより、将来の液晶パネルの画面サイズの拡大等によっても動画を違和感なく表示させるために必要とされ、ＣＭＯＳ回路では実現できない転送レートを実現し、動画データを表示データＲＡＭに書き込むことができるようになる。

このような差動ＩＦを実現するためには、差動対の信号を駆動する差動ドライバと、差動対の信号を増幅する差動増幅器とが必要とされる。これら差動ＩＦの差動ドライバ及び差動増幅器で用いられる電流源は、転送レートに依存することなく定常電流が流れる。したがって、転送レートが低い場合にはＣＭＯＳ回路によるＩＦの方が、消費電力が小さくなる。一方、転送レートが高く場合には、ＣＭＯＳ回路によるＩＦの方が、消費電力が大きくなり、定常電流による電力消費が行われる差動ＩＦの方の消費電力を小さくすることができるようになる。しかも、差動ＩＦの場合、ＣＭＯＳ回路によるＩＦでは達成できない転送レートを実現することができる。

そこで、第１の実施形態では、差動ＩＦによる高速な表示データ転送を行う一方、液晶パネルの表示駆動が垂直同期信号や水平同期信号に同期して行われる必要があるため、表示データを転送する際には高速な転送レートで行った後、次の転送タイミングまで差動ＩＦを停止させるようにして転送制御を行うことにより、消費電力の増加を抑えるようにしている。

以下では、このような差動ＩＦの構成について説明する。

２．３．１ 差動ＩＦの構成例
（第１の構成例）
図６（Ａ）に差動ＩＦの第１の構成例を示し、図６（Ｂ）に第１の構成例における動作波形の一例を示す。

第１の構成例において、送信側に差動ドライバ１００、受信側に差動レシーバ１０２が設けられ、差動対の信号線Ｄ１、Ｄ２を介して接続されている。差動ドライバ１００は、図２におけるＭＰＵの差動ＩＦ回路４２に含んで構成される。また、差動レシーバ１０２は、図３における差動ＩＦ回路６０に含んで構成される。

送信側の差動ドライバ１００において、ｐ型（第１導電型）トランジスタ１０４（広義には、差動ドライバ制御手段）は、ソース端子に電源ＶＤＤ（第１の電源）が接続され、ゲート端子に電力制御信号ＰＳが供給される。ｐ型トランジスタ１０４のドレイン端子には、電流源１０６の一端が接続される。

電流源１０６の他端は、ｐ型トランジスタ１０８、１１０のソース端子に接続される。

ｐ型トランジスタ１０８、１１０のドレイン端子には、ｎ型（第２導電型）トランジスタ１１２、１１４のドレイン端子が接続される。ｐ型トランジスタ１０８のゲート端子は、送信すべきデータ信号Ｄの＋側を示すＤ＋信号の反転信号（ＸＤ＋信号）が供給される。ｐ型トランジスタ１１０のゲート端子は、Ｄ＋信号が供給される。

ｎ型トランジスタ１１２、１１４のソース端子には、接地電源ＶＳＳ（第２の電源）が接続される。ｎ型トランジスタ１１２のゲート端子には、データ信号Ｄの−側を示すＤ−信号が供給される。ｎ型トランジスタ１１４のゲート端子は、Ｄ−信号の反転信号（ＸＤ−信号）が供給される。

差動ドライバ１００では、ｐ型トランジスタ１１０のドレイン端子とｎ型トランジスタ１１４のドレイン端子の接続点ＮＤ１、ｐ型トランジスタ１０８のドレイン端子とｎ型トランジスタ１１２のドレイン端子の接続点ＮＤ２のそれぞれに、差動対の信号線Ｄ１、Ｄ２が接続される。

差動レシーバ１０２は、差動増幅器１１６を有している。差動増幅器１１６の構成は、公知であるため説明を省略するが、受信された差動対の信号線の電位の変化に対応して電流源からの電流が変化した場合に、この変化に対応した電圧を生成するようになっている。

この差動増幅器１１６は、ｐ型トランジスタ１１８（広義には、受信動作停止手段）を介して電源ＶＤＤと接続されている。ｐ型トランジスタ１１８のゲート端子には、電力制御信号ＰＳが供給される。電力制御信号ＰＳによってｐ型トランジスタ１１８のドレイン電流が差動増幅器１１６に供給された場合、差動増幅器１１６は動作するが、このドレイン電流が停止又は制限された場合はその動作を停止するようになっている。

差動対の信号線Ｄ１、Ｄ２は、終端抵抗ＲＬを介して接続されており、差動レシーバ１０２の差動増幅器１１６は、この終端抵抗ＲＬの両端に発生する電圧を増幅する。増幅した信号は、バッファ回路１２０によってバッファリングされ、受信信号Ｓ１として後段の回路に供給される。

このような構成によれば、差動ドライバ１００において、電流源１０６からの電流が、Ｄ＋信号及びＤ−信号によって、接続点ＮＤ１、ＮＤ２に流れる電流が変化し、差動対の信号線Ｄ１、Ｄ２を介して、終端抵抗ＲＬの両端に電圧が発生する。差動レシーバ１０２では、差動増幅器１１６で、終端抵抗ＲＬの両端に発生する電圧を増幅する。

したがって、図６（Ｂ）に示すように、Ｖｃ（例えば、１．２Ｖ）を中心にＶｓ（例えば３００ｍＶ）の振幅の差動信号を送信することができるので、より高速なデータ転送が可能となる。受信側の差動増幅器１１６では、これを増幅してバッファリングして論理レベルに変換することにより、後段のＣＭＯＳ回路に用いることができる。

この際、図６（Ａ）に示した差動ＩＦでは、表示に必要とされる表示データだけを高速に転送した後次の転送タイミングまでの間、電力制御信号ＰＳにより、送信側及び受信側で動作制御を行って、消費電力の低減を図ることができるようになっている。

図７に、電力制御信号ＰＳによる消費電流の変化を模式的に示す。

すなわち、省電力制御ＰＳの論理レベルが「Ｌ」のとき、送信側の差動ドライバ、受信側の差動レシーバが動作し、電流源による一定電流Ｉ₀が流れる。一方、電力制御信号ＰＳの論理レベルが「Ｈ」のとき、送信側の差動ドライバ、受信側の差動レシーバの動作が停止し、定電流源による電流消費が０になる。

したがって、省電力制御ＰＳの論理レベルを「Ｌ」にして高速にデータ転送を行った後、時刻Ｔ１において省電力制御ＰＳの論理レベルを「Ｈ」にして送信側及び受信側を停止することで、消費電力の増加を抑えることができる。

（第２の構成例）
図８（Ａ）に差動ＩＦの第２の構成例を示し、図８（Ｂ）に第２の構成例における動作波形の一例を示す。

第２の構成例において、送信側に差動ドライバ１３０、受信側に差動レシーバ１３２が設けられ、差動対の信号線Ｄ１、Ｄ２を介して接続されている。差動ドライバ１３０は、図２におけるＭＰＵの差動ＩＦ回路４２に含んで構成される。また、差動レシーバ１３２は、図３における差動ＩＦ回路６０に含んで構成される。

送信側の差動ドライバ１３０において、ｐ型トランジスタ１３４（広義には、差動ドライバ制御手段）は、ソース端子に電源ＶＤＤが接続され、ゲート端子に電力制御信号ＰＳが供給される。ｐ型トランジスタ１３４のドレイン端子には、電流源１３６の一端が接続される。

電流源１３６の他端には、ｐ型トランジスタ１３８、１４０のソース端子が接続される。

ｐ型トランジスタ１３８、１４０のドレイン端子には、差動対の信号線Ｄ２、Ｄ１が接続される。ｐ型トランジスタ１３８のゲート端子には、送信すべきデータ信号Ｄが供給される。ｐ型トランジスタ１４０のゲート端子には、送信すべきデータ信号Ｄの反転信号が供給される。

差動レシーバ１３２は、差動増幅器１４２を有している。この差動増幅器１４２の構成は公知であるため、説明を省略するが、受信された差動対の信号線の電位の変化に対応して電流源からの電流が変化した場合に、この変化に対応した電圧を生成するようになっている。

この差動増幅器１４２は、ｐ型トランジスタ１４４（広義には、受信動作停止手段）を介して電源ＶＤＤと接続されている。ｐ型トランジスタ１４４のゲート端子には、電力制御信号ＰＳが供給される。電力制御信号ＰＳによってｐ型トランジスタ１４４のドレイン電流が差動増幅器１４２に供給された場合、差動増幅器１４２は動作するが、このドレイン電流が停止又は制限された場合はその動作を停止するようになっている。

差動対の信号線Ｄ１、Ｄ２は、それぞれ接地電位ＶＳＳとの間に終端抵抗ＲＬ１、ＲＬ２を介して接続されている。差動レシーバ１３２の差動増幅器１４２は、終端抵抗ＲＬ１、ＲＬ２によって発生した差動対の信号線Ｄ１、Ｄ２の電位差を増幅する。増幅した信号は、バッファ回路１４６によってバッファリングされて、受信信号Ｓ２として後段の回路に供給される。

このような構成によれば、差動ドライバ１３０において、電流源１３６からの電流が、データ信号Ｄによって、ｐ型トランジスタ１３８、１４０のドレイン電流が変化する。これにより、差動対の信号線Ｄ１、Ｄ２の電位が終端抵抗ＲＬ１、ＲＬ２によって変化するため、差動レシーバ１３２で、この電位差を差動増幅器１４２で増幅する。

したがって、図８（Ｂ）に示すように、Ｖｃ（例えば、１５０ｍＶ）を中心にＶｓ（例えば３００ｍＶ）の振幅の差動信号を送信することができるので、より高速なデータ転送が可能となる。受信側の差動増幅器１４２では、これを増幅してバッファリングして論理レベルに変換することにより、後段のＣＭＯＳ回路に用いることができる。

この際、図８（Ｂ）に示した差動ＩＦでは、電力制御信号ＰＳにより、送信側及び受信側で動作制御を行って、図７に示したように消費電力の低減を図ることができるようになっている。

（第３の構成例）
図９（Ａ）に差動ＩＦの第３の構成例を示し、図９（Ｂ）に第３の構成例における動作波形の一例を示す。

第３の構成例において、送信側に差動ドライバ１５０、受信側に差動レシーバ１５２が設けられ、差動対の信号線Ｄ１、Ｄ２を介して接続されている。差動ドライバ１５０は、図２におけるＭＰＵの差動ＩＦ回路４２に含んで構成される。また、差動レシーバ１５２は、図３における差動ＩＦ回路６０に含んで構成される。

送信側の差動ドライバ１５０において、ｎ型トランジスタ１５４（広義には、差動ドライバ制御手段）は、ソース端子に接地電源ＶＳＳが接続され、ゲート端子に電力制御信号ＰＳが供給される。ｎ型トランジスタ１５４のドレイン端子には、電流源１５６の一端に接続される。

電流源１５６の他端には、ｎ型トランジスタ１５８、１６０のソース端子が接続される。

ｎ型トランジスタ１５８、１６０のドレイン端子には、差動対の信号線Ｄ１、Ｄ２が接続される。ｎ型トランジスタ１５８のゲート端子は、送信すべきデータ信号Ｄが供給される。ｎ型トランジスタ１６０のゲート端子は、送信すべきデータ信号Ｄの反転信号が供給される。

差動レシーバ１５２は、差動増幅器１６２を有している。この差動増幅器１６２の構成は公知であるため、説明を省略するが、受信された差動対の信号線の電位の変化に対応して電流源からの電流が変化した場合に、この変化に対応した電圧を生成するようになっている。

この差動増幅器１６２は、ｎ型トランジスタ１６６（広義には、受信動作停止手段）を介して接地電源ＶＳＳと接続されている。ｎ型トランジスタ１６６のゲート端子には、電力制御信号ＰＳが供給される。電力制御信号ＰＳによってｎ型トランジスタ１６６のドレイン電流が差動増幅器１６２に供給された場合、差動増幅器１６２は動作するが、このドレイン電流が停止又は制限された場合はその動作を停止するようになっている。

差動対の信号線Ｄ１、Ｄ２は、それぞれ電位ＶＤＤとの間に終端抵抗ＲＬ３、ＲＬ４を介して接続されている。差動レシーバ１５２の差動増幅器１６２は、終端抵抗ＲＬ３、ＲＬ４による電位差を増幅する。増幅した信号は、バッファ回路１６４によってバッファリングされて、受信信号Ｓ３として後段の回路に供給される。

このような構成によれば、差動ドライバ１５０において、電流源１５６により供給されるｎ型トランジスタ１５８、１６０のドレイン電流が、データ信号Ｄによって変化する。これにより、差動対の信号線Ｄ１、Ｄ２の電位が終端抵抗ＲＬ３、ＲＬ４によって変化するため、差動レシーバ１５２で、この電位差を差動増幅器１６２で増幅する。

したがって、図９（Ｂ）に示すように、Ｖｃ（例えば、ＶＤＤ−１５０ｍＶ）を中心にＶｓ（例えば３００ｍＶ）の振幅の差動信号を送信することができるので、より高速なデータ転送が可能となる。受信側の差動増幅器１６２では、これを増幅してバッファリングして論理レベルに変換することにより、後段のＣＭＯＳ回路に用いることができる。

この際、図９（Ｂ）に示した差動ＩＦでは、電力制御信号ＰＳにより、送信側及び受信側で動作制御を行って、図７に示したように消費電力の低減を図ることができるようになっている。

２．４ ＣＭＯＳ回路によるＩＦとの比較
上述した高速転送が可能な差動ＩＦについて、ダミーのブランキング期間を利用した転送制御を行う場合の消費電力について、ＣＭＯＳ回路によるＩＦと比較して説明する。

図１０に、ＣＭＯＳ回路によるＩＦの転送レートと消費電流との関係を示す。

ここで、横軸には、データ転送レート［Ｍｂｐｓ］（メガビット毎秒）、縦軸には消費電流［ｍＡ］（ミリアンペア）をとっている。

また、各種液晶パネルの画像サイズと階調ビット数とによって１フレームの表示に必要とされる表示データの転送量が異なるため、代表的な画像サイズと階調ビット数について示している。例えば、ＱＣＩＦ（Quarter Common Intermediate Format、１７６×１４４）サイズのＲＧＢ信号の各６ビット（計１８ビット）を１５ｆ／ｓで転送する場合、ＣＩＦ（３５２×２８８）サイズのＲＧＢ信号の各８ビット（計２４ビット）を３０ｆ／ｓで転送する場合、ＶＧＡ（Video Graphics Array、６４０×４８０）サイズのＲＧＢ信号の各８ビット（計２４ビット）を３０ｆ／ｓで転送する場合等を示している。

ＣＭＯＳ回路によるＩＦでは、周波数に比例して消費電流が増加するため、転送レートが高速になるのに伴い、消費電流が増加している（Ｅ１）。したがって、ＱＣＩＦサイズでＲＧＢ信号の各６ビット（計１８ビット）の表示データを１５ｆ／ｓで転送する場合には、十分小さな消費電流で済むが、ＣＩＦサイズでＲＧＢ信号の各８ビット（計２４ビット）の表示データを３０ｆ／ｓで転送する場合には、必要とされる転送レートが高くなるため、消費電流が増加してしまう。さらに、ＣＭＯＳ回路では、Ｒ１で示される領域の転送レートは、もはや実現することが困難となり、ＣＩＦサイズでＲＧＢ信号の各８ビット（計２４ビット）の表示データを３０ｆ／ｓの転送を行うことは難しい。

一方、差動ＩＦによれば、Ｅ２に示すように転送レートに依存することなく、定常電流が流れる。したがって、ＱＣＩＦサイズでＲＧＢ信号の各６ビット（計１８ビット）の表示データを１５ｆ／ｓで転送する場合には、ＣＭＯＳ回路によるＩＦに比べて消費電流が大きい。しかし、差動ＩＦでは、転送レートにかかわらず一定の定常電流が消費されることになるため、例えばＣＩＦサイズでＲＧＢ信号の各８ビット（計２４ビット）の表示データを３０ｆ／ｓで転送する場合には、むしろＣＭＯＳ回路によるＩＦに比べて消費電流が小さくなる。さらに、差動ＩＦでは、ＣＭＯＳ回路では実現できない転送レートで表示データを転送することができる。

したがって、１００Ｍｂｐｓや４００ＭｐｂｓのようなＣＭＯＳ回路では実現できないような高速な転送レートで、上述したようなダミーのブランキング期間中から表示データの転送を開始し、転送終了後は次の表示データの転送タイミングまで差動ＩＦの動作を停止して定常電流の消費を低減させることにより、高速な転送レートと低消費化とを両立させることができる（Ｅ３、Ｅ４）。

２．５ 書き込みビット幅
上述したような第１の実施形態における表示コントローラとしてのＸドライバＩＣ２４は、差動ＩＦ若しくはシリアルＩＦのビット幅をＫ（Ｋは、自然数）、パラレルＩＦのビット幅をＮ（Ｎは、Ｋより大きい自然数）とした場合に、少なくともＫ、Ｎ以上のビット幅Ｌ（Ｌは、自然数）単位で表示データＲＡＭ２８に表示データを書き込むことができるようになっている。

これにより、違和感なく動画を表示するために表示データＲＡＭに高速に表示データを書き込む必要があっても、書き込み周波数を低下させることができる。これは、液晶パネルの画面サイズの拡大等によって１フレーム分の表示に必要な表示データが多くなった場合にも対応できる。例えば、８ビット単位で表示データＲＡＭ２８に書き込む場合の書き込み周波数をＦとすると、１６ビット単位で書き込む場合の書き込み周波数はＦ／２で済む。したがって、その分表示データＲＡＭ２８の製造に低コストのプロセスを用いることができ、かつ消費電力の増加を抑えることも可能となる。

２．６ 表示コントローラの動作タイミング
次に、このような第１の実施形態におけるＸドライバＩＣ２４の動作について、具体的に説明する。以下では、差動ＩＦとして図６（Ａ）、（Ｂ）に示した第１の構成例が適用されているものとして説明するが、第２及び第３の構成例についても同様である。

図１１（Ａ）、（Ｂ）に、差動ＩＦで送受信される信号の具体例を示す。

図１１（Ａ）では、ＭＰＵ１０から、差動対の信号線を介してクロック信号ＣＬＫ及びデータ信号Ｄが表示コントローラ２４に転送される。また、表示コントローラ２４では、内部で生成した表示タイミングをＭＰＵ１０に通知するため、垂直同期信号Ｖｓｙｎｃ及び水平同期信号ＨｓｙｎｃをＣＭＯＳ回路によるＩＦを介して送信する。

ＭＰＵ１０では、差動対の信号線Ｄで転送すべき表示データ量を認識しているので、通知された垂直同期信号Ｖｓｙｎｃ又は水平同期信号Ｈｓｙｎｃを基準に表示データの転送後に差動ＩＦの動作を停止させるための電力制御信号ＰＳを生成し、ＭＰＵ１０の送信側と表示コントローラ２４の受信側との差動ＩＦの動作制御を行う。

また、図１１（Ｂ）に示すように、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとを複合したコンポジット信号として表示コントローラ２４からＭＰＵ１０に通知するようにしても良い。

図１２に、上述した差動ＩＦを介して表示コントローラに６０ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示す。

ここでは、１垂直走査期間が、例えば２８８個水平走査期間と、垂直ブランキング期間Ｂ１、Ｂ２とからなるものとする。すなわち、ダミーの垂直ブランキング期間が、水平走査期間が２つ分の期間であるものとする。

表示コントローラ２４は、内部で生成した表示タイミングを表示データ供給側であるＭＰＵ１０に通知するため、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃ若しくは垂直・水平同期信号コンポジット信号を出力する。

ＭＰＵ１０は、垂直同期信号Ｖｓｙｎｃの立ち上がり及び水平同期信号の立ち上がり、若しくは垂直・水平同期信号コンポジット信号の立ち上がり（時刻ＴＴ１）を検出すると、電力制御信号ＰＳにより差動ＩＦの動作を開始させるため、時刻ＴＴ１から時間ｔ１（ｔ１≦１Ｈ、１Ｈは１水平走査時間）だけ遅れて表示コントローラ２４に通知する。これ以降、電力制御信号ＰＳの論理レベルが「Ｌ」の期間で、ＭＰＵ１０の差動ＩＦ回路４２及び表示コントローラ２４の差動ＩＦ回路６０の動作が開始し、定常電流が流れる。

続く時刻ＴＴ１から時間ｔ２（ｔ１≦ｔ２≦１Ｈ）経過後に、ＭＰＵ１０から差動ＩＦによるデータ信号Ｄ及びクロック信号ＣＬＫの送信が開始され、例えば１００Ｍｂｐｓ〜４００Ｍｂｐｓという高速な転送レートで１フレーム分の表示データを時刻ＴＴ２まで転送を行う。

すなわち、ダミーの垂直ブランキング期間中に、１フレーム分の表示データの転送を開始させる。ＭＰＵ１０では、１フレーム分の表示データの転送データ量が認識されているので、予め設定された転送レートとの関係から、１フレーム分の表示データの転送時間Ｔｐがわかる。そこで、ＭＰＵ１０では、少なくとも１フレーム分の表示データの転送時間Ｔｐだけ電力制御信号ＰＳの論理レベルが「Ｌ」になるようにする。

この結果、１フレーム分の表示データの転送が終わってから電力制御信号ＰＳが時刻ＴＴ３（ＴＴ２≦ＴＴ３）で論理レベル「Ｈ」となって、作動ＩＦの動作が停止される。これ以降、電力制御信号ＰＳの論理レベルが「Ｈ」の期間で、ＭＰＵ１０の差動ＩＦ回路４２及び表示コントローラ２４の差動ＩＦ回路６０の動作が停止し、電流消費が０になる。

一方、表示コントローラ２４は、垂直走査期間１Ｖにおいて垂直同期信号Ｖｓｙｎｃの立ち下がりに同期して、水平走査期間１Ｈ以降、１走査ライン目から順に表示データＲＡＭから、垂直ブランキング期間中から書き込まれた当該フレームの表示データを読み出し、上述したように液晶パネルを駆動する（ｐｉｃｔｕｒｅ１表示）。

フレーム周期が６０Ｈｚの場合、次の垂直走査期間２Ｖにおいて、垂直同期信号Ｖｓｙｎｃが立ち上がると、垂直走査期間１Ｖと同様にして２フレーム目の表示データの転送制御を行って、垂直走査期間２Ｖの垂直ブランキング期間中から書き込まれた当該フレームの表示データを読み出し、上述したように液晶パネルを駆動する（ｐｉｃｔｕｒｅ２表示）。

このように、差動ＩＦは、１フレーム分の表示データの転送中には定常電流が流れるが、転送終了後に差動ＩＦの動作を停止させることで、各フレームにおいて表示データの転送に伴う消費電流は、時間ｔ１〜ＴＴ３までの差動ＩＦの定常電流だけになる。したがって、図１０に示したようにＣＭＯＳ回路によるＩＦの場合に比べて、低消費電力化を図ることができる。これは、転送すべき表示データ量が多くなればなるほど効果的となる。

図１３に、上述した差動ＩＦを介して表示コントローラに３０ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示す。

この場合も、表示データの転送制御については図１２に示した６０ｆ／ｓと同様である。

表示コントローラ２４が液晶パネルを表示駆動するフレーム周期が６０Ｈｚの場合、連続する２フレームについて同一の表示データに基づいて表示駆動を行うため、１フレーム目に表示データを図１２に示すように転送を行うと、１フレームを空けて３フレーム目に次の表示データを転送すればよい。すなわち、差動ＩＦの停止期間が長くなるため、より消費電力の低減を図ることが可能となる。

図１４に、上述した差動ＩＦを介して表示コントローラに１５ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示す。

この場合も、表示データの転送制御については図１２に示した６０ｆ／ｓと同様である。

ただ、表示コントローラ２４が液晶パネルを表示駆動するフレーム周期が６０Ｈｚの場合には、連続する４フレームについて同一の表示データに基づいて表示駆動を行うため、１フレーム目に表示データを図１２に示すように転送を行うと、３フレーム空けて４フレーム目に次の表示データを転送すればよい。したがって、差動ＩＦの停止期間が長くなるため、より消費電力の低減を図ることが可能となる。

実際に、液晶パネルに動画を表示駆動する場合、１５ｆ／ｓまでは、人間の視覚特性によって違和感なく動画を認識できるものとされており、この場合画面サイズの拡大に対応した動画表示と十分な消費電力の削減とを両立させることが可能となる。

＜第２の実施形態＞
３． 第２の実施形態の特徴
第１の実施形態では、ダミーの垂直ブランキング期間を利用して当該期間中から１フレーム分の表示データをまとめて転送するものとして説明したが、これに限定されるものではない。第２の実施形態では、ダミーの水平ブランキング期間を利用して当該期間中から当該走査ライン分の表示データを転送することによっても、差動ＩＦの高速転送制御による液晶パネルの画面サイズの拡大への対応と、低消費電力化とを両立させることができる。

第２の実施形態における表示コントローラ、これを用いた表示ユニット及び電子機器の構成については、第１の実施形態と同様であるため説明を省略する。

３．１ ダミーの水平ブランキング期間
図１５に、ダミーの水平ブランキング期間について説明するための図を示す。

第２の実施形態では、水平同期信号Ｈｓｙｎｃの立ち上がりに同期してダミーの水平ブランキング期間中から表示データを高速に転送して、走査ライン分の表示データを表示データＲＡＭに書き込むようにしている。例えば、１走査ライン目の走査期間では、１走査ライン目のダミーの水平ブランキング期間から１走査ライン目の表示データの転送を行う。この場合、当該フレームにおいて、各走査ラインについて着目すると、常に書き込みが読み出しに先行して行われているため、タイミングを考慮することなく１フレームの表示駆動が可能となる。

３．２ 動作タイミング
図１６に、第２の実施形態において、差動ＩＦを介して表示コントローラに６０ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示す。

ここでは、１垂直走査期間が、例えば２８８個水平走査期間と、垂直ブランキング期間Ｂ１、Ｂ２とからなるものとする。すなわち、垂直ブランキング期間が、水平走査期間が２つ分の期間であるものとする。

また、差動ＩＦとして図９（Ａ）、（Ｂ）に示した第３の構成例が適用されているものとして説明するが、第１及び第２の構成例についても同様である。

表示コントローラは、内部で生成した表示タイミングを表示データ供給側であるＭＰＵに通知するため、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃを出力する。

ＭＰＵは、垂直同期信号Ｖｓｙｎｃの立ち上がり及び水平同期信号の立ち上がり（時刻ＴＴ１１）を検出し、ダミーの水平ブランキング期間Ｂ２の水平同期信号Ｈｓｙｎｃの立ち上がりを検出すると、電力制御信号ＰＳにより差動ＩＦの動作を開始させるため、時刻ＴＴ１１から時間ｔ１１（ｔ１１≦１Ｈ）だけ遅れて表示コントローラに通知する。これ以降、電力制御信号ＰＳの論理レベルが「Ｈ」の期間で、ＭＰＵの差動ＩＦ回路及び表示コントローラの差動ＩＦ回路の動作が開始し、定常電流が流れる。

続く時刻ＴＴ１１から時間ｔ２１（ｔ１１≦ｔ２１≦１Ｈ）経過後に、ＭＰＵから差動ＩＦによるデータ信号Ｄ及びクロック信号ＣＬＫの送信が開始され、例えば１００Ｍｂｐｓ〜４００Ｍｂｐｓという高速な転送レートで１走査ライン目の表示データを時刻ＴＴ２１まで転送を行う。

すなわち、ダミーの水平ブランキング期間中に、１走査ライン分の表示データの転送を開始させる。ＭＰＵでは、１走査ライン分の表示データの転送データ量が認識されているので、予め設定された転送レートとの関係から、１走査ライン分の表示データの転送時間ＴＬがわかる。したがって、ＭＰＵでは、少なくとも１走査ライン分の表示データの転送時間ＴＬだけ電力制御信号ＰＳの論理レベルが「Ｈ」になるようにする。

この結果、当該走査ライン分の表示データの転送が終わってから電力制御信号ＰＳが時刻ＴＴ３１（ＴＴ２１≦ＴＴ３１）で論理レベル「Ｌ」となって、作動ＩＦの動作が停止される。これ以降、電力制御信号ＰＳの論理レベルが「Ｌ」の期間で、ＭＰＵの差動ＩＦ回路及び表示コントローラの差動ＩＦ回路の動作が停止し、電流消費が０になる。

一方、表示コントローラは、垂直走査期間１Ｖにおいて垂直同期信号Ｖｓｙｎｃの立ち下がりに同期して、水平走査期間１Ｈで、表示データＲＡＭから、ダミーの水平ブランキング期間中から書き込まれた当該フレームの表示データを読み出し、上述したように液晶パネルを駆動する。

続く、水平走査期間２Ｈ、３Ｈ、・・・も同様に、各水平ブランキング期間を利用して走査ライン単位で表示データの転送制御を行う。このようにして、垂直走査期間１Ｖでは、１フレーム分の表示が行われる（ｐｉｃｔｕｒｅ１表示）。

フレーム周期が６０Ｈｚの場合、次の垂直走査期間２Ｖにおいて、垂直同期信号Ｖｓｙｎｃが立ち上がると、垂直走査期間１Ｖと同様にして２フレーム目についても走査ライン単位で表示データの転送制御を行って、垂直走査期間２Ｖの各ダミーの水平ブランキング期間中から書き込まれた表示データを読み出し、上述したように液晶パネルを駆動する。垂直走査期間２Ｖでは、次の１フレーム分の表示が行われる（ｐｉｃｔｕｒｅ２表示）。

このように、差動ＩＦは、各走査ライン分の表示データの転送中には定常電流が流れるが、転送終了後に差動ＩＦの動作を停止させることで、各水平走査期間において表示データの転送に伴う消費電流は、時間ｔ１１〜ＴＴ３１までの差動ＩＦの定常電流だけになる。したがって、図１０に示したようにＣＭＯＳインタフェースの場合に比べて、低消費電力化を図ることができる。これは、転送すべき表示データ量が多くなればなるほど効果的となる。

図１７に、第２の実施形態において、上述した差動ＩＦを介して表示コントローラに１５ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示す。

この場合も、表示データの転送制御については図１６に示した６０ｆ／ｓと同様である。

ただ、表示コントローラが液晶パネルを表示駆動するフレーム周期が６０Ｈｚの場合には、連続する４フレームについて同一の表示データに基づいて表示駆動を行うため、１フレーム目に各走査ラインごとに表示データを図１６に示すように転送を行うと、３フレーム空けて４フレーム目に次の表示データを転送すればよい。したがって、差動ＩＦの停止期間が長くなるため、より消費電力の低減を図ることが可能となる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。

また、図３では、差動ＩＦのビット幅Ｋが１ビットであるものとして説明したがこれに限定されるものではない。差動ＩＦのビット幅が２ビット以上の場合、動画表示に必要とされる表示データの転送時間をさらに短縮化することができるので、上述したような転送制御を行うことにより画像サイズの増大に対応でき、しかも更なる低消費電力化に貢献することができる。

第１の実施形態における表示コントローラを適用した電子機器の構成の概要の一例を示すブロック図である。 第１の実施形態におけるＭＰＵ及び表示ユニットを搭載した携帯電話機の構成例を示すブロック図である。 第１の実施形態における表示コントローラとしてのＸドライバＩＣの構成要部の一例を示すブロック図である。 図４（Ａ）は、垂直同期信号及び水平同期信号の関係を示す説明図である。図４（Ｂ）は、ダミーのブランキング期間を説明するための説明図である。 第１の実施形態におけるダミーの垂直ブランキング期間中に１フレーム分の表示データの転送制御を説明するための説明図である。 図６（Ａ）は、差動ＩＦの第１の構成例を示す構成図である。図６（Ｂ）は、第１の構成例における動作波形の一例を示す説明図である。 電力制御信号による省電力制御を説明するための説明図である。 図８（Ａ）は、差動ＩＦの第２の構成例を示す構成図である。図８（Ｂ）は、第２の構成例における動作波形の一例を示す説明図である。 図９（Ａ）は、差動ＩＦの第３の構成例を示す構成図である。図９（Ｂ）は、第３の構成例における動作波形の一例を示す説明図である。 差動ＩＦとＣＭＯＳインタフェースについて転送レートと消費電流との関係を説明するための説明図である。 図１１（Ａ）は、差動ＩＦで送受信される信号の一例を示した説明図である。図１１（Ｂ）は、差動ＩＦで送受信される信号の他の例を示した説明図である。 第１の実施形態における表示コントローラに６０ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示すタイミング図である。 第１の実施形態における表示コントローラに３０ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示すタイミング図である。 第１の実施形態における表示コントローラに１５ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示すタイミング図である。 第２の実施形態におけるダミーの水平ブランキング期間中に走査ライン単位で表示データの転送制御を説明するための説明図である。 第２の実施形態における表示コントローラに６０ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示すタイミング図である。 第２の実施形態における表示コントローラに１５ｆ／ｓで表示データを転送した場合の動作タイミングの一例を示すタイミング図である。

符号の説明

１０ ＭＰＵ、 １２ ＣＰＵ、 １４ 静止画用メモリ、 １６ ＤＳＰ、
１８ 動画処理用メモリ、 ２０ 表示ユニット、
２２ 液晶パネル（表示パネル、マトリクスパネル、表示部）、
２４ 表示コントローラ（ＸドライバＩＣ）、
２６ ＹドライバＩＣ、 ２８ 表示データＲＡＭ、 ３０ 携帯電話機、
３２ アンテナ、 ３４ 変復調回路、 ３６ ディジタルビデオカメラ、
３８ 操作入力部、 ４０、７０ シリアルＩＦ回路、
４２、６０ 差動ＩＦ回路、 ４４、８０ パラレルＩＦ回路、
５０ ラッチ回路、 ５２ 液晶駆動回路、 ５４ ＬＣＤコントローラ、
６２ スタートフレーム検出回路、６４、７２、８２ Ｓ／Ｐ変換回路、
９０ 入力バッファ回路、 ９４ ＯＳＣ、
１００、１３０、１５０ 差動ドライバ、 １０２、１３２、１５２ 差動レシーバ、
１０４、１０８、１１０、１３４、１３８、１４０ ｐ型（第１導電型）トランジスタ
１０６、１３６、１５６ 電流源
１１２、１１４、１１８、１５４、１５８、１６０、１６６ ｎ型（第２導電型）トランジスタ、 １１６、１４２、１６２ 差動増幅器、
１２０、１４６、１６４ バッファ回路

Claims (11)

1. 差動信号線の電流を電圧に変換する受信手段に該差動信号線を介して接続され、送信データに応じて差動信号線の各信号線の電流を制御して前記送信データを送信する手段と、
   前記送信データを送信する手段への電源供給を停止する手段とを含むことを特徴とする送信回路。
2. 請求項１において、
   前記送信データを送信する手段が、
   電流源と、
   前記送信データに応じて前記電流源からの電流を前記差動信号線の各信号線に流す手段と、
   前記送信データに応じて前記差動信号線の各信号線から電流を引き抜く手段とを含み、
   前記差動信号線の各信号線同士が、終端抵抗を介して接続されていることを特徴とする特徴とする送信回路。
3. 請求項１において、
   前記送信データを送信する手段が、
   電流源と、
   前記送信データに応じて前記電流源からの電流を前記差動信号線の各信号線に流す手段とを含み、
   終端抵抗を介して、前記差動信号線の各信号線が、高電位側電源及び低電位側電源のうち前記低電位側電源に接続されることを特徴とする送信回路。
4. 請求項１において、
   前記送信データを送信する手段が、
   電流源と、
   前記送信データに応じて前記差動信号線の各信号線から電流を引き抜く手段とを含み、
   終端抵抗を介して、前記差動信号線の各信号線が、高電位側電源及び低電位側電源のうち前記高電位側電源に接続されることを特徴とする送信回路。
5. 送信データに応じて差動信号線の各信号線の電流を制御して前記送信データを送信する送信手段に該差動信号線を介して接続され、前記差動信号線の電流を電圧に変換する手段と、
   前記電流を電圧に変換する手段への電源供給を停止する手段とを含むことを特徴とする受信回路。
6. 差動信号線と、
   前記差動信号線に接続される請求項１乃至４のいずれか記載の送信回路と、
   前記送信回路と前記差動信号線を介して接続される請求項５記載の受信回路とを含むことを特徴とする差動インタフェース装置。
7. 表示データに基づいて表示部を表示駆動する表示コントローラであって、
   少なくとも１フレーム分の表示データを記憶する記憶手段と、
   表示部の走査開始前に設けられたダミーのブランキング期間中から、前記記憶手段に書き込むべき表示データを受信する請求項５記載の受信回路と、
   前記受信回路によって受信された表示データを、前記ダミーのブランキング期間中から前記記憶手段に書き込む表示データ書込手段と、
   前記記憶手段から読み出された表示データに基づいて、表示部を表示駆動する表示駆動手段と、
   を含むことを特徴とする表示コントローラ。
8. 請求項７において、
   前記電流を電圧に変換する手段への電源供給を停止する手段が、
   前記受信回路で表示データの受信を完了してから、次の表示データが受信されるまでの間の所与の期間だけ、前記電源供給を停止させることを特徴とする表示コントローラ。
9. 請求項７において、
   前記電流を電圧に変換する手段への電源供給を停止する手段が、
   前記受信回路で受信された表示データを前記記憶手段に書き込んだ後、次の表示データが受信されるまでの間、前記電源供給を停止させることを特徴とする表示コントローラ。
10. 複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、
    前記複数の第１の電極を駆動する請求項７乃至９のいずれか記載の表示コントローラと、
    前記複数の第２の電極を走査駆動する走査駆動ドライバと、
    を有することを特徴とする表示ユニット。
11. 請求項１０記載の表示ユニットを有することを特徴とする電子機器。

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