JP2013192047A - 半導体装置 - Google Patents

Abstract

【課題】待機モード時と通常モード時とでコモン電圧の変動を抑制する。
【解決手段】半導体装置に設けられた出力回路１０は、第１および第２の終端抵抗部ＲＰ，ＲＮと、これらの終端抵抗部ＲＰ，ＲＮに電流を流す駆動回路２０とを含む。出力回路１０は、第１および第２の終端抵抗部ＲＰ，ＲＮを流れる電流値または第１および第２の終端抵抗部ＲＰ，ＲＮの抵抗値を調整可能に構成される。
【選択図】図２

Description

この発明は半導体装置に関し、たとえば、差動信号の出力回路を備えた半導体装置で好適に利用できるものである。

差動信号の出力回路では、コモン電圧の変動を抑制することが高速かつ長距離の伝送を実現するために重要となる。たとえば、プリエンファシス回路またはディエンファシス回路を設ける場合には、出力信号のコモン電圧に影響を与えずに振幅のみに影響を与えるようにする必要がある。

特開２０１１−７１７９８号公報（特許文献１）は、ディエンファシスを備えた出力回路において、信号データのパターンに起因するコモン電圧の変動を抑制する技術を開示する。具体的には、送信するデータパターンの検出装置を設けることにより、特定の送信するデータパターンおよびその反転パターンの出現時に出力回路の電流を補うようにする。

特開２０１１−１４２３８２号公報（特許文献２）に開示された出力回路では、差動出力信号のうち高電位側の出力信号にディエンファシスをかける際に、当該ディエンファシス電流を供給するトランジスタに流れる電流が絞られる。

特開２０１０−２８３４５３号公報（特許文献３）に開示された出力回路では、プリエンファシス時には差動出力信号のプリエンファシス作用を補強し、ディエンファシス時には差動出力信号のプリエンファシスを行っていたパスをオフし、高位側電源と低位側電源間の電流パスをオンする回路が設けられる。

さらに、上記の技術に関連した技術として以下の先行技術文献がある。特開２００７−６００７２号公報（特許文献４）は、ディエンファシスを行う通常動作モードに影響をすることなく、簡単な構成で振幅マージンテストを行うモードを搭載した出力回路を開示する。特開２００９−１７１５６２号公報（特許文献５）は、比較回路をコモン電圧調整回路として用いる技術を開示する。

特開２０１１−７１７９８号公報 特開２０１１−１４２３８２号公報 特開２０１０−２８３４５３号公報 特開２００７−６００７２号公報 特開２００９−１７１５６２号公報

ところで、差動出力回路では、送信すべきデータがないときに省電力化のために差動出力回路の動作モードを待機モードにする場合がある。待機モード時には、差動出力回路の出力端子対は互いに等電位（コモン電圧）になる。このような待機モード時のコモン電圧は、通常モード時の差動信号のコモン電圧に等しくする必要がある。しかしながら、これまで、待機モードにおけるコモン電圧を調整する技術に関してほとんど知られていない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態の半導体装置に設けられた出力回路は、第１および第２の終端抵抗部と、これらの終端抵抗部に電流を流す駆動回路とを含む。出力回路は、第１および第２の終端抵抗部を流れる電流値または第１および第２の終端抵抗部の抵抗値を調整可能に構成される。

上記の一実施の形態によれば、待機モード時と通常モード時とでコモン電圧の変動を抑制することができる。

実施の形態１による半導体装置１の構成を概略的に示すブロック図である。 図１の出力回路１０の具体的構成を示すブロック図である。 図２のドライバＤＲＶ４の構成を示す回路図である。 図２のドライバＤＲＶ１〜ＤＲＶ３の構成を示す回路図である。 図２のプリドライバおよび制御回路２２の動作を説明するための図である。 図２のプリドライバおよび制御回路２２の構成例を示す回路図である。 待機モード時において出力回路１０に流れる電流を説明するための図である。 通常モード時において出力回路１０に流れる電流を説明するための図である。 定電流源用のトランジスタＮＴＣの電流電圧特性（比較例）を示す図である。 出力端子ＰＡＤＰ，ＰＡＤＮから出力される信号波形（比較例）を示す図である。 本実施の形態の場合において、定電流源用のトランジスタＮＴＣの電流電圧特性を示す図である。 本実施の形態の場合において、出力端子ＰＡＤＰ，ＰＡＤＮから出力される信号波形を示す図である。 実施の形態１の変形例による出力回路１０Ａの構成を示すブロック図である。 図１３のドライバＤＲＶＡ４の構成を示す回路図である。 図１３のドライバＤＲＶＡ１〜ＤＲＶＡ３の構成を示す回路図である。 図１３のプリドライバおよび制御回路２２Ａの動作を説明するための図である。 図１３のプリドライバおよび制御回路２２Ａの構成例を示す回路図である。 実施の形態２による出力回路１１０の具体的構成を示すブロック図である。 図１８のプリドライバおよび制御回路１２２の動作を説明するための図である。 図１８のプリドライバおよび制御回路１２２の構成例を示す回路図である。 実施の形態２の変形例による出力回路１１０Ａの構成を示すブロック図である。 図２１のプリドライバおよび制御回路１２２Ａの動作を説明するための図である。 図２１のプリドライバおよび制御回路１２２Ａの構成例を示す回路図である。 実施の形態３による出力回路３１０の構成を示すブロック図である。 終端抵抗用スイッチとして用いられるトランジスタＲＰＳ２，ＲＮＳ２の動作状態をまとめた図である。 図２５の定電流源ＣＳ用のトランジスタＮＴＣ１の電流電圧特性を示す図である。 実施の形態３の変形例による出力回路３１０Ａの構成を示すブロック図である。 実施の形態３による出力回路４１０の構成を示すブロック図である。 電流調整用のトランジスタＮＴＣ２の動作状態をまとめた図である。 実施の形態４の変形例による出力回路４１０Ａの構成を示すブロック図である。

以下、実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［半導体装置１の全体構成］
図１は、実施の形態１による半導体装置１の構成を概略的に示すブロック図である。図１には、半導体装置１の一例としてマイクロコンピュータチップが示される。半導体装置１は、中央処理装置（ＣＰＵ：Central Processing Unit）２、ＲＯＭ（Read Only Memory）３、およびＲＡＭ（Random Access Memory）４などの多くの機能ブロックを含む。各機能ブロックは内部バス９を介して相互に接続される。

半導体装置１は、さらに、高速シリアル通信を行なうための機能ブロックとしてシリアル通信部８を含む。シリアル通信部８は、たとえば、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＣＩ（Peripheral Component Interconnect ） Ｅｘｐｒｅｓｓ、およびＳＡＴＡ（Serial Advanced Technology Attachment）などの規格に従うものである。具体的にシリアル通信部８は、論理回路部１２、パラレル−シリアル変換回路１３、ＰＬＬ（Phase Locked Loop）回路１４、出力回路１０、レジスタ１１、およびバイアス回路１５などを含む。

論理回路部１２は、バスを介してＣＰＵ２などから転送された出力データを高速シリアル通信の規格に応じたパラレル信号ＰＲＳに変換するための回路である。図１には一例として、ＰＣＩ Ｅｘｐｒｅｓｓの場合の構成が示されている。この場合、論理回路部１２は、内部バス９と接続するためのインターフェース部１２Ａと、トランザクション層回路１２Ｂと、データリンク層回路１２Ｃと、物理層回路１２Ｄとを含む。

パラレル−シリアル変換回路１３は、論理回路部１２（物理層回路１２Ｄ）から出力されたパラレル信号ＰＲＳを差動シリアル信号（正相信号ＩＮＰ、逆相信号ＩＮＮ）に変換する。ＰＬＬ回路１４は、差動シリアル信号ＩＮＰ，ＩＮＮのデータレートの基準となるクロックを生成する。

出力回路１０は、動作モードとして通常モードと待機モードとを有する。出力回路１０は、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮから小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを生成し、生成した小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを出力端子ＰＡＤＰ，ＰＡＤＮから出力する。出力回路１０は、待機モード時には、出力端子ＰＡＤＰ，ＰＡＤＮから待機電圧を出力する（この場合、出力端子ＰＡＤＰ，ＰＡＤＮは同電位になる）。待機電圧は、通常モード時に出力される差動信号のコモン電圧（正相信号ＯＵＴＰと逆相信号ＯＵＴＮとの中央値）に等しくなるように予め調整されている。

通常モードと待機モードとの切替えは、論理回路部１２（物理層回路１２Ｄ）から出力された待機信号Ｉｄｌｅに基づいて実行される。論理回路部１２は、送信すべきデータがないときは待機信号Ｉｄｌｅを活性化する（この実施の形態１の場合、ハイレベル（Ｈレベル）にする）ことによって出力回路１０の動作モードを待機モードにする。

レジスタ１１は、待機モード時の出力回路１０の動作を制御するための情報を保持する。実施の形態１の場合、レジスタ１１に保持されるデータは、ＣＰＵ２によって与えられる。

バイアス回路１５は、出力回路１０に供給するバイアス電圧ｂｉａｓを生成する。
［出力回路１０の構成］
図２は、図１の出力回路１０の具体的構成を示すブロック図である。図２を参照して、出力回路１０は、出力端子ＰＡＤＰ，ＰＡＤＮと、正相側の終端抵抗部ＲＰと、逆相側の終端抵抗部ＲＮと、駆動回路２０とを含む。

正相側の終端抵抗部ＲＰは、電源電圧が印加される電源ノードＶＣＣと正相側の出力端子ＰＡＤＰとの間に接続される。逆相側の終端抵抗部ＲＮは、電源ノードＶＣＣと逆相側の出力端子ＰＡＤＮとの間に接続される。通常、終端抵抗部ＲＰの抵抗値と終端抵抗部ＲＮの抵抗値とは等しくなるように設計されている。

駆動回路２０は、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じて終端抵抗部ＲＰ，ＲＮの一方を介して電源ノードＶＣＣと接地ノード（図３、図４の参照符号ＧＮＤ）との間に定電流を流す。これによって、出力回路１０は、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じた小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを出力端子ＰＡＤＰ，ＰＡＤＮから出力する。

なお、この明細書では、電源ノードＶＣＣおよび接地ノードＧＮＤのうちの一方を第１の電源ノードと称し、他方を第２の電源ノードと称する場合がある。

待機モード時には、駆動回路２０は、終端抵抗部ＲＰ，ＲＮの両方に定電流を流す。これによって、出力回路１０は待機電圧を出力端子ＰＡＤＰ，ＰＡＤＮから出力する。

より詳細には、駆動回路２０は、互いに並列接続された複数の（図２の場合、４個の）ドライバＤＲＶ１〜ＤＲＶ４と、プリドライバおよび制御回路２２とを含む。各ドライバＤＲＶｉ（ｉ＝１〜４）は、通常モード時には、プリドライバおよび制御回路２２から受けた対応の差動信号ＩＮＰｉ，ＩＮＮｉから小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを生成して、生成した小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを出力端子ＰＡＤＰ，ＰＡＤＮから出力する。

ここで図２の場合、各ドライバのドライブ能力は異なっている。ドライバＤＲＶ４のドライブ能力を基準にして、ドライバＤＲＶ２，３のドライブ能力はその２倍であり、ドライバＤＲＶ１のドライブ能力はその５倍である。

［各ドライバＤＲＶ１〜ＤＲＶ４の構成］
図３は、図２のドライバＤＲＶ４の構成を示す回路図である。図３を参照して、ドライバＤＲＶ４（図３で、ｉ＝４）は、定電流源ＣＳと、第１および第２のスイッチＳＷ１，ＳＷ２とを含む。

図３の場合、定電流源ＣＳは、ゲートに所定のバイアス電圧ｂｉａｓが与えられたＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタＮＴＣ１によって構成される。トランジスタＮＴＣ１のソースは接地ノードＧＮＤに接続される。

図３の場合、第１のスイッチＳＷ１は、ＮＭＯＳトランジスタＮＴＰ１によって構成される。トランジスタＮＴＰ１のソースはトランジスタＮＴＣ１のドレイン（接続ノードＣＮＤｉ）に接続され、トランジスタＮＴＰ１のドレインは正相側の出力端子ＰＡＤＰに接続される。トランジスタＮＴＰ１のゲートには、プリドライバおよび制御回路２２から対応する入力信号ＩＮＰｉ（ただし、ｉ＝４）が入力される。

図３の場合、第２のスイッチＳＷ２は、ＮＭＯＳトランジスタＮＴＮ１によって構成される。トランジスタＮＴＮ１のソースはトランジスタＮＴＣ１のドレイン（接続ノードＣＮＤｉ）に接続され、トランジスタＮＴＮ１のドレインは逆相側の出力端子ＰＡＤＮに接続される。トランジスタＮＴＮ１のゲートには、プリドライバおよび制御回路２２から対応する入力信号ＩＮＮｉ（ｉ＝４）が入力される。

図４は、図２のドライバＤＲＶ１〜ＤＲＶ３の構成を示す回路図である。図４を参照して、ドライバＤＲＶｉ（図４で、ｉ＝１〜３）は、定電流源ＣＳと、第１および第２のスイッチＳＷ１，ＳＷ２とを含む。

定電流源ＣＳは、ゲートに所定のバイアス電圧ｂｉａｓが与えられた並列接続されたｍ個（ｍは２以上の整数）のＮＭＯＳトランジスタＮＴＣ１〜ＮＴＣｍによって構成される。ドライバＤＲＶ１はｍ＝５であり、ドライバＤＲＶ２，ＤＲＶ３はｍ＝２である。各トランジスタＮＴＣ１〜ＮＴＣｍのソースは接地ノードＧＮＤに接続され、各トランジスタＮＴＣ１〜ＮＴＣｍのドレインは共通の接続ノードＣＮＤｉに接続される（ドライバＤＲＶ１に対して接続ノードＣＮＤ１が設けられ、ドライバＤＲＶ２に対して接続ノードＣＮＤ２が設けられ、ドライバＤＲＶ３に対して接続ノードＣＮＤ３が設けられる）。

第１のスイッチＳＷ１は、並列接続されたｍ個のＮＭＯＳトランジスタＮＴＰ１〜ＮＴＰｍによって構成される。ドライバＤＲＶ１はｍ＝５であり、ドライバＤＲＶ２，ＤＲＶ３はｍ＝２である。各トランジスタＮＴＰ１〜ＮＴＰｍのソースは接続ノードＣＮＤｉに接続され、各トランジスタＮＴＰ１〜ＮＴＰｍのドレインは正相側の出力端子ＰＡＤＰに接続される。各トランジスタＮＴＰ１〜ＮＴＰｍのゲートには、プリドライバおよび制御回路２２から対応の入力信号ＩＮＰｉ（ただし、ｉ＝１〜３）が入力される（ドライバＤＲＶ１に対して入力信号ＩＮＰ１が入力され、ドライバＤＲＶ２に対して入力信号ＩＮＰ２が入力され、ドライバＤＲＶ３に対して入力信号ＩＮＰ３が入力される）。

第２のスイッチＳＷ２は、並列接続されたｍ個のＮＭＯＳトランジスタＮＴＮ１〜ＮＴＮｍによって構成される。ドライバＤＲＶ１はｍ＝５であり、ドライバＤＲＶ２，ＤＲＶ３はｍ＝２である。各トランジスタＮＴＮ１〜ＮＴＮｍのソースは接続ノードＣＮＤｉに接続され、各トランジスタＮＴＮ１〜ＮＴＮｍのドレインは逆相側の出力端子ＰＡＤＮに接続される。各トランジスタＮＴＮ１〜ＮＴＮｍのゲートには、プリドライバおよび制御回路２２から対応の入力信号ＩＮＮｉ（ただし、ｉ＝１〜３）が入力される（ドライバＤＲＶ１に対して入力信号ＩＮＮ１が入力され、ドライバＤＲＶ２に対して入力信号ＩＮＮ２が入力され、ドライバＤＲＶ３に対して入力信号ＩＮＮ３が入力される）。

図３、図４のトランジスタＮＴＰ１〜ＮＴＰｍ，ＮＴＮ１〜ＮＴＮｍ，ＮＴＣ１〜ＮＴＣｍの各々は互いに等しいサイズおよび特性を有する。したがって、並列接続されたトランジスタの個数によってドライブ能力が決定される。なお、個数によらずにゲート幅によってドライブ能力を調整することもできる。

［プリドライバおよび制御回路２２の動作］
再び図２を参照して、プリドライバおよび制御回路２２は、図１の論理回路部１２（物理層回路１２Ｄ）から待機信号ＩＤＬＥを受け、パラレル−シリアル変換回路１３から差動シリアル信号ＩＮＰ，ＩＮＮを受ける。プリドライバおよび制御回路２２は、さらに、予め設定されたレジスタ１１の値に応じた選択信号ＳＥＬ２〜ＳＥＬ４を受ける。選択信号ＳＥＬ２〜ＳＥＬ４は、ドライバＤＲＶ２〜ＤＲＶ４にそれぞれ対応する。プリドライバおよび制御回路２２は、これらの信号に応じてドライバＤＲＶ１〜ＤＲＶ４に信号（ＩＮＰ１，ＩＮＮ１）〜（ＩＮＰ４，ＩＮＮ４）をそれぞれ出力する。

図５は、図２のプリドライバおよび制御回路２２の動作を説明するための図である。図５において、論理レベルがローレベル（Ｌレベル）のときを“０”で表わし、論理レベルがハイレベル（Ｈレベル）のときを“１”で表わす。

図２〜図５を参照して、まず、通常モード時（待機信号ＩＤＬＥが“０”のとき）について説明する。この場合、ドライバＤＲＶ１〜ＤＲＶ４に設けられた第１のスイッチＳＷ１を構成する各トランジスタのゲートには、各対応する信号ＩＮＰ１〜ＩＮＰ４として、入力された正相信号ＩＮＰを反転した信号／ＩＮＰがそれぞれ入力される。ドライバＤＲＶ１〜ＤＲＶ４に設けられた第２のスイッチＳＷ２を構成する各トランジスタのゲートには、各対応する信号ＩＮＮ１〜ＩＮＮ４として、入力された逆相信号ＩＮＮを反転した信号／ＩＮＮがそれぞれ入力される。各ドライバＤＲＶ１〜ＤＲＶ４に入力されるこれらの信号は、レジスタ１１に保持された選択信号ＳＥＬ２〜ＳＥＬ４の信号レベルによらない。

したがって、入力正相信号ＩＮＰがＨレベルであり、入力逆相信号ＩＮＮがＬレベルの場合には、第１のスイッチＳＷ１が非導通状態になり、第２のスイッチＳＷ２が導通状態になる。この結果、出力端子ＰＡＤＰから出力される正相信号ＯＵＴＰはＨレベルになり、出力端子ＰＡＤＮから出力される逆相信号ＯＵＴＮはＬレベルになる。入力正相信号ＩＮＰがＬレベルであり、入力逆相信号ＩＮＮがＨレベルの場合には、第１のスイッチＳＷ１が導通状態になり、第２のスイッチＳＷ２が非導通状態になる。この結果、出力端子ＰＡＤＰから出力される正相信号ＯＵＴＰはＬレベルになり、出力端子ＰＡＤＮから出力される逆相信号ＯＵＴＮはＨレベルになる。

次に、待機モード時（待機信号ＩＤＬＥが“１”のとき）について説明する。この場合、ドライバＤＲＶ１に設けられた第１のスイッチＳＷ１を構成する各トランジスタのゲートには、入力信号ＩＮＰ１としてＨレベル（“１”）の信号が入力される。ドライバＤＲＶ１に設けられた第２のスイッチＳＷ２を構成する各トランジスタのゲートには、入力信号ＩＮＮ１としてＨレベル（“１”）の信号が入力される。ドライバＤＲＶ１に入力される信号ＩＮＰ１，ＩＮＮ１はレジスタ１１の設定値によらない。この結果、ドライバＤＲＶ１に設けられた第１および第２のスイッチＳＷ１，ＳＷ２は共に導通状態になる。

ドライバＤＲＶ２〜ＤＲＶ４に入力される信号は、レジスタ１１からの選択信号ＳＥＬ２〜ＳＥＬ４の値に応じてそれぞれ異なる。Ｈレベル（“１”）の選択信号ＳＥＬ（ｉ＝２〜４）に対応する特定のドライバＤＲＶｉでは、第１のスイッチＳＷ１を構成する各トランジスタに入力信号ＩＮＰｉとしてＬレベル（“０”）の信号が入力され、第２のスイッチＳＷ２を構成する各トランジスタに入力信号ＩＮＮｉとしてＬレベル（“０”）の信号が入力される。この結果、Ｈレベルの選択信号ＳＥＬｉ（ｉ＝２〜４）に対応する特定のドライバＤＲＶｉに設けられた第１および第２のスイッチＳＷ１，ＳＷ２は共に非導通状態になる。

一方、Ｌレベル（“０”）の選択信号ＳＥＬｉ（ｉ＝２〜４）に対応するドライバＤＲＶｉでは、第１のスイッチＳＷ１を構成する各トランジスタに入力信号ＩＮＰｉとしてＨレベル（“１”）の信号が入力され、第２のスイッチＳＷ２を構成する各トランジスタに入力信号ＩＮＮｉとしてＨレベル（“１”）の信号が入力される。この結果、Ｌレベルの選択信号ＳＥＬｉ（ｉ＝２〜４）に対応するドライバＤＲＶｉに設けられた第１および第２のスイッチＳＷ１，ＳＷ２は共に導通状態になる。

レジスタ１１の設定値、すなわち、選択信号ＳＥＬ２〜ＳＥＬ４をＨレベル“１”にするか否かは、待機モード時に出力される待機電圧の大きさに応じて決定される。詳しくは図７〜図１２で説明するように、選択信号ＳＥＬ２〜ＳＥＬ４を全てＬレベル（“０”）にして待機モード時に全てのドライバＤＲＶ１〜ＤＲＶ４から終端抵抗部ＲＰ，ＲＮに定電流を供給すると、待機電圧が通常モード時のコモン電圧よりも低くなってしまうことがある。この場合、特定の一部（１または複数）のドライバから終端抵抗部ＲＰ，ＲＮに電流を流さないようにし、残余の１または複数のドライバから終端抵抗部ＲＰ，ＲＮに電流を流すようにする。これによって、終端抵抗部ＲＰ，ＲＮを流れる電流を減らし、待機電圧が通常モード時のコモン電圧に等しくなるようにする。

［プリドライバおよび制御回路２２の構成例］
図６は、図２のプリドライバおよび制御回路２２の構成例を示す回路図である。図６（Ａ）には入力正相信号ＩＮＰを受けて、各ドライバＤＲＶ１〜ＤＲＶ４を構成する第１のスイッチＳＷ１にそれぞれ出力される信号ＩＮＰ１〜ＩＮＰ４を生成する回路部分が示される。図６（Ｂ）には入力逆相信号ＩＮＮを受けて、各ドライバＤＲＶ１〜ＤＲＶ４を構成する第２のスイッチＳＷ２にそれぞれ出力される信号ＩＮＮ１〜ＩＮＮ４を生成する回路部分が示される。

図６（Ａ）を参照して、プリドライバおよび制御回路２２は、トランスミッションゲート３１〜３４と、インバータ３６〜３９，９１〜９４と、ＮＡＮＤゲート４２〜４４と、バッファ４６と、ＡＮＤゲート４７〜４９と、ＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ５１〜５４と、ＮＭＯＳトランジスタ５６〜５９とを含む。

入力された正相信号ＩＮＰは、トランスミッションゲート３１〜３４をそれぞれ介してインバータ９１〜９４に入力される。トランスミッションゲート３１〜３４を構成するＰＭＯＳトランジスタのゲートには待機信号ＩＤＬＥが入力される。トランスミッションゲート３１〜３４を構成するＮＭＯＳトランジスタのゲートにはそれぞれインバータ３６〜３９によって待機信号ＩＤＬＥを反転した信号が入力される。

ＰＭＯＳトランジスタ５１およびＮＭＯＳトランジスタ５６は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ５１，５６の接続ノードは、インバータ９１の入力ノードに接続される。トランジスタ５１のゲートは電源ノードＶＣＣに接続される。したがって、トランジスタ５１は常時オフ状態である。トランジスタ５６のゲートにはバッファ４６を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ５２およびＮＭＯＳトランジスタ５７は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ５２，５７の接続ノードは、インバータ９２の入力ノードに接続される。ＮＡＮＤゲート４２は、待機信号ＩＤＬＥと選択信号ＳＥＬ２とのＮＡＮＤ演算結果をトランジスタ５２のゲートに入力する。ＡＮＤゲート４７は、待機信号ＩＤＬＥとＮＡＮＤゲート４２の出力とのＡＮＤ演算結果をトランジスタ５７のゲートに入力する。

ＰＭＯＳトランジスタ５３およびＮＭＯＳトランジスタ５８は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ５３，５８の接続ノードは、インバータ９３の入力ノードに接続される。ＮＡＮＤゲート４３は、待機信号ＩＤＬＥと選択信号ＳＥＬ３とのＮＡＮＤ演算結果をトランジスタ５３のゲートに入力する。ＡＮＤゲート４８は、待機信号ＩＤＬＥとＮＡＮＤゲート４３の出力とのＡＮＤ演算結果をトランジスタ５８のゲートに入力する。

ＰＭＯＳトランジスタ５４およびＮＭＯＳトランジスタ５９は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ５４，５９の接続ノードは、インバータ９４の入力ノードに接続される。ＮＡＮＤゲート４４は、待機信号ＩＤＬＥと選択信号ＳＥＬ４とのＮＡＮＤ演算結果をトランジスタ５４のゲートに入力する。ＡＮＤゲート４９は、待機信号ＩＤＬＥとＮＡＮＤゲート４４の出力とのＡＮＤ演算結果をトランジスタ５９のゲートに入力する。

インバータ９１〜９４からは信号ＩＮＰ１〜ＩＮＰ４が対応のドライバＤＲＶ１〜ＤＲＶ４にそれぞれ出力される。

上記の構成によれば、待機信号ＩＤＬＥがＬレベル（“０”）のとき（通常モード時）、トランスミッションゲート３１〜３４は導通する。このとき、ＰＭＯＳトランジスタ５１〜５４およびＮＭＯＳトランジスタ５６〜５９はすべてオフ状態になる。この結果、インバータ９１〜９４からは、入力正相信号ＩＮＰを反転した信号／ＩＮＰが、ドライバＤＲＶ１〜ＤＲＶ４にそれぞれ対応した信号ＩＮＰ１〜ＩＮＰ４としてそれぞれ出力される。

次に、待機信号ＩＤＬＥがＨレベル（“１”）のとき（待機モード時）について説明する。この場合、トランスミッションゲート３１〜３４は非導通状態になる。トランジスタ５６がオン状態になるので、インバータ９１からはＨレベル（“１”）の信号ＩＮＰ１がドライバＤＲＶ１に出力される。信号ＩＮＰ２〜ＩＮＰ４については、選択信号ＳＥＬ２〜ＳＥＬ４に応じてそれぞれ異なる。

選択信号ＳＥＬ２がＨレベル（“１”）のとき、トランジスタ５２がオン状態になり、トランジスタ５７がオフ状態になるので、インバータ９２からはＬレベル（“０”）の信号ＩＮＰ２がドライバＤＲＶ２に出力される。選択信号ＳＥＬ２がＬレベル（“０”）のとき、トランジスタ５２がオフ状態になり、トランジスタ５７がオン状態になるので、インバータ９２からはＨレベル（“１”）の信号ＩＮＰ２がドライバＤＲＶ２に出力される。

選択信号ＳＥＬ３がＨレベル（“１”）のとき、トランジスタ５３がオン状態になり、トランジスタ５８がオフ状態になるので、インバータ９３からはＬレベル（“０”）の信号ＩＮＰ３がドライバＤＲＶ３に出力される。選択信号ＳＥＬ３がＬレベル（“０”）のとき、トランジスタ５３がオフ状態になり、トランジスタ５８がオン状態になるので、インバータ９３からはＨレベル（“１”）の信号ＩＮＰ３がドライバＤＲＶ３に出力される。

選択信号ＳＥＬ４がＨレベル（“１”）のとき、トランジスタ５４がオン状態になり、トランジスタ５９がオフ状態になるので、インバータ９４からはＬレベル（“０”）の信号ＩＮＰ４がドライバＤＲＶ４に出力される。選択信号ＳＥＬ４がＬレベル（“０”）のとき、トランジスタ５４がオフ状態になり、トランジスタ５９がオン状態になるので、インバータ９４からはＨレベル（“１”）の信号ＩＮＰ４がドライバＤＲＶ４に出力される。

図６（Ｂ）を参照して、プリドライバおよび制御回路２２は、さらに、トランスミッションゲート６１〜６４と、インバータ６６〜６９，９６〜９９と、ＮＡＮＤゲート７２〜７４と、バッファ７６と、ＡＮＤゲート７７〜７９と、ＰＭＯＳトランジスタ８１〜８４と、ＮＭＯＳトランジスタ８６〜８９とを含む。

図６（Ｂ）の回路構成は、図６（Ａ）の回路構成と同じである。すなわち、図６（Ｂ）のトランスミッションゲート６１〜６４は、図６（Ａ）のトランスミッションゲートのトランスミッションゲート３１〜３４にそれぞれ対応する。図６（Ｂ）のインバータ６６〜６９，９６〜９９は、図６（Ａ）のインバータ３６〜３９，９１〜９４にそれぞれ対応する。図６（Ｂ）のＮＡＮＤゲート７２〜７４、バッファ７６およびＡＮＤゲート７７〜７９は、図６（Ａ）のＮＡＮＤゲート４２〜４４、バッファ４６およびＡＮＤゲート４７〜４９にそれぞれ対応する。図６（Ｂ）のＰＭＯＳトランジスタ８１〜８４およびＮＭＯＳトランジスタ８６〜８９は、図６（Ａ）のＰＭＯＳトランジスタ５１〜５４およびＮＭＯＳトランジスタ５６〜５９にそれぞれ対応する。図６（Ｂ）の信号ＩＮＮ１〜ＩＮＮ４は、図６（Ａ）の信号ＩＮＰ１〜ＩＮＰ４にそれぞれ対応する。したがって、図６（Ｂ）の回路動作は図６（Ａ）の回路動作と同様になるので説明を繰り返さない。

［終端対抗部ＲＰ，ＲＮに流れる電流を調整する理由について］
以下、待機モード時に選択信号ＳＥＬ２〜ＳＥＬ４によって図２の終端対抗部ＲＰ，ＲＮに流れる電流を調整する理由についてさらに詳しく説明する。

図７は、待機モード時において出力回路１０に流れる電流を説明するための図である。図７では、簡単のために、図２の駆動回路２０を構成するドライバ群２１を１つのドライバ（ＮＭＯＳトランジスタＮＴＰ，ＮＴＮ，ＮＴＣ）で代表した例を示している。すなわち、第１のスイッチとしてのトランジスタＮＴＰは、出力端子ＰＡＤＰと接続ノードＣＮＤとの間に接続される。トランジスタＮＴＰのゲートには正相信号ＩＮＰが入力される。第２のスイッチとしてのトランジスタＮＴＮは、出力端子ＰＡＤＮと接続ノードＣＮＤとの間に接続される。トランジスタＮＴＮのゲートには逆相信号ＩＮＮが入力される。定電流源としてのトランジスタＮＴＣは、接続ノードＣＮＤと接地ノードＧＮＤとの間に接続される。トランジスタＮＴＣのゲートにはバイアス電圧ｂｉａｓが印加される。出力端子ＰＡＤＰ，ＰＡＤＮは、コンデンサＣＰ，ＣＮをそれぞれ介して負荷抵抗ＲＬと交流結合される。

待機モード時には、入力信号ＩＮＰ，ＩＮＮは共にＨレベルとなるので、トランジスタＮＴＰ，ＮＴＮは共にオン状態になる。トランジスタＮＴＣに流れる定電流をＩｉｄｌｅとすれば、終端抵抗部ＲＰ，ＲＮを流れる電流はＩｉｄｌｅ／２となる。終端抵抗部ＲＰ，ＲＮの各抵抗値をＲｅとし、トランジスタＮＴＰ，ＮＴＮの各抵抗値をＲｏｎとすれば、出力端子ＰＡＤＰ，ＰＡＤＮから出力される待機電圧Ｖｉｌｄｅは、
Ｖｉｄｌｅ＝Ｖｃｃ−Ｉｉｄｌｅ×Ｒｅ／２ …(1)
で表わされる。上式（１）において電源電圧をＶｃｃとしている。

図８は、通常モード時において出力回路１０に流れる電流を説明するための図である。図８の回路構成は、図７の場合と同じである。

通常モード時には、入力信号ＩＮＰ，ＩＮＮの一方がＨレベルとなり、他方がＬレベルとなるので、トランジスタＮＴＰは入力信号ＩＮＰがＨレベルのときオン状態になり、トランジスタＮＴＮは入力信号ＩＮＮがＨレベルのときオン状態になる。図８では、入力信号ＩＮＰがＨレベルであり、入力信号ＩＮＮがＬレベルの場合、すなわち、トランジスタＮＴＰがオン状態であり、トランジスタＮＴＮがオフ状態の場合を示している。この場合、終端抵抗部ＲＰには電流Ｉｏｌが流れる。一方、終端抵抗部ＲＮには入力信号ＩＮＰ，ＩＮＮの切替わりのときに過渡的に電流Ｉｏｈが流れる。電流Ｉｏｈはやがて０になる。したがって、過渡状態を除けば、終端抵抗部ＲＰを流れる電流Ｉｏｌは、トランジスタＮＴＣを流れる定電流Ｉｏｕｔに等しい。この場合、出力端子ＰＡＤＰの電圧Ｖｏｌは、
Ｖｏｌ＝Ｖｃｃ−Ｉｏｕｔ×Ｒｅ …(2)
で表わされる。出力端子ＰＡＤＮの電圧Ｖｏｈは電源電圧Ｖｃｃに等しい。

以上の図７、図８に関連した説明に基づいて、まず、待機モード時に終端抵抗部ＲＰ，ＲＮを流れる電流量の調整を行なわない場合（比較例）の問題点について説明する。

図９は、定電流源用のトランジスタＮＴＣの電流電圧特性（比較例）を示す図である。図９では、チャネル長変調効果のない理想的な電流電圧特性ＩＶＣ０と、チャネル長変調効果が顕著な場合の電流電圧特性ＩＶＣ１とが示される。ただし、図９に示す待機モード時の電流電圧特性（比較例）では、本実施の形態のような終端抵抗部ＲＰ，ＲＮを流れる電流量の調整を行なっていない場合を示している。

図９を参照して、待機モード時には、上式（１）で表わされる負荷線ＬＬ１と電流電圧特性ＩＶＣ１との交点がトランジスタＮＴＣの動作点ＯＰ１（電流Ｉｉｄｌｅ、電圧Ｖｉｄｌｅ）となる。通常モード時には、上式（２）で表わされる負荷線ＬＬ２と電流電圧特性ＩＶＣ１との交点がトランジスタＮＴＣの動作点ＯＰ２（電流Ｉｏｕｔ、電圧Ｖｏｌ）となる。チャネル長変調効果のために、待機モード時の待機電圧Ｖｉｄｌｅは、通常モード時のコモン電圧Ｖｃｍ（Ｖｃｍ＝（Ｖｏｈ＋Ｖｏｌ）／２）よりも低くなる。

なお、チャネル長変調効果のない理想的な電流電圧特性ＩＶＣ０の場合には、待機モード時の動作点は電流電圧特性ＩＶＣ０と負荷線ＬＬ１との交点であり、図９において電流Ｉ１、電圧Ｖ１で表わされる。通常モード時の動作点は電流電圧特性ＩＶＣ０と負荷線ＬＬ２との交点であり、図９において電流Ｉ１、電圧Ｖ２で表わされる。電圧Ｖ１は（Ｖｃｃ＋Ｖ２）／２に等しいので、チャネル長変調効果のない場合には待機電圧は、通常モード時のコモン電圧に等しくなる。

図１０は、出力端子ＰＡＤＰ，ＰＡＤＮから出力される信号波形（比較例）を示す図である。

図１０を参照して、時刻ｔ１までが待機モードであり、時刻ｔ１以降が通常モードである。時刻ｔ２、ｔ３において、出力信号の論理が反転している。ただし、図１０に示す待機モード時の信号波形（比較例）では、前述したような終端抵抗部ＲＰ，ＲＮを流れる電流量の調整を行なっていない場合を示している。

図１０に示すように、待機モード時に終端抵抗部ＲＰ，ＲＮに流れる電流量を調整しない場合には、待機モード時の待機電圧Ｖｉｌｄｌｅは通常モード時のコモン電圧Ｖｃｍよりも低くなる（図１０の電圧差ΔＶ）。待機モード時にトランジスタＮＴＣを流れる定電流Ｉｉｄｌｅは、通常モード時にトランジスタＮＴＣを流れる定電流Ｉｏｕｔよりも大きくなる（図１０の電流差ΔＩ）。このように、待機モードと通常モードとでコモン電圧が変動すると、高速シリアル通信の規格で定められたコモン電圧の変動範囲の収まらなくなる虞がある。

次に、本実施の形態のように待機モード時に終端抵抗部ＲＰ，ＲＮの電流量を調整する利点について説明する。

図１１は、本実施の形態の場合において、定電流源用のトランジスタＮＴＣの電流電圧特性を示す図である。図１１では、待機モード時の電流電圧特性ＩＶＣ２と、通常モード時の電流電圧特性ＩＶＣ１（図９の電流電圧特性ＩＶＣ１と同じ）とが示されている。待機モード時の電流電圧特性ＩＶＣ２は、通常モード時の電流電圧特性ＩＶＣ１に比べて電流が減少している。具体的には、図２〜図６で説明したように並列接続された複数のドライバＤＲＶ１〜ＤＲＶ４のうち特定の一部のドライバからは待機モード時に終端抵抗部ＲＰ，ＲＮに電流を供給しないようにする。

図１１の場合、通常モード時の動作点ＯＰ２（電流Ｉｏｕｔ、電圧Ｖｏｌ）は、電流電圧特性ＩＶＣ１と前述の式（２）で表わされる負荷線ＬＬ２との交点として与えられる。待機モード時の動作点ＯＰ１（電流Ｉｉｄｌｅ、電圧Ｖｉｄｌｅ）は、電流電圧特性ＩＶＣ２と前述の式（１）で表わされる負荷線ＬＬ１との交点として与えられる。このとき、待機モード時の待機電圧Ｖｉｄｌｅが通常モード時のコモン電圧Ｖｃｍ（Ｖｃｍ＝（Ｖｏｈ＋Ｖｏｌ）／２）に等しくなるように、待機モード時の電流電圧特性ＩＶＣ２を調整する。具体的には、図１のＣＰＵ２からの指令によってレジスタ１１の設定値を変更しながら、待機モード時の待機電圧Ｖｉｄｌｅと通常モード時のコモン電圧Ｖｃｍとを検出して比較する。両者がほぼ等しくなったときのレジスタ１１の設定値をファームウェアとしてメモリに記憶する。

電流電圧特性ＩＶＣ２の調整後には、待機モード時にトランジスタＮＴＣに流れる電流Ｉｉｄｌｅは、通常モード時にトランジスタＮＴＣに流れる電流Ｉｏｕｔに等しくなる。調整前の待機モード時の動作点（電流Ｉ２、電圧Ｖ３）に比べて、調整後の動作点では、電流値がＩ２からＩｉｄｌｅ（＝Ｉｏｕｔ）まで減少し、電圧値がＶ３からＶｉｄｌｅまで増加している。

図１２は、本実施の形態の場合において、出力端子ＰＡＤＰ，ＰＡＤＮから出力される信号波形を示す図である。図１２において、時刻ｔ１までが待機モードであり、時刻ｔ１以降が通常モードである。時刻ｔ２、ｔ３において、出力信号の論理が反転している。

図１２に示すように、待機モード時に終端抵抗部ＲＰ，ＲＮに流れる電流量を調整することによって、待機モード時の待機電圧Ｖｉｄｌｅは通常モード時のコモン電圧Ｖｃｍにほぼ等しくなる。待機モード時にトランジスタＮＴＣを流れる定電流Ｉｉｄｌｅは、通常モード時にトランジスタＮＴＣを流れる定電流Ｉｏｕｔにほぼ等しくなる。この結果、待機モードと通常モードとでコモン電圧の変動範囲を通信規格内に収めることができるようになる。

［実施の形態１の効果］
以上のとおり実施の形態１の半導体装置１によれば、待機モード時に駆動回路２０に流れる電流が、通常モード時に駆動回路２０に流れる電流と同等になるように待機モード時の電流量を調整する。この結果、待機モード時と通常モード時とでのコモン電圧の変動を抑制できる。

さらに、コモン電圧の変動を抑制することによって出力回路１０から出力する差動シリアル信号の品質を向上させることができる。規格で定められたコモン電圧変動の許容範囲内に収めることができるので、量産歩留りを向上させることができる。

待機モード時に駆動回路２０に流れる電流量は調整前に比べて減少するので、待機モード時の出力回路の消費電力を低減させることができる。

ＭＯＳ電流源のチャネル長変調効果を考慮に入れて、待機モード時の駆動回路２０に流れる電流量を調整するので、チャネル長変調効果を抑制するためにＭＯＳ電流源のゲート長を長くする必要がない。この結果、出力回路の面積をより小さくすることができる。

＜実施の形態１の変形例＞
［出力回路１０Ａの全体構成］
図１３は、実施の形態１の変形例による出力回路１０Ａの構成を示すブロック図である。実施の形態１の変形例は、各ドライバを構成するトランジスタをＮＭＯＳトランジスタからＰＭＯＳトランジスタに変更するとともに、終端抵抗部ＲＰ，ＲＮを出力端子ＰＡＤＰ，ＰＡＤＮと接地ノードＧＮＤとの間にそれぞれ設けた点で実施の形態１の場合と異なる。以下、実施の形態１と異なる点を主に説明する。

図１３を参照して、出力回路１０Ａは、出力端子ＰＡＤＰ，ＰＡＤＮと、正相側の終端抵抗部ＲＰと、逆相側の終端抵抗部ＲＮと、駆動回路２０Ａとを含む。

正相側の終端抵抗部ＲＰは、接地ノードＧＮＤと正相側の出力端子ＰＡＤＰとの間に接続される。逆相側の終端抵抗部ＲＮは、接地ノードＧＮＤと逆相側の出力端子ＰＡＤＮとの間に接続される。

駆動回路２０Ａは、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じて終端抵抗部ＲＰ，ＲＮの一方を介して電源ノードＶＣＣと接地ノードＧＮＤとの間に定電流を流す。駆動回路２０Ａは、待機モード時には、終端抵抗部ＲＰ，ＲＮの両方に定電流を流す。

より詳細には、駆動回路２０Ａは、互いに並列接続された複数の（図１３の場合、４個の）ドライバＤＲＶＡ１〜ＤＲＶＡ４と、プリドライバおよび制御回路２２Ａとを含む。各ドライバＤＲＶＡｉ（ｉ＝１〜４）は、通常モード時には、プリドライバおよび制御回路２２Ａから受けた対応の差動信号ＩＮＰｉ，ＩＮＮｉから小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを生成し、生成した小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを出力端子ＰＡＤＰ，ＰＡＤＮから出力する。実施の形態１の場合と同様に、各ドライバのドライブ能力は異なっており、ドライバＤＲＶＡ４のドライブ能力を基準にして、ドライバＤＲＶＡ２，３のドライブ能力は２倍であり、ドライバＤＲＶＡ１のドライブ能力は５倍である。

［各ドライバＤＲＶＡ１〜ＤＲＶＡ４の構成］
図１４は、図１３のドライバＤＲＶＡ４の構成を示す回路図である。図１４を参照して、ドライバＤＲＶＡ４（図１４でｉ＝４）は、定電流源ＣＳと、第１および第２のスイッチＳＷ１，ＳＷ２とを含む。

図１４の場合、定電流源ＣＳは、ゲートに所定のバイアス電圧ｂｉａｓが与えられたＰＭＯＳトランジスタＰＴＣ１によって構成される。トランジスタＰＴＣ１のソースは電源ノードＶＣＣに接続される。

図１４の場合、第１のスイッチＳＷ１は、ＰＭＯＳトランジスタＰＴＰ１によって構成される。トランジスタＰＴＰ１のソースはトランジスタＰＴＣ１のドレイン（接続ノードＣＮＤｉ）に接続され、トランジスタＰＴＰ１のドレインは正相側の出力端子ＰＡＤＰに接続される。トランジスタＰＴＰ１のゲートには、プリドライバおよび制御回路２２Ａから対応する入力信号ＩＮＰｉ（ただし、ｉ＝４）が入力される。

図１４の場合、第２のスイッチＳＷ２は、ＰＭＯＳトランジスタＰＴＮ１によって構成される。トランジスタＰＴＮ１のソースはトランジスタＰＴＣ１のドレイン（接続ノードＣＮＤｉ）に接続され、トランジスタＰＴＮ１のドレインは逆相側の出力端子ＰＡＤＮに接続される。トランジスタＰＴＮ１のゲートには、プリドライバおよび制御回路２２Ａから対応する入力信号ＩＮＮｉ（ただし、ｉ＝４）が入力される。

図１５は、図１３のドライバＤＲＶＡ１〜ＤＲＶＡ３の構成を示す回路図である。図１５を参照して、ドライバＤＲＶＡｉ（図１５で、ｉ＝１〜３）は、定電流源ＣＳと、第１および第２のスイッチＳＷ１，ＳＷ２とを含む。

定電流源ＣＳは、ゲートに所定のバイアス電圧ｂｉａｓが与えられた並列接続されたｍ個（ｍは２以上の整数）のＰＭＯＳトランジスタＰＴＣ１〜ＰＴＣｍによって構成される。ドライバＤＲＶＡ１はｍ＝５であり、ドライバＤＲＶＡ２，ＤＲＶＡ３はｍ＝２である。各トランジスタＰＴＣ１〜ＰＴＣｍのソースは電源ノードＶＣＣに接続され、各トランジスタＰＴＣ１〜ＰＴＣｍのドレインは共通の接続ノードＣＮＤｉに接続される（ドライバＤＲＶＡ１に対して接続ノードＣＮＤ１が設けられ、ドライバＤＲＶＡ２に対して接続ノードＣＮＤ２が設けられ、ドライバＤＲＶＡ３に対して接続ノードＣＮＤ３が設けられる）。

第１のスイッチＳＷ１は、並列接続されたｍ個のＰＭＯＳトランジスタＰＴＰ１〜ＰＴＰｍによって構成される。ドライバＤＲＶＡ１はｍ＝５であり、ドライバＤＲＶＡ２，ＤＲＶＡ３はｍ＝２である。各トランジスタＰＴＰ１〜ＰＴＰｍのソースは接続ノードＣＮＤｉに接続され、各トランジスタＰＴＰ１〜ＰＴＰｍのドレインは正相側の出力端子ＰＡＤＰに接続される。各トランジスタＰＴＰ１〜ＰＴＰｍのゲートには、プリドライバおよび制御回路２２Ａから対応の入力信号ＩＮＰｉ（ただし、ｉ＝１〜３）が入力される（ドライバＤＲＶＡ１に対して入力信号ＩＮＰ１が入力され、ドライバＤＲＶＡ２に対して入力信号ＩＮＰ２が入力され、ドライバＤＲＶＡ３に対して入力信号ＩＮＰ３が入力される）。

第２のスイッチＳＷ２は、並列接続されたｍ個のＰＭＯＳトランジスタＰＴＮ１〜ＰＴＮｍによって構成される。ドライバＤＲＶＡ１はｍ＝５であり、ドライバＤＲＶＡ２，ＤＲＶＡ３はｍ＝２である。各トランジスタＰＴＮ１〜ＰＴＮｍのソースは接続ノードＣＮＤｉに接続され、各トランジスタＰＴＮ１〜ＰＴＮｍのドレインは逆相側の出力端子ＰＡＤＮに接続される。各トランジスタＰＴＮ１〜ＰＴＮｍのゲートには、プリドライバおよび制御回路２２Ａから対応の入力信号ＩＮＮｉ（ただし、ｉ＝１〜３）が入力される（ドライバＤＲＶＡ１に対して入力信号ＩＮＮ１が入力され、ドライバＤＲＶＡ２に対して入力信号ＩＮＮ２が入力され、ドライバＤＲＶＡ３に対して入力信号ＩＮＮ３が入力される）。

図１４、図１５のトランジスタＰＴＰ１〜ＰＴＰｍ，ＰＴＮ１〜ＰＴＮｍ，ＰＴＣ１〜ＰＴＣｍの各々は互いに等しいサイズおよび特性を有する。したがって、並列接続されたトランジスタの個数によってドライブ能力が決定される。なお、個数によらずにゲート幅によってドライブ能力を調整することもできる。

［プリドライバおよび制御回路２２Ａの動作］
図１６は、図１３のプリドライバおよび制御回路２２Ａの動作を説明するための図である。図１６において、論理レベルがローレベル（Ｌレベル）のときを“０”で表わし、論理レベルがハイレベル（Ｈレベル）のときを“１”で表わす。

図１３〜図１６を参照して、まず、通常モード時（待機信号ＩＤＬＥが“０”のとき）について説明する。この場合、ドライバＤＲＶ１〜ＤＲＶ４に設けられた第１のスイッチＳＷ１を構成する各トランジスタのゲートには、各対応する信号ＩＮＰ１〜ＩＮＰ４として、入力逆相信号ＩＮＮがそれぞれ入力される。ドライバＤＲＶ１〜ＤＲＶ４に設けられた第２のスイッチＳＷ２を構成する各トランジスタのゲートには、各対応する信号ＩＮＮ１〜ＩＮＮ４として、入力正相信号ＩＮＰがそれぞれ入力される。各ドライバＤＲＶ１〜ＤＲＶ４に入力されるこれらの信号は、レジスタ１１に保持された選択信号ＳＥＬ２〜ＳＥＬ４の信号レベルによらない。

したがって、入力正相信号ＩＮＰがＨレベルであり、入力逆相信号ＩＮＮがＬレベルの場合には、第１のスイッチＳＷ１が導通状態になり、第２のスイッチＳＷ２が非導通状態になる。この結果、出力端子ＰＡＤＰから出力される正相信号ＯＵＴＰはＨレベルになり、出力端子ＰＡＤＮから出力される逆相信号ＯＵＴＮはＬレベルになる。入力正相信号ＩＮＰがＬレベルであり、入力逆相信号ＩＮＮがＨレベルの場合には、第１のスイッチＳＷ１が非導通状態になり、第２のスイッチＳＷ２が導通状態になる。この結果、出力端子ＰＡＤＰから出力される正相信号ＯＵＴＰはＬレベルになり、出力端子ＰＡＤＮから出力される逆相信号ＯＵＴＮはＨレベルになる。

次に、待機モード時（待機信号ＩＤＬＥが“１”のとき）について説明する。この場合、ドライバＤＲＶＡ１に設けられた第１のスイッチＳＷ１を構成する各トランジスタのゲートには、入力信号ＩＮＰ１としてＬレベル（“０”）の信号が入力される。ドライバＤＲＶＡ１に設けられた第２のスイッチＳＷ２を構成する各トランジスタのゲートには、入力信号ＩＮＮ１としてＬレベル（“０”）の信号が入力される。ドライバＤＲＶＡ１に入力される信号ＩＮＰ１，ＩＮＮ１はレジスタ１１の設定値によらない。この結果、ドライバＤＲＶＡ１に設けられた第１および第２のスイッチＳＷ１，ＳＷ２は共に導通状態になる。

ドライバＤＲＶＡ２〜ＤＲＶＡ４に入力される信号は、レジスタ１１からの選択信号ＳＥＬ２〜ＳＥＬ４の値に応じてそれぞれ異なる。Ｈレベル（“１”）の選択信号ＳＥＬｉ（ｉ＝２〜４）に対応する特定のドライバＤＲＶＡｉでは、第１のスイッチＳＷ１を構成する各トランジスタに入力信号ＩＮＰｉとしてＨレベル（“１”）の信号が入力され、第２のスイッチＳＷ２を構成する各トランジスタに入力信号ＩＮＮｉとしてＨレベル（“１”）の信号が入力される。この結果、Ｈレベルの選択信号ＳＥＬｉ（ｉ＝２〜４）に対応する特定のドライバＤＲＶＡｉに設けられた第１および第２のスイッチＳＷ１，ＳＷ２は共に非導通状態になる。

一方、Ｌレベル（“０”）の選択信号ＳＥＬｉ（ｉ＝２〜４）に対応するドライバＤＲＶＡｉでは、第１のスイッチＳＷ１を構成する各トランジスタに入力信号ＩＮＰｉとしてＬレベル（“０”）の信号が入力され、第２のスイッチＳＷ２を構成する各トランジスタに入力信号ＩＮＮｉとしてＬレベル（“０”）の信号が入力される。この結果、Ｌレベルの選択信号ＳＥＬｉ（ｉ＝２〜４）に対応するドライバＤＲＶＡｉに設けられた第１および第２のスイッチＳＷ１，ＳＷ２は共に導通状態になる。

レジスタ１１の設定値、すなわち、選択信号ＳＥＬ２〜ＳＥＬ４をＨレベル“１”にするか否かは、待機モード時に出力される待機電圧の大きさに応じて決定される。選択信号ＳＥＬ２〜ＳＥＬ４を全てＬレベル（“０”）にして待機モード時に全てのドライバＤＲＶＡ１〜ＤＲＶＡ４から終端抵抗部ＲＰ，ＲＮに定電流を供給すると、待機電圧が通常モード時のコモン電圧よりも高くなってしまうことがある。この場合、特定の一部（１または複数）のドライバから終端抵抗部ＲＰ，ＲＮに電流を流さないようにし、残余の１または複数のドライバから終端抵抗部ＲＰ，ＲＮに電流を流すようにする。これによって、終端抵抗部ＲＰ，ＲＮを流れる電流を減らし、待機電圧が通常モード時のコモン電圧に等しくなるようにする。

［プリドライバおよび制御回路２２Ａの構成例］
図１７は、図１３のプリドライバおよび制御回路２２Ａの構成例を示す回路図である。図１７（Ａ）には入力正相信号ＩＮＰを受けて、各ドライバＤＲＶＡ１〜ＤＲＶＡ４を構成する第２のスイッチＳＷ２にそれぞれ出力される信号ＩＮＮ１〜ＩＮＮ４を生成する回路部分が示される。図１７（Ｂ）には入力逆相信号ＩＮＮを受けて、各ドライバＤＲＶＡ１〜ＤＲＶＡ４を構成する第１のスイッチＳＷ１にそれぞれ出力される信号ＩＮＰ１〜ＩＮＰ４を生成する回路部分が示される。

図１７（Ａ），（Ｂ）を参照して、プリドライバおよび制御回路２２Ａは、インバータ９１〜９４，９６〜９９に代えてバッファ９１Ａ〜９４Ａ，９６Ａ〜９９Ａを含む点で図６（Ａ），（Ｂ）のプリドライバおよび制御回路２２と異なる。バッファ９１Ａ〜９４Ａからは入力信号ＩＮＮ１〜ＩＮＮ４がドライバＤＲＶＡ１〜ＤＲＶＡ４の第２のスイッチＳＷ２にそれぞれ出力される。バッファ９６Ａ〜９９Ａからは入力信号ＩＮＰ１〜ＩＮＰ４がドライバＤＲＶＡ１〜ＤＲＶＡ４の第１のスイッチＳＷ１にそれぞれ出力される。図１７（Ａ），（Ｂ）のその他の点は図６（Ａ），（Ｂ）の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［実施の形態１の変形例１の効果］
上記の構成による出力回路１０Ａにおいても、実施の形態１の出力回路１０の場合と同様の効果を奏する。

＜実施の形態２＞
実施の形態１では、待機モード時に特定の一部のドライバのスイッチＳＷ１，ＳＷ２を非導通状態にすることによって、終端抵抗部ＲＰ，ＲＮに流れる電流量を調整した。実施の形態２では、待機モード時に特定の一部のドライバの定電流源に供給するバイアス電圧を遮断することによってこれら特定の一部のドライバの定電流源を非動作状態にし、この結果として終端抵抗部ＲＰ，ＲＮに流れる電流量を調整する。以下、具体的に説明する。

［出力回路１１０の構成］
図１８は、実施の形態２による出力回路１１０の具体的構成を示すブロック図である。図１８を参照して、出力回路１１０は、出力端子ＰＡＤＰ，ＰＡＤＮと、正相側の終端抵抗部ＲＰと、逆相側の終端抵抗部ＲＮと、駆動回路１２０とを含む。

正相側の終端抵抗部ＲＰは、電源ノードＶＣＣと正相側の出力端子ＰＡＤＰとの間に接続される。逆相側の終端抵抗部ＲＮは、電源ノードＶＣＣと逆相側の出力端子ＰＡＤＮとの間に接続される。

駆動回路１２０は、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じて終端抵抗部ＲＰ，ＲＮの一方を介して電源ノードＶＣＣと接地ノードＧＮＤとの間に定電流を流す。これによって、出力回路１１０は、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じた小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを出力端子ＰＡＤＰ，ＰＡＤＮから出力する。待機モード時には、駆動回路１２０は、終端抵抗部ＲＰ，ＲＮの両方に定電流を流す。これによって、出力回路１１０は待機電圧を出力端子ＰＡＤＰ，ＰＡＤＮから出力する。

より詳細には、駆動回路１２０は、互いに並列接続された複数の（図１８の場合、４個の）ドライバＤＲＶ１〜ＤＲＶ４と、プリドライバおよび制御回路１２２とを含む。各ドライバＤＲＶｉ（ｉ＝１〜４）は、通常モード時には、プリドライバおよび制御回路２２から受けた対応の差動信号ＩＮＰｉ，ＩＮＮｉから小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを生成して、生成した小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを出力端子ＰＡＤＰ，ＰＡＤＮから出力する。

ドライバＤＲＶ１〜ＤＲＶ４の構成は、図３および図４で説明したものと同様であるので詳しい説明を繰り返さない。ただし、図１８のドライバＤＲＶ１〜ＤＲＶ４を構成する定電流源には、制御電圧Ｂｉａｓ＿ｉｎ１〜Ｂｉａｓ＿ｉｎ４がプリドライバおよび制御回路１２２からそれぞれ入力される。

［プリドライバおよび制御回路１２２の動作］
図１８のプリドライバおよび制御回路１２２は、図１の論理回路部１２（物理層回路１２Ｄ）から待機信号ＩＤＬＥを受け、パラレル−シリアル変換回路１３から差動シリアル信号ＩＮＰ，ＩＮＮを受ける。プリドライバおよび制御回路１２２は、さらに、予め設定されたレジスタ１１の値に応じた選択信号ＳＥＬ２〜ＳＥＬ４を受ける。選択信号ＳＥＬ２〜ＳＥＬ４は、ドライバＤＲＶ２〜ＤＲＶ４にそれぞれ対応する。プリドライバおよび制御回路１２２は、これらの信号に応じてドライバＤＲＶ１〜ＤＲＶ４に信号（ＩＮＰ１，ＩＮＮ１）〜（ＩＮＰ４，ＩＮＮ４）をそれぞれ出力する。プリドライバおよび制御回路１２２は、さらに、これらの信号に応じてドライバＤＲＶ１〜ＤＲＶ４の定電流源に制御電圧Ｂｉａｓ＿ｉｎ１〜Ｂｉａｓ＿ｉｎ４をそれぞれ出力する。

図１９は、図１８のプリドライバおよび制御回路１２２の動作を説明するための図である。図１９において、論理レベルがローレベル（Ｌレベル）のときを“０”で表わし、論理レベルがハイレベル（Ｈレベル）のときを“１”で表わす。

図１８〜図１９を参照して、まず、通常モード時（待機信号ＩＤＬＥが“０”のとき）について説明する。この場合、ドライバＤＲＶ１〜ＤＲＶ４に設けられた第１のスイッチＳＷ１を構成する各トランジスタのゲートには、各対応する信号ＩＮＰ１〜ＩＮＰ４として、入力された正相信号ＩＮＰを反転した信号／ＩＮＰがそれぞれ入力される。ドライバＤＲＶ１〜ＤＲＶ４に設けられた第２のスイッチＳＷ２を構成する各トランジスタのゲートには、各対応する信号ＩＮＮ１〜ＩＮＮ４として、入力された逆相信号ＩＮＮを反転した信号／ＩＮＮがそれぞれ入力される。ドライバＤＲＶ１〜ＤＲＶ４に設けられた定電流源ＣＳを構成する各トランジスタのゲートには、制御電圧Ｂｉａｓ＿ｉｎ１〜Ｂｉａｓ＿ｉｎ４としてバイアス電圧ｂｉａｓが入力される。各ドライバＤＲＶ１〜ＤＲＶ４に入力されるこれらの信号は、レジスタ１１に保持された選択信号ＳＥＬ２〜ＳＥＬ４の信号レベルによらない。この結果、出力端子ＰＡＤＰ，ＰＡＤＮからは入力信号ＩＮＰ，ＩＮＮに応じた小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮが出力される。

次に、待機モード時（待機信号ＩＤＬＥが“１”のとき）について説明する。この場合、ドライバＤＲＶ１〜ＤＲＶ４に設けられた第１のスイッチＳＷ１を構成する各トランジスタのゲートには、入力信号ＩＮＰ１〜ＩＮＰ４としてＨレベル（“１”）の信号がそれぞれ入力される。ドライバＤＲＶ１〜ＤＲＶ４に設けられた第２のスイッチＳＷ２を構成する各トランジスタのゲートには、入力信号ＩＮＮ１〜ＩＮＮ４としてＨレベル（“１”）の信号が入力される。各ドライバＤＲＶ１〜ＤＲＶ４に入力されるこれらの信号は、レジスタ１１に保持された選択信号ＳＥＬ２〜ＳＥＬ４の信号レベルによらない。この結果、各ドライバＤＲＶ１〜ＤＲＶ４に設けられた第１および第２のスイッチＳＷ１，ＳＷ２は共に導通状態になる。

ドライバＤＲＶ１に設けられた定電流源ＣＳを構成する各トランジスタのゲートには、制御電圧Ｂｉａｓ＿ｉｎ１としてバイアス電圧ｂｉａｓが入力される。制御電圧Ｂｉａｓ＿ｉｎ１はレジスタ１１の設定値によらない。この結果、ドライバＤＲＶ１に設けられた定電流源は動作状態になる。

一方、ドライバＤＲＶ２〜ＤＲＶ４にそれぞれ入力される制御電圧Ｂｉａｓ＿ｉｎ２〜Ｂｉａｓ＿ｉｎ４は、レジスタ１１からの選択信号ＳＥＬ２〜ＳＥＬ４の値に応じてそれぞれ異なる。Ｈレベル（“１”）の選択信号ＳＥＬｉ（ｉ＝２〜４）に対応する特定のドライバＤＲＶｉでは、定電流源ＣＳを構成する各トランジスタのゲートに制御電圧Ｂｉａｓ＿ｉｎｉ（ｉ＝２〜４）として接地電圧（零電圧）が入力される。この結果、Ｈレベルの選択信号ＳＥＬｉ（ｉ＝２〜４）に対応する特定のドライバＤＲＶｉに設けられた定電流源ＣＳは非動作状態になる。

これに対して、Ｌレベル（“０”）の選択信号ＳＥＬｉ（ｉ＝２〜４）に対応するドライバＤＲＶｉでは、定電流源ＣＳを構成する各トランジスタのゲートに制御電圧Ｂｉａｓ＿ｉｎｉ（ｉ＝２〜４）としてバイアス電圧ｂｉａｓが入力される。この結果、Ｌレベルの選択信号ＳＥＬｉ（ｉ＝２〜４）に対応するドライバＤＲＶｉに設けられた定電流源ＣＳは動作状態になる。

［プリドライバおよび制御回路１２２の構成例］
図２０は、図１８のプリドライバおよび制御回路１２２の構成例を示す回路図である。図２０（Ａ）には入力正相信号ＩＮＰを受けて、各ドライバＤＲＶ１〜ＤＲＶ４を構成する第１のスイッチＳＷ１にそれぞれ出力される信号ＩＮＰ１〜ＩＮＰ４を生成する回路部分が示される。図２０（Ｂ）には入力逆相信号ＩＮＮを受けて、各ドライバＤＲＶ１〜ＤＲＶ４を構成する第２のスイッチＳＷ２にそれぞれ出力される信号ＩＮＮ１〜ＩＮＮ４を生成する回路部分が示される。

図２０（Ａ）を参照して、プリドライバおよび制御回路１２２は、トランスミッションゲート１３１〜１３４，１６１〜１６４と、インバータ１３６〜１３９，１４６〜１４９，１６６〜１６９と、バッファ１４１〜１４４と、ＡＮＤゲート１７２〜１７４と、ＰＭＯＳトランジスタ１５１〜１５４と、ＮＭＯＳトランジスタ１５６〜１５９，２０２〜２０４とを含む。

入力された正相信号ＩＮＰは、トランスミッションゲート１３１〜１３４をそれぞれ介してインバータ１４６〜１４９に入力される。トランスミッションゲート１３１〜１３４を構成するＰＭＯＳトランジスタのゲートには待機信号ＩＤＬＥが入力される。トランスミッションゲート１３１〜１３４を構成するＮＭＯＳトランジスタのゲートにはそれぞれインバータ１３６〜１３９によって待機信号ＩＤＬＥを反転した信号が入力される。

ＰＭＯＳトランジスタ１５１およびＮＭＯＳトランジスタ１５６は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ１５１，１５６の接続ノードは、インバータ１４６の入力ノードに接続される。トランジスタ１５１のゲートは電源ノードＶＣＣに接続される。したがって、トランジスタ１５１は常時オフ状態である。トランジスタ１５６のゲートにはバッファ１４１を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ１５２およびＮＭＯＳトランジスタ１５７は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ１５２，１５７の接続ノードは、インバータ１４７の入力ノードに接続される。トランジスタ１５２のゲートは電源ノードＶＣＣに接続される。したがって、トランジスタ１５２は常時オフ状態である。トランジスタ１５７のゲートにはバッファ１４２を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ１５３およびＮＭＯＳトランジスタ１５８は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ１５３，１５８の接続ノードは、インバータ１４８の入力ノードに接続される。トランジスタ１５３のゲートは電源ノードＶＣＣに接続される。したがって、トランジスタ１５３は常時オフ状態である。トランジスタ１５８のゲートにはバッファ１４３を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ１５４およびＮＭＯＳトランジスタ１５９は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ１５４，１５９の接続ノードは、インバータ１４９の入力ノードに接続される。トランジスタ１５４のゲートは電源ノードＶＣＣに接続される。したがって、トランジスタ１５４は常時オフ状態である。トランジスタ１５９のゲートにはバッファ１４４を介して待機信号ＩＤＬＥが入力される。

インバータ１４６〜１４９からは信号ＩＮＰ１〜ＩＮＰ４が対応のドライバＤＲＶ１〜ＤＲＶ４にそれぞれ出力される。

入力されたバイアス電圧ｂｉａｓは、トランスミッションゲート１６１を介して制御電圧Ｂｉａｓ＿ｉｎ１として出力される。トランスミッションゲート１６１を構成するＰＭＯＳトランジスタのゲートは接地ノードＧＮＤに接続され、トランスミッションゲート１６１を構成するＮＭＯＳトランジスタのゲートはインバータ１６６を介して接地ノードに接続される。したがって、トランスミッションゲート１６１は常時、導通状態である。

入力されたバイアス電圧ｂｉａｓは、トランスミッションゲート１６２を介して制御電圧Ｂｉａｓ＿ｉｎ２として出力される。トランスミッションゲート１６２の出力ノードと接地ノードＧＮＤとの間にはＮＭＯＳトランジスタ２０２が接続される。ＡＮＤゲート１７２は、待機信号ＩＤＬＥと選択信号ＳＥＬ２との論理積演算の結果を、トランスミッションゲート１６２を構成するＰＭＯＳトランジスタのゲートおよびトランジスタ２０２のゲートに出力する。ＡＮＤゲート１７２の出力は、さらに、トランスミッションゲート１６２を構成するＮＭＯＳトランジスタのゲートにインバータ１６７を介して入力される。

入力されたバイアス電圧ｂｉａｓは、トランスミッションゲート１６３を介して制御電圧Ｂｉａｓ＿ｉｎ３として出力される。トランスミッションゲート１６３の出力ノードと接地ノードＧＮＤとの間にはＮＭＯＳトランジスタ２０３が接続される。ＡＮＤゲート１７３は、待機信号ＩＤＬＥと選択信号ＳＥＬ３との論理積演算の結果を、トランスミッションゲート１６３を構成するＰＭＯＳトランジスタのゲートおよびトランジスタ２０３のゲートに出力する。ＡＮＤゲート１７３の出力は、さらに、トランスミッションゲート１６３を構成するＮＭＯＳトランジスタのゲートにインバータ１６８を介して入力される。

入力されたバイアス電圧ｂｉａｓは、トランスミッションゲート１６４を介して制御電圧Ｂｉａｓ＿ｉｎ４として出力される。トランスミッションゲート１６４の出力ノードと接地ノードＧＮＤとの間にはＮＭＯＳトランジスタ２０４が接続される。ＡＮＤゲート１７４は、待機信号ＩＤＬＥと選択信号ＳＥＬ４との論理積演算の結果を、トランスミッションゲート１６４を構成するＰＭＯＳトランジスタのゲートおよびトランジスタ２０４のゲートに出力する。ＡＮＤゲート１７４の出力は、さらに、トランスミッションゲート１６４を構成するＮＭＯＳトランジスタのゲートにインバータ１６９を介して入力される。

図２０（Ｂ）を参照して、プリドライバおよび制御回路１２２は、さらに、トランスミッションゲート１８１〜１８４と、インバータ１８６〜１８９，２０６〜２０９と、バッファ１７６〜１７９と、ＰＭＯＳトランジスタ１９１〜１９４と、ＮＭＯＳトランジスタ１９６〜１９９とを含む。

入力された逆相信号ＩＮＮは、トランスミッションゲート１８１〜１８４をそれぞれ介してインバータ２０６〜２０９に入力される。トランスミッションゲート１８１〜１８４を構成するＰＭＯＳトランジスタのゲートには待機信号ＩＤＬＥが入力される。トランスミッションゲート１８１〜１８４を構成するＮＭＯＳトランジスタのゲートにはそれぞれインバータ１８６〜１８９によって待機信号ＩＤＬＥを反転した信号が入力される。

ＰＭＯＳトランジスタ１９１およびＮＭＯＳトランジスタ１９６は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ１９１，１９６の接続ノードは、インバータ２０６の入力ノードに接続される。ＰＭＯＳトランジスタ１９１のゲートは電源ノードＶＣＣに接続される。したがって、トランジスタ１９１は常時オフ状態である。ＮＭＯＳトランジスタ１９６のゲートにはバッファ１７６を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ１９２およびＮＭＯＳトランジスタ１９７は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ１９２，１９７の接続ノードは、インバータ２０７の入力ノードに接続される。トランジスタ１９２のゲートは電源ノードＶＣＣに接続される。したがって、トランジスタＰＭＯＳ１９２は常時オフ状態である。ＮＭＯＳトランジスタ１９７のゲートにはバッファ１７７を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ１９３およびＮＭＯＳトランジスタ１９８は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ１９３，１９８の接続ノードは、インバータ２０８の入力ノードに接続される。トランジスタ１９３のゲートは電源ノードＶＣＣに接続される。したがって、ＰＭＯＳトランジスタ１９３は常時オフ状態である。ＮＭＯＳトランジスタ１９８のゲートにはバッファ１７８を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ１９４およびＮＭＯＳトランジスタ１９９は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続され、これらのトランジスタ１９４，１９９の接続ノードは、インバータ２０９の入力ノードに接続される。ＰＭＯＳトランジスタ１９４のゲートは電源ノードＶＣＣに接続される。したがって、トランジスタ１９４は常時オフ状態である。ＮＭＯＳトランジスタ１９９のゲートにはバッファ１７９を介して待機信号ＩＤＬＥが入力される。

インバータ２０６〜２０９からは信号ＩＮＮ１〜ＩＮＮ４が対応のドライバＤＲＶ１〜ＤＲＶ４にそれぞれ出力される。

上記の構成によれば、待機信号ＩＤＬＥがＬレベル（“０”）のとき（通常モード時）、トランスミッションゲート１３１〜１３４，１８１〜１８４は導通する。このとき、ＰＭＯＳトランジスタ１５１〜１５４およびＮＭＯＳトランジスタ１５６〜１５９はすべてオフ状態になる。この結果、インバータ１４６〜１４９からは、入力正相信号ＩＮＰを反転した信号／ＩＮＰが、ドライバＤＲＶ１〜ＤＲＶ４にそれぞれ対応した信号ＩＮＰ１〜ＩＮＰ４としてそれぞれ出力される。インバータ２０６〜２０９からは、入力逆相信号ＩＮＮを反転した信号／ＩＮＮが、ドライバＤＲＶ１〜ＤＲＶ４にそれぞれ対応した信号ＩＮＮ１〜ＩＮＮ４としてそれぞれ出力される。

さらに、待機信号ＩＤＬＥがＬレベル（“０”）のとき（通常モード時）、トランスミッションゲート１６１〜１６４は導通する。このとき、ＮＭＯＳトランジスタ２０２〜２０４はすべてオフ状態になる。この結果、制御電圧Ｂｉａｓ＿ｉｎ１〜Ｂｉａｓ＿ｉｎ４としてバイアス電圧ｂｉａｓが出力される。

次に、待機信号ＩＤＬＥがＨレベル（“１”）のとき（待機モード時）について説明する。この場合、トランスミッションゲート１３１〜１３４，１８１〜１８４は非導通状態になる。ＮＭＯＳトランジスタ１５６〜１５９，１９６〜１９９がオン状態になるので、インバータ１４６〜１４９，２０６〜２０９からはＨレベルの信号（“１”）が出力される。

さらに、待機信号ＩＤＬＥがＨレベル（“１”）のとき（待機モード時）、制御電圧Ｂｉａｓ＿ｉｎ２〜Ｂｉａｓ＿ｉｎ４として出力される電圧信号は選択信号ＳＥＬ２〜ＳＥＬ４に応じて異なる。

選択信号ＳＥＬ２がＨレベル（“１”）のとき、トランスミッションゲート１６２が非導通状態になり、トランジスタ２０２がオン状態になるので、制御電圧Ｂｉａｓ＿ｉｎ２としてＬレベル（“０”）の信号が出力される。選択信号ＳＥＬ２がＬレベル（“０”）のとき、トランスミッションゲート１６２が導通状態になり、ＮＭＯＳトランジスタ２０２がオフ状態になるので、制御電圧Ｂｉａｓ＿ｉｎ２としてバイアス電圧ｂｉａｓが出力される。

選択信号ＳＥＬ３がＨレベル（“１”）のとき、トランスミッションゲート１６３が非導通状態になり、トランジスタ２０３がオン状態になるので、制御電圧Ｂｉａｓ＿ｉｎ３としてＬレベル（“０”）の信号が出力される。選択信号ＳＥＬ３がＬレベル（“０”）のとき、トランスミッションゲート１６３が導通状態になり、ＮＭＯＳトランジスタ２０３がオフ状態になるので、制御電圧Ｂｉａｓ＿ｉｎ３としてバイアス電圧ｂｉａｓが出力される。

選択信号ＳＥＬ４がＨレベル（“１”）のとき、トランスミッションゲート１６４が非導通状態になり、トランジスタ２０４がオン状態になるので、制御電圧Ｂｉａｓ＿ｉｎ４としてＬレベル（“０”）の信号が出力される。選択信号ＳＥＬ４がＬレベル（“０”）のとき、トランスミッションゲート１６４が導通状態になり、ＮＭＯＳトランジスタ２０４がオフ状態になるので、制御電圧Ｂｉａｓ＿ｉｎ４としてバイアス電圧ｂｉａｓが出力される。

［実施の形態２の効果］
以上のとおり実施の形態２の半導体装置によれば、待機モード時に駆動回路１２０に流れる電流が、通常モード時に駆動回路１２０に流れる電流と同等になるように待機モード時の電流量を調整する。この結果、待機モード時と通常モード時とでのコモン電圧の変動を抑制できる。

さらに、コモン電圧の変動を抑制することによって出力回路１１０から出力する差動シリアル信号の品質を向上させることができる。規格で定められたコモン電圧変動の許容範囲内に収めることができるので、量産歩留りを向上させることができる。

待機モード時に駆動回路１２０に流れる電流量は調整前に比べて減少するので、待機モード時の出力回路の消費電力を低減させることができる。

ＭＯＳ電流源のチャネル長変調効果を考慮に入れて、待機モード時の駆動回路１２０に流れる電流量を調整するので、チャネル長変調効果を抑制するためにＭＯＳ電流源のゲート長を長くする必要がない。この結果、出力回路の面積をより小さくすることができる。

＜実施の形態２の変形例＞
図２１は、実施の形態２の変形例による出力回路１１０Ａの構成を示すブロック図である。実施の形態２の変形例は、各ドライバを構成するトランジスタをＮＭＯＳトランジスタからＰＭＯＳトランジスタに変更するとともに、終端抵抗部ＲＰ，ＲＮを出力端子ＰＡＤＰ，ＰＡＤＮと接地ノードＧＮＤとの間にそれぞれ設けた点で実施の形態２の場合と異なる。以下、実施の形態２と異なる点を主に説明する。

図２１を参照して、出力回路１１０Ａは、出力端子ＰＡＤＰ，ＰＡＤＮと、正相側の終端抵抗部ＲＰと、逆相側の終端抵抗部ＲＮと、駆動回路１２０Ａとを含む。

正相側の終端抵抗部ＲＰは、接地ノードＧＮＤと正相側の出力端子ＰＡＤＰとの間に接続される。逆相側の終端抵抗部ＲＮは、接地ノードＧＮＤと逆相側の出力端子ＰＡＤＮとの間に接続される。

駆動回路１２０Ａは、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じて終端抵抗部ＲＰ，ＲＮの一方を介して電源ノードＶＣＣと接地ノードＧＮＤとの間に定電流を流す。駆動回路１２０Ａは、待機モード時には、終端抵抗部ＲＰ，ＲＮの両方に定電流を流す。

より詳細には、駆動回路１２０Ａは、互いに並列接続された複数の（図２１の場合、４個の）ドライバＤＲＶＡ１〜ＤＲＶＡ４と、プリドライバおよび制御回路２２Ａとを含む。ドライバＤＲＶＡ１〜ＤＲＶＡ４の構成は、図１４および図１５で説明したものと同様であるので詳しい説明を繰り返さない。ただし、図２１のドライバＤＲＶＡ１〜ＤＲＶＡ４を構成する定電流源には、制御電圧Ｂｉａｓ＿ｉｎ１〜Ｂｉａｓ＿ｉｎ４がプリドライバおよび制御回路１２２Ａからそれぞれ入力される。

［プリドライバおよび制御回路１２２Ａの動作］
図２２は、図２１のプリドライバおよび制御回路１２２Ａの動作を説明するための図である。図２２において、論理レベルがローレベル（Ｌレベル）のときを“０”で表わし、論理レベルがハイレベル（Ｈレベル）のときを“１”で表わす。

図２１〜図２２を参照して、まず、通常モード時（待機信号ＩＤＬＥが“０”のとき）について説明する。この場合、ドライバＤＲＶＡ１〜ＤＲＶＡ４に設けられた第１のスイッチＳＷ１を構成する各トランジスタのゲートには、各対応する信号ＩＮＰ１〜ＩＮＰ４として、入力逆相信号ＩＮＮがそれぞれ入力される。ドライバＤＲＶＡ１〜ＤＲＶＡ４に設けられた第２のスイッチＳＷ２を構成する各トランジスタのゲートには、各対応する信号ＩＮＮ１〜ＩＮＮ４として、入力正相信号ＩＮＰがそれぞれ入力される。ドライバＤＲＶＡ１〜ＤＲＶＡ４に設けられた定電流源ＣＳを構成する各トランジスタのゲートには、制御電圧Ｂｉａｓ＿ｉｎ１〜Ｂｉａｓ＿ｉｎ４としてバイアス電圧ｂｉａｓが入力される。各ドライバＤＲＶＡ１〜ＤＲＶＡ４に入力されるこれらの信号は、レジスタ１１に保持された選択信号ＳＥＬ２〜ＳＥＬ４の信号レベルによらない。この結果、出力端子ＰＡＤＰ，ＰＡＤＮからは入力信号ＩＮＰ，ＩＮＮに応じた小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮが出力される。

次に、待機モード時（待機信号ＩＤＬＥが“１”のとき）について説明する。この場合、ドライバＤＲＶＡ１〜ＤＲＶＡ４に設けられた第１のスイッチＳＷ１を構成する各トランジスタのゲートには、入力信号ＩＮＰ１〜ＩＮＰ４としてＬレベル（“０”）の信号がそれぞれ入力される。ドライバＤＲＶＡ１〜ＤＲＶＡ４に設けられた第２のスイッチＳＷ２を構成する各トランジスタのゲートには、入力信号ＩＮＮ１〜ＩＮＮ４としてＬレベル（“０”）の信号が入力される。各ドライバＤＲＶＡ１〜ＤＲＶＡ４に入力されるこれらの信号は、レジスタ１１に保持された選択信号ＳＥＬ２〜ＳＥＬ４の信号レベルによらない。この結果、各ドライバＤＲＶＡ１〜ＤＲＶＡ４に設けられた第１および第２のスイッチＳＷ１，ＳＷ２は共に導通状態になる。

ドライバＤＲＶＡ１に設けられた定電流源ＣＳを構成する各トランジスタのゲートには、制御電圧Ｂｉａｓ＿ｉｎ１としてバイアス電圧ｂｉａｓが入力される。この制御電圧Ｂｉａｓ＿ｉｎ１はレジスタ１１の設定値によらない。この結果、ドライバＤＲＶＡ１に設けられた定電流源は動作状態になる。

一方、ドライバＤＲＶＡ２〜ＤＲＶＡ４にそれぞれ入力される制御電圧Ｂｉａｓ＿ｉｎ２〜Ｂｉａｓ＿ｉｎ４は、レジスタ１１からの選択信号ＳＥＬ２〜ＳＥＬ４の値に応じてそれぞれ異なる。Ｈレベル（“１”）の選択信号ＳＥＬ（ｉ＝２〜４）に対応する特定のドライバＤＲＶＡｉでは、定電流源ＣＳを構成する各トランジスタのゲートに制御電圧Ｂｉａｓ＿ｉｎｉ（ｉ＝２〜４）として電源電圧ＶＣＣ（“１”）が入力される。この結果、Ｈレベルの選択信号ＳＥＬｉ（ｉ＝２〜４）に対応する特定のドライバＤＲＶＡｉに設けられた定電流源ＣＳは非動作状態になる。

これに対して、Ｌレベル（“０”）の選択信号ＳＥＬｉ（ｉ＝２〜４）に対応するドライバＤＲＶＡｉでは、定電流源ＣＳを構成する各トランジスタのゲートに制御電圧Ｂｉａｓ＿ｉｎｉ（ｉ＝２〜４）としてバイアス電圧ｂｉａｓが入力される。この結果、Ｌレベルの選択信号ＳＥＬｉ（ｉ＝２〜４）に対応するドライバＤＲＶＡｉに設けられた定電流源ＣＳは動作状態になる。

［プリドライバおよび制御回路１２２Ａの構成例］
図２３は、図２１のプリドライバおよび制御回路１２２Ａの構成例を示す回路図である。図２３（Ａ）には入力正相信号ＩＮＰを受けて、各ドライバＤＲＶＡ１〜ＤＲＶＡ４を構成する第２のスイッチＳＷ２にそれぞれ出力される信号ＩＮＮ１〜ＩＮＮ４を生成する回路部分が示される。図２３（Ｂ）には入力逆相信号ＩＮＮを受けて、各ドライバＤＲＶＡ１〜ＤＲＶＡ４を構成する第１のスイッチＳＷ１にそれぞれ出力される信号ＩＮＰ１〜ＩＮＰ４を生成する回路部分が示される。

図２３（Ａ），（Ｂ）を参照して、プリドライバおよび制御回路１２２Ａは、インバータ１４６〜１４９，２０６〜２０９に代えてバッファ１４６Ａ〜１４９Ａ，２０６Ａ〜２０９Ａを含む点で、図２０（Ａ），（Ｂ）のプリドライバおよび制御回路１２２と異なる。バッファ１４６Ａ〜１４９Ａからは入力信号ＩＮＮ１〜ＩＮＮ４がドライバＤＲＶＡ１〜ＤＲＶＡ４の第２のスイッチＳＷ２にそれぞれ出力される。バッファ２０６Ａ〜２０９Ａからは入力信号ＩＮＰ１〜ＩＮＰ４がドライバＤＲＶＡ１〜ＤＲＶＡ４の第１のスイッチＳＷ１にそれぞれ出力される。

さらに、プリドライバおよび制御回路１２２Ａは、ＮＭＯＳトランジスタ２０２〜２０４に代えてＰＭＯＳトランジスタ２０２Ａ〜２０４Ａが設けられる点で、図２０（Ａ），（Ｂ）のプリドライバおよび制御回路１２２と異なる。ＰＭＯＳトランジスタ２０２Ａ〜２０４Ａは、それぞれトランスミッションゲート１６２〜１６４の出力ノードと電源ノードＶＣＣとの間に設けられる。ＰＭＯＳトランジスタ２０２Ａ〜２０４Ａのゲートには、ＡＮＤゲート１７２〜１７４の出力信号をインバータを介して反転した信号がそれぞれ入力される。

図２３（Ａ），（Ｂ）のその他の点は図２０（Ａ），（Ｂ）の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［実施の形態２の変形例の効果］
上記の構成による出力回路１１０Ａにおいても、実施の形態２の出力回路１１０の場合と同様の効果を奏する。

＜実施の形態３＞
実施の形態３の出力回路３１０は、終端抵抗部ＲＰ，ＲＮの抵抗値を可変にしたものである。具体的には、待機モード時の終端抵抗部ＲＰ，ＲＮの抵抗値を通常モード時の終端抵抗部ＲＰ，ＲＮの抵抗値よりも小さくする。これによって、待機電圧を通常モード時のコモン電圧に等しくするようにする。以下、具体的に説明する。

［出力回路３１０の構成］
図２４は、実施の形態３による出力回路３１０の構成を示すブロック図である。図２４を参照して、出力回路３１０は、出力端子ＰＡＤＰ，ＰＡＤＮと、正相側の終端抵抗部ＲＰと、逆相側の終端抵抗部ＲＮと、駆動回路３２０とを含む。

正相側の終端抵抗部ＲＰは、電源電圧が印加される電源ノードＶＣＣと正相側の出力端子ＰＡＤＰとの間に接続される。逆相側の終端抵抗部ＲＮは、電源ノードＶＣＣと逆相側の出力端子ＰＡＤＮとの間に接続される。終端抵抗部ＲＰ，ＲＮの抵抗値は可変である。

具体的に、正相側の終端抵抗部ＲＰは、電源ノードＶＣＣと出力端子ＰＡＤＰとの間に互いに並列に接続された抵抗素子ＲＰ１，ＲＰ２と、抵抗素子ＲＰ２と直列に接続されたスイッチとしてのＰＭＯＳトランジスタＲＰＳ２とを含む。待機モード時にトランジスタＲＰＳ２をオン状態にすることによって抵抗値を減少させる。

同様に、逆相側の終端抵抗部ＲＮは、電源ノードＶＣＣと出力端子ＰＡＤＮとの間に互いに並列に接続された抵抗素子ＲＮ１，ＲＮ２と、抵抗素子ＲＮ２と直列に接続されたスイッチとしてのＰＭＯＳトランジスタＲＮＳ２とを含む。待機モード時にトランジスタＲＮＳ２をオン状態にすることによって抵抗値を減少させる。

駆動回路３２０は、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じて終端抵抗部ＲＰ，ＲＮの一方を介して電源ノードＶＣＣと接地ノードＧＮＤとの間に定電流を流す。これによって、出力回路３１０は、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じた小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを出力端子ＰＡＤＰ，ＰＡＤＮから出力する。待機モード時には、駆動回路３２０は、終端抵抗部ＲＰ，ＲＮの両方に定電流を流す。これによって、出力回路３１０は待機電圧を出力端子ＰＡＤＰ，ＰＡＤＮから出力する。

より詳細には、駆動回路３２０は、ドライバ３２１と、プリドライバおよび制御回路３２２とを含む。ドライバ３２１は、スイッチＳＷ１としてのＮＭＯＳトランジスタＮＴＰ１と、スイッチＳＷ２としてのＮＭＯＳトランジスタＮＴＮ１と、定電流源ＣＳとしてのＮＭＯＳトランジスタＮＴＣ１とを含む。トランジスタＮＴＰ１は、出力端子ＰＡＤＰと接続ノードＣＮＤ１との間に接続される。トランジスタＮＴＮ１は、出力端子ＰＡＤＮと接続ノードＣＮＤ１との間に接続される。トランジスタＮＴＣ１は、接続ノードＣＮＤ１と接地ノードＧＮＤとの間に接続される。トランジスタＮＴＰ１，ＮＴＮ１のゲートには、プリドライバおよび制御回路３２２から制御信号が入力される。トランジスタＮＴＣ１のゲートにはバイアス電圧ｂｉａｓが印加される。

プリドライバおよび制御回路３２２は、図１の論理回路部１２（物理層回路１２Ｄ）から待機信号ＩＤＬＥを受け、パラレル−シリアル変換回路１３から差動シリアル信号ＩＮＰ，ＩＮＮを受ける。プリドライバおよび制御回路３２２は、さらに、予め設定されたレジスタ１１の値に応じた選択信号ＳＥＬを受ける。プリドライバおよび制御回路３２２は、これらの信号に応じてスイッチとしてのトランジスタＮＴＰ１，ＮＴＮ１，ＲＰＳ２，ＲＮＳ２のオン・オフを制御する。

具体的に、プリドライバおよび制御回路３２２は、トランスミッションゲート３３１，３３２と、インバータ３３６，３３７，３５６，３５７と、バッファ３５１，３５２と、ＮＡＮＤゲート３６１と、ＰＭＯＳトランジスタ３４１，３４２と、ＮＭＯＳトランジスタ３４６，３４７とを含む。

入力された正相信号ＩＮＰは、トランスミッションゲート３３１およびインバータ３５６を順に介してスイッチＳＷ１としてのトランジスタＮＴＰ１のゲートに入力される。トランスミッションゲート３３１を構成するＰＭＯＳトランジスタのゲートには待機信号ＩＤＬＥが入力される。トランスミッションゲート３３１を構成するＮＭＯＳトランジスタのゲートには待機信号ＩＤＬＥをインバータ３３６によって反転した信号が入力される。

入力された逆相信号ＩＮＮは、トランスミッションゲート３３２およびインバータ３５７を順に介してスイッチＳＷ２としてのトランジスタＮＴＮ１のゲートに入力される。トランスミッションゲート３３２を構成するＰＭＯＳトランジスタのゲートには待機信号ＩＤＬＥが入力される。トランスミッションゲート３３２を構成するＮＭＯＳトランジスタのゲートには待機信号ＩＤＬＥをインバータ３３７によって反転した信号が入力される。

ＰＭＯＳトランジスタ３４１およびＮＭＯＳトランジスタ３４６は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続される。これらのトランジスタ３４１，３４６の接続ノードは、インバータ３５６の入力ノードに接続される。トランジスタ３４１は、そのゲートが電源ノードＶＣＣに接続されることによって常時オフ状態になる。トランジスタ３４６のゲートにはバッファ３５１を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ３４２およびＮＭＯＳトランジスタ３４７は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続される。これらのトランジスタ３４２，３４７の接続ノードは、インバータ３５７の入力ノードに接続される。トランジスタ３４２は、そのゲートが電源ノードＶＣＣに接続されることによって常時オフ状態になる。トランジスタ３４７のゲートにはバッファ３５２を介して待機信号ＩＤＬＥが入力される。

ＮＡＮＤゲート３６１は、レジスタ１１からの選択信号ＳＥＬと待機信号ＩＤＬＥとのＮＡＮＤ演算結果を、トランジスタＲＰＳ２，ＲＮＳ２の各ゲートに出力する。

［出力回路３１０の動作］
上記の構成によれば、待機信号ＩＤＬＥがＬレベル（“０”）のとき（通常モード時）、トランスミッションゲート３３１，３３２は導通し、トランジスタ３４６，３４７はオフ状態になる。したがって、スイッチＳＷ１としてのトランジスタＮＴＰ１のゲートには入力された正相信号ＩＮＰを反転した信号／ＩＮＰが入力される。スイッチＳＷ２としてのトランジスタＮＴＮ１のゲートには入力された逆相信号ＩＮＮを反転した信号／ＩＮＮが入力される。この結果、出力端子ＰＡＤＰ，ＰＡＤＮからは入力信号ＩＮＰ，ＩＮＮに応じた差動信号ＯＵＴＰ，ＯＵＴＮが出力される。

さらに、待機信号ＩＤＬＥがＬレベル（“０”）のとき（通常モード時）には、トランジスタＲＰＳ２，ＲＮＳ２がオフ状態になるので、終端抵抗部ＲＰ，ＲＮの抵抗値は抵抗素子ＲＰ１，ＲＮ１のみで決まる。

次に、待機信号ＩＤＬＥがＨレベル（“１”）のとき（待機モード時）について説明する。この場合、トランスミッションゲート３３１，３３２は非導通状態になり、トランジスタ３４６，３４７はオン状態になる。したがって、スイッチＳＷ１としてのトランジスタＮＴＰ１およびスイッチＳＷ２としてのトランジスタＮＴＮ１はオン状態になる。この結果、出力端子ＰＡＤＰ，ＰＡＤＮからは待機電圧が出力される。

待機信号ＩＤＬＥがＨレベル（“１”）のとき（待機モード時）のトランジスタＲＰＳ２，ＲＮＳ２のオン・オフは、選択信号ＳＥＬに応じて異なる。選択信号ＳＥＬがＨレベル（“１”）のとき、トランジスタＲＰＳ２，ＲＮＳ２がオン状態になる。この結果、終端抵抗部ＲＰ，ＲＮの抵抗値は、通常モード時の場合よりも小さくなる。逆に、選択信号ＳＥＬがＬレベル（“０”）のとき、トランジスタＲＰＳ２，ＲＮＳ２はオフ状態になるので、終端抵抗部ＲＰ，ＲＮの抵抗値は通常モード時の場合と同じである。

図２５は、終端抵抗用スイッチとして用いられるトランジスタＲＰＳ２，ＲＮＳ２の動作状態をまとめた図である。図２５に示すように、待機信号ＩＤＬＥがＨレベル（“１”）となる待機状態であり、かつ、選択信号ＳＥＬがＨレベル（“１”）のときのみ、終端抵抗用スイッチとして用いられるトランジスタＲＰＳ２，ＲＮＳ２はオン状態になる。

［終端抵抗部ＲＰ，ＲＮの抵抗値を調整する理由について］
以下、待機モード時の終端抵抗部ＲＰ，ＲＮの抵抗値を通常モードの場合よりも小さくする理由について説明する。

図２６は、図２５の定電流源ＣＳ用のトランジスタＮＴＣ１の電流電圧特性を示す図である。

図２６を参照して、通常モード時には、前述の式（２）で表わされる負荷線ＬＬ２と電流電圧特性ＩＶＣ１との交点が、トランジスタＮＴＣ１の動作点ＯＰ２（電流Ｉｏｕｔ、電圧Ｖｏｌ）となる。待機モード時で選択信号ＳＥＬ＝０の場合、前述の式（１）で表わされる負荷線ＬＬ１と電流電圧特性ＩＶＣ１との交点が、トランジスタＮＴＣ１の動作点（電圧Ｖ３）となる。この場合の待機電圧Ｖ３は、通常モード時のコモン電圧Ｖｃｍよりも低くなってしまう。

これに対して選択信号ＳＥＬ＝１の場合には、終端抵抗部ＲＰ，ＲＮの抵抗値がより小さくなるので、負荷線がＬＬ１からＬＬ３に変わる。この結果、負荷線ＬＬ３と電流電圧特性ＩＶＣ１との交点が、トランジスタＮＴＣ１の動作点ＯＰ４（電流Ｉｉｄｌｅ、電圧Ｖｉｄｌｅ）になり、待機電圧Ｖｉｄｌｅを通常モード時のコモン電圧Ｖｃｍに近づけることができる。

［実施の形態３の効果］
以上のとおり実施の形態３の半導体装置によれば、待機モード時の待機電圧が通常モード時のコモン電圧に等しくなるように、待機モード時における終端抵抗部ＲＰ，ＲＮの抵抗値を調整する。この結果、待機モード時と通常モード時とでのコモン電圧の変動を抑制できる。

さらに、コモン電圧の変動を抑制することによって出力回路３１０から出力する差動シリアル信号の品質を向上させることができる。規格で定められたコモン電圧変動の許容範囲内に収めることができるので、量産歩留りを向上させることができる。

ＭＯＳ電流源のチャネル長変調効果を考慮に入れて、待機モード時の終端抵抗部ＲＰ，ＲＮの抵抗値を調整するので、チャネル長変調効果を抑制するためにＭＯＳ電流源のゲート長を長くする必要がない。この結果、出力回路の面積をより小さくすることができる。

＜実施の形態３の変形例＞
図２７は、実施の形態３の変形例による出力回路３１０Ａの構成を示すブロック図である。実施の形態３の変形例は、ドライバを構成するトランジスタをＮＭＯＳトランジスタからＰＭＯＳトランジスタに変更するとともに、終端抵抗部ＲＰ，ＲＮを出力端子ＰＡＤＰ，ＰＡＤＮと接地ノードＧＮＤとの間にそれぞれ設けた点で実施の形態３の場合と異なる。以下、実施の形態３と異なる点を主に説明する。

図２７を参照して、出力回路３１０Ａは、出力端子ＰＡＤＰ，ＰＡＤＮと、正相側の終端抵抗部ＲＰと、逆相側の終端抵抗部ＲＮと、駆動回路３２０Ａとを含む。

正相側の終端抵抗部ＲＰは、接地ノードＧＮＤと正相側の出力端子ＰＡＤＰとの間に接続される。逆相側の終端抵抗部ＲＮは、接地ノードＧＮＤと逆相側の出力端子ＰＡＤＮとの間に接続される。終端抵抗部ＲＰ，ＲＮの抵抗値は可変である。

具体的に、正相側の終端抵抗部ＲＰは、接地ノードＧＮＤと出力端子ＰＡＤＰとの間に互いに並列に接続された抵抗素子ＲＰ１，ＲＰ２と、抵抗素子ＲＰ２と直列に接続されたスイッチとしてのＮＭＯＳトランジスタＲＰＳ２とを含む。待機モード時にトランジスタＲＰＳ２をオン状態にすることによって抵抗値を減少させる。

同様に、逆相側の終端抵抗部ＲＮは、接地ノードＧＮＤと出力端子ＰＡＤＮとの間に互いに並列に接続された抵抗素子ＲＮ１，ＲＮ２と、抵抗素子ＲＮ２と直列に接続されたスイッチとしてのＮＭＯＳトランジスタＲＮＳ２とを含む。待機モード時にトランジスタＲＮＳ２をオン状態にすることによって抵抗値を減少させる。

駆動回路３２０Ａは、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じて終端抵抗部ＲＰ，ＲＮの一方を介して電源ノードＶＣＣと接地ノードＧＮＤとの間に定電流を流す。待機モード時には、駆動回路３２０Ａは、終端抵抗部ＲＰ，ＲＮの両方に定電流を流す。

より詳細には、駆動回路３２０Ａは、ドライバ３２１Ａと、プリドライバおよび制御回路３２２Ａとを含む。ドライバ３２１Ａは、スイッチＳＷ１としてのＰＭＯＳトランジスタＰＴＰ１と、スイッチＳＷ２としてのＰＭＯＳトランジスタＰＴＮ１と、定電流源ＣＳとしてのＰＭＯＳトランジスタＰＴＣ１とを含む。トランジスタＰＴＰ１は、出力端子ＰＡＤＰと接続ノードＣＮＤ１との間に接続される。トランジスタＰＴＮ１は、出力端子ＰＡＤＮと接続ノードＣＮＤ１との間に接続される。トランジスタＰＴＣ１は、接続ノードＣＮＤ１と電源ノードＶＣＣとの間に接続される。トランジスタＰＴＰ１，ＰＴＮ１のゲートには、プリドライバおよび制御回路３２２Ａから制御信号が入力される。トランジスタＰＴＣ１のゲートにはバイアス電圧ｂｉａｓが印加される。

プリドライバおよび制御回路３２２Ａの詳細な構成および動作は実施の形態３の場合と同様である。ただし、図２７のプリドライバおよび制御回路３２２Ａは、インバータ３５６，３５７に代えてバッファ３５６Ａ，３５７Ａを含む点で図２４のプリドライバおよび制御回路３２２と異なる。バッファ３５６Ａの出力は、スイッチＳＷ２としてのトランジスタＰＴＮ１のゲートに入力される。バッファ３５７Ａの出力は、スイッチＳＷ１としてのトランジスタＰＴＰ１のゲートに入力される。図２７のプリドライバおよび制御回路３２２Ａは、さらに、ＮＡＮＤゲート３６１に代えてＡＮＤゲート３６１Ａを含む点で図２４のプリドライバおよび制御回路３２２と異なる。図２７のその他の点は図２４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

上記の構成の出力回路３１０Ａにおいても、実施の形態３の出力回路３１０の場合と同様の効果を奏する。

＜実施の形態３のその他の変形例＞
図２４、図２７の終端抵抗部ＲＰでは、簡単のために２個の抵抗素子を並列接続しているが、さらに多数の抵抗素子を並列接続することによって、待機モード時の終端抵抗部ＲＰ，ＲＮの抵抗値を微調整できるようにすることが望ましい。

具体的に、各終端抵抗部ＲＰ，ＲＮは、互いに並列接続された複数の抵抗素子と、複数の抵抗素子の少なくとも一部とそれぞれ直列に接続された１または複数のスイッチとを含む。この場合、１または複数のスイッチの各々は、通常モードのときに導通状態になり、待機モードのときにレジスタ１１に保持された情報に基づいて導通状態または非導通状態になる。

他の構成例として、各終端抵抗部ＲＰ，ＲＮは、互いに直列接続された複数の抵抗素子と、複数の抵抗素子の少なくとも一部とそれぞれ並列に接続された１または複数のスイッチとを含む。この場合、１または複数のスイッチの各々は、通常モードのときに非導通状態になり、待機モードのときにレジスタ１１に保持された情報に基づいて導通状態または非導通状態になる。

＜実施の形態４＞
実施の形態４の出力回路４１０は、ドライバを構成する電流源トランジスタを並列に複数個設け、そのうちの特定の一部の電流源トランジスタを待機モード時にオフ状態にできるようにしたものである。これによって、待機モード時に終端抵抗部ＲＰ，ＲＮに流れる電流量を調整できるので、待機電圧を通常モード時のコモン電圧に等しくすることができる。以下、具体的に説明する。

［出力回路４１０の構成］
図２８は、実施の形態４による出力回路４１０の構成を示すブロック図である。図２８を参照して、出力回路４１０は、出力端子ＰＡＤＰ，ＰＡＤＮと、正相側の終端抵抗部ＲＰと、逆相側の終端抵抗部ＲＮと、駆動回路４２０とを含む。

正相側の終端抵抗部ＲＰは、電源電圧が印加される電源ノードＶＣＣと正相側の出力端子ＰＡＤＰとの間に接続される。逆相側の終端抵抗部ＲＮは、電源ノードＶＣＣと逆相側の出力端子ＰＡＤＮとの間に接続される。

駆動回路４２０は、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じて終端抵抗部ＲＰ，ＲＮの一方を介して電源ノードＶＣＣと接地ノードＧＮＤとの間に定電流を流す。これによって、出力回路４１０は、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じた小振幅差動シリアル信号ＯＵＴＰ，ＯＵＴＮを出力端子ＰＡＤＰ，ＰＡＤＮから出力する。待機モード時には、駆動回路４２０は、終端抵抗部ＲＰ，ＲＮの両方に定電流を流す。これによって、出力回路４１０は待機電圧を出力端子ＰＡＤＰ，ＰＡＤＮから出力する。

より詳細には、駆動回路４２０は、ドライバ４２１と、プリドライバおよび制御回路４２２とを含む。ドライバ４２１は、スイッチＳＷ１としてのＮＭＯＳトランジスタＮＴＰ１と、スイッチＳＷ２としてのＮＭＯＳトランジスタＮＴＮ１と、定電流源ＣＳとを含む。トランジスタＮＴＰ１は、出力端子ＰＡＤＰと接続ノードＣＮＤ１との間に接続される。トランジスタＮＴＮ１は、出力端子ＰＡＤＮと接続ノードＣＮＤ１との間に接続される。トランジスタＮＴＰ１，ＮＴＮ１のゲートには、プリドライバおよび制御回路４２２から制御信号が入力される。

定電流源ＣＳは、接続ノードＣＮＤ１と接地ノードＧＮＤとの間に互いに並列に接続されたＮＭＯＳトランジスタＮＴＣ１，ＮＴＣ２を含む。トランジスタＮＴＣ１，ＮＴＣ２のゲートには、プリドライバおよび制御回路４２２から制御電圧Ｂｉａｓ＿ｉｎ１，Ｂｉａｓ＿ｉｎ２がそれぞれ入力される。

プリドライバおよび制御回路４２２は、図１の論理回路部１２（物理層回路１２Ｄ）から待機信号ＩＤＬＥを受け、パラレル−シリアル変換回路１３から差動シリアル信号ＩＮＰ，ＩＮＮを受ける。プリドライバおよび制御回路４２２は、さらに、予め設定されたレジスタ１１の値に応じた選択信号ＳＥＬを受ける。プリドライバおよび制御回路４２２は、これらの信号に応じてスイッチとしてのトランジスタＮＴＰ１，ＮＴＮ１のオン・オフを制御するともに、定電流源用のトランジスタＮＴＣ１，ＮＴＣ２のゲートに制御電圧を与える。

具体的に、プリドライバおよび制御回路４２２は、トランスミッションゲート４３１，４３２，４６１と、インバータ４３６，４３７，４５６，４５７，４６２と、バッファ４５１，４５２と、ＡＮＤゲート４６３と、ＰＭＯＳトランジスタ４４１，４４２と、ＮＭＯＳトランジスタ４４６，４４７，４６４とを含む。

入力された正相信号ＩＮＰは、トランスミッションゲート４３１およびインバータ４５６を順に介してスイッチＳＷ１としてのトランジスタＮＴＰ１のゲートに入力される。トランスミッションゲート４３１を構成するＰＭＯＳトランジスタのゲートには待機信号ＩＤＬＥが入力される。トランスミッションゲート４３１を構成するＮＭＯＳトランジスタのゲートには待機信号ＩＤＬＥをインバータ４３６によって反転した信号が入力される。

入力された逆相信号ＩＮＮは、トランスミッションゲート４３２およびインバータ４５７を順に介してスイッチＳＷ２としてのトランジスタＮＴＮ１のゲートに入力される。トランスミッションゲート４３２を構成するＰＭＯＳトランジスタのゲートには待機信号ＩＤＬＥが入力される。トランスミッションゲート４３２を構成するＮＭＯＳトランジスタのゲートには待機信号ＩＤＬＥをインバータ４３７によって反転した信号が入力される。

ＰＭＯＳトランジスタ４４１およびＮＭＯＳトランジスタ４４６は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続される。これらのトランジスタ４４１，４４６の接続ノードは、インバータ４５６の入力ノードに接続される。トランジスタ４４１は、そのゲートが電源ノードＶＣＣに接続されることによって常時オフ状態になる。トランジスタ４４６のゲートにはバッファ４５１を介して待機信号ＩＤＬＥが入力される。

ＰＭＯＳトランジスタ４４２およびＮＭＯＳトランジスタ４４７は、この順で電源ノードＶＣＣと接地ノードＧＮＤとの間に接続される。これらのトランジスタ４４２，４４７の接続ノードは、インバータ４５７の入力ノードに接続される。トランジスタ４４２は、そのゲートが電源ノードＶＣＣに接続されることによって常時オフ状態になる。トランジスタ４４７のゲートにはバッファ４５２を介して待機信号ＩＤＬＥが入力される。

定電流源用のトランジスタＮＴＣ１のゲートには、制御電圧Ｂｉａｓ＿ｉｎ１としてバイアス電圧ｂｉａｓが常時与えられる。

定電流源用のトランジスタＮＴＣ２のゲートには、トランスミッションゲート４６１を介してバイアス電圧ｂｉａｓが与えられる。トランスミッションゲート４６１の出力ノードと接地ノードＧＮＤとの間にはＮＭＯＳトランジスタ４６４が設けられる。ＡＮＤゲート４６３は、待機信号ＩＤＬＥと選択信号ＳＥＬとの論理積の結果をトランスミッションゲート４６１を構成するＰＭＯＳトランジスタのゲートに出力するともに、トランジスタ４６４のゲートに出力する。トランスミッションゲート４６１を構成するＮＭＯＳトランジスタのゲートには、ＡＮＤゲート４６３の出力がインバータ４６２を介して入力される。

［出力回路４１０の動作］
上記の構成によれば、待機信号ＩＤＬＥがＬレベル（“０”）のとき（通常モード時）、トランスミッションゲート４３１，４３２は導通し、トランジスタ４４６，４４７はオフ状態になる。したがって、スイッチＳＷ１としてのトランジスタＮＴＰ１のゲートには入力された正相信号ＩＮＰを反転した信号／ＩＮＰが入力される。スイッチＳＷ２としてのトランジスタＮＴＮ１のゲートには入力された逆相信号ＩＮＮを反転した信号／ＩＮＮが入力される。この結果、出力端子ＰＡＤＰ，ＰＡＤＮからは入力信号ＩＮＰ，ＩＮＮに応じた差動信号ＯＵＴＰ，ＯＵＴＮが出力される。

さらに、待機信号ＩＤＬＥがＬレベル（“０”）のとき（通常モード時）には、トランスミッションゲート４６１が導通し、トランジスタ４６４がオフ状態になる。したがって、定電流源用のトランジスタＮＴＣ２のゲートには制御電圧Ｂｉａｓ＿ｉｎ２としてバイアス電圧ｂｉａｓが入力される。

次に、待機信号ＩＤＬＥがＨレベル（“１”）のとき（待機モード時）について説明する。この場合、トランスミッションゲート４３１，４３２は非導通状態になり、トランジスタ４４６，４４７はオン状態になる。したがって、スイッチＳＷ１としてのトランジスタＮＴＰ１およびスイッチＳＷ２としてのトランジスタＮＴＮ１はオン状態になる。この結果、出力端子ＰＡＤＰ，ＰＡＤＮからは待機電圧が出力される。

さらに、待機信号ＩＤＬＥがＨレベル（“１”）のとき（待機モード時）に、定電流源用のトランジスタＮＴＣ２のゲートに入力される制御電圧Ｂｉａｓ＿ｉｎ２は、選択信号ＳＥＬに応じて異なる。選択信号ＳＥＬがＨレベル（“１”）のとき、トランスミッションゲート４６１が非導通状態になり、トランジスタ４６４がオン状態になる。この結果、トランジスタＮＴＣ２のゲートには制御電圧Ｂｉａｓ＿ｉｎ２としてＬレベル（“０”）の信号が入力されるので、トランジスタＮＴＣ２はオフ状態（非動作状態）になる。逆に、選択信号ＳＥＬがＬレベル（“０”）のとき、トランスミッションゲート４６１が導通状態になり、トランジスタ４６４がオフ状態になる。この結果、トランジスタＮＴＣ２のゲートには制御電圧Ｂｉａｓ＿ｉｎ２としてバイアス電圧ｂｉａｓが入力されるので、トランジスタＮＴＣ２は定電流源として機能する（動作状態）。

図２９は、電流調整用のトランジスタＮＴＣ２の動作状態をまとめた図である。図２９に示すように、待機信号ＩＤＬＥがＨレベル（“１”）となる待機状態であり、かつ、選択信号ＳＥＬがＨレベル（“１”）のときのみ、電流調整用のＮＭＯＳトランジスタＮＴＣ２はオフ状態になる。

［実施の形態４の効果］
以上のとおり実施の形態４の半導体装置によれば、待機モード時に駆動回路４２０に流れる電流が、通常モード時に駆動回路４２０に流れる電流と同等になるように待機モード時の電流量を調整する。この結果、待機モード時と通常モード時とでのコモン電圧の変動を抑制できる。

さらに、コモン電圧の変動を抑制することによって出力回路４１０から出力する差動シリアル信号の品質を向上させることができる。規格で定められたコモン電圧変動の許容範囲内に収めることができるので、量産歩留りを向上させることができる。

待機モード時に駆動回路４２０に流れる電流量は調整前に比べて減少するので、待機モード時の出力回路の消費電力を低減させることができる。

ＭＯＳ電流源のチャネル長変調効果を考慮に入れて、待機モード時の駆動回路４２０に流れる電流量を調整するので、チャネル長変調効果を抑制するためにＭＯＳ電流源のゲート長を長くする必要がない。この結果、出力回路の面積をより小さくすることができる。

＜実施の形態４の変形例＞
図３０は、実施の形態４の変形例による出力回路４１０Ａの構成を示すブロック図である。実施の形態４の変形例は、ドライバを構成するトランジスタをＮＭＯＳトランジスタからＰＭＯＳトランジスタに変更するとともに、終端抵抗部ＲＰ，ＲＮを出力端子ＰＡＤＰ，ＰＡＤＮと接地ノードＧＮＤとの間にそれぞれ設けた点で実施の形態４の場合と異なる。以下、実施の形態４と異なる点を主に説明する。

図３０を参照して、出力回路４１０Ａは、出力端子ＰＡＤＰ，ＰＡＤＮと、正相側の終端抵抗部ＲＰと、逆相側の終端抵抗部ＲＮと、駆動回路４２０Ａとを含む。

正相側の終端抵抗部ＲＰは、接地ノードＧＮＤと正相側の出力端子ＰＡＤＰとの間に接続される。逆相側の終端抵抗部ＲＮは、接地ノードＧＮＤと逆相側の出力端子ＰＡＤＮとの間に接続される。

駆動回路４２０Ａは、通常モード時には、入力された差動シリアル信号ＩＮＰ，ＩＮＮに応じて終端抵抗部ＲＰ，ＲＮの一方を介して電源ノードＶＣＣと接地ノードＧＮＤとの間に定電流を流す。待機モード時には、駆動回路４２０Ａは、終端抵抗部ＲＰ，ＲＮの両方に定電流を流す。

より詳細には、駆動回路４２０Ａは、ドライバ４２１Ａと、プリドライバおよび制御回路４２２Ａとを含む。ドライバ４２１Ａは、スイッチＳＷ１としてのＰＭＯＳトランジスタＰＴＰ１と、スイッチＳＷ２としてのＰＭＯＳトランジスタＰＴＮ１と、定電流源ＣＳとを含む。トランジスタＰＴＰ１は、出力端子ＰＡＤＰと接続ノードＣＮＤ１との間に接続される。トランジスタＰＴＮ１は、出力端子ＰＡＤＮと接続ノードＣＮＤ１との間に接続される。トランジスタＰＴＰ１，ＰＴＮ１のゲートには、プリドライバおよび制御回路４２２から制御信号が入力される。

定電流源ＣＳは、接続ノードＣＮＤ１と電源ノードＶＣＣとの間に互いに並列に接続されたＰＭＯＳトランジスタＰＴＣ１，ＰＴＣ２を含む。トランジスタＰＴＣ１，ＰＴＣ２のゲートには、プリドライバおよび制御回路４２２から制御電圧Ｂｉａｓ＿ｉｎ１，Ｂｉａｓ＿ｉｎ２がそれぞれ入力される。

プリドライバおよび制御回路４２２Ａの構成および動作は実施の形態４の場合と同様である。ただし、図３０のプリドライバおよび制御回路４２２Ａは、インバータ４５６，４５７に代えてバッファ４５６Ａ，４５７Ａを含む点で図２８のプリドライバおよび制御回路４２２と異なる。バッファ４５６Ａの出力は、スイッチＳＷ２としてのトランジスタＰＴＮ１のゲートに入力される。バッファ４５７Ａの出力は、スイッチＳＷ１としてのトランジスタＰＴＰ１のゲートに入力される。さらに、図３０のプリドライバおよび制御回路４２２Ａは、ＮＭＯＳトランジスタ４６４に代えてＰＭＯＳトランジスタ４６４Ａを含む点で図２８のプリドライバおよび制御回路４２２と異なる。トランジスタ４６４Ａは、トランスミッションゲート４６１の出力ノードと電源ノードＶＣＣとの間に接続される。図３０のその他の点は図２８の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

上記の構成の出力回路４１０Ａにおいても、実施の形態３の出力回路４１０の場合と同様の効果を奏する。

＜実施の形態４のその他の変形例＞
図２８、図３０の定電流源ＣＳでは、簡単のために２個のトランジスタを並列接続しているが、さらに多数のトランジスタを並列接続することによって、待機モード時の電流量を微調整できるようにすることが望ましい。

具体的に、ドライバ４２１（または４２１Ａ）は、接地ノードＧＮＤ（または電源ノードＶＣＣ）と接続ノードＣＮＤ１との間に互いに並列に接続された複数の定電流源トランジスタを含む。複数の定電流源トランジスタの一部である１または複数の特定の定電流源トランジスタは、動作状態と非動作状態とに切替可能であり、通常モードのとき動作状態になり、待機モードのとき非動作状態になる。１または複数の特定の定電流源トランジスタを除く１または複数の残余の定電流源トランジスタは、通常モードおよび待機モードのいずれの場合も動作状態である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ 半導体装置、１０，１０Ａ，１１０，１１０Ａ，３１０，３１０Ａ，４１０，４１０Ａ 出力回路、１１ レジスタ、２０，２０Ａ，１２０，１２０Ａ，３２０，３２０Ａ，４２０，４２０Ａ 駆動回路、ＤＲＶ１〜ＤＲＶ４，ＤＲＶＡ１〜ＤＲＶＡ４ ドライバ、ＣＳ 定電流源、ＧＮＤ 接地ノード、ＩＮＮ 入力逆相信号、ＩＮＰ 入力正相信号、ＰＡＤＰ，ＰＡＤＮ 出力端子、ＲＮ，ＲＰ 終端抵抗部、ＳＷ１，ＳＷ２ スイッチ、ＶＣＣ 電源ノード、ＯＵＴＰ，ＯＵＴＮ 小振幅差動シリアル信号。

Claims (13)

1. 第１の電源ノードと、
   前記第１の電源ノードとの間に電源電圧が印加される第２の電源ノードと、
   通常モードと待機モードとを有する出力回路を備え、
   前記出力回路は、
   第１および第２の出力ノードと、
   前記第１の電源ノードと前記第１の出力ノードとの間に接続された第１の終端抵抗部と、
   前記第１の電源ノードと前記第２の出力ノードとの間に接続された第２の終端抵抗部と、
   第１および第２の終端抵抗部の少なくとも一方を介して前記第１および第２の電源ノード間に定電流を流すための駆動回路とを含み、
   前記通常モードのとき、前記駆動回路が差動の入力信号に応じて前記第１および第２の終端抵抗部の一方に定電流を流すことによって、前記出力回路は前記入力信号に応じた差動信号を前記第１および第２の出力ノードから出力し、
   前記待機モードのとき、前記駆動回路が前記第１および第２の終端抵抗部の両方に定電流を流すことによって、前記出力回路は待機電圧を前記第１および第２の出力ノードから出力し、
   前記出力回路は、前記待機モードのときに出力される前記待機電圧が前記通常モードのときに出力される差動信号のコモン電圧に等しくなるように、前記第１および第２の終端抵抗部を流れる電流値または前記第１および第２の終端抵抗部の抵抗値を調整可能に構成される、半導体装置。
2. 前記駆動回路は、互いに並列に接続された複数のドライバを含み、
   前記通常モードのとき、前記複数のドライバの各々は前記入力信号に応じて前記第１および第２の終端抵抗部の一方に定電流を流し、
   前記待機モードのとき、前記複数のドライバの一部である１または複数の特定のドライバの各々は前記第１および第２の終端抵抗部のいずれにも電流を流さず、前記１または複数の特定のドライバを除く１または複数の残余のドライバの各々は前記第１および第２の終端抵抗部の両方に定電流を流す、請求項１に記載の半導体装置。
3. 前記複数のドライバの各々は、
   一端が前記第２の電源ノードに接続された定電流源と、
   前記定電流源の他端と前記第１の出力ノードとの間に接続された第１のスイッチと、
   前記定電流源の他端と前記第２の出力ノードとの間に接続された第２のスイッチとを含み、
   前記通常モードのとき、前記入力信号に応じて前記複数のドライバに含まれる複数の前記第１のスイッチおよび複数の前記第２のスイッチのうち一方が導通状態になり、他方が非導通状態になり、
   前記待機モードのとき、前記１または複数の特定のドライバの各々に設けられた前記第１および第２のスイッチは共に非導通状態になり、前記１または複数の残余のドライバの各々に設けられた前記第１および第２のスイッチは共に導通状態になる、請求項２に記載の半導体装置。
4. 前記複数のドライバの各々は、
   一端が前記第２の電源ノードに接続された定電流源と、
   前記定電流源の他端と前記第１の出力ノードとの間に接続された第１のスイッチと、
   前記定電流源の他端と前記第２の出力ノードとの間に接続された第２のスイッチとを含み、
   前記通常モードのとき、前記入力信号に応じて前記複数のドライバに含まれる複数の前記第１のスイッチおよび複数の前記第２のスイッチの一方が導通状態になり、他方が非導通状態になり、
   前記待機モードのとき、前記１または複数の残余のドライバの各々に設けられた前記第１および第２のスイッチは共に導通状態になり、
   前記１または複数の特定のドライバの各々に設けられた前記定電流源は、動作状態と非動作状態とに切替え可能であり、前記通常モードのとき動作状態になり、前記待機モードのとき非動作状態になり、
   前記１または複数の特定の定電流源を除く１または複数の残余の定電流源は、前記通常モードおよび前記待機モードのいずれの場合も動作状態である、請求項２に記載の半導体装置。
5. 前記駆動回路は、
   各一端が前記第２の電源ノードに接続され、各他端が共通の接続ノードに接続された複数の定電流源と、
   前記接続ノードと前記第１の出力ノードとの間に接続された第１のスイッチと、
   前記接続ノードと前記第２の出力ノードとの間に接続された第２のスイッチとを含み、
   前記通常モードのとき、前記入力信号に応じて前記第１および第２のスイッチの一方が導通状態になり、他方が非導通状態になり、
   前記待機モードのとき、前記第１および第２のスイッチは共に導通状態になり、
   前記複数の定電流源の一部である１または複数の特定の定電流源は、動作状態と非動作状態とに切替可能であり、前記通常モードのとき動作状態になり、前記待機モードのとき非動作状態になり、
   前記１または複数の特定の定電流源を除く１または複数の残余の定電流源は、前記通常モードおよび前記待機モードのいずれの場合も動作状態である、請求項１に記載の半導体装置。
6. 前記第１および第２の終端抵抗部の各抵抗値は可変であり、
   前記待機モードのときの前記第１および第２の終端抵抗部の各抵抗値は、前記通常モードのとき前記第１および第２の終端抵抗部の各抵抗値よりも小さい、請求項１に記載の半導体装置。
7. 第１の電源ノードと、
   前記第１の電源ノードとの間に電源電圧が印加される第２の電源ノードと、
   通常モードと待機モードとを有する出力回路を備え、
   前記出力回路は、
   第１および第２の出力ノードと、
   前記第１の電源ノードと前記第１の出力ノードとの間に接続された第１の終端抵抗部と、
   前記第１の電源ノードと前記第２の出力ノードとの間に接続された第２の終端抵抗部と、
   第１および第２の終端抵抗部の少なくとも一方を介して前記第１および第２の電源ノード間に定電流を流すための互いに並列接続された複数のドライバとを含み、
   前記複数のドライバの各々は、
   一端が前記第２の電源ノードに接続された定電流源と、
   前記定電流源の他端と前記第１の出力ノードとの間に接続された第１のスイッチと、
   前記定電流源の他端と前記第２の出力ノードとの間に接続された第２のスイッチとを含み、
   前記通常モードのとき、共通の差動の入力信号に応じて前記複数のドライバに含まれる複数の前記第１のスイッチおよび複数の前記第２のスイッチのうち一方が導通状態になり、他方が非導通状態になることによって、前記出力回路は前記入力信号に応じた差動信号を前記第１および第２の出力ノードから出力し、
   前記待機モードのとき、前記複数のドライバの一部である１または複数の特定のドライバの各々に設けられた前記第１および第２のスイッチが共に非導通状態になり、前記１または複数の特定のドライバを除く１または複数の残余のドライバの各々に設けられた前記第１および第２のスイッチが共に導通状態になることによって、前記出力回路は待機電圧を前記第１および第２の出力ノードから出力する、半導体装置。
8. 前記半導体装置は、前記出力回路に設けられた少なくとも一部のドライバの各々について、前記待機モード時に前記第１および第２のスイッチが共に非導通状態にとなるか否かの情報を保持するレジスタをさらに備え、
   前記１または複数の特定のドライバの各々は、前記レジスタに保持された情報に基づいて前記待機モードのときに非導通状態になる、請求項７に記載の半導体装置。
9. 前記複数のドライバの各々について前記待機モード時に前記第１および第２のスイッチが共に非導通状態になるか否かは、前記待機モードのときに出力される前記待機電圧が前記通常モードのときに出力される差動信号のコモン電圧に等しくなるように予め決定される、請求項７に記載の半導体装置。
10. 第１の電源ノードと、
    前記第１の電源ノードとの間に電源電圧が印加される第２の電源ノードと、
    通常モードと待機モードとを有する出力回路を備え、
    前記出力回路は、
    第１および第２の出力ノードと、
    前記第１の電源ノードと前記第１の出力ノードとの間に接続された抵抗値が可変の第１の終端抵抗部と、
    前記第１の電源ノードと前記第２の出力ノードとの間に接続された抵抗値が可変の第２の終端抵抗部と、
    第１および第２の終端抵抗部の少なくとも一方を介して前記第１および第２の電源ノード間に定電流を流すための駆動回路とを含み、
    前記通常モードのとき、前記駆動回路が差動の入力信号に応じて前記第１および第２の終端抵抗部の一方に定電流を流すことによって、前記出力回路は前記入力信号に応じた差動信号を前記第１および第２の出力ノードから出力し、
    前記待機モードのとき、前記駆動回路が前記第１および第２の終端抵抗部の両方に定電流を流すことによって、前記出力回路は待機電圧を前記第１および第２の出力ノードから出力し、
    前記待機モードのときの前記第１および第２の終端抵抗部の各抵抗値は、前記通常モードのとき前記第１および第２の終端抵抗部の各抵抗値よりも小さい、半導体装置。
11. 前記待機モードのときの前記第１および第２の終端抵抗部の各抵抗値は、前記待機モードのときに出力される前記待機電圧が前記通常モードのときに出力される差動信号のコモン電圧に等しくなるように予め決定される、請求項１０に記載の半導体装置。
12. 前記第１および第２の終端抵抗部の各々は、
    互いに並列接続された複数の抵抗素子と、
    前記複数の抵抗素子の少なくとも一部とそれぞれ直列に接続された１または複数のスイッチとを含み、
    前記半導体装置は、前記１または複数のスイッチの各々が前記待機モードのときに非導通状態になる否かの情報を保持するレジスタをさらに備え、
    前記１または複数のスイッチの各々は、前記通常モードのときに導通状態になり、前記待機モードのときに前記レジスタに保持された情報に基づいて導通状態または非導通状態になる、請求項１０に記載の半導体装置。
13. 前記第１および第２の終端抵抗部の各々は、
    互いに直列接続された複数の抵抗素子と、
    前記複数の抵抗素子の少なくとも一部とそれぞれ並列に接続された１または複数のスイッチとを含み、
    前記半導体装置は、前記１または複数のスイッチの各々が前記待機モードのときに導通状態になるか否かの情報を保持するレジスタをさらに備え、
    前記１または複数のスイッチの各々は、前記通常モードのときに非導通状態になり、前記待機モードのときに前記レジスタに保持された情報に基づいて導通状態または非導通状態になる、請求項１０に記載の半導体装置。

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