JP2013192047A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置に設けられた出力回路10は、第1および第2の終端抵抗部RP,RNと、これらの終端抵抗部RP,RNに電流を流す駆動回路20とを含む。出力回路10は、第1および第2の終端抵抗部RP,RNを流れる電流値または第1および第2の終端抵抗部RP,RNの抵抗値を調整可能に構成される。
【選択図】図2
Description
[半導体装置1の全体構成]
図1は、実施の形態1による半導体装置1の構成を概略的に示すブロック図である。図1には、半導体装置1の一例としてマイクロコンピュータチップが示される。半導体装置1は、中央処理装置(CPU:Central Processing Unit)2、ROM(Read Only Memory)3、およびRAM(Random Access Memory)4などの多くの機能ブロックを含む。各機能ブロックは内部バス9を介して相互に接続される。
[出力回路10の構成]
図2は、図1の出力回路10の具体的構成を示すブロック図である。図2を参照して、出力回路10は、出力端子PADP,PADNと、正相側の終端抵抗部RPと、逆相側の終端抵抗部RNと、駆動回路20とを含む。
図3は、図2のドライバDRV4の構成を示す回路図である。図3を参照して、ドライバDRV4(図3で、i=4)は、定電流源CSと、第1および第2のスイッチSW1,SW2とを含む。
再び図2を参照して、プリドライバおよび制御回路22は、図1の論理回路部12(物理層回路12D)から待機信号IDLEを受け、パラレル−シリアル変換回路13から差動シリアル信号INP,INNを受ける。プリドライバおよび制御回路22は、さらに、予め設定されたレジスタ11の値に応じた選択信号SEL2〜SEL4を受ける。選択信号SEL2〜SEL4は、ドライバDRV2〜DRV4にそれぞれ対応する。プリドライバおよび制御回路22は、これらの信号に応じてドライバDRV1〜DRV4に信号(INP1,INN1)〜(INP4,INN4)をそれぞれ出力する。
図6は、図2のプリドライバおよび制御回路22の構成例を示す回路図である。図6(A)には入力正相信号INPを受けて、各ドライバDRV1〜DRV4を構成する第1のスイッチSW1にそれぞれ出力される信号INP1〜INP4を生成する回路部分が示される。図6(B)には入力逆相信号INNを受けて、各ドライバDRV1〜DRV4を構成する第2のスイッチSW2にそれぞれ出力される信号INN1〜INN4を生成する回路部分が示される。
以下、待機モード時に選択信号SEL2〜SEL4によって図2の終端対抗部RP,RNに流れる電流を調整する理由についてさらに詳しく説明する。
Vidle=Vcc−Iidle×Re/2 …(1)
で表わされる。上式(1)において電源電圧をVccとしている。
Vol=Vcc−Iout×Re …(2)
で表わされる。出力端子PADNの電圧Vohは電源電圧Vccに等しい。
以上のとおり実施の形態1の半導体装置1によれば、待機モード時に駆動回路20に流れる電流が、通常モード時に駆動回路20に流れる電流と同等になるように待機モード時の電流量を調整する。この結果、待機モード時と通常モード時とでのコモン電圧の変動を抑制できる。
[出力回路10Aの全体構成]
図13は、実施の形態1の変形例による出力回路10Aの構成を示すブロック図である。実施の形態1の変形例は、各ドライバを構成するトランジスタをNMOSトランジスタからPMOSトランジスタに変更するとともに、終端抵抗部RP,RNを出力端子PADP,PADNと接地ノードGNDとの間にそれぞれ設けた点で実施の形態1の場合と異なる。以下、実施の形態1と異なる点を主に説明する。
図14は、図13のドライバDRVA4の構成を示す回路図である。図14を参照して、ドライバDRVA4(図14でi=4)は、定電流源CSと、第1および第2のスイッチSW1,SW2とを含む。
図16は、図13のプリドライバおよび制御回路22Aの動作を説明するための図である。図16において、論理レベルがローレベル(Lレベル)のときを“0”で表わし、論理レベルがハイレベル(Hレベル)のときを“1”で表わす。
図17は、図13のプリドライバおよび制御回路22Aの構成例を示す回路図である。図17(A)には入力正相信号INPを受けて、各ドライバDRVA1〜DRVA4を構成する第2のスイッチSW2にそれぞれ出力される信号INN1〜INN4を生成する回路部分が示される。図17(B)には入力逆相信号INNを受けて、各ドライバDRVA1〜DRVA4を構成する第1のスイッチSW1にそれぞれ出力される信号INP1〜INP4を生成する回路部分が示される。
上記の構成による出力回路10Aにおいても、実施の形態1の出力回路10の場合と同様の効果を奏する。
実施の形態1では、待機モード時に特定の一部のドライバのスイッチSW1,SW2を非導通状態にすることによって、終端抵抗部RP,RNに流れる電流量を調整した。実施の形態2では、待機モード時に特定の一部のドライバの定電流源に供給するバイアス電圧を遮断することによってこれら特定の一部のドライバの定電流源を非動作状態にし、この結果として終端抵抗部RP,RNに流れる電流量を調整する。以下、具体的に説明する。
図18は、実施の形態2による出力回路110の具体的構成を示すブロック図である。図18を参照して、出力回路110は、出力端子PADP,PADNと、正相側の終端抵抗部RPと、逆相側の終端抵抗部RNと、駆動回路120とを含む。
図18のプリドライバおよび制御回路122は、図1の論理回路部12(物理層回路12D)から待機信号IDLEを受け、パラレル−シリアル変換回路13から差動シリアル信号INP,INNを受ける。プリドライバおよび制御回路122は、さらに、予め設定されたレジスタ11の値に応じた選択信号SEL2〜SEL4を受ける。選択信号SEL2〜SEL4は、ドライバDRV2〜DRV4にそれぞれ対応する。プリドライバおよび制御回路122は、これらの信号に応じてドライバDRV1〜DRV4に信号(INP1,INN1)〜(INP4,INN4)をそれぞれ出力する。プリドライバおよび制御回路122は、さらに、これらの信号に応じてドライバDRV1〜DRV4の定電流源に制御電圧Bias_in1〜Bias_in4をそれぞれ出力する。
図20は、図18のプリドライバおよび制御回路122の構成例を示す回路図である。図20(A)には入力正相信号INPを受けて、各ドライバDRV1〜DRV4を構成する第1のスイッチSW1にそれぞれ出力される信号INP1〜INP4を生成する回路部分が示される。図20(B)には入力逆相信号INNを受けて、各ドライバDRV1〜DRV4を構成する第2のスイッチSW2にそれぞれ出力される信号INN1〜INN4を生成する回路部分が示される。
以上のとおり実施の形態2の半導体装置によれば、待機モード時に駆動回路120に流れる電流が、通常モード時に駆動回路120に流れる電流と同等になるように待機モード時の電流量を調整する。この結果、待機モード時と通常モード時とでのコモン電圧の変動を抑制できる。
図21は、実施の形態2の変形例による出力回路110Aの構成を示すブロック図である。実施の形態2の変形例は、各ドライバを構成するトランジスタをNMOSトランジスタからPMOSトランジスタに変更するとともに、終端抵抗部RP,RNを出力端子PADP,PADNと接地ノードGNDとの間にそれぞれ設けた点で実施の形態2の場合と異なる。以下、実施の形態2と異なる点を主に説明する。
図22は、図21のプリドライバおよび制御回路122Aの動作を説明するための図である。図22において、論理レベルがローレベル(Lレベル)のときを“0”で表わし、論理レベルがハイレベル(Hレベル)のときを“1”で表わす。
図23は、図21のプリドライバおよび制御回路122Aの構成例を示す回路図である。図23(A)には入力正相信号INPを受けて、各ドライバDRVA1〜DRVA4を構成する第2のスイッチSW2にそれぞれ出力される信号INN1〜INN4を生成する回路部分が示される。図23(B)には入力逆相信号INNを受けて、各ドライバDRVA1〜DRVA4を構成する第1のスイッチSW1にそれぞれ出力される信号INP1〜INP4を生成する回路部分が示される。
上記の構成による出力回路110Aにおいても、実施の形態2の出力回路110の場合と同様の効果を奏する。
実施の形態3の出力回路310は、終端抵抗部RP,RNの抵抗値を可変にしたものである。具体的には、待機モード時の終端抵抗部RP,RNの抵抗値を通常モード時の終端抵抗部RP,RNの抵抗値よりも小さくする。これによって、待機電圧を通常モード時のコモン電圧に等しくするようにする。以下、具体的に説明する。
図24は、実施の形態3による出力回路310の構成を示すブロック図である。図24を参照して、出力回路310は、出力端子PADP,PADNと、正相側の終端抵抗部RPと、逆相側の終端抵抗部RNと、駆動回路320とを含む。
上記の構成によれば、待機信号IDLEがLレベル(“0”)のとき(通常モード時)、トランスミッションゲート331,332は導通し、トランジスタ346,347はオフ状態になる。したがって、スイッチSW1としてのトランジスタNTP1のゲートには入力された正相信号INPを反転した信号/INPが入力される。スイッチSW2としてのトランジスタNTN1のゲートには入力された逆相信号INNを反転した信号/INNが入力される。この結果、出力端子PADP,PADNからは入力信号INP,INNに応じた差動信号OUTP,OUTNが出力される。
以下、待機モード時の終端抵抗部RP,RNの抵抗値を通常モードの場合よりも小さくする理由について説明する。
以上のとおり実施の形態3の半導体装置によれば、待機モード時の待機電圧が通常モード時のコモン電圧に等しくなるように、待機モード時における終端抵抗部RP,RNの抵抗値を調整する。この結果、待機モード時と通常モード時とでのコモン電圧の変動を抑制できる。
図27は、実施の形態3の変形例による出力回路310Aの構成を示すブロック図である。実施の形態3の変形例は、ドライバを構成するトランジスタをNMOSトランジスタからPMOSトランジスタに変更するとともに、終端抵抗部RP,RNを出力端子PADP,PADNと接地ノードGNDとの間にそれぞれ設けた点で実施の形態3の場合と異なる。以下、実施の形態3と異なる点を主に説明する。
図24、図27の終端抵抗部RPでは、簡単のために2個の抵抗素子を並列接続しているが、さらに多数の抵抗素子を並列接続することによって、待機モード時の終端抵抗部RP,RNの抵抗値を微調整できるようにすることが望ましい。
実施の形態4の出力回路410は、ドライバを構成する電流源トランジスタを並列に複数個設け、そのうちの特定の一部の電流源トランジスタを待機モード時にオフ状態にできるようにしたものである。これによって、待機モード時に終端抵抗部RP,RNに流れる電流量を調整できるので、待機電圧を通常モード時のコモン電圧に等しくすることができる。以下、具体的に説明する。
図28は、実施の形態4による出力回路410の構成を示すブロック図である。図28を参照して、出力回路410は、出力端子PADP,PADNと、正相側の終端抵抗部RPと、逆相側の終端抵抗部RNと、駆動回路420とを含む。
上記の構成によれば、待機信号IDLEがLレベル(“0”)のとき(通常モード時)、トランスミッションゲート431,432は導通し、トランジスタ446,447はオフ状態になる。したがって、スイッチSW1としてのトランジスタNTP1のゲートには入力された正相信号INPを反転した信号/INPが入力される。スイッチSW2としてのトランジスタNTN1のゲートには入力された逆相信号INNを反転した信号/INNが入力される。この結果、出力端子PADP,PADNからは入力信号INP,INNに応じた差動信号OUTP,OUTNが出力される。
以上のとおり実施の形態4の半導体装置によれば、待機モード時に駆動回路420に流れる電流が、通常モード時に駆動回路420に流れる電流と同等になるように待機モード時の電流量を調整する。この結果、待機モード時と通常モード時とでのコモン電圧の変動を抑制できる。
図30は、実施の形態4の変形例による出力回路410Aの構成を示すブロック図である。実施の形態4の変形例は、ドライバを構成するトランジスタをNMOSトランジスタからPMOSトランジスタに変更するとともに、終端抵抗部RP,RNを出力端子PADP,PADNと接地ノードGNDとの間にそれぞれ設けた点で実施の形態4の場合と異なる。以下、実施の形態4と異なる点を主に説明する。
図28、図30の定電流源CSでは、簡単のために2個のトランジスタを並列接続しているが、さらに多数のトランジスタを並列接続することによって、待機モード時の電流量を微調整できるようにすることが望ましい。
Claims (13)
- 第1の電源ノードと、
前記第1の電源ノードとの間に電源電圧が印加される第2の電源ノードと、
通常モードと待機モードとを有する出力回路を備え、
前記出力回路は、
第1および第2の出力ノードと、
前記第1の電源ノードと前記第1の出力ノードとの間に接続された第1の終端抵抗部と、
前記第1の電源ノードと前記第2の出力ノードとの間に接続された第2の終端抵抗部と、
第1および第2の終端抵抗部の少なくとも一方を介して前記第1および第2の電源ノード間に定電流を流すための駆動回路とを含み、
前記通常モードのとき、前記駆動回路が差動の入力信号に応じて前記第1および第2の終端抵抗部の一方に定電流を流すことによって、前記出力回路は前記入力信号に応じた差動信号を前記第1および第2の出力ノードから出力し、
前記待機モードのとき、前記駆動回路が前記第1および第2の終端抵抗部の両方に定電流を流すことによって、前記出力回路は待機電圧を前記第1および第2の出力ノードから出力し、
前記出力回路は、前記待機モードのときに出力される前記待機電圧が前記通常モードのときに出力される差動信号のコモン電圧に等しくなるように、前記第1および第2の終端抵抗部を流れる電流値または前記第1および第2の終端抵抗部の抵抗値を調整可能に構成される、半導体装置。 - 前記駆動回路は、互いに並列に接続された複数のドライバを含み、
前記通常モードのとき、前記複数のドライバの各々は前記入力信号に応じて前記第1および第2の終端抵抗部の一方に定電流を流し、
前記待機モードのとき、前記複数のドライバの一部である1または複数の特定のドライバの各々は前記第1および第2の終端抵抗部のいずれにも電流を流さず、前記1または複数の特定のドライバを除く1または複数の残余のドライバの各々は前記第1および第2の終端抵抗部の両方に定電流を流す、請求項1に記載の半導体装置。 - 前記複数のドライバの各々は、
一端が前記第2の電源ノードに接続された定電流源と、
前記定電流源の他端と前記第1の出力ノードとの間に接続された第1のスイッチと、
前記定電流源の他端と前記第2の出力ノードとの間に接続された第2のスイッチとを含み、
前記通常モードのとき、前記入力信号に応じて前記複数のドライバに含まれる複数の前記第1のスイッチおよび複数の前記第2のスイッチのうち一方が導通状態になり、他方が非導通状態になり、
前記待機モードのとき、前記1または複数の特定のドライバの各々に設けられた前記第1および第2のスイッチは共に非導通状態になり、前記1または複数の残余のドライバの各々に設けられた前記第1および第2のスイッチは共に導通状態になる、請求項2に記載の半導体装置。 - 前記複数のドライバの各々は、
一端が前記第2の電源ノードに接続された定電流源と、
前記定電流源の他端と前記第1の出力ノードとの間に接続された第1のスイッチと、
前記定電流源の他端と前記第2の出力ノードとの間に接続された第2のスイッチとを含み、
前記通常モードのとき、前記入力信号に応じて前記複数のドライバに含まれる複数の前記第1のスイッチおよび複数の前記第2のスイッチの一方が導通状態になり、他方が非導通状態になり、
前記待機モードのとき、前記1または複数の残余のドライバの各々に設けられた前記第1および第2のスイッチは共に導通状態になり、
前記1または複数の特定のドライバの各々に設けられた前記定電流源は、動作状態と非動作状態とに切替え可能であり、前記通常モードのとき動作状態になり、前記待機モードのとき非動作状態になり、
前記1または複数の特定の定電流源を除く1または複数の残余の定電流源は、前記通常モードおよび前記待機モードのいずれの場合も動作状態である、請求項2に記載の半導体装置。 - 前記駆動回路は、
各一端が前記第2の電源ノードに接続され、各他端が共通の接続ノードに接続された複数の定電流源と、
前記接続ノードと前記第1の出力ノードとの間に接続された第1のスイッチと、
前記接続ノードと前記第2の出力ノードとの間に接続された第2のスイッチとを含み、
前記通常モードのとき、前記入力信号に応じて前記第1および第2のスイッチの一方が導通状態になり、他方が非導通状態になり、
前記待機モードのとき、前記第1および第2のスイッチは共に導通状態になり、
前記複数の定電流源の一部である1または複数の特定の定電流源は、動作状態と非動作状態とに切替可能であり、前記通常モードのとき動作状態になり、前記待機モードのとき非動作状態になり、
前記1または複数の特定の定電流源を除く1または複数の残余の定電流源は、前記通常モードおよび前記待機モードのいずれの場合も動作状態である、請求項1に記載の半導体装置。 - 前記第1および第2の終端抵抗部の各抵抗値は可変であり、
前記待機モードのときの前記第1および第2の終端抵抗部の各抵抗値は、前記通常モードのとき前記第1および第2の終端抵抗部の各抵抗値よりも小さい、請求項1に記載の半導体装置。 - 第1の電源ノードと、
前記第1の電源ノードとの間に電源電圧が印加される第2の電源ノードと、
通常モードと待機モードとを有する出力回路を備え、
前記出力回路は、
第1および第2の出力ノードと、
前記第1の電源ノードと前記第1の出力ノードとの間に接続された第1の終端抵抗部と、
前記第1の電源ノードと前記第2の出力ノードとの間に接続された第2の終端抵抗部と、
第1および第2の終端抵抗部の少なくとも一方を介して前記第1および第2の電源ノード間に定電流を流すための互いに並列接続された複数のドライバとを含み、
前記複数のドライバの各々は、
一端が前記第2の電源ノードに接続された定電流源と、
前記定電流源の他端と前記第1の出力ノードとの間に接続された第1のスイッチと、
前記定電流源の他端と前記第2の出力ノードとの間に接続された第2のスイッチとを含み、
前記通常モードのとき、共通の差動の入力信号に応じて前記複数のドライバに含まれる複数の前記第1のスイッチおよび複数の前記第2のスイッチのうち一方が導通状態になり、他方が非導通状態になることによって、前記出力回路は前記入力信号に応じた差動信号を前記第1および第2の出力ノードから出力し、
前記待機モードのとき、前記複数のドライバの一部である1または複数の特定のドライバの各々に設けられた前記第1および第2のスイッチが共に非導通状態になり、前記1または複数の特定のドライバを除く1または複数の残余のドライバの各々に設けられた前記第1および第2のスイッチが共に導通状態になることによって、前記出力回路は待機電圧を前記第1および第2の出力ノードから出力する、半導体装置。 - 前記半導体装置は、前記出力回路に設けられた少なくとも一部のドライバの各々について、前記待機モード時に前記第1および第2のスイッチが共に非導通状態にとなるか否かの情報を保持するレジスタをさらに備え、
前記1または複数の特定のドライバの各々は、前記レジスタに保持された情報に基づいて前記待機モードのときに非導通状態になる、請求項7に記載の半導体装置。 - 前記複数のドライバの各々について前記待機モード時に前記第1および第2のスイッチが共に非導通状態になるか否かは、前記待機モードのときに出力される前記待機電圧が前記通常モードのときに出力される差動信号のコモン電圧に等しくなるように予め決定される、請求項7に記載の半導体装置。
- 第1の電源ノードと、
前記第1の電源ノードとの間に電源電圧が印加される第2の電源ノードと、
通常モードと待機モードとを有する出力回路を備え、
前記出力回路は、
第1および第2の出力ノードと、
前記第1の電源ノードと前記第1の出力ノードとの間に接続された抵抗値が可変の第1の終端抵抗部と、
前記第1の電源ノードと前記第2の出力ノードとの間に接続された抵抗値が可変の第2の終端抵抗部と、
第1および第2の終端抵抗部の少なくとも一方を介して前記第1および第2の電源ノード間に定電流を流すための駆動回路とを含み、
前記通常モードのとき、前記駆動回路が差動の入力信号に応じて前記第1および第2の終端抵抗部の一方に定電流を流すことによって、前記出力回路は前記入力信号に応じた差動信号を前記第1および第2の出力ノードから出力し、
前記待機モードのとき、前記駆動回路が前記第1および第2の終端抵抗部の両方に定電流を流すことによって、前記出力回路は待機電圧を前記第1および第2の出力ノードから出力し、
前記待機モードのときの前記第1および第2の終端抵抗部の各抵抗値は、前記通常モードのとき前記第1および第2の終端抵抗部の各抵抗値よりも小さい、半導体装置。 - 前記待機モードのときの前記第1および第2の終端抵抗部の各抵抗値は、前記待機モードのときに出力される前記待機電圧が前記通常モードのときに出力される差動信号のコモン電圧に等しくなるように予め決定される、請求項10に記載の半導体装置。
- 前記第1および第2の終端抵抗部の各々は、
互いに並列接続された複数の抵抗素子と、
前記複数の抵抗素子の少なくとも一部とそれぞれ直列に接続された1または複数のスイッチとを含み、
前記半導体装置は、前記1または複数のスイッチの各々が前記待機モードのときに非導通状態になる否かの情報を保持するレジスタをさらに備え、
前記1または複数のスイッチの各々は、前記通常モードのときに導通状態になり、前記待機モードのときに前記レジスタに保持された情報に基づいて導通状態または非導通状態になる、請求項10に記載の半導体装置。 - 前記第1および第2の終端抵抗部の各々は、
互いに直列接続された複数の抵抗素子と、
前記複数の抵抗素子の少なくとも一部とそれぞれ並列に接続された1または複数のスイッチとを含み、
前記半導体装置は、前記1または複数のスイッチの各々が前記待機モードのときに導通状態になるか否かの情報を保持するレジスタをさらに備え、
前記1または複数のスイッチの各々は、前記通常モードのときに非導通状態になり、前記待機モードのときに前記レジスタに保持された情報に基づいて導通状態または非導通状態になる、請求項10に記載の半導体装置。
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