CN103312312A

CN103312312A - 半导体器件

Info

Publication number: CN103312312A
Application number: CN2013100549067A
Authority: CN
Inventors: 铃木成行; 铃木正人
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-03-14
Filing date: 2013-02-20
Publication date: 2013-09-18
Anticipated expiration: 2033-02-20
Also published as: US20130241620A1; US8847632B2; US20140368239A1; JP5756424B2; CN103312312B; JP2013192047A

Abstract

本发明提供一种具有输出电路的半导体器件，在该输出电路中，在空闲模式和正常模式下的共模电压的变化得到抑制。设置在所述半导体器件中的输出电路包括第一端接电阻器和第二端接电阻器以及驱动电路，该驱动电路使电流流过所述端接电阻器。该输出电路配置成能够调整流过第一端接电阻器和第二端接电阻器的电流值或第一端接电阻器和第二端接电阻器的电阻值。

Description

半导体器件

相关申请的交叉引用

在此通过参考引入2012年3月14日提交的日本专利申请No.2012-056959的全部公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及半导体器件，并且特别地涉及可适当地用于例如设置有差分信号的输出电路的半导体器件的技术。

背景技术

在差分信号的输出电路中，为了实现高速和长距离传输，重要的是抑制共模电压的变化。例如，当提供预加重电路和去加重电路时，需要使电路仅仅影响输出信号的幅度，而不影响共模电压（common voltage）。

公布的日本待审查专利申请No.2011-71798（专利文献1）公开了一种在设置有去加重功能的输出电路中抑制由信号数据的模式引起的共模电压的变化的技术。具体而言，通过提供检测器检测待传输的数据模式，在出现特定传输数据模式及其反向模式时补偿输出电路的电流。

在公布的日本待审查专利申请No.2011-142382（专利文献2）公开的输出电路中，当向差分输出信号的高电势侧上的输出信号施加去加重时，流过供给相关的去加重电流的晶体管的电流减少。

公布的日本待审查专利申请No.2010-283453（专利文献3）公开的输出电路设置有如下电路：所述电路在预加重时加强差分输出信号的预加重操作，并且在去加重时切断已执行差分输出信号的预加重的通路，接通高电势侧电源与低电势侧电源之间的电流通路。

此外，作为与上述技术相关的技术，存在下面引用的其它专利文献。公布的日本待审查专利申请No.2007-60072（专利文献4）公开了一种输出电路，其具有用于利用简单配置执行幅度极限测试的模式，而不影响用于执行去加重的正常工作模式。公布的日本待审查专利申请No.2009-171562（专利文献5）公开了一种将比较器电路用作共模电压调整电路的技术。

（专利文献1）公布的日本待审查专利申请No.2011-71798

（专利文献2）公布的日本待审查专利申请No.2011-142382

（专利文献3）公布的日本待审查专利申请No.2010-283453

（专利文献4）公布的日本待审查专利申请No.2007-60072

（专利文献5）公布的日本待审查专利申请No.2009-171562

发明内容

顺便提及，在差分输出电路中，当不存在待传输的数据时，可以将差分输出电路的工作模式设定为空闲模式以便节省功耗。在空闲模式下，差分输出电路的输出端子对变为彼此等电势（共模电压）。有必要使空闲模式下的共模电压基本等于正常模式下的差分信号的共模电压。然而，调整空闲模式下的共模电压的技术至今为止几乎是不知道的。

根据本说明书和附图的描述，本发明的其它目的和新颖特征将变得明朗。

根据一个实施例，在半导体器件中设置的输出电路包括第一端接电阻器、第二端接电阻器和使电流流过这些端接电阻器的驱动电路。配置该输出电路以调整流过第一端接电阻器和第二端接电阻器的电流值或者第一端接电阻器和第二端接电阻器的电阻值。

本发明还提供一种用于抑制具有输出电路的半导体器件的空闲模式和正常模式中的共模电压的变化的方法，该方法包括：

提供输出电路，该输出电路包括：

第一输出节点；

第二输出节点；

第一端接电阻器，耦合在第一电源节点和第一输出节点之间；

第二端接电阻器，耦合在第一电源节点和第二输出节点之间；以及

驱动电路，可操作以使第一电源节点与第二电源节点之间的恒定电流流过第一端接电阻器和第二端接电阻器中的至少一者，

其中，在正常模式下，当驱动电路响应差分输入信号使恒定电流流过第一端接电阻器和第二端接电阻器中的一者时，输出电路从第一输出节点和第二输出节点输出与所述输入信号对应的差分信号，

其中，在空闲模式下，当驱动电路使恒定电流流过第一端接电阻器和第二端接电阻器这两者时，输出电路从第一输出节点和第二输出节点输出空闲电压，并且

其中，输出电路调整流过第一端接电阻器及第二端接电阻器的电流值和第一端接电阻器及第二端接电阻器的电阻值中的一者，以使在空闲模式下输出的空闲电压等于在正常模式下输出的差分信号的共模电压。

根据本实施例，可以抑制空闲模式和正常模式下的共模电压的变化。

附图说明

图1是大致图示了根据实施例1的半导体器件1的配置的框图；

图2是图示了图1所示输出电路10的具体配置的框图；

图3是图示了图2所示驱动器DRV4的配置的电路图；

图4是图示了图2所示驱动器DRV1-DRV3的配置的电路图；

图5是用于说明图2所示的预驱动器和控制电路22的操作的图；

图6A和图6B是图示了图2所示的预驱动器和控制电路22的配置示例的电路图；

图7是用于说明在空闲模式下流过输出电路10的电流的图；

图8是用于说明在正常模式下流过输出电路10的电流的图；

图9是图示了用于恒定电流源的晶体管NTC的电流-电压特性（比较示例）的图；

图10是图示了从输出端子PADP和PADN输出的信号波形的图（比较示例）；

图11是图示了在本实施例中用于恒定电流源的晶体管NTC的电流-电压特性的图；

图12是图示了在本实施例中从输出端子PADP和PADN输出的信号波形的图；

图13是图示了根据实施例1的修改示例的输出电路10A的配置的框图；

图14是图示了图13所示驱动器DRVA4的配置的电路图；

图15是图示了图13所示驱动器DRVA1-DRVA3的配置的电路图；

图16是用于说明图13所示的预驱动器和控制电路22A的操作的图；

图17A和图17B是图示了图13所示的预驱动器和控制电路22A的配置示例的电路图；

图18是图示了根据实施例2的输出电路110的具体配置的框图；

图19是用于说明图18所示的预驱动器和控制电路122的操作的图；

图20A和图20B是图示了图18所示的预驱动器和控制电路122的配置示例的电路图；

图21是图示了根据实施例2的修改示例的输出电路110A的配置的框图；

图22是用于说明图21所示的预驱动器和控制电路122A的操作的图；

图23A和图23B是图示了图21所示的预驱动器和控制电路122A的配置示例的电路图；

图24是图示了根据实施例3的输出电路310的配置的框图；

图25是图示了用作端接器开关的晶体管RPS2和RNS2的工作状态的概述的图；

图26是图示了图24所示的用于恒定电流源CS的晶体管NTC1的电流-电压特性的图；

图27是图示了根据实施例3的修改示例的输出电路310A的配置的框图；

图28是图示了根据实施例4的输出电路410的配置的框图；

图29是图示了用于电流调整的晶体管NTC2的工作状态的概述的图；以及

图30是图示了根据实施例4的修改示例的输出电路410A的配置的框图。

具体实施方式

在下文中，参考附图对实施例进行详细描述。相同的附图标记将附于相同或相应的部分，并且将不对这些附图标记作重复说明。

实施例1

【半导体器件1的整体配置】

图1是大致图示了根据实施例1的半导体器件1的配置的框图。图1图示了微计算机芯片作为半导体器件1的示例。半导体器件1包括许多功能块，诸如CPU（中央处理单元）2、ROM（只读存储器）3和RAM（随机存取存储器）4。每个功能块经由内部总线9相互耦合。

半导体器件1还包括作为用于执行高速串行通信的功能块的串行通信单元8。串行通信单元8符合诸如LVDS（低电压差分信号传输）、快速PCI（外围组件互连）、SATA（串行高级技术附件）等之类的标准。具体而言，串行通信单元8包括逻辑电路单元12、并行-串行转换电路13、PLL（锁相环）电路14、输出电路10、寄存器11、偏置电路15等。

逻辑电路单元12是用于将经由总线从CPU2等传送来的输出数据转换成符合高速串行通信标准的并行信号PRS。作为示例，图1图示了在快速PCI的情况下的配置。在本情况中，逻辑电路单元12包括用于与内部总线9耦合的接口单元12A、事务层电路12B、数据链路层电路12C和物理层电路12D。

并行-串行转换电路13将从逻辑电路单元12（物理层电路12D）输出的并行信号PRS转换成差分串行信号（正相位信号INP和负相位信号INN）。PLL电路14产生用作差分串行信号INP和INN的数据速率的基准的时钟。

作为工作模式，输出电路10具有正常模式和空闲模式。在正常模式下，输出电路10根据输入的差分串行信号INP和INN生成小幅度差分串行信号OUTP和OUTN，并且从输出端子PADP和PADN输出生成的小幅度差分串行信号OUTP和OUTN。在空闲模式下，输出电路10从输出端子PADP和PADN输出空闲电压（此时，输出端子PADP和PADN处于相同的电势）。预先调整空闲电压使其可以变为基本等于在正常模式下输出的差分信号的共模电压（正相位信号OUTP和负相位信号OUTN的中心值）。

通过从逻辑电路单元12（物理层电路12D）输出的空闲信号IDLE来执行正常模式和空闲模式之间的改变。当不存在待传输的数据时，逻辑电路单元12激活空闲信号IDLE（或在实施例1中将空闲信号IDLE设置为高电平（H电平）），并且将输出电路10的操作模式设置为空闲模式。

寄存器11保存用于将输出电路10的工作控制在空闲模式下的信息。在实施例1中，保存在寄存器11中的数据由CPU2给出。

偏置电路15产生待供给到输出电路10的偏置电压。

【输出电路10的配置】

图2是图示了图1所示输出电路10的具体配置的框图。如图2所示，输出电路10包括输出端子PADP和PADN、正相位侧上的端接电阻器RP、负相位侧上的端接电阻器RN以及驱动电路20。

正相位侧上的端接电阻器RP耦合在电源节点VCC与正相位侧上的输出端子PADP之间，电源电压施加至所述电源节点VCC。负相位侧上的端接电阻器RN耦合在所述电源节点VCC与负相位侧上的输出端子PADN之间。通常，将端接电阻器RP的电阻值和端接电阻器RN的电阻值设计成基本相等。

在正常模式下，驱动电路20响应输入的差分串行信号INP和INN，使电源节点VCC和接地节点之间的恒定电流流过端接电阻器RP和RN中的一者。相应地，输出电路10从输出端子PADP和PADN输出与输入的差分串行信号INP和INN对应的小幅度差分串行信号OUTP和OUTN。

在本说明书中，电源节点VCC和接地节点GND中的一者可以称为第一电源节点，并且另一者可以称为第二电源节点。

在空闲模式下，驱动电路20使恒定电流流过端接电阻器RP和RN二者。相应地，输出电路10从输出端子PADP和PADN输出空闲电压。

更具体而言，驱动电路20包括预驱动器和控制电路22以及彼此并行耦合的多个驱动器（在图2的情况中为四个驱动器）DRV1-DRV4。在正常模式下，每个驱动器DRVi（i=1-4）根据从预驱动器和控制电路22接收到的相应的差分信号INPi和INNi产生小幅度差分串行信号OUTP和OUTN，并从输出端子PADP和PADN输出产生的小幅度差分串行信号OUTP和OUTN。

在图2的情况中，每个驱动器的驱动能力是不同的。就驱动器DRV4的驱动能力而言，驱动器DRV2和DRV3的驱动能力是其两倍，并且驱动器DRV1的驱动能力是其五倍。

【驱动器DRV1-DRV4中的每一个的配置】

图3是图示了图2所示驱动器DRV4的配置的电路图。如图3所示，驱动器DRV4（在图3中i=4）包括恒定电流源CS、第一开关SW1和第二开关SW2。

在图3的情况中，恒定电流源CS由NMOS（Negative-channel Metal OxideSemiconductor，N沟道金属氧化物半导体）晶体管NTC1构成。向晶体管NTC1的栅极施加预定偏置电压。晶体管NTC1的源极耦合到接地节点GND。

在图3的情况中，第一开关SW1由NMOS晶体管NTP1形成。晶体管NTP1的源极耦合到晶体管NTC1的漏极（连接节点CNDi），并且晶体管NTP1的漏极耦合到正相位侧上的输出端子PADP。相应的输入信号INPi（在本情况中i=4）从预驱动器和控制电路22输入到晶体管NTP1的栅极。

在图3的情况中，第二开关SW2由NMOS晶体管NTN1形成。晶体管NTN1的源极耦合到晶体管NTC1的漏极（连接节点CNDi），并且晶体管NTN1的漏极耦合到负相位侧上的输出端子PADN。相应的输入信号INNi（在本情况中i=4）从预驱动器和控制电路22输入到晶体管NTN1的栅极。

图4是图示了图2所示驱动器DRV1-DRV3的配置的电路图。如图4所示，驱动器DRVi（在图4中i=1-3）包括恒定电流源CS、第一开关SW1和第二开关SW2。

恒定电流源CS由m个并行耦合的NMOS晶体管NTC1-NTCm（m为2或更大的整数）构成，预定偏置电压施加至这些NMOS晶体管的栅极。对于驱动器DRV1，m=5，并且对于驱动器DRV2和DRV3，m=2。晶体管NTC1-NTCm中的每一个的源极耦合到接地节点GND，晶体管NTC1-NTCm中的每一个的漏极共同耦合到连接节点CNDi（连接节点CND1提供给驱动器DRV1，连接节点CND2提供给驱动器DRV2，连接节点CND3提供给驱动器DRV3）。

第一开关SW1由并行耦合的m个NMOS晶体管NTP1-NTPm形成。对于驱动器DRV1，m=5，并且对于驱动器DRV2和DRV3，m=2。晶体管NTP1-NTPm中的每一个的源极耦合到连接节点CNDi，并且晶体管NTP1-NTPm中的每一个的漏极耦合到正相位侧上的输出端子PADP。相应的输入信号INPi（在本情况中i=3）从预驱动器和控制电路22输入到晶体管NTP1-NTPm中的每一个的栅极（输入信号INP1输入到驱动器DRV1，输入信号INP2输入到驱动器DRV2，输入信号INP3输入到驱动器DRV3）。

第二开关SW2由并行耦合的m个NMOS晶体管NTN1-NTNm形成。对于驱动器DRV1，m=5，并且对于驱动器DRV2和DRV3，m=2。晶体管NTN1-NTNm中的每一个的源极耦合到连接节点CNDi，并且晶体管NTN1-NTNm中的每一个的漏极耦合到负相位侧上的输出端子PADN。相应的输入信号INNi（在本情况中i=3）从预驱动器和控制电路22输入到晶体管NTN1-NTNm中的每一个的栅极（输入信号INN1输入到驱动器DRV1，输入信号INN2输入到驱动器DRV2，输入信号INN3输入到驱动器DRV3）。

图3和图4所示的晶体管NTP1-NTPm、NTN1-NTNm和NTC1-NTCm在尺寸和性质上彼此基本相同。因此，驱动能力由并行耦合的晶体管的数目决定。代替借助晶体管的数目，也可以借助于栅极宽度来调整驱动能力。

【预驱动器和控制电路22的操作】

再次参照图2，预驱动和控制电路22从图1所示的逻辑电路单元12（物理层电路12D）接收空闲信号IDLE，从并行-串行转换电路13接收差分串行信号INP和INN。预驱动和控制电路22还接收与预先设置的寄存器11的值对应的选择信号SEL2-SEL4。选择信号SEL2-SEL4分别对应于驱动器DRV2-DRV4。响应这些信号，预驱动器和控制电路22分别向驱动器DRV1-DRV4输出信号（INP1，INN1）-（INP4，INN4）。

图5是用于说明图2所示的预驱动器和控制电路22的操作的图。在图5中，低电平（L电平）处的逻辑电平由“0”表示，高电平（H电平）处的逻辑电平由“1”表示。

参照图2至图5，首先说明正常模式（当空闲信号IDLE为“0”时）下的操作。在这种情况下，将通过使输入的正相位信号INP反相得到的信号/INP作为相应的信号INP1-INP4输入到形成驱动器DRV1-DRV4中设置的第一开关SW1的每个晶体管的栅极。将通过使输入的负相位信号INN反相得到的信号/INN作为相应的信号INN1-INN4输入到形成驱动器DRV1-DRV4中设置的第二开关SW2的每个晶体管的栅极。输入到驱动器DRV1-DRV4中的每一个的信号并不取决于保存在寄存器11中的选择信号SEL2-SEL4的信号电平。

因此，当正相位输入信号INP为H电平并且负相位输入信号INN为L电平时，第一开关SW1变为处于非导通状态，并且第二开关SW2变为处于导通状态。作为结果，从输出端子PADP输出的正相位信号OUTP被设置为H电平，并且从输出端子PADN输出的负相位信号OUTN被设置为L电平。当正相位输入信号INP为L电平并且负相位输入信号INN为H电平时，第一开关SW1变为处于导通状态，并且第二开关SW2变为处于非导通状态。作为结果，从输出端子PADP输出的正相位信号OUTP被设置为L电平，并且从输出端子PADN输出的负相位信号OUTN被设置为H电平。

接下来，说明空闲模式（当空闲信号IDLE为“1”时）下的操作。在这种情况下，H电平（“1”）的信号作为输入信号INP1输入到形成驱动器DRV1中设置的第一开关SW1的每个晶体管的栅极。H电平（“1”）的信号作为输入信号INN1输入到形成驱动器DRV1中设置的第二开关SW2的每个晶体管的栅极。输入到驱动器DRV1的信号INP1和INN1并不取决于寄存器11的设定值。作为结果，设置在驱动器DRV1中的第一开关SW1和第二开关SW2这两者都变为处于导通状态。

取决于由寄存器11提供的选择信号SEL2-SEL4的值，输入到驱动器DRV2-DRV4的信号分别不同。在特定驱动器DRVi（i=2-4）中，响应H电平（“1”）的选择信号SELi，将L电平（“0”）的信号作为输入信号INPi输入到形成第一开关SW1的每个晶体管，并且将L电平（“0”）的信号作为输入信号INNi输入到形成第二开关SW2的每个晶体管。作为结果，设置在特定驱动器DRVi（i=2-4）中的第一开关SW1和第二开关SW2这两者都响应H电平的选择信号SELi而变为处于非导通状态。

另一方面，在特定驱动器DRVi（i=2-4）中，响应于L电平（“0”）的选择信号SELi，将H电平（“1”）的信号作为输入信号INPi输入到形成第一开关SW1的每个晶体管，并且将H电平（“1”）的信号作为输入信号INNi输入到形成第二开关SW2的每个晶体管。作为结果，设置在特定驱动器DRVi（i=2-4）中的第一开关SW1和第二开关SW2这两者都响应L电平的选择信号SELi而变为处于导通状态。

寄存器11的设定值，也就是，是否将选择信号SEL2-SEL4设置为H电平“1”，是根据在空闲模式下输出的空闲电压的幅度进行确定的。如将参照图7至图12详细说明的那样，当在空闲模式下选择信号SEL2-SEL4都被设置为L电平（“0”）并且从所有驱动器DRV1-DRV4向端接电阻器RP和RN供给恒定电流时，空闲电压可以变得比正常模式下的共模电压低。在这种情况下，设置成使电流不从（一个或一个以上）特定驱动器中的一部分流过端接电阻器RP和RN，并且使电流从其余的一个或一个以上驱动器流过端接电阻器RP和RN。相应地，设置成使流过端接电阻器RP和RN的电流减少并且使空闲电压变成基本等于正常模式下的共模电压。

【预驱动器和控制电路22的配置示例】

图6A和图6B是图示了图2所示的预驱动器和控制电路22的配置示例的电路图。图6A图示了接收正相位输入信号INP并产生信号INP1-INP4的电路部分，所述信号INP1-INP4将分别被输出到驱动器DRV1-DRV4的每一个中包括的第一开关SW1。图6B图示了接收负相位输入信号INN并产生信号INN1-INN4的电路部分，所述信号INN1-INN4将分别被输出到驱动器DRV1-DRV4的每一个中包括的第二开关SW2。

如图6A所示，预驱动器和控制电路22包括传输门31-34、反相器36-39和91-94、NAND门42-44、缓冲器46、AND门47-49、PMOS（Positive-channelMetal Oxide Semiconductor，P沟道金属氧化物半导体）晶体管51-54和NMOS晶体管56-59。

输入的正相位信号INP分别经由传输门31-34馈送给反相器91-94。空闲信号IDLE输入到形成传输门31-34中的每一个的PMOS晶体管的栅极。通过利用反相器36-39使空闲信号IDLE反相得到的信号分别输入到形成传输门31-34中的每一个的NMOS晶体管的栅极。

PMOS晶体管51和NMOS晶体管56顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管51和56的连接节点耦合到反相器91的输入节点。晶体管51的栅极耦合到电源节点VCC。因此，晶体管51始终处于关态（OFF state）。空闲信号IDLE经由缓冲器46输入到晶体管56的栅极。

PMOS晶体管52和NMOS晶体管57顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管52和57的连接节点耦合到反相器92的输入节点。NAND门42将空闲信号IDLE和选择信号SEL2的NAND运算结果输出到晶体管52的栅极。AND门47将空闲信号IDLE和NAND门42的输出的AND运算结果输出到晶体管57的栅极。

PMOS晶体管53和NMOS晶体管58顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管53和58的连接节点耦合到反相器93的输入节点。NAND门43将空闲信号IDLE和选择信号SEL3的NAND运算结果输出到晶体管53的栅极。AND门48将空闲信号IDLE和NAND门43的输出的AND运算结果输出到晶体管58的栅极。

PMOS晶体管54和NMOS晶体管59顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管54和59的连接节点耦合到反相器94的输入节点。NAND门44将空闲信号IDLE和选择信号SEL4的NAND运算结果输出到晶体管54的栅极。AND门49将空闲信号IDLE和NAND门44的输出的AND运算结果输出到晶体管59的栅极。

信号INP1-INP4分别从反相器91-94输出到相应的驱动器DRV1-DRV4。

根据该配置，当空闲信号IDLE为L电平（“0”）（处于正常模式）时，传输门31-34导通。此时，PMOS晶体管51-54和NMOS晶体管56-59一起被设置为关态。作为结果，通过使正相位输入信号INP反相得到的信号/INP作为信号INP1-INP4分别从反相器91-94输出到相应的驱动器DRV1-DRV4。

接下来，说明当空闲信号IDLE为H电平（“1”）（处于空闲模式）时的操作。在这种情况下，传输门31-34处于非导通状态。晶体管56被设置为开态（ON state），相应地，H电平（“1”）的信号INP1从反相器91输出到驱动器DRV1。取决于选择信号SEL2-SEL4，信号INP2-INP4分别不同。

当选择信号SEL2为H电平（“1”）时，晶体管52被设置为开态并且晶体管57被设置为关态，相应地，L电平（“0”）的信号INP2从反相器92输出到驱动器DRV2。当选择信号SEL2为L电平（“0”）时，晶体管52被设置为关态并且晶体管57被设置为开态，相应地，H电平（“1”）的信号INP2从反相器92输出到驱动器DRV2。

当选择信号SEL3为H电平（“1”）时，晶体管53被设置为开态并且晶体管58被设置为关态，相应地，L电平（“0”）的信号INP3从反相器93输出到驱动器DRV3。当选择信号SEL3为L电平（“0”）时，晶体管53被设置为关态并且晶体管58被设置为开态，相应地，H电平（“1”）的信号INP3从反相器93输出到驱动器DRV3。

当选择信号SEL4为H电平（“1”）时，晶体管54被设置为开态并且晶体管59被设置为关态，相应地，L电平（“0”）的信号INP4从反相器94输出到驱动器DRV4。当选择信号SEL4为L电平（“0”）时，晶体管54被设置为关态并且晶体管59被设置为开态，相应地，H电平（“1”）的信号INP4从反相器94输出到驱动器DRV4。

如图6B所示，预驱动器和控制电路22还包括传输门61-64、反相器66-69和96-99、NAND门72-74、缓冲器76、AND门77-79、PMOS晶体管81-84和NMOS晶体管86-89。

图6B所示的电路配置与图6A所示的电路配置相同。也就是，图6B所示的传输门61-64分别对应于图6A所示的传输门31-34。图6B所示的反相器66-69和96-99分别对应于图6A所示的反相器36-39和91-94。图6B所示的NAND门72-74、缓冲器76和AND门77-79分别对应于图6A所示的NAND门42-44、缓冲器46和AND门47-49。图6B所示的PMOS晶体管81-84和NMOS晶体管86-89分别对应于图6A所示的PMOS晶体管51-54和NMOS晶体管56-59。图6B所示的信号INN1-INN4分别对应于图6A所示的信号INP1-INP4。因此，图6B的电路操作与图6A的电路操作相同；相应地，不重复其说明。

【调整流过端接电阻器RP和RN的电流的原因】

下面更加详细地说明空闲模式中通过选择信号SEL2-SEL4调整流过图2所示的端接电阻器RP和RN的电流的原因。

图7说明了空闲模式下流过输出电路10的电流。为了简便起见，在图7图示的示例中，组成图2所示驱动电路20的驱动器组21由一个驱动器（NMOS晶体管NTP、NTN和NTC）表示。即，用作第一开关的晶体管NTP耦合在输出端子PADP与连接节点CND之间。正相位信号INP输入到晶体管NTP的栅极。用作第二开关的晶体管NTN耦合在输出端子PADN与连接节点CND之间。负相位信号INN输入到晶体管NTN的栅极。用作恒定电流源的晶体管NTC耦合在连接节点CND与接地节点GND之间。偏置电压施加到晶体管NTC的栅极。输出端子PADP和PADN分别经由电容器CP和CN交流耦合到负载电阻器RL。

在空闲模式下，输入信号INP和INN二者都变为H电平，并且晶体管NTP和NTN二者都被设置为开态。当假设恒定电流Iidle流过晶体管NTC时，流过端接电阻器RP和RN的电流变为Iidle/2。当假设端接电阻器RP和RN中的每一个的电阻值为Re并且晶体管NTP和NTN的电阻值为Ron，从输出端子PADP和PADN输出的空闲电压Vidle由下式表示：

Vidle=Vcc–Iidle×Re/2…（1）。

在式（1）中，假设电源电压为Vcc。

图8说明了在正常模式下流过输出电路10的电流。图8所示的电路配置与图7所示的电路配置相同。

在正常模式下，输入信号INP和INN中的一者变为H电平，另一者变为L电平；相应地，当输入信号INP为H电平时晶体管NTP被设置为开态，并且当输入信号INN为H电平时晶体管NTN被设置为开态。图8图示了输入信号INP为H电平并且输入信号INN为L电平的情况，也就是，当晶体管NTP被设置为开态并且晶体管NTN被设置为关态时的情况。在本情况中，电流Iol流过端接电阻器RP。另一方面，当输入信号INP和INN改变时，电流Ioh瞬息地流过端接电阻器RN。电流Ioh很快减少为零。因此，当排除瞬态时，流过端接电阻器RP的电流Iol基本等于流过晶体管NTC的恒定电流Iout。在这种情况下，输出端子PADP的电压Vol由下式表示：

Vol=Vcc–Iout×Re…（2）。

输出端子PADN的电压Voh等于电源电压Vcc。

在上述关于图7和图8所作说明的基础上，首先说明在不调整空闲模式下流过端接电阻器RP和RN的电流的量时（比较示例）可能产生的问题。

图9图示了用于恒定电流源的晶体管NTC的电流-电压特性（比较示例）。图9图示了不具有沟道长度调制效应的理想电流-电压特性IVC0和具有显著沟道长度调制效应的电流-电压特性IVC1。然而，应当指出的是，与本实施例相比而言，图9所示空闲模式下的电流-电压特性（比较示例）表示不调整流过端接电阻器RP和RN的电流量的情况。

如图9所示，在空闲模式下，由式（1）表示的负载线LL1与电流-电压特性IVC1的交点呈现晶体管NTC的工作点OP1（电流Iidle，电压Vidle）。在正常模式下，由式（2）表示的负载线LL2与电流-电压特性IVC1的交点呈现晶体管NTC的工作点OP2（电流Iout，电压Vol）。由于沟道长度调制效应，空闲模式中的空闲电压Vidle变得低于正常模式下的共模电压Vcm(Vcm=（Voh+Vol）/2）。

在不具有沟道长度调制效应的理想电流-电压特性IVC0的情况下，空闲模式下的工作点是电流-电压特性IVC0与负载线LL1的交点，并且在图9中由点（电流I1，电压V1）来表示。正常模式下的工作点是电流-电压特性IVC0与负载线LL2的交点，并且在图9中由点（电流I1，电压V2）来表示。当不具有沟道长度调制效应时，由于电压V1等于（Vcc+V2）/2，所以空闲电压变成等于正常模式下的共模电压。

图10图示了从输出端子PADP和PADN输出的信号波形（比较示例）。

如图10所示，在时刻t1之前的时段为空闲模式，而在时刻t1之后的时段为正常模式。在时刻t2和t3处，输出信号的逻辑反相。然而，应当指出的是，与上面所作描述相比，图10所示的空闲模式下的信号波形（比较示例）表明未调整流过端接电阻器RP和RN的电流的量的情况。

如图10所示，当不调整在空闲模式下流过端接电阻器RP和RN的电流的量时，空闲模式下的空闲电压Vidle变得比正常模式下的共模电压Vcm低（图10的电压差ΔV）。在空闲模式下流过晶体管NTC的恒定电流Iidle变得比在正常模式下流过晶体管NTC的恒定电流Iout大（图10的电流差ΔI）。这样，当在空闲模式和正常模式下的共模电压改变时，有可能共模电压并不保持在高速串行通信标准规定的共模电压的变化范围内。

下面说明如本实施例中那样调整空闲模式下流过端接电阻器RP和RN的电流量的优势。

图11图示了本实施例中用于恒定电流源的晶体管NTC的电流-电压特性。图11图示了空闲模式下的电流-电压特性IVC2和正常模式下的电流-电压特性IVC1（与图9所示的电流-电压特性IVC1相同）。空闲模式下的电流-电压特性IVC2具有比正常模式下的电流-电压特性IVC1小的电流。具体而言，如参照图2至图6所说明的那样，设置成在空闲模式下不从并行耦合的多个驱动器DRV1-DRV4中的特定的一部分驱动器向端接电阻器RP和RN供给电流。

在图11中，由上述的式（2）表示的负载线LL2与电流-电压特性IVC1的交点给出正常模式下的工作点OP2（电流Iout，电压Vol）。由上述的式（1）表示的负载线LL1与电流-电压特性IVC2的交点给出空闲模式下的工作点OP3（电流Iidle，电压Vidle）。此时，空闲模式中的电流-电压特性IVC2被调整使得空闲模式下的空闲电压Vidle可以变得基本等于正常模式下的共模电压Vcm（Vcm=（Voh+Vol）/2）。具体而言，通过来自图1所示的CPU2的命令改变寄存器11的设定值，检测并彼此比较空闲模式下的空闲电压Vidle和正常模式下的共模电压Vcm。当二者变得几乎相等时将寄存器11的设定值存储在作为固件的存储器中。

在调整电流-电压特性IVC2之后，在空闲模式下流过晶体管NTC的电流Iidle变得基本等于在正常模式下流过晶体管NTC的电流Iout。与调整前的空闲模式下的工作点（电流I2，电压V3）相比较，在调整后的工作点中，电流值从I2下降到Iidle（=Iout），并且电压值从V3增加到Vidle。

图12图示了本实施例中从输出端子PADP和PADN输出的信号波形。在图12中，时刻t1之前的时段为空闲模式，时刻t1之后的时段为正常模式。在时刻t2和t3处，输出信号的逻辑反相。

如图12所示，通过调整空闲模式下流过端接电阻器RP和RN的电流的量，空闲模式下的空闲电压Vidle变得与正常模式下的共模电压Vcm几乎相等。空闲模式下流过晶体管NTC的恒定电流Iidle变得与正常模式下流过晶体管NTC的恒定电流Iout几乎相等。作为结果，将空闲模式和正常模式下的共模电压的变化范围保持在高速串行通信标准规定的范围内成为可能。

【实施例1的效果】

如上所述，按照根据实施例1的半导体器件1，调整空闲模式下流过驱动电路20的电流的量以变为基本等于正常模式下流过驱动电路20的电流。作为结果，可以抑制空闲模式和正常模式下共模电压的变化。

通过抑制共模电压的变化进一步可以提高从输出电路10输出的差分串行信号的质量。共模电压可以保持在标准规定的共模电压的容许变化范围内；相应地，可以提高大规模生产产量。

当与调整前相比较时，通过调整，减少空闲模式下流过驱动电路20的电流的量；相应地，可以降低空闲模式下输出电路的功耗。

调整空闲模式中流过驱动电路20的电流的量，考虑了MOS电流源的沟道长度调制效应；因此，不必加长MOS电流源的栅极长度来抑制沟道长度调制效应。作为结果，可以使得输出电路的面积更小。

实施例1的修改示例

【输出电路10A的整体配置】

图13是图示了根据实施例1的修改示例的输出电路10A的配置的框图。实施例1的修改示例与实施例1的不同点在于：组成每个驱动器的晶体管由NMOS晶体管变为PMOS晶体管，并且端接电阻器RP和RN分别设置在输出端子PADP和PADN与接地节点GND之间。以下主要说明与实施例1的不同点。

如图13所示，输出电路10A包括输出端子PADP和PADN、正相位侧上的端接电阻器RP、负相位侧上的端接电阻器RN以及驱动电路20A。

正相位侧上的端接电阻器RP耦合在接地节点GND与正相位侧上的输出端子PADP之间。负相位上的端接电阻器RN耦合在接地节点GND与负相位侧上的输出端子PADN之间。

响应输入的差分串行信号INP和INN，在正常模式下，驱动电路20A使电源节点VCC与接地节点之间的恒定电流流过端接电阻器RP和RN中的一者。在空闲模式下，驱动电路20A使恒定电流流过端接电阻器RP和RN二者。

更具体而言，驱动电路20A包括预驱动器和控制电路22A和彼此并行耦合的多个驱动器（在图13的情况中为四个驱动器）DRVA1-DRVA4。在正常模式下，每个驱动器DRVAi（i=1-4）根据从预驱动器和控制电路22A接收到的相应的差分信号INPi和INNi产生小幅度差分串行信号OUTP和OUTN，并从输出端子PADP和PADN输出产生的小幅度差分串行信号OUTP和OUTN。与在实施例1中的情况一样，每个驱动器的驱动能力是不同的。就驱动器DRVA4的驱动能力而言，驱动器DRVA2和DRVA3的驱动能力是其两倍，驱动器DRVA1的驱动能力为其五倍。

【驱动器DRVA1-DRVA4中的每一个的配置】

图14是图示了图13所示驱动器DRVA4的配置的电路图。如图14所示，驱动器DRVA4（图14中i=4）包括恒定电流源CS、第一开关SW1和第二开关SW2。

在图14的情况中，恒定电流源CS由PMOS晶体管PTC1构成，对该PMOS晶体管PTC1的栅极提供预定偏置电压。晶体管PTC1的源极耦合到电源节点VCC。

在图14的情况中，第一开关SW1由PMOS晶体管PTP1形成。晶体管PTP1的源极耦合到晶体管PTC1的漏极（连接节点CNDi），并且晶体管PTP1的漏极耦合到正相位侧上的输出端子PADP。相应的输入信号INPi（在本情况中i=4）从预驱动器和控制电路22A输入到晶体管PTP1的栅极。

在图14的情况中，第二开关SW2由PMOS晶体管PTN1形成。晶体管PTN1的源极耦合到晶体管PTC1的漏极（连接节点CNDi），并且晶体管PTN1的漏极耦合到负相位侧上的输出端子PADN。相应的输入信号INNi（在本情况中i=4）从预驱动和控制电路22A输入到晶体管PNT1的栅极。

图15是图示了图13所示驱动器DRVA1-DRVA3的配置的电路图。如图15所示，驱动器DRVAi（图15中i=1-3）包括恒定电流源CS、第一开关SW1和第二开关SW2。

恒定电流源CS由并行耦合的m个PMOS晶体管PTC1-PTCm（m为2或更大的整数）构成，预定偏置电压施加至这些晶体管的栅极。对于驱动器DRVA1，m=5，并且对于驱动器DRVA2和DRVA3，m=2。晶体管PTC1-PTCm中的每一个的源极耦合到电源节点VCC。晶体管PTC1-PTCm中的每一个的漏极共同耦合到连接节点CNDi（连接节点CND1提供给驱动器DRVA1，连接节点CND2提供给驱动器DRVA2，连接节点CND3提供给驱动器DRVA3）。

第一开关SW1由并行耦合的m个PMOS晶体管PTP1-PTPm形成。对于驱动器DRVA1，m=5，并且对于驱动器DRVA2和DRVA3，m=2。晶体管PTP1-PTPm中的每一个的源极耦合到连接节点CNDi，并且晶体管PTP1-PTPm中的每一个的漏极耦合到正相位侧上的输出端子PADP。相应的输入信号INPi（本情况中i=1-3）从预驱动器和控制电路22A输入到晶体管PTP1-PTPm中的每一个的栅极（输入信号INP1输入到驱动器DRVA1，输入信号INP2输入到驱动器DRVA2，输入信号INP3输入到驱动器DRVA3）。

第二开关SW2由并行耦合的m个PMOS晶体管PTN1-PTNm形成。对于驱动器DRVA1，m=5，并且对于驱动器DRVA2和DRVA3，m=2。晶体管PTN1-PTNm中的每一个的源极耦合到连接节点CNDi，并且晶体管PTN1-PTNm中的每一个的漏极耦合到负相位侧上的输出端子PADN。相应的输入信号INNi（本情况中i=1-3）从预驱动器和控制电路22A输入到晶体管PTN1-PTNm中的每一个的栅极（输入信号INN1输入到驱动器DRVA1，输入信号INN2输入到驱动器DRVA2，输入信号INN3输入到驱动器DRVA3）。

图14和图15中所示的晶体管PTP1-PTPm、PTN1-PTNm和PTC1-PTCm在尺寸和性质上彼此基本相同。因此，驱动能力由并行耦合的晶体管的数目决定。也可以借助于栅极宽度调整驱动能力，而不借助于晶体管的数目。

【预驱动器和控制电路22A的操作】

图16是用于说明图13所示的预驱动器和控制电路22A的操作的图。在图16中，低电平（L电平）处的逻辑电平由“0”表示，高电平（H电平）处的逻辑电平由“1”表示。

参照图13至图16，首先说明正常模式（当空闲信号IDLE为“0”时）下的操作。在这种情况下，负相位输入信号INN作为相应的信号INP1-INP4输入到形成设置在驱动器DRVA1-DRVA4中的第一开关SW1的每个晶体管的栅极。正相位输入信号INP作为相应的信号INN1-IN4输入到形成设置在驱动器DRVA1-DRVA4中的第二开关SW2的每个晶体管的栅极。输入到驱动器DRVA1-DRVA4中的每一个的信号并不依赖保存在寄存器11中的选择信号SEL2-SEL4的信号电平。

因此，当正相位输入信号INP为H电平并且负相位输入信号IN为L电平时，第一开关SW1变为处于导通状态，并且第二开关SW2变为处于非导通状态。作为结果，从输出端子PADP输出的正相位信号OUTP被设置为H电平，并且从输出端子PADN输出的负相位信号OUTN被设置为L电平。当正相位输入信号INP为L电平并且负相位输入信号INN为H电平时，第一开关SW1变为处于非导通状态，并且第二开关SW2变为处于导通状态。作为结果，从输出端子PADP输出的正相位信号OUTP被设置为L电平，并且从输出端子PADN输出的负相位信号OUTN被设置为H电平。

接下来，说明空闲模式（当空闲信号IDLE为“1”时）中的操作。在这种情况下，L电平（“0”）的信号作为输入信号INP1输入到形成设置在驱动器DRVA1中的第一开关SW1的每个晶体管的栅极。L电平（“0”）的信号作为输入信号INN1输入到形成设置在驱动器DRVA1中的第二开关SW2的每个晶体管的栅极。输入到驱动器DRVA1的信号INP1和INN1并不依赖寄存器11的设定值。作为结果，设置在驱动器DRVA1中的第一开关SW1和第二开关SW2这两者都变为处于导通状态。

取决于由寄存器11提供的选择信号SEL2-SEL4的值，输入到驱动器DRVA2-DRVA4的信号分别不同。在特定的驱动器DRVAi（i=2-4）中，响应H电平（“1”）的选择信号SELi，将H电平（“1”）的信号作为输入信号INPi输入到形成第一开关SW1的每个晶体管，并且将H电平（“1”）的信号作为输入信号INNi输入到形成第二开关SW2的每个晶体管。作为结果，设置在特定的驱动器DRVAi（i=2-4）中的第一开关SW1和第二开关SW2这两者都响应H电平的选择信号SELi而变为处于非导通状态。

另一方面，在特定的驱动器DRVAi（i=2-4）中，响应L电平（“0”）的选择信号SELi，将L电平（“0”）的信号作为输入信号INPi输入到形成第一开关SW1的每个晶体管，并且将L电平（“0”）的信号作为输入信号INNi输入到形成第二开关SW2的每个晶体管。作为结果，设置在特定驱动器DRVAi（i=2-4）中的第一开关SW1和第二开关SW2这两者都响应L电平的选择信号SELi而变为处于导通状态。

寄存器11的设定值，也就是，是否将选择信号SEL2-SEL4设置为H电平“1”，是根据在空闲模式下输出的空闲电压的幅度进行确定的。当在空闲模式下选择信号SEL2-SEL4都被设置为L电平（“0”）并且从所有驱动器DRVA1-DRVA4向端接电阻器RP和RN供给恒定电流时，空闲电压可以变得低于正常模式下的共模电压。在这种情况下，设置成使得电流不从（一个或一个以上）特定驱动器中的一部分中流过端接电阻器RP和RN，并且电流从其余的一个或一个以上驱动器流过端接电阻器RP和RN。相应地，设置成使得流过端接电阻器RP和RN的电流减少并且空闲电压变得基本等于正常模式下的共模电压。

【预驱动器和控制电路22A的配置示例】

图17A和图17B是图示了图13所示的预驱动器和控制电路22A的配置示例的电路图。图17A图示了接收正相位输入信号INP并产生信号INN1-INN4的电路部分，所述信号INN1-INN4将分别被输出到在驱动器DRVA1-DRVA4的每一个中包括的第二开关SW2。图17B图示了接收负相位输入信号INN并产生信号INP1-INP4的电路部分，该信号INP1-INP4将分别被输出到在驱动器DRVA1-DRVA4的每一个中包括的第一开关SW1。

如图17A和图17B所示，预驱动器和控制电路22A与图6A和图6B所示的预驱动器和控制电路22的不同之处在于，代替反相器91-94和96-99，而包括缓冲器91A-94A和96A-99A。输入信号INN1-INN4分别从缓冲器91A-94A馈送到驱动器DRVA1-DRVA4的第二开关SW2。输入信号INP1-INP4分别从缓冲器96A-99A馈送到驱动器DRVA1-DRVA4的第一开关SW1。图17A和图17B在其它方面都与图6A和图6B相同；因此，相同的附图标记将附于相同或相应的部分，并将不重复其说明。

【实施例1的修改示例的效果】

具有上述配置的输出电路10A也带来了与实施例1所示输出电路10中的情况相同的效果。

实施例2

在实施例1中，在空闲模式下，通过将包括在驱动器的特定部分中的开关SW1和SW2设置为非导通状态，调整流过端接电阻器RP和RN的电流的量。在实施例2中，通过切断供给到驱动器的特定部分的恒定电流源的偏置电压，将所述驱动器中的特定部分的恒定电流源设置为非工作状态，从而在空闲模式下调整流过端接电阻器RP和RN的电流的量。以下具体对其进行描述。

【输出电路110的配置】

图18是图示了根据实施例2的输出电路110的具体配置的框图。如图18所示，输出电路110包括输出端子PADP和PADN、正相位侧上的端接电阻器RP、负相位侧上的端接电阻器RN以及驱动电路120。

正相位侧上的端接电阻器RP耦合在电源节点VCC与正相位侧上的输出端子PADP之间。负相位侧上的端接电阻器RN耦合在电源节点VCC与负相位侧上的输出端子PADN之间。

在正常模式下，驱动电路120响应输入的差分串行信号INP和INN，使电源节点VCC与接地节点GND之间的恒定电流流过端接电阻器RP和RN中的一者。相应地，输出电路110响应输入的差分串行信号INP和INN，从输出端子PADP和PADN输出小幅度差分串行信号OUTP和OUTN。在空闲模式下，驱动电路120使恒定电流流过端接电阻器RP和RN二者。相应地，输出电路110从输出端子PADP和PADN输出空闲电压。

更具体而言，驱动电路120包括预驱动器和控制电路122和彼此并行耦合的多个驱动器（在图18的情况中为四个驱动器）DRV1-DRV4。在正常模式下，每个驱动器DRVi（i=1-4）根据从预驱动器和控制电路122接收到的相应的差分信号INPi和IN1i产生小幅度差分串行信号OUTP和OUTN，并且从输出端子PADP和PADN输出产生的小幅度差分串行信号OUTP和OUTN。

驱动器DRV1-DRV4的配置与图3和图4中说明的相应部分相同；因此，不重复其详细说明。然而，应当指出的是，图18所示的驱动器DRV1-DRV4中包括的恒定电流源由预驱动器和控制电路122分别供给控制电压Bias_in1-Bias_in4。

【预驱动器和控制电路122的操作】

图18所示的预驱动器和控制电路122从图1所示的逻辑电路单元12（物理层电路12D）接收空闲信号IDLE，从并行-串行转换电路13接收差分串行信号INP和INN。预驱动器和控制电路122还接收与预先设置的寄存器11的值对应的选择信号SEL2-SEL4。选择信号SEL2-SEL4分别对应于驱动器DRV2-DRV4。响应这些信号，预驱动器和控制电路122分别向驱动器DRV1-DRV4输出信号（INP1，INN1）-（INP4，IN4）。响应这些信号，预驱动器和控制电路122还分别向包括在驱动器DRV1-DRV4中的恒定电流源输出控制电压Bias_in1-Bias_in4。

图19是用于说明图18所示的预驱动器和控制电路122的操作的图。在图19中，低电平（L电平）处的逻辑电平由“0”表示，并且高电平（H电平）处的逻辑电平由“1”表示。

参照图18和图19，首先说明正常模式（当空闲信号IDLE为“0”时）下的操作。在这种情况下，将通过使输入的正相位信号INP反相得到的信号/INP作为相应的信号INP1-INP4输入到形成设置在驱动器DRV1-DRV4中的第一开关SW1的每个晶体管的栅极。将通过使输入的负相位信号INN反相得到的信号/INN作为相应的信号INN1-INN4输入到形成设置在驱动器DRV1-DRV4中的第二开关SW2的每个晶体管的栅极。将偏置电压作为控制电压Bias_in1-Bias_in4输入到组成设置在驱动器DRV1-DRV4中的恒定电流源CS的每个晶体管的栅极。输入到驱动器DRV1-DRV4中的每一个的信号并不依赖保存在寄存器11中的选择信号SEL2-SEL4的信号电平。作为结果，从输出端子PADP和PADN输出与输入信号INP和INN对应的小幅度差分串行信号OUTP和OUTN。

接下来，说明空闲模式（当空闲信号IDLE为“1”时）下的操作。在这种情况下，H电平（“1”）的信号作为输入信号INP1-INP4分别输入到形成设置在驱动器DRV1-DRV4中的第一开关SW1的每个晶体管的栅极。H电平（“1”）的信号作为输入信号INN1-INN4分别输入到形成设置在驱动器DRV1-DRV4中的第二开关SW2的每个晶体管的栅极。输入到驱动器DRV1-DRV4中的每一个的信号并不依赖保存在寄存器11中的选择信号SEL2-SEL4的信号电平。作为结果，设置在驱动器DRV1-DRV4的每一个中的第一开关SW1和第二开关SW2这两者都变为处于导通状态。

将偏置电压作为控制电压Bias_in1输入到组成设置在驱动器DRV1中的恒定电流源CS的每个晶体管的栅极。控制电压Bias_in1并不依赖寄存器11的设定值。作为结果，设置在驱动器DRV1中的恒定电流源变为处于工作状态。

另一方面，取决于由寄存器11提供的选择信号SEL2-SEL4的值，分别输入到驱动器DRV2-DRV4的控制电压Bias_in2-Bias_in4分别不同。在特定驱动器DRVi（i=2-4）中，响应于H电平（“1”）的选择信号SELi，接地电压（零电压）作为控制电压Bias_ini（i=2-4）输入到组成恒定电流源CS的每个晶体管的栅极。作为结果，设置在特定驱动器DRVi（i=2-4）中的恒定电流源CS响应H电平的选择信号SELi而变为处于非工作状态。

另一方面，在驱动器DRVi（i=2-4）中，响应L电平（“0”）的选择信号SELi，将偏置电压作为控制电压Bias_ini（i=2-4）输入到组成恒定电流源CS的每个晶体管的栅极。作为结果，设置在驱动器DRVi（i=2-4）中的恒定电流源CS响应L电平的选择信号SELi而变为处于工作状态。

【预驱动器和控制电路122的配置示例】

图20A和图20B是图示了图18所示的预驱动器和控制电路122的配置示例的电路图。图20A图示了接收正相位输入信号INP并产生信号INP1-INP4的电路部分，所述信号INP1-INP4将分别被输出到在驱动器DRV1-DRV4的每一个中包括的第一开关SW1。图20B图示了接收负相位输入信号INN并产生信号INN1-INN4的电路部分，所述信号INN1-INN4将分别被输出到在驱动器DRV1-DRV4的每一个中包括的第二开关SW2。

如图20A所示，预驱动和控制电路122包括传输门131-134和161-164、反相器136-139、146-149和166-169、缓冲器141-144、AND门172-174、PMOS晶体管151-154以及NMOS晶体管156-159和202-204。

输入的正相位信号INP分别经由传输门131-134馈送给反相器146-149。空闲信号IDLE馈送到形成传输门131-134的PMOS晶体管的栅极。通过利用反相器136-139使空闲信号IDLE反相得到的信号分别输入到形成传输门131-134的NMOS晶体管的栅极。

PMOS晶体管151和NMOS晶体管156顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管151和156的连接节点耦合到反相器146的输入节点。晶体管151的栅极耦合到电源节点VCC。因此，晶体管151始终处于关态。空闲信号IDLE经由缓冲器141输入到晶体管156的栅极。

PMOS晶体管152和NMOS晶体管157顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管152和157的连接节点耦合到反相器147的输入节点。晶体管152的栅极耦合到电源节点VCC。因此，晶体管152始终处于关态。空闲信号IDLE经由缓冲器142输入到晶体管157的栅极。

PMOS晶体管153和NMOS晶体管158顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管153和158的连接节点耦合到反相器148的输入节点。晶体管153的栅极耦合到电源节点VCC。因此，晶体管153始终处于关态。空闲信号IDLE经由缓冲器143输入到晶体管158的栅极。

PMOS晶体管154和NMOS晶体管159顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管154和159的连接节点耦合到反相器149的输入节点。晶体管154的栅极耦合到电源节点VCC。因此，晶体管154始终处于关态。空闲信号IDLE经由缓冲器144输入到晶体管159的栅极。

信号INP1-INP4分别从反相器146-149输出到相应的驱动器DRV1-DRV4。

输入的偏置电压经由传输门161输出作为控制电压Bias_in1。形成传输门161的PMOS晶体管的栅极耦合到接地节点GND，并且形成传输门161的NMOS晶体管的栅极经由反相器166耦合到接地节点GND。因此，传输门166始终处于导通状态。

输入的偏置电压经由传输门162输出作为控制电压Bias_in2。NMOS晶体管202耦合在传输门162的输出节点与接地节点GND之间。AND门172将空闲信号IDLE与选择信号SEL2的AND运算结果输出到形成传输门162的PMOS晶体管的栅极和晶体管202的栅极。AND门172的输出还经由反相器167馈送给形成传输门162的NMOS晶体管的栅极。

输入的偏置电压经由传输门163输出作为控制电压Bias_in3。NMOS晶体管203耦合在传输门163的输出节点与接地节点GND之间。AND门173将空闲信号IDLE与选择信号SEL3的AND运算结果输出到形成传输门163的PMOS晶体管的栅极和晶体管203的栅极。AND门173的输出还经由反相器168馈送给形成传输门163的NMOS晶体管的栅极。

输入的偏置电压经由传输门164输出作为控制电压Bias_in4。NMOS晶体管204耦合在传输门164的输出节点与接地节点GND之间。AND门174将空闲信号IDLE与选择信号SEL4的AND运算结果输出到形成传输门164的PMOS晶体管的栅极和晶体管204的栅极。AND门174的输出还经由反相器169馈送给形成传输门164的NMOS晶体管的栅极。

如图20B所示，预驱动器和控制电路122还包括传输门181-184、反相器186-189和206-209、缓冲器176-179、PMOS晶体管191-194和NMOS晶体管196-199。

输入的负相位信号INN分别经由传输门181-184馈送到反相器206-209。空闲信号IDLE馈送到形成传输门181-184的PMOS晶体管的栅极。通过利用反相器186-189使空闲信号IDLE反相得到的信号分别输入到形成传输门181-184的NMOS晶体管的栅极。

PMOS晶体管191和NMOS晶体管196顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管191和196的连接点耦合到反相器206的输入节点。PMOS晶体管191的栅极耦合到电源节点VCC。因此，晶体管191始终处于关态。空闲信号IDLE经由缓冲器176输入到NMOS晶体管196的栅极。

PMOS晶体管192和NMOS晶体管197顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管192和197的连接节点耦合到反相器207的输入节点。晶体管192的栅极耦合到电源节点VCC。因此，PMOS晶体管192始终处于关态。空闲信号IDLE经由缓冲器177输入到NMOS晶体管197的栅极。

PMOS晶体管193和NMOS晶体管198顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管193和198的连接节点耦合到反相器208的输入节点。晶体管193的栅极耦合到电源节点VCC。因此，PMOS晶体管193始终处于关态。空闲信号IDLE经由缓冲器178输入到NMOS晶体管198的栅极。

PMOS晶体管194和NMOS晶体管199顺序耦合在电源节点VCC与接地节点GND之间，并且这些晶体管194和199的连接节点耦合到反相器209的输入节点。PMOS晶体管194的栅极耦合到电源节点VCC。因此，晶体管194始终处于关态。空闲信号IDLE经由缓冲器179输入到NMOS晶体管199的栅极。

信号INN1-INN4分别从反相器206-209输出到相应的驱动器DRV1-DRV4。

根据该配置，当空闲信号IDLE为L电平（“0”）（在正常模式下）时，传输门131-134和181-184导通。此时，PMOS晶体管151-154和NMOS晶体管156-159一起被设置为关态。作为结果，通过使正相位输入信号INP反相得到的信号/INP作为信号INP1-INP4分别从反相器146-149输出到相应的驱动器DRV1-DRV4。通过使负相位输入信号INN反相得到的信号/IN作为信号IN1-IN4分别从反相器206-209输出到相应的驱动器DRV1-DRV4。

当空闲信号IDLE为L电平（“0”）（在正常模式下）时，传输门161-164导通。此时，NMOS晶体管202-204一起被设置为关态。作为结果，输出偏置电压作为控制电压Bias_in1-Bias_in4。

接下来，说明当空闲信号IDLE为H电平（“1”）（在空闲模式下）时的操作。在这种情况下，传输门131-134和181-184处于非导通状态。由于NMOS晶体管156-159和196-199被设置为开态，所以从反相器146-149和206-209输出H电平（“1”）的信号。

当空闲信号IDLE为H电平（“1”）（在空闲模式下）时，作为控制电压Bias_in2-Bias_in4输出的电压信号根据选择信号SEL2-SEL4而不同。

当选择信号SEL2为H电平（“1”）时，传输门162处于非导通状态并且晶体管202被设置为开态；相应地，输出L电平（“0”）的信号作为控制电压Bias_in2。当选择信号SEL2为L电平（“0”）时，传输门162处于导通状态并且NMOS晶体管202被设置为关态；相应地，输出偏置电压作为控制电压Bias_in2。

当选择信号SEL3为H电平（“1”）时，传输门163处于非导通状态并且晶体管203被设置为开态；相应地，输出L电平（“0”）的信号作为控制电压Bias_in3。当选择信号SEL3为L电平（“0”）时，传输门163处于导通状态并且NMOS晶体管203被设置为关态；相应地，输出偏置电压作为控制电压Bias_in3。

当选择信号SEL4为H电平（“1”）时，传输门164处于非导通状态并且晶体管204被设置为开态；相应地，输出L电平（“0”）的信号作为控制电压Bias_in4。当选择信号SEL4为L电平（“0”）时，传输门164处于导通状态并且NMOS晶体管204被设置为关态；相应地，输出偏置电压作为控制电压Bias_in4。

【实施例2的效果】

如上所述，按照根据实施例2的半导体器件1，在空闲模式下调整流过驱动电路120的电流的量以变为基本等于正常模式下流过驱动电路120的电流。作为结果，可以抑制在空闲模式和正常模式下的共模电压的变化。

通过抑制共模电压的变化，进一步可以提高从输出电路110输出的差分串行信号的质量。共模电压可以保持在标准规定的共模电压的容许变化范围内；相应地可以提高大规模生产产量。

与调整前相比较，通过调整，减少了空闲模式下流过驱动电路120的电流的量；相应地，可以降低在空闲模式下的输出电路的功耗。

调整空闲模式下流过驱动电路120的电流量，考虑了MOS电流源的沟道长度调制效应；因此，不必加长MOS电流源的栅极长度来抑制沟道长度调制效应。作为结果，可以使得输出电路的面积更小。

实施例2的修改示例

图21是图示了根据实施例2的修改示例的输出电路110A的配置的框图。实施例2的修改示例与实施例2的不同点在于，组成每个驱动器的晶体管从NMOS晶体管改变为PMOS晶体管，并且端接电阻器RP和RN分别设置在输出端子PADP和PADN与接地节点GND之间。以下主要说明与实施例2的不同点。

如图21所示，输出电路110A包括输出端子PADP和PADN、正相位侧上的端接电阻器RP、负相位侧上的端接电阻器RN以及驱动电路120A。

在正常模式下，驱动电路120A响应输入的差分串行信号INP和INN，使电源节点VCC与接地节点之间的恒定电流流过端接电阻器RP和RN中的一者。在空闲模式下，驱动电路120A使恒定电流流过端接电阻器RP和RN二者。

更具体而言，驱动电路120A包括预驱动器和控制电路122A和彼此并行耦合的多个驱动器（在图21的情况中为四个驱动器）DRVA1-DRVA4。驱动器DRVA1-DRVA4的配置与图14和图15中说明的相应部分的配置相同；因此，不重复其详细说明。然而，应当指出的是，图21所示的驱动器DRVA1-DRVA4中包括的恒定电流源由预驱动器和控制电路122A分别供给控制电压Bias_in1-Bias_in4。

【预驱动器和控制电路122A的操作】

图22是用于说明图21所示的预驱动器和控制电路122A的操作的图。在图22中，低电平（L电平）处的逻辑电平由“0”表示，高电平（H电平）处的逻辑电平由“1”表示。

参照图21和图22，首先说明正常模式（当空闲信号IDLE为“0”时）下的操作。在这种情况下，负相位输入信号INN作为相应的信号INP1-INP4输入到形成设置在驱动器DRVA1-DRVA4的每一个中的第一开关SW1的每个晶体管的栅极。正相位输入信号INP作为相应的信号INN1-INN4输入到形成设置在驱动器DRVA1-DRVA4的每一个中的第二开关SW2的每个晶体管的栅极。偏置电压作为控制电压Bias in1-Bias in4输入到组成设置在驱动器DRVA1-DRVA4的每一个中的恒定电流源CS的每个晶体管的栅极。输入到驱动器DRVA1-DRVA4的每一个中的信号并不依赖保存在寄存器11中的选择信号SEL2-SEL4的信号电平。作为结果，从输出端子PADP和PADN输出与输入信号INP和INN对应的小幅度差分串行信号OUTP和OUTN。

接下来，说明空闲模式（当空闲信号IDLE为“1”时）下的操作。在这种情况下，L电平（“0”）的信号作为输入信号INP1-INP4分别输入到形成设置在驱动器DRVA1-DRVA4的每一个中的第一开关SW1的每个晶体管的栅极。L电平（“0”）的信号作为输入信号INN1-INN4分别输入到形成设置在驱动器DRVA1-DRVA4的每一个中的第二开关SW2的每个晶体管的栅极。输入到驱动器DRVA1-DRVA4的每一个中的信号并不依赖保存在寄存器11中的选择信号SEL2-SEL4的信号电平。作为结果，设置在驱动器DRVA1-DRVA4的每一个中的第一开关SW1和第二开关SW2这两者都变为处于导通状态。

偏置电压作为控制电压Bias_in1输入到组成设置在驱动器DRVA1中的恒定电流源CS的每个晶体管的栅极。控制电压Bias_in1并不依赖寄存器11的设定值。作为结果，设置在驱动器DRVA1中的恒定电流源变为处于工作状态。

另一方面，取决于由寄存器11提供的选择信号SEL2-SEL4的值，分别输入到驱动器DRVA2-DRVA4的控制电压Bias_in2-Bias_in4分别不同。在特定驱动器DRVAi（i=2-4）中，响应H电平（“1”）的选择信号SELi，将电源电压VCC（“1”）作为控制电压Bias_ini（i=2-4）输入到组成恒定电流源CS的每个晶体管的栅极。作为结果，设置在特定驱动器DRVAi（i=2-4）中的恒定电流源CS响应H电平的选择信号SELi而变为处于非工作状态。

另一方面，在驱动器DRVAi（i=2-4）中，响应L电平（“0”）的选择信号SELi，将偏置电压作为控制电压Bias_ini（i=2-4）输入到组成恒定电流源CS的每个晶体管的栅极。作为结果，设置在驱动器DRVAi（i=2-4）中的恒定电流源CS响应L电平的选择信号SELi而变为处于工作状态。

【预驱动器和控制电路122A的配置示例】

图23A和图23B是图示了图21所示的预驱动器和控制电路122A的配置示例的电路图。图23A图示了接收正相位输入信号INP并产生信号INN1-INN4的电路部分，所述信号INN1-INN4将分别被输出到驱动器DRVA1-DRVA4的每一个中包括的第二开关SW2。图23B图示了接收负相位输入信号INN并产生信号INP1-INP4的电路部分，所述信号INP1-INP4将分别被输出到驱动器DRVA1-DRVA4的每个中包括的第一开关SW1。

如图23A和图23B所示，预驱动器和控制电路122A与图20A和图20B所示的预驱动器和控制电路122的不同之处在于，代替反相器146-149和206-209，而包括缓冲器146A-149A和206A-209A。输入信号INN1-INN4分别从缓冲器146A-149A馈送到驱动器DRVA1-DRVA4的第二开关SW2。输入信号INP1-INP4分别从缓冲器206A-209A馈送到驱动器DRVA1-DRVA4的第一开关SW1。

预驱动器和控制电路122A与图20A和图20B所示的预驱动器和控制电路122的不同之处还在于，代替NMOS晶体管202-204，而设置PMOS晶体管202A-204A。PMOS晶体管202A-204A分别设置在传输门162-164的输出节点与电源节点之间。将通过利用反相器使AND门172-174中每一个的输出信号反相得到的信号分别输入到PMOS晶体管202A-204A中每一个的栅极。

图23A和图23B在其它方面与图20A和图20B相同；因此，相同的附图标记将附于相同或相应部分，并且将不重复其说明。

【实施例2的修改示例的效果】

具有上述配置的输出电路110A也带来了与实施例2所示输出电路110中的情况相同的效果。

实施例3

在根据实施例3的输出电路310中，使端接电阻器RP和RN的电阻值可变。具体而言，使空闲模式下的端接电阻器RP和RN的电阻值小于正常模式下的端接电阻器RP和RN的电阻值。相应地，可以使空闲电压基本等于正常模式下的共模电压。下面对其进行具体说明。

【输出电路310的配置】

图24是图示了根据实施例3的输出电路310的配置的框图。如图24所示，输出电路310包括输出端子PADP和PADN、正相位侧上的端接电阻器RP、负相位侧上的端接电阻器RN以及驱动电路320。

正相位侧上的端接电阻器RP耦合在电源节点VCC与正相位侧上的输出端子PADP之间，电源电压施加至所述电源节点VCC。负相位侧上的端接电阻器RN耦合在电源节点VCC与负相位侧上的输出端子PADN之间。端接电阻器RP和RN的电阻值是可变的。

具体而言，正相位侧上的端接电阻器RP包括：在电源节点VCC与输出端子PADP之间彼此并行耦合的电阻元件RP1和RP2，以及作为开关与电阻元件RP2串行耦合的PMOS晶体管RPS2。通过在空闲模式下将晶体管RPS2设置为开态，使电阻值降低。

类似地，负相位侧上的端接电阻器RN包括：在电源节点VCC与输出端子PADN之间彼此并行耦合的电阻元件RN1和RN2，以及作为开关与电阻元件RN2串行耦合的PMOS晶体管RNS2。通过在空闲模式下将晶体管RNS2设置为开态，使电阻值降低。

在正常模式下，驱动电路320响应输入的差分串行信号INP和INN，使电源节点VCC与接地节点GND之间的恒定电流流过端接电阻器RP和RN中的一者。相应地，输出电路310从输出端子PADP和PADN输出与输入的差分串行信号INP和INN对应的小幅度差分串行信号OUTP和OUTN。在空闲模式下，驱动电路320使恒定电流流过端接电阻器RP和RN这两者。相应地，输出电路310从输出端子PADP和PADN输出空闲电压。

更具体而言，驱动电路320包括驱动器321以及预驱动器和控制电路322。驱动器321包括用作开关SW1的NMOS晶体管NTP1、用作开关SW2的NMOS晶体管NTN1、以及用作恒定电流源CS的NMOS晶体管NTC1。晶体管NTP1耦合在输出端子PADP与连接节点CND1之间。晶体管NTN1耦合在输出端子PADN与连接节点CND1之间。晶体管NTC1耦合在连接节点CND1与接地节点GND之间。将控制信号从预驱动器和控制电路322输入到晶体管NTP1和NTN1的栅极。将偏置电压施加到晶体管NTC1的栅极。

预驱动器和控制电路322从图1所示的逻辑电路单元12（物理层电路12D）接收空闲信号IDLE，从并行-串行转换电路13接收差分串行信号INP和INN。预驱动器和控制电路322还接收与预先设置的寄存器11的值对应的选择信号SEL。预驱动和控制电路322根据这些信号控制作为开关的晶体管NTP1、NTN1、RPS2和RNS2的开和关。

具体而言，预驱动器和控制电路322包括传输门331和332、反相器336、337、356和357、缓冲器351和352、NAND门361、PMOS晶体管341和342、以及NMOS晶体管346和347。

输入的正相位信号INP依次经由传输门331和反相器356馈送给作为开关SW1的晶体管NTP1的栅极。空闲信号IDLE馈送到形成传输门331的PMOS晶体管的栅极。通过利用反相器336使空闲信号IDLE反相得到的信号馈送到形成传输门331的NMOS晶体管的栅极。

输入的负相位信号INN依次经由传输门332和反相器357馈送给作为开关SW2的晶体管NTN1的栅极。空闲信号IDLE馈送到形成传输门332的PMOS晶体管的栅极。通过利用反相器337使空闲信号IDLE反相得到的信号馈送到形成传输门332的NMOS晶体管的栅极。

PMOS晶体管341和NMOS晶体管346顺序耦合在电源节点VCC与接地节点GND之间。这些晶体管341和346的连接节点耦合到反相器356的输入节点。晶体管341通过将其栅极耦合到电源节点VCC而始终设置为关态。空闲信号IDLE经由缓冲器351输入到晶体管346的栅极。

PMOS晶体管342和NMOS晶体管347顺序耦合在电源节点VCC与接地节点GND之间。这些晶体管342和347的连接节点耦合到反相器357的输入节点。晶体管342通过将其栅极耦合到电源节点VCC而始终设置为关态。空闲信号IDLE经由缓冲器352输入到晶体管347的栅极。

NAND门361将来自寄存器11的选择信号SEL与空闲信号IDLE的NAND运算结果输出到晶体管RPS2和RNS2的栅极。

【输出电路310的操作】

根据上述配置，当空闲信号IDLE为L电平（“0”）（处于正常模式）时，传输门331和332导通并且晶体管346和347被设置为关态。因此，通过使输入的正相位信号INP反相得到的信号/INP馈送到用作开关SW1的晶体管NTP1的栅极。通过使输入的负相位信号INN反相得到的信号/INN馈送到用作开关SW2的晶体管NTN1的栅极。作为结果，从输出端子PADP和PADN输出与输入信号INP和IN对应的差分信号OUTP和OUTN。

当空闲信号IDLE为L电平（“0”）（处于正常模式）时，晶体管RPS2和RNS2被设置为关态；相应地，端接电阻器RP和RN的电阻值仅由电阻元件RP1和RN1决定。

接下来，说明当空闲信号IDLE为H电平（“1”）（处于空闲模式）时的操作。在这种情况下，传输门331和332变为处于非导通状态，并且晶体管346和347被设置为开态。因此，作为开关SW1的晶体管NTP1和作为开关SW2的晶体管NTN1被设置为开态。作为结果，从输出端子PADP和PADN输出空闲电压。

在空闲信号IDLE为H电平（“1”）（处于空闲模式）的情况下，晶体管RPS2和RNS2的开和关取决于选择信号SEL而不同。当选择信号SEL为H电平（“1”）时，晶体管RPS2和RNS2被设置为开态。作为结果，端接电阻器RP和RN的电阻值变得小于正常模式中的情况。相反，当选择信号SEL为L电平（“0”）时，晶体管RPS2和RNS2被设置为关态；相应地，端接电阻器RP和RN的电阻值与正常模式中的情况相同。

图25图示了用作端接器开关的晶体管RPS2和RNS2的工作状态的概述。如图25所示，仅当处于空闲信号IDLE为H电平（“1”）的空闲状态时且当选择信号SEL为H电平（“1”）时，用作端接器开关的晶体管RPS2和RNS2被设置为开态。

【调整端接电阻器RP和RN的电阻值的原因】

下面说明使空闲模式下的端接电阻器RP和RN的电阻值小于正常模式下的电阻值的原因。

图26图示了图24所示的用于恒定电流源CS的晶体管NTC1的电流-电压特性。

如图26所示，在正常模式下，由上述的式（2）表示的负载线LL2与电流-电压特性IVC1的交点呈现晶体管NTC1的工作点OP2（电流Iout，电压Vol）。当空闲模式下选择信号SEL=0时，由上述的式（1）表示的负载线LL1与电流-电压特性IVC1的交点呈现晶体管NTC1的工作点（电压V3）。本情况中的空闲电压V3变得低于正常模式中的共模电压Vcm。

另一方面，当选择信号SEL=1时，端接电阻器RP和RN的电阻值变小；相应地，负载线从LL1改变为LL3。作为结果，负载线LL3与电流-电压特性IVC1的交点变为晶体管NTC1的工作点OP4（电流Iidle，电压Vidle）；相应地，可以使空闲电压Vidle接近正常模式中的共模电压Vcm。

【实施例3的效果】

如上所述，按照根据实施例3的半导体器件，可以调整空闲模式下的端接电阻器RP和RN的电阻值，使得空闲模式下的空闲电压变得基本等于正常模式下的共模电压。作为结果，可以抑制空闲模式和正常模式下的共模电压的变化。

通过抑制共模电压的变化，进一步可以提高从输出电路310输出的差分串行信号的质量。共模电压可以保持在标准规定的共模电压的容许变化范围内；相应地，可以提供大规模生产产量。

调整空闲模式下的端接电阻器RP和RN的电阻值，考虑了MOS电流源的沟道长度调制效应。因此，不必加长MOS电流源的栅极长度来抑制沟道长度调制效应。作为结果，可以使得输出电路的面积更小。

实施例3的修改示例

图27是图示了根据实施例3的修改示例的输出电路310A的配置的框图。实施例3的修改示例与实施例3的不同点在于，组成驱动器的晶体管从NMOS晶体管改变为PMOS晶体管，并且将端接电阻器RP和RN分别设置在输出端子PANDP和PADN与接地节点GND之间。下面主要说明与实施例3的不同点。

如图27所示，输出电路310A包括输出端子PADP和PADN、正相位侧上的端接电阻器RP、负相位侧上的端接电阻器RN以及驱动电路320A。

正相位侧上的端接电阻器RP耦合在接地节点GND与正相位侧上的输出端子PADP之间。负相位侧上的端接电阻器RN耦合在接地节点GND与负相位侧上的输出端子PADN之间。端接电阻器RP和RN的电阻值是可变的。

具体而言，正相位侧上的端接电阻器RP包括：在接地节点GND与输出端子PADP之间彼此并行耦合的电阻元件RP1和RP2、以及作为开关与电阻元件RP2串行耦合的NMOS晶体管RPS2。通过在空闲模式下将晶体管RPS2设置为开态，使电阻值降低。

类似地，负相位侧上的端接电阻器RN包括：在接地节点GND与输出端子PADN之间彼此并行耦合的电阻元件RN1和RN2、以及作为开关与电阻元件RN2串行耦合的NMOS晶体管RNS2。通过在空闲模式下将晶体管RNS2设置为开态，使电阻值降低。

在正常模式下，驱动电路320A响应输入的差分串行信号INP和INN，使电源节点VCC与接地节点GND之间的恒定电流流过端接电阻器RP和RN中的一者。在空闲模式下，驱动电路320A使恒定电流流过端接电阻器RP和RN这两者。

更具体而言，驱动电路320A包括驱动器321A以及预驱动器和控制电路322A。驱动器321A包括作为开关SW1的PMOS晶体管PTP1、作为开关SW2的PMOS晶体管PTN1以及作为恒定电流源CS的PMOS晶体管PTC1。晶体管PTP1耦合在输出端子PADP与连接节点CND1之间。晶体管PTN1耦合在输出端子PADN与连接节点CND1之间。晶体管PTC1耦合在连接节点CND1与电源节点VCC之间。将控制信号从预驱动器和控制电路322A输入到晶体管PTP1和PTN1的栅极。将偏置电压施加到晶体管PTC1的栅极。

预驱动器和控制电路322A的具体配置和操作与实施例3中相同。然而，图27所示的预驱动器和控制电路322A与图24所示的预驱动器和控制电路322的不同之处在于，代替反相器356和357，而包括缓冲器356A和357A。缓冲器356A的输出馈送到作为开关SW2的晶体管PTN1的栅极。缓冲器357A的输出馈送到作为开关SW1的晶体管PTP1的栅极。图27所示的预驱动器和控制电路322A与图24所示的预驱动器和控制电路322的不同之处还在于，代替NAND门361，而包括AND门361A。图27在其它方面与图24相同；因此，相同的附图标记将附于相同或相应部分，并且将不重复其说明。

具有上述配置的输出电路310A也带来了与实施例3所示输出电路310中的情况相同的效果。

实施例3的其它修改示例

为简单起见，图24和图27所示的端接电阻器RP利用并行耦合的两个电阻元件进行配置。然而，通过并行耦合更大量的电阻元件来实现对空闲模式下的端接电阻器RP和RN的电阻值的精细调整是可取的。

具体而言，端接电阻器RP和RN中的每一个包括：彼此并行耦合的多个电阻元件，以及与所述多个电阻元件的至少一部分分别串行耦合的一个或一个以上开关。在这种情况下，根据保存在寄存器11中的信息，将该一个或一个以上开关中的每一个在正常模式下设置为导通状态，并且在空闲模式下设置为导通状态或非导通状态。

作为另一个配置示例，端接电阻器RP和RN中的每一个包括：彼此串行耦合的多个电阻元件，以及分别与所述多个电阻元件的至少一部分并行耦合的一个或一个以上开关。在这种情况下，根据保存在寄存器11中的信息，将该一个或一个以上开关中的每一个在正常模式下设置为非导通状态，并且在空闲模式下设置为导通状态或非导通。

实施例4

根据实施例4的输出电路410提供组成驱动器的并行耦合的多个电流源晶体管，并且设计电流源晶体管中的特定部分使得在空闲模式下设置为关态。相应地，可以调整空闲模式下流过端接电阻器RP和RN的电流量，并且可以使空闲电压基本等于正常模式下的共模电压。下面对其进行具体说明。

【输出电路410的配置】

图28是图示了根据实施例4的输出电路410的配置的框图。如图28所示，输出电路410包括输出端子PADP和PADN、正相位侧上的端接电阻器RP、负相位侧上的端接电阻器RN以及驱动电路420。

正相位侧上的端接电阻器RP耦合在电源节点VCC与正相位侧上的输出端子PADP之间，电源电压施加至所述电源节点VCC。负相位侧上的端接电阻器RN耦合在电源节点VCC与负相位侧上的输出端子PADN之间。

在正常模式下，驱动电路420响应输入的差分串行信号INP和INN，使电源节点VCC与接地节点GND之间的恒定电流流过端接电阻器RP和RN中的一者。相应地，输出电路410响应输入的差分串行信号INP和INN，从输出端子PADP和PADN输出小幅度差分串行信号OUTP和OUTN。在空闲模式下，驱动电路420使恒定电流流过端接电阻器RP和RN这两者。相应地，输出电路410从从输出端子PADP和PADN输出空闲电压。

更具体而言，驱动电路420包括驱动器421以及预驱动器和控制电路422。驱动器421包括用作开关SW1的NMOS晶体管NTP1、用作开关SW2的NMOS晶体管NTN1以及恒定电流源CS。晶体管NTP1耦合在输出端子PADP与连接节点CND1之间。晶体管NTN1耦合在输出端子PADN与连接节点CND1之间。控制信号由预驱动器和控制电路422输入到晶体管NTP1和NTN1的栅极。

恒定电流源CS包括在连接节点CND1与接地节点GND之间彼此并行耦合的NMOS晶体管NTC1和NTC2。控制电压Bias_in1和Bias_in2分别由预驱动器和控制电路422输入到晶体管NTC1和NTC2的栅极。

预驱动器和控制电路422从图1所示的逻辑电路单元12（物理层电路12D）接收空闲信号IDLE，从并行-串行转换电路13接收差分串行信号INP和INN。预驱动器和控制电路422还接收与预先设置的寄存器11的值对应的选择信号SEL。预驱动器和控制电路422响应这些信号而控制作为开关的晶体管NTP1和NTN1的开和关，并且将控制电压供给到用于恒定电流源的晶体管NTC1和NTC2的栅极。

具体而言，预驱动器和控制电路422包括传输门431、432和461、反相器436、437、456和462、缓冲器451和452、AND门463、PMOS晶体管441和442以及NMOS晶体管446、447和464。

输入的正相位信号INP依次经由传输门431和反相器456馈送给作为开关SW1的晶体管NTP1的栅极。空闲信号IDLE馈送到形成传输门431的PMOS晶体管的栅极。通过利用反相器436使空闲信号IDLE反相得到的信号馈送到形成传输门431的NMOS晶体管的栅极。

输入的负相位信号INN依次经由传输门432和反相器457馈送给作为开关SW2的晶体管NTN1的栅极。空闲信号IDLE馈送到形成传输门432的PMOS晶体管的栅极。通过利用反相器437使空闲信号IDLE反相得到的信号馈送到形成传输门432的NMOS晶体管的栅极。

PMOS晶体管441和NMOS晶体管446顺序耦合在电源节点VCC与接地节点GND之间。这些晶体管441和446的连接节点耦合到反相器456的输入节点。晶体管441通过将其栅极耦合到电源节点VCC而始终设置为关态。空闲信号IDLE经由缓冲器451输入到晶体管446的栅极。

PMOS晶体管442和NMOS晶体管447顺序耦合在电源节点VCC与接地节点GND之间。这些晶体管442和447的连接节点耦合到反相器457的输入节点。晶体管442通过将其栅极耦合到电源节点VCC而始终设置为关态。空闲信号IDLE经由缓冲器452输入到晶体管447的栅极。

将偏置电压作为控制电压Bias_in1始终供给到恒定电流源的晶体管NTC1的栅极。

将偏置电压经由传输门461供给到恒定电流源的晶体管NTC2的栅极。NMOS晶体管464设置在传输门461的输出节点与接地节点GND之间。AND门463将空闲信号IDLE与选择信号SEL的逻辑积输出到形成传输门461的PMOS晶体管的栅极以及晶体管464的栅极。AND门463的输出经由反相器462馈送到形成传输门461的NMOS晶体管的栅极。

【输出电路410的操作】

根据该配置，当空闲信号IDLE为L电平（“0”）（处于正常模式）时，传输门431和432导通并且晶体管446和447被设置为关态。因此，通过使输入的正相位信号INP反相得到的信号/INP馈送到作为开关SW1的晶体管NTP1的栅极。通过使输入的负相位信号INN反相得到的信号/INN馈送到作为开关SW2的晶体管NTN1的栅极。作为结果，从输出端子PADP和PADN输出与输入信号INP和INN对应的差分信号OUTP和OUTN。

此外，当空闲信号IDLE为L电平（“0”）（处于正常模式）时，传输门461导通并且晶体管464被设置为关态。因此，偏置电压作为控制电压Bias_in2输入到恒定电流源的晶体管NTC2的栅极。

接下来，说明当空闲信号IDLE为H电平（“1”）（处于空闲模式）时的操作。在这种情况下，传输门431和432处于非导通状态，并且晶体管446和447被设置为开态。因此，作为开关SW1的晶体管NTP1和作为开关SW2的晶体管NTN1被设置为开态。作为结果，从输出端子PADP和PADN输出空闲电压。

当空闲信号IDLE为H电平（“1”）（处于空闲模式）时，取决于选择信号SEL，输入到恒定电流源的晶体管NTC2的栅极的控制电压Bias_in2不同。当选择信号SEL为H电平（“1”）时，传输门461处于非导通状态，并且晶体管464被设置为开态。作为结果，L电平（“0”）的信号作为控制电压Bias_in2输入到晶体管NTC2的栅极，并且晶体管NTC2被设置为关态（非工作状态）。相反，当选择信号SEL为L电平（“0”）时，传输门461处于导通状态，并且晶体管464被设置为关态。作为结果，偏置电压作为控制电压Bias_in2输入到晶体管NTC2的栅极，并且晶体管NTC2用作恒定电流源（工作状态）。

图29图示了用于电流调整的晶体管NTC2的工作状态的概述。如图29所示，仅当空闲信号IDLE为H电平（“1”）即处于空闲状态时并且当选择信号SEL为H电平（“1”）时，用于电流调整的NMOS晶体管NTC2被设置为关态。

【实施例4的效果】

如上所述，按照根据实施例4的半导体器件，调整空闲模式下流过驱动电路420的电流的量，以变为基本等于正常模式下流过驱动电路420的电流。作为结果，可以抑制空闲模式和正常模式中的共模电压的变化。

通过抑制共模电压的变化，进一步可以提高从输出电路410输出的差分串行信号的质量。共模电压可以保持在标准规定的共模电压的容许变化范围内；相应地，可以提供大规模生产产量。

当与调整前相比较时，通过调整，减少了空闲模式下流过驱动电路420的电流的量；相应地，可以降低空闲模式下的输出电路的功耗。

调整空闲模式下流过驱动电路420的电流的量，考虑了MOS电流源的沟道长度调制效应；因此，不必加长MOS电流源的栅极长度来抑制沟道长度调制效应。作为结果，可以使输出电路的面积更小。

实施例4的修改示例

图30是图示了根据实施例4的修改示例的输出电路410A的配置的框图。实施例4的修改示例与实施例4的不同点在于，组成各个驱动器的晶体管从NMOS晶体管改变为PMOS晶体管，并且将端接电阻器RP和RN分别设置在输出端子PANDP和PADN与接地节点GND之间。下面主要说明与实施例4的不同点。

如图30所示，输出电路410A包括输出端子PADP和PADN、正相位侧上的端接电阻器RP、负相位侧上的端接电阻器RN以及驱动电路420A。

正相位侧上的端接电阻器RP耦合在接地节点GND与正相位侧上的输出端子PADP之间。负相位侧上的端接电阻器RN耦合在接地节点GND与负相位侧上的输出端子PADN之间。

在正常模式下，驱动电路420A响应输入的差分串行信号INP和INN，使电源节点VCC与接地节点GND之间的恒定电流流过端接电阻器RP和RN中的一者。在空闲模式下，驱动电路420A使恒定电流流过端接电阻器RP和RN这两者。

更具体而言，驱动电路420A包括驱动器421A以及预驱动器和控制电路422A。驱动器421A包括作为开关SW1的PMOS晶体管PTP1、作为开关SW2的PMOS晶体管PTN1以及恒定电流源CS。晶体管PTP1耦合在输出端子PADP与连接节点CND1之间。晶体管PTN1耦合在输出端子PADN与连接节点CND1之间。控制信号由预驱动器和控制电路422A输入到晶体管PTP1和PTN1的栅极。

恒定电流源CS包括在连接节点CND1与电源节点VCC之间彼此并行耦合的PMOS晶体管PTC1和PTC2。控制电压Bias_in1和Bias_in2分别从预驱动器和控制电路422A输入到晶体管PTC1和PTC2的栅极。

预驱动器和控制电路422A的配置和操作与实施例4中相同。然而，图30所示的预驱动器和控制电路422A与图28所示的预驱动器和控制电路422的不同之处在于，代替反相器456和457，而包括缓冲器456A和457A。缓冲器456A的输出馈送到作为开关SW2的晶体管PTN1的栅极。缓冲器457A的输出馈送到作为开关SW1的晶体管PTP1的栅极。此外，图30所示的预驱动器和控制电路422A与图28所示的预驱动器和控制电路422的不同之处还在于，代替NMOS晶体管464，而包括PMOS晶体管464A。晶体管464A耦合在传输门461的输出节点与电源节点VCC之间。图30在其它方面与图28相同；因此，相同的附图标记将附于相同或相应部分，并且将不重复其说明。

具有上述配置的输出电路410A也带来了与实施例4所示输出电路410中的情况相同的效果。

实施例4的其它修改示例

为简单起见，图28和图30所示的恒定电流源CS利用并行耦合的两个晶体管进行配置。然而，通过并行耦合更大量的晶体管来实现对空闲模式中的电流量的精细调整是可取的。

具体而言，驱动器421（或421A）包括在接地节点GND（或电源节点VCC）与连接节点CND1之间彼此并行耦合的多个恒定电流源晶体管。作为所述多个恒定电流源晶体管中的一部分的一个或一个以上特定恒定电流源晶体管可以切换到工作状态和非工作状态中的一者，并且在正常模式下设置为工作状态，在空闲模式下设置为非工作状态。除了所述一个或一个以上特定的恒定电流源晶体管之外的一个或一个以上其余恒定电流源晶体管在正常模式和空闲模式下都处于工作状态。

如上所述，已经基于实施例具体说明了由本发明人完成的发明。然而，本发明并不限于这些实施例，而是可以在不偏离本要旨的范围下进行各种各种的改变。

Claims

1.一种半导体器件，包括：

第一电源节点；

第二电源节点，在所述第一电源节点和所述第二电源节点之间施加电源电压；以及

输出电路，具有正常模式和空闲模式，

其中，所述输出电路包括：

第一输出节点；

第二输出节点；

第一端接电阻器，耦合在所述第一电源节点和所述第一输出节点之间；

第二端接电阻器，耦合在所述第一电源节点和所述第二输出节点之间；以及

驱动电路，可操作以使所述第一电源节点和所述第二电源节点之间的恒定电流流过所述第一端接电阻器和所述第二端接电阻器中的至少一者，

其中，在所述正常模式下，当所述驱动电路响应差分输入信号使恒定电流流过所述第一端接电阻器和所述第二端接电阻器中的一者时，所述输出电路从所述第一输出节点和所述第二输出节点输出与所述输入信号对应的差分信号，

其中，在所述空闲模式下，当所述驱动电路使恒定电流流过所述第一端接电阻器和所述第二端接电阻器这两者时，所述输出电路从所述第一输出节点和所述第二输出节点输出空闲电压，并且

其中，所述输出电路调整流过所述第一端接电阻器和所述第二端接电阻器的电流值以及所述第一端接电阻器和所述第二端接电阻器的电阻值中的一者，以使在所述空闲模式下输出的所述空闲电压等于在所述正常模式下输出的所述差分信号的共模电压。

2.根据权利要求1所述的半导体器件，

其中，所述驱动电路包括彼此并行耦合的多个驱动器，

其中，在所述正常模式下，所述多个驱动器中的每一个响应所述输入信号使恒定电流流过所述第一端接电阻器和所述第二端接电阻器中的一者，并且

其中，在所述空闲模式下，作为所述多个驱动器的一部分的一个或一个以上特定驱动器中的每一个不会使电流流过所述第一端接电阻器或所述第二端接电阻器，并且除了所述一个或一个以上特定驱动器之外的一个或一个以上其余驱动器中的每一个使恒定电流流过所述第一端接电阻器和所述第二端接电阻器这两者。

3.根据权利要求2所述的半导体器件，

其中，所述多个驱动器中的每一个包括：

恒定电流源，所述恒定电流源的一端耦合至所述第二电源节点；

第一开关，耦合在所述恒定电流源的另一端与所述第一输出节点之间；以及

第二开关，耦合在所述恒定电流源的另一端与所述第二输出节点之间，

其中，在所述正常模式下，响应所述输入信号，包括在所述多个驱动器的每一个中的所述第一开关和所述第二开关中的一者处于导通状态，并且另一者处于非导通状态，

其中，在所述空闲模式下，包括在所述一个或一个以上特定驱动器的每一个中的所述第一开关和所述第二开关均处于非导通状态，并且包括在所述一个或一个以上其余驱动器的每一个中的所述第一开关和所述第二开关均处于导通状态。

4.根据权利要求2所述的半导体器件，

其中，所述多个驱动器中的每一个包括：

其中，在所述正常模式下，响应所述输入信号，包括在所述多个驱动器中的所述第一开关和所述第二开关中的一者处于导通状态，并且另一者处于非导通状态，

其中，在所述空闲模式下，包括在所述一个或一个以上其余驱动器的每一个中的所述第一开关和所述第二开关均处于导通状态，

其中，包括在所述一个或一个以上特定驱动器的每一个中的所述恒定电流源能切换至工作状态和非工作状态中的一者，并且在所述正常模式下处于所述工作状态，在所述空闲模式下处于所述非工作状态，并且

其中，除了一个或一个以上特定恒定电流源之外的一个或一个以上其余恒定电流源在所述正常模式和所述空闲模式下均处于所述工作状态。

5.根据权利要求1所述的半导体器件，

其中，所述驱动电路包括：

多个恒定电流源，所述多个恒定电流源中的每一个具有耦合至所述第二电源节点的一端和耦合至公共连接节点的另一端；

第一开关，耦合在所述公共连接节点和所述第一输出节点之间；以及

第二开关，耦合在所述公共连接节点和所述第二输出节点之间，

其中，在所述正常模式下，响应所述输入信号，所述第一开关和所述第二开关中的一者处于导通状态，另一者处于非导通状态，

其中，在所述空闲模式下，所述第一开关和所述第二开关均处于所述导通状态，

其中，作为所述多个恒定电流源的一部分的一个或一个以上特定恒定电流源能够切换至工作状态和非工作状态中的一者，并且在所述正常模式下处于所述工作状态，在所述空闲模式下处于所述非工作状态，并且

其中，除了所述一个或一个以上特定恒定电流源之外的所述一个或一个以上其余恒定电流源在所述正常模式和所述空闲模式下均处于所述工作状态。

6.根据权利要求1所述的半导体器件，

其中，所述第一端接电阻器和所述第二端接电阻器的每一个的电阻值为可变的，并且

其中，所述空闲模式下所述第一端接电阻器和所述第二端接电阻器的每一个的电阻值小于所述正常模式下所述第一端接电阻器和所述第二端接电阻器的每一个的电阻值。

7.一种半导体器件，包括：

第一电源节点；

输出电路，具有正常模式和空闲模式，

其中，所述输出电路包括：

第一输出节点；

第二输出节点；

多个驱动器，所述多个驱动器并行耦合并且可操作以使在所述第一电源节点和所述第二电源节点之间的恒定电流流过所述第一端接电阻器和所述第二端接电阻器中的至少一者，

其中，所述多个驱动器中的每一个包括：

其中，在所述正常模式下，当包括在所述多个驱动器的每一个中的第一开关和第二开关中的一者处于导通状态且另一者处于非导通状态时，响应共模差分输入信号，所述输出电路从所述第一输出节点和所述第二输出节点输出与所述输入信号对应的差分信号，并且

其中，在所述空闲模式下，当包括在作为所述多个驱动器的一部分的一个或一个以上特定驱动器的每一个中的第一开关和第二开关均处于非导通状态时，并且当包括在除了所述一个或一个以上特定驱动器之外的一个或一个以上其余驱动器的每一个中的第一开关和第二开关处于导通状态时，所述输出电路从所述第一输出节点和所述第二输出节点输出空闲电压。

8.根据权利要求7所述的半导体器件，还包括：

寄存器，所述寄存器能够保存信息，所述信息表明：对于包括在所述输出电路中的驱动器的至少一部分的每一个驱动器而言，在空闲模式下是否将所述第一开关和所述第二开关均设置为非导通状态，

其中，在空闲模式下，基于保存在所述寄存器中的所述信息，将所述一个或一个以上特定驱动器的每一个设置为非导通状态。

9.根据权利要求7所述的半导体器件，

其中，对于所述多个驱动器中的每一个驱动器，预先确定在所述空闲模式下所述第一开关和所述第二开关是否二者均处于非导通状态，以使在所述空闲模式下输出的所述空闲电压与在所述正常模式下输出的所述差分信号的共模电压相等。

10.一种半导体器件，包括：

第一电源节点；

输出电路，具有正常模式和空闲模式，

其中，所述输出电路包括：

第一输出节点；

第二输出节点；

第一端接电阻器，具有可变阻抗，耦合在所述第一电源节点和所述第一输出节点之间；

第二端接电阻器，具有可变阻抗，耦合在所述第一电源节点和所述第二输出节点之间；以及

11.根据权利要求10所述的半导体器件，

其中，预先确定所述空闲模式下所述第一端接电阻器和所述第二端接电阻器的每一个的电阻值，以使所述空闲模式下输出的所述空闲电压等于所述正常模式下输出的所述差分信号的共模电压。

12.根据权利要求10所述的半导体器件，

其中，所述第一端接电阻器和所述第二端接电阻器的每一个包括：

多个电阻元件，彼此并行耦合；以及

一个或一个以上开关，分别与所述多个电阻元件中的至少一部分串行耦合，

其中，所述半导体器件还包括：

寄存器，可操作以保存信息，所述信息表明在所述空闲模式下是否将所述一个或一个以上开关中的每一个设置为非导通状态，并且

其中，基于保存在所述寄存器中的所述信息，所述一个或一个以上开关中的每一个在所述正常模式下被设置为导通状态，并且在所述空闲模式下被设置为导通状态和非导通状态中的一者。

13.根据权利要求10所述的半导体器件，

多个电阻元件，彼此串行耦合；以及

一个或一个以上开关，分别与所述多个电阻元件中的至少一部分并行耦合，

其中，所述半导体器件还包括：

寄存器，可操作以保存信息，所述信息表明在所述空闲模式下是否将所述一个或一个以上开关中的每一个设置为导通状态，并且

其中，基于保存在所述寄存器中的所述信息，所述一个或一个以上开关中的每一个在所述正常模式下被设置为非导通状态，并且在所述空闲模式下被设置为导通状态和非导通状态中的一者。

14.一种用于抑制具有输出电路的半导体器件的空闲模式和正常模式下的共模电压的变化的方法，包括：

提供输出电路，所述输出电路包括：

第一输出节点；

第二输出节点；

其中，所述输出电路调整流过所述第一端接电阻器和所述第二端接电阻器的电流值以及所述第一端接电阻器和所述第二端接电阻器的电阻值中的一者，使得在所述空闲模式下输出的所述空闲电压等于在所述正常模式下输出的所述差分信号的共模电压。