CN105262964B - 固态成像器件、图像数据传输方法以及照相机系统 - Google Patents

Abstract

本发明的各个实施例涉及固态成像器件、图像数据传输方法以及照相机系统。本发明提供了一种适用于不同的数据传输模式的固态成像器件。在CMOS传感器中的驱动器包括：单端驱动器，与两个输出端子对应地设置，在并行传输模式中启用，并且将相应数据信号作为单端信号输出至相应的输出端子；串行化器，在串行传输模式中启用，并且将并行地提供的多个数据信号逐个地串行地输出；以及差分驱动器，在串行传输模式中启用，并且将从串行化器输出的每个数据信号作为差分信号输出至输出端子。

Description

固态成像器件、图像数据传输方法以及照相机系统

相关申请的交叉引用

2014年7月9日提交的日本专利申请2014-141430号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。

技术领域

本发明涉及一种固态成像器件、图像数据传输方法、以及照相机系统。

背景技术

在监控照相机等的技术领域中，为了在固态成像器件(例如， CMOS图像传感器)与图像处理引擎之间进行通信，存在不同类型的数据传输模式，诸如，串行传输模式和并行传输模式。包括成像器件的半导体器件必须适用于这些不同的数据传输模式。

专利文件1公开了一种其中整合有单端类型和差分类型的信号通信接口

专利文件2公开了一种其中可以切换单端传输和差分传输的接口电路。

相关领域文件

专利文件

专利文件1：日本特开2000-353035号公报

专利文件2：日本特开2009-111794号公报

发明内容

本发明的发明人论述了一种固态成像器件，其中图像数据输出端子在不同的数据传输模式中共用，诸如，并行传输模式和串行传输模式。

其他挑战和新颖特征将通过本说明书的说明和附图而变得显而易见。

作为一个实施例，提供了：单端驱动器，其在并行传输模式中基于多个数字信号而将第一和第二单端信号分别输出至第一和第二输出端子；以及差分驱动器，其在并行传输模式中基于多个数字信号而将构成差分信号的正信号和负信号分别输出至第一和第二输出端子。

根据实施例，通过差分信号可以增加数据传输速度。

附图说明

图1是图示了根据本申请的第一实施例的照相机系统的通用配置的框图。

图2是图示了在图1中描绘的CMOS图像传感器的配置的框图。

图3是图示了在图2中描绘的像素阵列和列电路的配置的框图。

图4是图示了在图3中描绘的像素PX的配置的电路框图。

图5是图示了在读出在图4中描绘的像素PX的信号时的操作的定时图。

图6是图示了在图2中描绘的像素阵列的主要部分的电路框图。

图7是图示了在读出在图6中描绘的像素阵列的数据时的操作的定时图。

图8是图示了在图3中描绘的ADC和PGA的配置的电路框图。

图9是图示了通过在图8中描绘的ADC和PGA对像素信号进行读出操作的定时图。

图10是更具体地图示了在图9中描绘的读出操作的定时图。

图11是图示了在图1中描绘的CMOS图像传感器和单端传输类型的图像处理引擎的主要部分的电路框图。

图12是图示了在图1中描绘的CMOS图像传感器和SubLVDS 类型的图像处理引擎的主要部分的电路框图。

图13是图示了在图12中描绘的核心逻辑单元和驱动器的配置的电路框图。

图14A至图14H是图示了薄膜晶体管和厚膜晶体管的配置的示意图。

图15是图示了在图13中描绘的核心逻辑单元和驱动器的主要部分的电路框图。

图16是在图15等图中描述的驱动器的输出端子的电压的改变状态的示意图。

图17是用于阐释在图15中描绘的开关的必要性的电路框图。

图18是用于阐释在图15中描绘的背栅极控制单元的必要性的电路框图。

图19是图示了第一实施例的修改例的电路框图。

图20是图示了第一实施例的对比示例的电路框图。

图21是图示了根据本申请的第二实施例的CMOS图像传感器的驱动器的主要部分的电路图。

图22是图示了第二实施例的修改例的电路图。

图23是图示了第二实施例的另一修改例的电路图。

图24是图示了第二实施例的又一修改例的电路图。

图25是图示了第二实施例的又一修改例的电路图。

图26是图示了根据本申请的第三实施例的CMOS图像传感器的主要部分的电路框图。

图27是图示了在图26中描绘的CMOS图像传感器的并行传输模式中的操作的定时图。

图28A是图示了在图26中描绘的CMOS图像传感器的串行传输模式中的操作的定时图，而图28B是图示了在图26中描绘的 CMOS图像传感器的并行传输模式中的操作的定时图。

图29是图示了第三实施例的对比示例的电路框图。

具体实施方式

第一实施例

图1是图示了根据第一实施例的照相机系统的通用配置的框图。在图1中，该照相机系统包括镜头1、致动器2、CMOS(互补金属氧化物半导体)图像传感器3、图像处理引擎7和控制装置9。镜头 1用于使成像范围变宽/变窄并且聚焦于对象。致动器2包括由控制装置9控制并且移动镜头1的驱动单元。作为固态成像器件，存在 CMOS图像传感器、CCD图像传感器等。将以CMOS图像传感器为例对实施例进行描述。

CMOS图像传感器3由控制装置9控制，并且将指示捕获的图像的电信号输出至图像处理引擎7。CMOS图像传感器3具有：输出作为CMOS接口标准的单端信号的电信号至图像处理引擎7的并行传输模式、以及输出作为SubLVDS标准的差分信号的电信号的串行传输模式。CMOS图像传感器3配置为固态成像器件。SubLVDS标准是数据传输速度比LVDS标准的数据传输速度更快的一种标准。

CMOS图像传感器3包括光电转换单元4、AD转换单元5、核心逻辑单元6、n个(n为大于或等于2的整数)驱动器DR1至DRn、以及2n个输出端子TO1至TO2n。光电转换单元4包括布置成多行和多列的多个像素。每个像素都将入射光转换为模拟信号。该模拟信号具有根据入射光的密度的电平的电压。光电转换单元4依次将由多个像素生成的多个模拟信号输出至AD转换单元5。

AD转换单元5将从光电转换单元4输出的多个模拟信号的电压转换为多个数据信号(数字信号)。该多个数据信号以2n个划分，得到m个组(m为大于或者等于1并且小于n的整数)。AD转换单元5输出m x 2n个数据信号。图1图示了m＝n这种情况。

核心逻辑单元6可以根据基于来自外部端子等的控制信号以及存储在传输模式设置寄存器中的设定值，而从并行传输模式和串行传输模式两种传输模式中，选择用于将来自CMOS图像传感器3的电信号传输至图像处理引擎7的方法。可替代地，可以根据存储在另一存储装置诸如在CMOS图像传感器中的ROM中的设定值，来选择传输模式。

在并行传输模式中，核心逻辑单元6将自AD转换单元5并行地输出的m组数据信号逐组地并行提供至n个驱动器DR1至DRn。向 n个驱动器DR1至DRn中的每一个，并行地提供在每组中的2n个数据信号中的两个数据信号。在串行传输模式中，核心逻辑单元6 将在自AD转换单元5并行地输出的m组中的数据信号提供至m个驱动器DR1至DRm。向相应驱动器DR串行地提供每组的2n个数据信号。

在并行传输模式中，在参考时钟信号的一个周期中传输一个组的2n个数据信号，从而在m个参考时钟信号周期中传输在m组中的2n个数据信号。在串行传输模式中，在参考时钟信号的一个周期中传输m组的2n个数据信号。因此，在串行传输模式中的数据传送速度成为在并行传输模式中的数据传输速度的m倍。

在并行传输模式中，每个驱动器DR将自核心逻辑单元6并行地提供的两个数据信号中的一个数据信号作为CMOS接口标准的单端信号输出至输出端子TO，该输出端子TO作为相应的输出端子TO 中的一个，并且将另一个数据信号作为CMOS接口标准的单端信号输出至另一个输出端子TO。在串行传输模式中，每个驱动器DR将自核心逻辑单元6串行地提供的2n个数据信号中的作为SubLVDS 标准的差分信号的每一个输出至相应的两个输出端子TO。

图像处理引擎7包括2n个输入端子TI1至TI2n、n个接收器RV1 至RVn、以及数字信号处理单元8。输入端子TI1至TI2n分别耦合至输出端子TO1至TO2n。接收器RV1至RVn经由输入端子TI1至 TI2n接收自CMOS图像传感器3提供的2n个数据信号，并且将该 2n个数据信号提供至数字信号处理单元8。在图像处理引擎7采用单端传输类型的情况下，CMOS图像传感器3设置为处于并行传输模式中。在图像处理引擎7采用SubLVDS系统的情况下，CMOS图像传感器3设置为处于串行传输模式中。

数字信号处理单元8对来自接收器RV1至RVn的2n个数据信号执行多种处理诸如色彩处理和校正处理，进一步地，执行用于在监视器(未示出)上显示图像的解码(例如，对NTSC系统执行信号转换)，并且将由此产生的信号提供至监视器。捕获的对象的图像显示在监视器上。控制装置9由例如微型计算机配置而成，并且控制整个照相机系统。在串行传输模式中，可以按照比在并行传输模式中的速度更高的速度来传输数据信号，从而可以使帧速率更高。

CMOS图像传感器的操作的说明

图2是图示了CMOS图像传感器3的主要部分的框图。在图2 中，CMOS图像传感器3包括：像素阵列11；布置成像素列的列ADC 12和PGA(可编程增益放大器)16；控制电路/行解码器13，执行CMOS图像传感器3的一般控制以及在像素阵列11的行方向上的选择处理；扫描器14，在水平方向上传送自列ADC 12输出的数字信号；以及I/O(输入/输出)单元15，将由扫描器14传送的数字信号输出至芯片外部。像素阵列11对应于在图1中的光电转换单元4，列ADC12对应于AD转换单元5，而I/O单元15包括了核心逻辑单元6、驱动器DR1至DRn、以及输出端子TO1至TO2n。

CMOS图像传感器3的宽度为约40mm，以及在该约40mm的宽度中，在水平方向上的6000个像素布置成36mm的宽度。CMOS 图像传感器3的高度为约30mm，以及在该约30mm的高度中，在垂直方向上的4000个像素布置成23.9mm的高度。

列ADC 12布置在像素阵列11的上侧和下侧，从而在两列中的像素的宽度中布置有一个列ADC 12。因此，在像素阵列11的上侧和下侧中的每一侧都布置有3000个列ADC 12。

由于列ADC 12和PGA 16的宽度是像素间距的两倍，所以该宽度成为约10μm至20μm的宽度。由于列ADC 12和PGA的高度之和为约2mm，所以形状是很细长的。列ADC 12必须在此约束条件下设计，从而是的产生具有小面积的简单电路配置，以及节约电功率是必要的。

图3是图示了在图2中描绘的CMOS图像传感器3中的像素阵列11和列电路的部分的放大图。针对在像素阵列11中的两列像素 PX设置一个列电路，并且每个列电路包括ADC12、PGA(可编程增益放大器)16、和数据锁存/传送电路17。

PGA 16对自列方向上的像素PX依次传输的像素输出进行放大，并且将放大的像素输出输出至ADC 12。ADC 12将从PGA 16接收到的模拟信号转换为多个数据信号，并且将该数据信号输出至数据锁存/传送电路17。数据锁存/传送电路17使像素输出的数字值在行方向上依次移位，并且将3000个像素的数据信号输出至外部。相似电路也布置在像素阵列11的上侧。

图4是图示了在图3中描绘的像素PX的配置的电路图。像素 PX包括：将光信号转换为电信号的光电二极管23、根据在传送控制线上的传送控制信号TX而传输由光电二极管23生成的电信号的传送晶体管22、以及根据在复位控制线上的复位控制信号RX将浮置扩散结构27复位为预定的电压电平的复位晶体管21。

进一步地，像素PX也包括：根据在浮置扩散结构27上的信号电位在源极跟随模式中传输在电源节点上的电源电压VDD的源极跟随器晶体管24、以及根据在行选择控制线上的行选择信号SL将由源极跟随器晶体管24传输的信号传输到垂直读出线28上的行选择晶体管25。晶体管21、22、24和25是例如N沟道MOS晶体管。因此，像素PX是CMOS图像传感器的像素。

图5是用于阐释在读出在图4中描绘的像素PX的信号时的操作的定时图。在下文中，参照图5，将对在图4中图示的像素PX的信号读出操作进行描述。

在周期PT1中，在重置控制信号RX处于高电平(在下文中，描述为“H”电平)的状态下，将传送控制信号TX设置为“H”电平。复位晶体管21和传送晶体管22都进入导通状态，从而将由光电二极管23转换的电信号初始化。即，在光电二极管23中，释放了在前一周期中由于光电转换而累积的电荷。

当传送控制信号TX成为低电平(在下文中，称为“L”电平) 并且传送晶体管22进入关断状态时，再次执行在光电二极管23中的光电转换操作，并且累积信号电荷。在这种状态下，复位控制信号RX维持“H”电平，从而复位晶体管21维持导通状态。当复位控制信号RX处于电源电压VDD电平时，将浮置扩散结构27维持在仅比电源电压VDD低了复位晶体管21的阈值电压量的电压电平。

随后，首先，行选择信号SL变为“H”电平，导通行选择晶体管 25，并且通过源极跟随器晶体管24的源极跟随操作来将根据在浮置扩散结构27上的电位的电位的信号传输到垂直读出线28上。之后，开始像素读出周期PT5。

在像素读出周期PT5中，首先，在周期PT2中，复位控制信号 RX变为“L”电平，从而复位晶体管21变为关断状态。将根据在浮置扩散结构27上的信号电位的信号传输到垂直读出线28上，从而对包括在未图示的读出电路中的用作参考的电容器件进行充电。在周期PT2中，设置像素PX的信号的参考电位。该设置对应于稍后将描述的对像素的暗状态的信息的取样。

随后，在周期PT3中，传送控制信号TX变为“H”电平，从而导通传送晶体管22，并且将通过由光电二极管23的光电转换累积起来的电荷传输至浮置扩散结构27。因此，垂直读出线28的电位改变为根据来自像素的电荷的电位。在周期PT4中，在传送控制信号TX 改变为“L”电平的情况下，根据在垂直读出线28上的电位，对包括在未图示的读出电路中的信号电荷累积电容器件进行充电。这对应于在稍后将描述的像素的明状态下的信息的取样。

随后，将分别在周期PT2和PT4中读出的参考电位和信号电位差分放大，并且读出像素PX的信号(像素信号)。

通过对一个像素执行两次取样并且将初始电位和信号电位进行比较，来执行所谓的相关双取样操作，以消除噪声对像素PX的影响，并且读出由光电二极管23生成的电信号。

在完成了像素PX的信号的读出之后，行选择信号SL变为“L”电平，并且行选择晶体管25进入关断状态。

将像素PX布置成阵列，并且在一行中的像素上并行地读出像素信号。在像素PX中，在从复位周期PT1完成直到读出周期PT5完成期间，在光电二极管23中，将光信号转换为电信号以生成信号电荷。

如图4所图示的，像素PX由光电二极管23和N沟道MOS晶体管构成，并且经由行选择晶体管25将像素信号读出到垂直读出线 28上。因此，与CCD图像传感器不同，选择行选择晶体管25和选择垂直读出线28的顺序可以随机设置。

图6是图示了像素阵列11的主要部分的电路图。在图6中，代表性地图示了布置成从第N行至第(N+3)行的四行和从第M列至第(M+3)列的四列的像素PX。像素PX具有与在图4中图示的像素PX的配置相同的配置。

像素PX布置成矩阵形状，并且针对每行都给出一组复位控制信号RX[i]、传送控制信号TX[i]和行选择信号SL[i]。i为从N至N+3 的任意数。针对每列都布置垂直读出线28。

图7是图示了读出在图6中描绘的像素阵列11的数据时的操作的定时图。在下文中，参照图7，将对在图6中图示的像素阵列11 的像素信号读出操作进行描述。

在时间T1处，将用于第N和第(N+1)行的传送控制信号TX[N] 和TX[N+1]驱动至“H”电平。复位控制信号RX[N]和RX[N+1]处于“H”电平，从而复位晶体管21处于导通状态下。在从时间T1开始的周期A1和A4中，在第N和第(N+1)行中释放累积在光电二极管23 中的电荷，因此，将在图4中图示的浮置扩散结构27复位至在第N 和第(N+1)行中的预定初始电压电平。

在过去了预定时间之后，在时间T2处，用于第N行的行选择信号SL[N]上升至“H”电平。响应于此，在像素PX中的行选择晶体管 25进入导通状态，从而源极跟随器晶体管24耦合至相应的垂直读出线28。

随后，复位控制信号RX[N]降至“L”电平，在第N行中的像素中的每一个中复位晶体管21进入关断状态，从而使浮置扩散结构27 维持在复位电压电平下。

在时间T4处，传送控制信号TX[N]变为“H”电平，从而在第N 行中的像素中传送晶体管22进入导通状态，并且将由光电二极管23 生成的信号电荷传输至浮置扩散结构27。行选择信号SL[N]在此时处于“H”电平，从而将根据浮置扩散结构27的电位的像素信号读出至垂直读出线28中的每一个。

在完成了读出在第N行中的像素的操作之后，复位控制信号 RX[N]变为“H”电平，从而经由复位晶体管21再次将浮置扩散结构 27充电至初始电压电平。

在时间T6处，行选择信号SL[N]变为“L”电平，从而行选择晶体管25进入关断状态，并且完成了在第N行中的像素中的信号电荷的读出。

随后，读出在第(N+1)行中的像素的信号。具体地，在时间 T7处，行选择信号SL[N+1]上升至“H”电平，从而使在第(N+1)行中的像素PX中的源极跟随器晶体管24耦合至相应的垂直读出线 28。

随后，在时间T8处，复位控制信号RX[N+1]变为“L”电平，并且完成了针对浮置扩散结构27的附加操作。

在时间T9处，传送控制信号TX[N+1]变为“H”电平，从而浮置扩散结构27的电位根据由光电二极管23生成的信号电荷而改变，并且将根据该电位的像素信号读出到垂直读出线28上。

在时间T11处，行选择信号SL[N+1]降至“L”电平，并且完成了在第N和第N+1行中的像素的读出。通过重复上述操作，将在列方向上的像素中的信息依次输出至PGA 16。

图8是图示了ADC 12和PGA 16的配置的电路框图。PGA 16 包括开关30、电容器C1和可变电容器C2。向差分放大器29的正侧输入端子(+端子)提供参考电压pgaref，并且经由电容器C1向负侧输入端子(-端子)提供像素输入信号。差分放大器29的输出端子耦合至开关30和用于负反馈的可变电容器C2，并且也耦合至在ADC 12中的开关31。PGA 16的增益可以通过可变电容器C2来改变。

ADC 12包括开关31至34和51至53、比较器35、P沟道MOS 晶体管36和37、N沟道MOS晶体管38和54至62、保持电路39 和69、NAND电路63和66、触发器(FF)64和67、加法器65、格雷二进制换算器68、以及电容器C3、C4、和C40至C46。

来自PGA 16的放大的像素信号经由开关31和32提供至比较器 35的正侧输入端子(+端子)。比较器35的输出端子经由开关34 耦合至比较器35的负侧输入端子(-端子)，并且将保持像素的暗状态的信息的电容器C3耦合至比较器35的负侧输入端子(-端子)。

FF 64保持未图示的3位计数器的输出值。当比较器35的正输入电压与负输入电压匹配并且粗锁存信号crs_lat改变为“H”电平时， FF 64保持计数器的输出值cntm<13:11>并且将其输出至加法器65。 3位计数器的输出值对应于在AD转换之后的数字值的高3位(upper 3 bits)，并且为二进制代码。未图示的3位计数器设置在图2中图示的控制电路/行解码器13中。

FF 67保持未图示的12位计数器的输出值。当比较器35的正输入电压与负输入电压匹配并且ramp_on信号处于“H”电平时，FF 67 保持计数器的输出值cntl<11:0>并且将其输出。12位计数器的输出值包括1位的超范围，对应于在AD转换之后的数字值的低11位(lower 11bits)并且为格雷码。未图示的12位计数器设置在图2 中图示的控制电路/行解码器13中。

格雷二进制换算器68将自FF 67输出的12位的格雷码转换为二进制代码Q1<11:0>，并且将其输出至加法器65。

加法器65将自FF 64输出的3位的Qm<13:11>和自FF 67输出的12位的Ql<11:0>相加，并且将相加的结果输出至扫描器14。

电容器C4和C40至C46具有相等的电容，并且电容耦合至vcm。通过依次切换耦合至这些电容器的开关51至53，依次切换在电容器 C4和C40至C46中的相对极，从而确定在8个范围中的vcm电位所属范围。晶体管54至62控制开关51和52的切换。稍后将对该操作的细节进行描述。

信号φspl、φtsw、φadc_az、cmpe、cmpe_n、cmp_rst、φswrp、φswrn、φswda、srcnt0至srcnt6、vrefp、vrefn、vramp、crs_rst、crs_lat、 ramp_on、rst_n等是由在图2中图示的控制电路/行解码器13生成的信号，并且共用地提供至在上侧和下侧的3000个列ADC12。

图9是用于阐释通过在图8中描绘的ADC 12和PGA 16像素信号的读出操作的定时图。该读出操作由取样和保持、AD转换以及数据输出三个阶段构成，并且称为第i行的像素信息的读出操作。AD 转换划分为粗略AD转换阶段和精细AD转换阶段两个阶段。在粗略 AD转换阶段中，执行低分辨率的AD转换。在精细AD转换阶段中，执行高分辨率的AD转换。

首先，当取样和保持阶段在时间T1处开始并且PGA自动调零信号φpga_az、ADC自动调零信号φadc_az和取样信号φspl变为“H”电平时，开关31、32和34进入导通状态。此时，像素的暗状态的信息被取样，并且保持在节点vcm中。比较器35实现了电容器C3 的正极电位(vdrk)将像素的暗状态的信息作为电位保持。

当信号spl在时间T2处再次成为“H”电平时，对自PGA 16输出的像素的明状态的信息取样，并且作为电位保持在节点vcm中。此时，信号vf_en和cmpe成为“L”电平。信号vf_en是用于选择比较器 35作为运算放大器操作还是作为比较器操作的信号。当信号vf_en 处于“H”电平时，比较器35作为运算放大器操作。当信号处于“L”电平时，比较器35作为比较器操作。信号cmpe是在其处于“H”电平时将比较器35的输出使能的信号。

在时间T3处，信号φtsw从“L”电平改变为“H”电平，从而导通开关33，从而将PGA16的输出初始化。在时间T4处，当信号rst_n 变为“L”电平时，清除FF 64和67。

在时间T5处，当粗略AD转换阶段开始时，信号φswrp从“H”电平改变为“L”电平，并且信号φswrn从“L”电平改变为“H”电平，耦合至电容器C4的开关51从导通状态改变为关断状态，并且开关52 从关断状态改变为导通状态。结果，电容耦合至vcm的电容器C4 的相对极从vrefp(2.0V)改变为vrefn(1.0V)。此时，vcm的电位仅仅下降了(Vrt-Vrb)/8。

虽然信号crs_rst从“H”电平改变为“L”电平，但是保持电路69中的每一个的右侧端子保持“L”电平，左侧端子保持“H”电平，耦合至电容器C40至C46中的每一个的晶体管51维持导通状态，并且晶体管52维持关断状态。

在时间T5之后，与高3位计数器的输出cntm[13:11]的改变同步地，在信号crs_lat、cmpe和cmpe_n中的每一个中输出8个脉冲。

在时间T6处，当信号srcnt0从“L”电平改变为“H”电平时，晶体管54进入导通状态。由于晶体管62此时处于导通状态，所以关断耦合至电容器C40的开关51并且导通开关52。结果，电容耦合至 vcm的电容器C40的相对极从vrefp(2.0V)改变为vrefn(1.0V)，并且vcm的电位仅仅进一步下降了(Vrt-Vrb)/8。

另外，在时间T7处，当信号srcnt1从“L”电平改变为“H”电平时，晶体管55进入导通状态。由于晶体管62此时处于导通状态，所以关断耦合至电容器C41的开关51并且导通开关52。结果，电容耦合至vcm的电容器C41的相对极仅仅进一步下降了(Vrt-Vrb)/8。

从时间T8到T12执行相似的操作，以使vcm的电位每次下降 (Vrt-Vrb)/8。当vcm的电位变为低于vdrk的电位时，比较器35输出“L”电平。此时，导通晶体管36，并且保持电路39将信号cmp从“H”电平改变为“L”电平。在自NAND电路63输出的信号上升时，FF 64 保持3位计数器的输出cntm<13:11>的值。

在时间T13处，信号φswrp从“L”电平改变为“H”电平，并且信号φswrn从“H”电平改变为“L”电平。结果，耦合至电容器C4的开关 51从关断状态改变为导通状态，并且开关52从导通状态改变为关断状态。结果，电容耦合至vcm的电容器C4的相对极从vrefn(1.0V) 改变为vrefp(2.0V)。

在时间T14处，当精细AD转换状态开始时，信号cmp_rst变为“H”电平，并且保持电路39将信号cmp设置为“H”电平。在时间T15 时，将信号cmp_rst设置为“L”电平，并且将信号cmpe设置为“H”电平。在时间T16处，将信号cmpe_n设置为“L”电平，并且将信号 ramp_on设置为“H”电平。

图10是更具体地阐释在图9的定时图中图示的操作的定时图。首先，在时间T1处，当PGA自动调零信号φpga_az、ADC自动调零信号φadc_az和取样信号φspl变为“H”电平时，比较器35实现了电容器C3的正极电位(vdrk)将像素的暗状态的信息作为电位保持。

当信号spl在时间T2处变为“H”电平时，对自PGA 16输出的像素的明状态的信息取样，并且作为电位保持在节点vcm中。在图10 中，在像素的暗状态下的电位表示为Va，以及在像素的明状态下的电位表示为Vb。

在时间T3处，电容耦合至vcm的电容器C4的相对极从vrefp (2.0V)改变为vrefn(1.0V)。此时，vcm的电位仅仅下降(Vrt-Vrb)/8。 3位计数器的输出值cntm<13:11>为“0”。

在时间T4处，电容耦合至vcm的电容器C40的相对极从vrefp (2.0V)改变为vrefn(1.0V)。此时，vcm的电位仅仅进一步下降 (Vrt-Vrb)/8。3位计数器的输出值cntm<13:11>为“1”。

执行相似的操作。当vcm的电位在时间T10处仅仅下降了 (Vrt-Vrb)/8时，vcm的电位Vb变为低于vdrk的电位Va，并且保持电路39将“L”电平作为信号cmp(Vcmp)输出。此时，将3位计数器的输出cntm<13:11>的值确定为在AD转换之后的数字值的高3 位。即，其表示，像素信息的数字值满足：14336(＝2048x 7)≤像素信息≤16383(＝2048x 8-1)。

在时间T10之后，执行精细AD转换阶段，并且确定上面描述的像素信息的范围。在时间T11处，将φswda设置为“H”电平，以导通开关53，并且使作为电容器C4的相对极的电位的vramp上升至 Vrt+(Vrt-Vrb)x(256/2048)。此时，设置在控制电路/行解码器13 中的12位计数器通过十进制换算从“0”开始计数。

之后，Vramp的电位呈倾斜状下降至Vrb+(Vrt-Vrb)x (256/2048)。在电容器C4的相对极的电位的下降终点处，12位计数器的值变为十进制换算的“2559”。

因此，vcm的电位从粗略AD转换阶段的终点仅仅增加了(Vrt- Vrb)x{1+(256/2048)}x(1/8)。因此，vcm的电位呈倾斜状下降，并且达到了从粗略AD转换阶段的终点仅仅降低了(Vrt-Vrb)x{1+ (256/2048)}x(1/8)的状态。

当节点vcm的电位变为低于vdrk的电位时，比较器35输出“L”电平。此时，导通晶体管36，并且保持电路39将信号cmp从“H”电平改变为“L”电平。

在自NAND电路66输出的信号上升时，FF 67保持12位计数器的输出cntl[11:0]的值。在图10中，十进制换算的“1202”由FF 67保持。格雷二进制换算器68接收自FF 67输出的格雷码，将该格雷码转换为二进制代码Q1<11:0>，并且将该二进制代码输出至加法器 65。

在粗略AD转换阶段处，确定数字值的高3位，并且确定数字值的低12位，包括在精细AD转换阶段中的1位的超范围。在图10 中，获得十进制换算的“14336”和“1202”。因此，加法器65计算D <13:0>＝Qm<13:11>+Q1<11:0>-256，并且输出十进制换算的“15282”。

再次参照图1，存在两种类型的图像处理引擎7：单端传输类型和SubLVDS类型。CMOS图像传感器3构成为，能够符合单端传输类型和SubLVDS类型中的任何一种。在使用单端传输类型的图像处理引擎7的情况下，将CMOS图像传感器3设置为处于并行传输模式中。在使用SubLVDS类型的图像处理引擎7的情况下，将CMOS 图像传感器3设置为处于串行传输模式中。

输出驱动器单元的说明

图11是图示了CMOS图像传感器3的驱动器DR1至DRn以及单端传输类型的接收器RV1至RVn的配置的电路框图。在图11中，驱动器DR中的每一个都具有单端驱动器71和72和差分驱动器73。

控制信号φS被提供至单端驱动器71和72中的每一个，以及控制信号φD被提供至差分驱动器73。在并行传输模式中，将控制信号φS设置为作为启用电平的“H”电平，从而启用单端驱动器71和 72中的每一个。将控制信号φD设置为作为禁用电平的“L”电平，从而禁用差分驱动器73。启用的单端驱动器71和72中的每一个都将自核心逻辑单元6提供的数据信号作为CMOS接口标准的单端信号输出至相应的输出端子TO。

在串行传输模式中，将控制信号φS设置为作为禁用电平的“L”电平，从而禁用单端驱动器71和72中的每一个。将控制信号φD设置为作为启用电平的“H”电平，从而启用差分驱动器73。启用的差分驱动器73将自核心逻辑单元6提供的数据信号作为SubLVDS标准的差分信号而输出至两个相应的输出端子TO。

单端类型的接收器RV1至RVn中的每一个都具有两个缓冲器 74和75。缓冲器74将自相应的单端驱动器71提供的数据信号传输至数字信号处理单元8。缓冲器75将自相应的单端驱动器72提供的数据信号传输至数字信号处理单元8。

在图11中，由于图像处理引擎7是单端传输类型，所以将CMOS 图像传感器3设置为处于并行传输模式中，启用单端驱动器71和72，并且禁用差分驱动器73。核心逻辑单元6将数据信号D1至D2n并行地输出至n组单端驱动器71和72。

驱动器DR1至DRn的单端驱动器71和72将数据信号D1至D2n 传输至输出端子TO1至TO2n。提供至输出端子TO的数据信号D 是单端信号。传输至输出端子TO1至TO2的数据信号D1至D2n经由输入端子TI1至TI2n进一步地传输至接收器RV1至RVn的缓冲器74和75。接收器RV1至RVn的缓冲器74和75将数据信号D1 至D2n传输至数字信号处理单元8。

图12是图示了CMOS图像传感器3的驱动器DR1至DRn以及 SubLVDS类型的接收器RV1至RVn的配置的电路框图，并且与图 11形成对照。在图12中。SubLVDS类型的接收器RV1至RVn中的每一个都包括端接电阻元件76和比较器77。端接电阻元件76耦合在相应的两个输入端子TI之间。端接电阻元件76的电阻值为例如 100Ω。比较器77的两个输入端子耦合至相应的两个输入端子TI。比较器77比较两个输入端子的电压，并且将指示比较结果的数据信号提供至数字信号处理单元8。

在图12中，由于图像处理引擎7是SubLVDS类型，所以将CMOS 图像传感器3设置为处于串行传输模式中、禁用单端驱动器71和72、并且启用差分驱动器73。核心逻辑单元6将数据信号D1至D2n串行地提供至差分驱动器73。

差分驱动器73输出自核心逻辑单元6串行地提供的数据信号D1 至D2n，作为跨相应的两个输入端子TO的差分信号。即，通过核心逻辑单元6将并行的2n个数据信号D1至D2n转换为串行的2n个数据信号D1至D2n，并且将串行的2n个数据信号D1至D2n提供至相应的差分驱动器73。通过差分驱动器73将串行的2n个数据信号D1至D2n转换为串行的2n个差分信号，并且将2n个差分信号依次输出至两个相应的输出端子TO。用于输出差分信号的两个输出端子TO也称为数据通道。

串行地提供至两个输出端子TO的2n个差分信号经由两个输入端子TI进一步地传输至接收器RV的比较器77。接收器RV的比较器77将串行地提供的2n个差分信号转换为数据信号，并且将该数据信号提供至数字信号处理单元8。

在并行传输模式中，通过将输出端子TO中的每一个都设置为0 V或者1.8V来传输数据信号。另一方面，在串行传输模式中，将两个输出端子TO中的任何一个设置为1.0V并且将另一个输出端子 TO设置为0.8V。因此，在串行传输模式中，将输出端子TO的电压刚好改变为0.2V(＝1.0V-0.8V)，可以按照比在将输出端子TO的电压改变为1.8V(＝1.8V-0V)的并行传输类型中的速度更高的速度来传输数据信号。

图13是图示了核心逻辑单元6和驱动器DR的配置的电路框图。在图13中，核心逻辑单元6包括：数据分流单元80、控制单元81 和m个串行化器SR1至SRm。在并行传输模式中，数据分流单元 80将自AD转换器5并行地提供的m x 2n个数据信号以2n个数据信号分m次提供至2n个输出端子TO1至TO2n。在串行传输模式中，数据分流单元80将自AD转换器5并行地给出的m x 2n个数据信号以2n个数据信号地提供至m个串行化器SR1至SRm。

串行化器SR1至SRm分别与在驱动器DR1至DRm中的差分驱动器73一致地设置。每个串行化器SR在串行传输模式中将自数据分流单元80并行地提供的2n个数据信号D逐个地串行地输出至相应的差分驱动器73。图13图示了m＝n的情况。

每个串行化器SR包括两个输出节点N1和N2，并且由0V的接地电压(参考电压)和1.5V的电源电压(第一电压)驱动。每个串行化器SR在并行传输模式中将输出节点N1和N2都固定至1.5V，并且在串行传输模式中根据输出数据信号的逻辑将输出节点N1和 N2中的任何一个设置为1.5V并且将另一个节点设置为0V。

控制单元81根据来自控制装置9的控制信号CNT来控制光电转换单元4、AD转换单元5、数据分流单元80、和驱动器DR1至DRn。由于在串行传输模式中的数据传输速度高于在并行传输模式中的数据传输速度，所以在串行传输模式中的帧速率快于在并行传输模式中的帧速率。

光电转换单元4和AD转换单元5中的每一个都主要由厚膜MOS 晶体管构成，并且由0V的接地电压(参考电压)和3.3V电源电压驱动。由于核心逻辑单元6必须以高速操作，所以核心逻辑单元6 主要由薄膜MOS晶体管构成，并且由0V的接地电压和1.5V的电源电压驱动。驱动器DR1至DRn中的每一个都主要由厚膜MOS晶体管构成，并且由0V的接地电压和1.8V的电源电压(第二电压) 驱动。

MOS晶体管的栅极膜厚度和耐受电压

图14A和图14B分别图示了薄膜P沟道MOS晶体管的符号和配置，以及图14C和图14D分别图示了厚膜P沟道MOS晶体管的符号和配置。图14E和图14F分别图示了薄膜N沟道MOS晶体管的符号和配置，以及14G和图14H分别图示了厚膜N沟道MOS晶体管的符号和配置。

如图14A至图14D所图示的，P沟道MOS晶体管通过如下获得：在硅衬底90的表面中形成N型阱91，将栅极绝缘膜92和栅极电极 93堆叠在该N型阱91的表面上，并且在N型阱91的表面中在栅极绝缘膜92两侧形成P+型杂质扩散区域94和95。将栅极电极93、 P+型杂质扩散区域94和95、和N型阱91分别设置为P沟道MOS 晶体管的栅极、源极、漏极和背栅极。

薄膜P沟道MOS晶体管的栅极绝缘膜92的厚度和宽度小于厚膜P沟道MOS晶体管的栅极绝缘膜92的厚度和宽度。结果，薄膜 P沟道MOS晶体管通过比用于厚膜P沟道MOS晶体管的电压更低的电压以高速度操作。然而，薄膜P沟道MOS晶体管的耐受电压小于厚膜P沟道MOS晶体管的耐受电压。

在P沟道MOS晶体管的符号中，带有箭头的部分为源极。在薄膜P沟道MOS晶体管中，栅极部分用细线指示。在厚膜P沟道MOS 晶体管中，栅极部分用粗线指示。

如图14E至图14H所图示的，N沟道MOS晶体管通过如下获得：在硅衬底100的表面中形成P型阱91，将栅极绝缘膜102和栅极电极103堆叠在该P型阱101的表面上，并且在P型阱101表面中在栅极绝缘膜102两侧形成N+型杂质扩散区域104和105。将栅极电极103、P+型杂质扩散区域104和105、和P型阱101分别设置为N 沟道MOS晶体管的栅极、源极、漏极和背栅极。

薄膜P沟道MOS晶体管的栅极绝缘膜102的厚度和宽度小于厚膜P沟道MOS晶体管的栅极绝缘膜102的厚度和宽度。结果，薄膜 N沟道MOS晶体管通过比用于厚膜N沟道MOS晶体管的电压更低的电压以高速度操作。然而，薄膜N沟道MOS晶体管的耐受电压小于厚膜P沟道MOS晶体管的耐受电压。

在N沟道MOS晶体管的符号中，带有箭头的部分为源极。在薄膜N沟道MOS晶体管中，栅极部分用细线指示。在厚膜N沟道MOS 晶体管中，栅极部分用粗线指示。

再次参照图13，除了上面描述的驱动器71至73之外，驱动器DR1还包括电平移位器82和83。由于核心逻辑单元6由0V的接地电压和1.5V的电源电压驱动，所以输出数据信号成为0V或者1.5 V。

电平移位器82使数据分流单元80的输出数据信号的幅度从1.5 V电平移位至1.8V，并且将电平移位的结果提供至单端驱动器71。单端驱动器71由0V的接地电压和1.8V的电源电压驱动，并且将电平移位器83的输出数据信号作为单端信号输出至输出端子TO1。

电平移位器83使数据分流单元80的输出数据信号的幅度从1.5 V电平移位至1.8V，并且将电平移位的结果提供至单端驱动器72。单端驱动器72由0V的接地电压和1.8V的电源电压驱动，并且将电平移位器83的输出数据信号作为单端信号输出至输出端子TO2。

例如，当待输出的数据信号处于“H”电平(1)时，将输出端子 TO设置为“H”电平(1.8V)。当待输出的数据信号处于“L”电平(0) 时，将输出端子TO设置为“L”电平(0V)。

差分驱动器73包括P沟道MOS晶体管P1至P4、开关S1和S2、输出电流生成单元85、输出共用电压控制单元86和背栅极控制单元87。P沟道MOS晶体管P1至P4中的每一个都必须以高速度操作，因此由薄膜MOS晶体管构成。

P沟道MOS晶体管P1和P2的源极耦合至开关S1的一个端子和另一个端子，它们的栅极耦合至相应的串行化器SR1的输出节点 N1和N2，并且它们的漏极耦合至相应的输出端子TO2和TO1。

P沟道MOS晶体管P3和P4的源极耦合至相应的输出端子，它们的栅极耦合至相应的串行化器SR1的输出节点N2和N1，并且它们的漏极耦合至开关S2的一个端子和另一个端子。

输出电流生成单元85在串行传输模式中启用，并且将输出电流提供至P沟道MOS晶体管P1和P2的源极中的每一个。输出共用电压控制单元86在串行传输模式中启用，并且控制P沟道MOS晶体管P3和P4的漏极的电压，从而使得输出端子TO1和TO2的共用电压成为预定的电压。

开关S1和S2在并行传输模式中在至少输出端子TO1的电压和输出端子TO2的电压不同的情况下关断，并且在串行传输模式中导通。输出端子TO1的电压和输出端子TO2的电压不同的情况是指输出端子TO1和TO2中的任何一个的输出端子成为1.8V而另一个输出端子成为0V的情况。

背栅极控制单元87在并行传输模式中将1.8V的电源电压(第二电压)提供至P沟道MOS晶体管P1至P4的背栅极，并且在串行传输模式中将1.0V(第三电压)提供至P沟道MOS晶体管P1至 P4的背栅极。

接下来，将对差分驱动器73的操作进行描述。在并行传输模式中，禁用差分驱动器73。具体地，禁用输出电流生成单元85，以停止将输出电流提供至晶体管P1和P2。禁用输出共用电压控制单元 86，以停止控制晶体管P3和P4的漏极电压。

关断开关S1，从而使得P沟道MOS晶体管P1和P2的源极电分离；并且关断开关S2，从而使得P沟道MOS晶体管P3和P4的漏极电分离。通过背栅极控制单元87，将P沟道MOS晶体管P1至 P4的背栅极电压设置为1.8V。开关S1和S2和背栅极控制单元87 设置为，防止在差分驱动器73中有流经电流(flow-through current) 流动。稍后将对开关S1和S2和背栅极控制单元87进行详细描述。将串行化器SR1的输出节点N1和N2都固定至1.5V。

如此，将在并行传输模式中差分驱动器73对输出端子TO1和 TO2的影响抑制到最低限度，并且通过单端驱动器71将输出端子 TO驱动至1.8V或者0V。

在串行传输模式中，禁用单端驱动器71和72从而使得单端驱动器71和72的输出节点设置为浮置状态，并且启用差分驱动器73。

即，启用输出电流生成单元85并且将输出电流从输出电流生成单元85提供至P沟道MOS晶体管P1和P2的源极中的每一个。启用输出共用电压控制单元86并且控制P沟道MOS晶体管P3和P4 的漏极的电压从而使得输出端子TO1和TO2的共用电压成为预定的电压。导通开关S1，从而使得P沟道MOS晶体管P1和P2的源极电耦合，并且导通开关S2，从而使得P沟道MOS晶体管P3和P4 的漏极电耦合。通过背栅极控制单元87，将P沟道MOS晶体管P1 至P4的背栅极电压设置为1.0V。

当在这种状态下将串行化器SR1的输出节点N1和N2设置为1.5 V(第一电压)和0V(参考电压)时，P沟道MOS晶体管P2和P3 的电阻值成为小于P沟道MOS晶体管P1和P4的电阻值，并且将输出端子TO1和TO2分别设置为1.0V(第三电压)和0.8V(第四电压)。

当将串行化器SR1的输出节点N1和N2分别设置为0V和1.5V 时，P沟道MOS晶体管P1和P4的电阻值成为小于P沟道MOS晶体管P2和P3的电阻值，并且将输出端子TO1和TO2分别设置为 0.8V和1.0V。

接下来，将对开关S1和S2的必要性进行描述。如图14A和图 14B所图示的，在P沟道MOS晶体管P1和P4中的每一个中，寄生二极管存在于源极(P+型杂质扩散区域94)与背栅极(N型阱91) 之间，并且寄生二极管存在于漏极(P+型杂质扩散区域95)与背栅极(N型阱91)之间。

对输出驱动器的操作时的说明

图15是图示了包括在驱动器DR1的P沟道MOS晶体管P1至 P4中的寄生二极管的开关S1和S2和相关寄生二极管111至114的电路框图。在图15中，寄生二极管111和112的阳极分别耦合至P 沟道MOS晶体管P1和P2的漏极，以及寄生二极管111和112的阴极分别耦合至P沟道MOS晶体管P1和P2的背栅极。寄生二极管 113和114的阳极分别耦合至P沟道MOS晶体管P3和P4的源极，以及寄生二极管113和114的阴极分别耦合至P沟道MOS晶体管 P3和P4的背栅极。

图16是图示了在图15中描绘的电路的状态的示意图。在图16 中，在No.1和No.2的框中，图示了数据分流单元80的节点N11和 N12的电压。输出节点N11和N12分别耦合至驱动器DR1的电平移位器82和83。在并行传输模式中，将输出节点N11和N12中的每一个单独地设置为0V或者1.5V。将输出节点N11和N12的电压设置为0V(状态A)、分别设置为0V和1.5V(状态B)、分别设置为1.5V和0V(状态C)、以及设置为1.5V(状态D)。在串行传输模式中，将输出节点N11和N12都固定至0V。

在No.3和No.4的框中，图示了串行化器SR1的输出节点N1 和N2的电压。在并行传输模式中，将输出节点N1和N2的电压都固定至1.5V。在串行传输模式中，将输出节点N1和N2中的任何一个节点固定至0V，以及将另一个节点固定至1.5V。将输出节点 N1和N2的电压分别设置为0V和1.5V(状态E)、以及分别设置为1.5V和0V(状态F)。

在No.5和No.6的框中，图示了输出端子TO1和TO2的电压。输出端子TO1和TO2的电压在状态A中成为0V、在状态B中分别成为0V和1.8V、在状态C中分别成为1.8V和0V、在状态D中成为1.8V、在状态E中分别成为0.8V和1.0V、以及在状态F中分别成为1.0V和0.8V。

在No.7至No.10中，分别图示了P沟道MOS晶体管P1至P4 的导通/关断状态。在并行传输模式中，将串行化器SR1的输出节点 N1和N2都固定至1.5V，以及将P沟道MOS晶体管P1至P4的栅极都固定至1.5V。在输入端子TO1和TO2成为0V的状态A下，所有的P沟道MOS晶体管P1至P4都是关断的。

在输出端子TO1和TO2分别成为0V和1.8V的状态B下，P 沟道MOS晶体管P1和P3都导通，并且P沟道MOS晶体管P2和 P4都关断。如果开关S1和S2此时是导通的，那么施加至输出端子 TO2的1.8V的电压经由晶体管P1和开关S1被施加至晶体管P2的源极，晶体管P2的栅极电压(1.5V)成为低于源极电压(1.8V)，并且也导通晶体管P2。因此，流经电流经由晶体管P1、开关S1和晶体管P2从1.8V的输出端子TO2流至0V的输出端子TO1，并且 CMOS图像传感器3发生故障。

施加至输出端子TO2的1.8V的电压经由晶体管P3和开关S2 被施加至晶体管P4的漏极，晶体管P4的栅极电压(1.5V)成为低于漏极电压(1.8V)，并且也导通晶体管P4。结果，流经电流经由晶体管P3、开关S2和晶体管P4从1.8V的输出端子TO2流至0V 的输出端子TO1，并且CMOS图像传感器3发生故障。因此，在第一实施例中，通过在状态B中关断开关S1和S2，来防止流经电流经由差分驱动器73从输出端子TO2流至输出端子TO1。

图17图示了在状态B中关断开关S1和S2的情况。在状态B 中，将输出端子TO2设置为1.8V，并且导通晶体管P1和P3。然而，由于开关S1和S2是关断的，所以流经电流不从输出端子TO2流至输出端子TO1。

再次参照图16，在输出端子TO1和TO2分别为1.8V和0V的状态下，P沟道MOS晶体管P2和P4都是导通的，而P沟道MOS 晶体管P1和P3是关断的。如果在这种状态下开关S1和S2是导通的，那么施加至输出端子TO1的1.8V的电压经由晶体管P2和开关 S1被施加至晶体管P1的源极，晶体管P1的栅极电压(1.5V)成为低于源极电压(1.8V)，并且也导通晶体管P1。因此，流经电流经由晶体管P2、开关S1和晶体管P1从1.8V的输出端子TO1流至0V 的输出端子TO2，并且CMOS图像传感器3发生故障。

施加至输出端子TO1的1.8V的电压经由晶体管P4和开关S2 被施加至晶体管P3的漏极，晶体管P3的栅极电压(1.5V)成为低于漏极电压(1.8V)，并且也导通晶体管P3。结果，流经电流经由晶体管P4、开关S2和晶体管P3从1.8V的输出端子TO1流至0V 的输出端子TO2，并且CMOS图像传感器3发生故障。因此，在第一实施例中，通过在状态C中关断开关S1和S2，来防止流经电流经由差分驱动器73从输出端子TO1流至输出端子TO2。

在输入端子TO1和TO2都为1.8V的状态C下，所有的P沟道 MOS晶体管P1至P4都是导通的。然而，由于输出端子TO1的电压和输出端子TO2的电压是相同的，所以没有流经电流跨输出端子 TO1和TO2流过。

如此，在状态B和C下，为了防止流经电流跨输出端子TO1和 TO2流过，必须一直关断开关S1和S2。在状态A和D下，流经电流不跨输出端子TO1和TO2流过，从而使得可以导通或者关断开关 S1和S2。在并行传输模式中，开关S1和S2可以一直是关断的。可替代地，开关S1和S2在状态B和C中可以是关断的，而在状态A 和D中可以是导通的。

在串行传输模式中，无论是状态E还是状态F，导通开关S1和 S2，以启用差分驱动器73。在状态E下，晶体管P3和P4是导通的，并且晶体管P1和P2是关断的。在状态F下，晶体管P1和P2是导通的，并且晶体管P3和P4是关断的。

再次参照图16，在编号11中，图示了P沟道MOS晶体管P1 至P4的背栅极电压VBG，即，背栅极控制单元87的输出电压VBG。在并行传输模式中的状态A至D下，将背栅极电压VBG设置为1.8 V。该操作在状态B、C和D下将输出端子TO1或者TO2设置为1.8 V的情况下执行，以防止晶体管P1至P4的寄生二极管111至114 导通。

图17图示了在状态B下将背栅极电压VBG设置为1.8V的情况。在状态B下，向输出端子TO2施加1.8V。在输出端子TO2的电压(1.8V)与背栅极电压VBG之差大于寄生二极管111和113 的阈值电压的情况下，导通寄生二极管111和113，并且流经电流经由寄生二极管111和113从输出端子TO2流至背栅极控制单元87。在第一实施例中，在状态B下，将背栅极电压VBG设置为1.8V，从而使得寄生二极管111和113维持在关断状态下，并且流经电流不经由寄生二极管111和113从输出端子TO2流至背栅极控制单元 87。

再次参照图16中的编号11，在串行传输模式中，将P沟道MOS 晶体管P1至P4的背栅极电压VBG设置为1.0V。该操作在状态E 和F下将输出端子TO1或者TO2设置为1.0V的情况下执行，以防止晶体管P1至P4的寄生二极管111至114导通。

图18图示了在状态E下将背栅极电压VBG设置为1.0V的情况。在状态E下，向输出端子TO2施加1.0V。在输出端子TO2的电压 (1.0V)与背栅极电压VBG之差大于寄生二极管111和113的阈值电压的情况下，导通寄生二极管111和113，并且流经电流经由寄生二极管111和113从输出端子TO2流至背栅极控制单元87。在第一实施例中，在状态E下，将背栅极电压VBG设置为1.0V，从而使得寄生二极管111和113维持在关断状态下，并且流经电流不经由寄生二极管111和113从输出端子TO2流至背栅极控制单元87。

在状态E和F下，将背栅极电压VBG设置为1.0V而非1.8V，从而防止薄膜P沟道MOS晶体管P1至P4的栅极绝缘膜92随着时间的推移而被大电压的施加损坏。具体地，在状态E下，向薄膜P 沟道MOS晶体管P1和P4的栅极(节点N1)施加0V。因此，当将背栅极电压VBG固定至1.8V时，P沟道MOS晶体管P1至P4 的栅极绝缘膜92有可能随着时间的推移而损坏。相似地，在状态F 下，向薄膜P沟道MOS晶体管P2和P3的栅极(节点N1)施加0V。因此，当将背栅极电压VBG固定至1.8V时，P沟道MOS晶体管 P2和P3的栅极绝缘膜92有可能随着时间的推移而损坏。然而，在第一实施例中，将施加至薄膜P沟道MOS晶体管P1至P4的栅极绝缘膜92的电压维持为小，并且可以防止在P沟道MOS晶体管P1 至P4中的栅极绝缘膜92随着时间的推移而损坏。

在图16中的编号16中，背栅极电压VBG与节点N1的电压V1 之差(VBG-V1)在0.3V至1.0V的范围内。在图16中的编号17 图示了背栅极电压VBG与节点N2的电压V2之差(VBG-V2)在0.3 V至1.0V的范围内。因此，可以将施加至P沟道MOS晶体管P1 至P4中的每一个的栅极绝缘膜92的电压VBG-V1或者VBG-V2设置为栅极耐受电压(1.5V)或者更小的电压。通过将背栅极电压VBG 设置为1.0V，可以通过反向偏置效应降低P沟道MOS晶体管P1至 P4的阈值电压，从而可以增加差分驱动器73的操作速度。

如上面所描述的，在第一实施例中，设置了并行传输模式和串行传输模式。串行化器SR由1.5V驱动，驱动器71至73由1.8V 驱动，并且在串行传输模式中，输出SubLVDS标准的差分信号。因此，可以实现在不同的传输模式中，诸如并行传输模式和串行传输模式中，共用地使用图像数据输出端子的固态成像器件。可以实现通过差分信号的高的数据传输速度。

由于开关S1和S2在状态B和C下被关断，所以可以防止流经电流在差分驱动器73中流动。

由于P沟道MOS晶体管P1至P4的背栅极电压VBG在并存传输模式中设置为1.8V而在串行传输模式中设置为1.0V，所以可以防止P沟道MOS晶体管P1至P4的寄生二极管111至114导通。由于背栅极电压VBG在串行传输模式中设置为1.0V，所以可以通过反向偏置效应增加差分驱动器73的操作速度。

图19是图示了第一实施例的修改例的电路框图，其与图15形成对照。参照图19，在修改例中，开关S1分为两个开关S1a和S1b，以及开关S2分为两个开关S2a和S2b。开关S1a耦合在输出电流生成单元85与晶体管P1的源极之间，并且开关S1b耦合在输出电流生成单元85与晶体管P2的源极之间。开关S2a耦合在晶体管P3的漏极与输出共用电压控制单元86之间，并且开关S2b耦合在晶体管 P4的漏极与输出共用电压控制单元6之间。

开关S1a、S1b、S2a和S2b在与开关S1和S2的定时相同的定时处导通/关断，在并行传输模式中至少在状态B与C下关断，并且在串行传输模式中导通。通过该修改例，获得与第一实施例的效果相同的效果。

图20是图示了第一实施例的对比示例的电路框图并且与图19 形成对照。参照图20，在对比示例中，未设置开关S1a、S1b、S2a 和S2b，而是添加了开关S11和S12。输出电流生成单元85和晶体管P1和P2的源极短路，以及晶体管P3和P4的漏极和输出共用电压控制单元86短路。

开关S11耦合在输出端子TO1与晶体管P2的漏极之间，以及开关S12耦合在输出端子TO2与晶体管P1的漏极之间。开关S11和 S12在与开关S1和S2相同的定时处导通/关断，在并行传输模式中至少在状态B与C下关断，并且在串行传输模式中导通。

在对比示例中，与在第一实施例中一样，可以防止流经电流在状态B和C下流动。然而，对比示例具有如下问题：差分驱动器73 的输出信号由于开关S11和S12的电阻值和寄生电容值而延迟。

第二实施例

图21是图示了根据本申请的第二实施例的CMOS图像传感器3 的驱动器DR1的主要部分的电路框图，并且与图15形成对照。在图21中，单端驱动器71包括厚膜P沟道MOS晶体管P11和厚膜N 沟道MOS晶体管Q11。由于单端驱动器71包括晶体管P11和Q11，所以也称为CMOS驱动器，并且输出CMOS接口标准的单端信号。晶体管P11的源极耦合至电源电压VDD(1.8V)的接线，晶体管 P11的栅极接收内部数据信号φ1n，并且晶体管P11的漏极耦合至输出端子TO1。晶体管Q11的漏极耦合至输出端子TO1，晶体管Q11 的栅极接收内部数据信号φ1p，并且晶体管Q11的源极耦合至接地电压VSS(0V)的接线。

在并行传输模式中，当将内部数据信号φ1n和φ1p设置为“H”电平时，关断晶体管P11，导通晶体管Q11，并且将输出端子TO1设置为“L”电平(0V)。当将内部数据信号φ1n和φ1p设置为“L”电平时，导通晶体管P11，关断晶体管Q11，并且将输出端子TO1设置为“H”电平(1.8V)。

在串行传输模式中，将内部数据信号φ1n和φ1p分别设置为“H”电平和“L”电平，关断晶体管P11和Q11，并且将单端驱动器71的输出节点(晶体管P11和Q11的漏极)设置为处于高阻抗状态下。

单端驱动器72包括厚膜P沟道MOS晶体管P12和厚膜N沟道 MOS晶体管Q12。晶体管P12的源极耦合至电源电压VDD(1.8V) 的接线，晶体管P12的栅极接收内部数据信号φ2n，并且晶体管P12 的漏极耦合至输出端子TO2。晶体管Q12的漏极耦合至输出端子 TO2，晶体管Q12的栅极接收内部数据信号φ2p，并且晶体管Q12 的源极耦合至接地电压VSS(0V)的接线。

在并行传输模式中，当将内部数据信号φ2n和φ2p设置为“H”电平时，关断晶体管P12，导通晶体管Q12，并且将输出端子TO1设置为“L”电平(0V)。当将内部数据信号φ2n和φ2p设置为“L”电平时，导通晶体管P12，关断晶体管Q12，并且将输出端子TO2设置为“H”电平(1.8V)。

在串行传输模式中，将内部数据信号φ2n和φ2p分别设置为“H”电平和“L”电平，关断晶体管P11和Q12，并且将单端驱动器71的输出节点(晶体管P12和Q12的漏极)设置为处于高阻抗状态下。

在并行传输模式中，单端驱动器71和72彼此独立地操作。在图21中，在单端驱动器71和72中的每一个中仅仅图示了在最终输出级处的反相器。

差分驱动器73包括恒定电流源120至122、薄膜P沟道MOS 晶体管P1至P4、厚膜P沟道MOS晶体管P5、厚膜N沟道MOS晶体管Q1至Q4和Q8、薄膜N沟道MOS晶体管Q5至Q7、以及电阻元件123和124。晶体管P1至P4如在第一实施例中所描述的。差分驱动器73也称为SubLVDS驱动器，并且输出SubLVDS标准的差分信号。

恒定电流源120和晶体管Q2和Q5串联地耦合在电源电压VDD 的接线与接地电压VSS的接线之间。恒定电流源121和晶体管P1、 P3、Q3和Q6串联地耦合在电源电压VDD的接线与接地电压VSS 的接线之间。恒定电流源122和晶体管P2、P4、Q4和Q7串联地耦合在电源电压VDD的接线与接地电压VSS的接线之间。

输出电流生成单元85由恒定电流源120至122构成。恒定电流源120至122由例如使用多个厚膜P沟道MOS晶体管的电流镜电路构成。在这种情况下，通过在并行传输模式中将厚膜P沟道MOS 晶体管的栅极固定至电源电压VDD，来禁用输出电流生成单元85，并且可以停止恒定电流的输出。在串行传输模式中，恒定电流源121 和122的输出电流成为差分驱动器73的输出电流。

晶体管P5是开关S1的部件。晶体管P5的源极和漏极分别耦合至晶体管P1和P2的源极，并且晶体管P5的栅极接收信号OEb。晶体管Q1是开关S2的部件。晶体管Q1的漏极和源极分别耦合至晶体管P3和P4的漏极，并且晶体管Q1的栅极接收信号OEc。

在并行传输模式中，至少在状态B和C下，将信号OEb和OEc 分别设置为“H”电平和“L”电平，并且关断晶体管P5和Q1。结果，可以防止流经电流经由差分驱动器73从输出端子TO1和TO2中的一个输出端子流至另一个输出端子。

在串行传输模式中，将信号OEb和OEc分别设置为“L”电平和“H”电平，并且导通晶体管P5和Q1。通过该操作，将晶体管P1和 P2的源极维持在相同的电位，并且将晶体管P3和P4的漏极维持在相同的电位。

输出共用电压控制单元86由晶体管Q2至Q8和电阻元件123 和124配置而成。晶体管Q2至Q4的栅极耦合至晶体管Q2的漏极。晶体管Q5的栅极接收参考电压VR。晶体管Q3和Q4的源极彼此耦合。电阻元件123和124串联地耦合在输出端子TO1与TO2之间。节点N123耦合在晶体管Q6与Q7的栅极之间。晶体管Q8耦合在节点N123与接地电压VSS的接线之间，并且其栅极接收信号OEe。

在并行传输模式中，将晶体管Q2至Q4的栅极设置为接地电压 VSS，并且关断晶体管Q2至Q4。将信号OEe设置为“H”电平，导通晶体管Q8，并且将节点N123固定至接地电压VSS(0V)。结果，将晶体管Q6和Q7的栅极电压固定至0V，并且防止将超出耐受电压的电压施加至晶体管Q6和Q7的栅极。为了防止大电流从输出端子TO1和TO”泄漏至接地电压VSS的接线，将具有高电阻值的元件用作电阻元件123和124。

在串行传输模式中，将信号OEe设置为“L”电平，关断晶体管 Q8，并且输出端子TO1和TO2的中间电压(输出共用电压)出现在电阻元件123与124之间的节点N123处。通过晶体管Q3至Q7，构建共模反馈电路，用于将输出共用电压保持在施加至晶体管Q5的栅极的参考电压VR处。晶体管Q2至Q4在饱和区域中操作，以及晶体管Q5至Q7在线性区域中操作。晶体管Q6和Q7的漏极可以不是耦合的，而是可以是分离的。

背栅极控制单元87包括运算放大器125和电阻元件126和127。运算放大器125的非反向输入端子(+端子)接收参考电压VR2，并且运算放大器125的输出端子耦合至晶体管P1至P4的背栅极。电阻元件126和127串联地耦合在运算放大器125的输出端子与接地电压VSS的接线之间。在电阻元件126与127之间的节点耦合至运算放大器125的反向输入端子(-端子)。运算放大器125由信号OEa 控制。

在并行传输模式中，将信号OEa设置为“L”电平，并且运算放大器125输出电源电压VDD(1.8V)。通过该操作，将晶体管P1至 P4的背栅极固定至1.8V，并且将晶体管P1至P4的晶体管T11至 T14固定至关断状态。

在串行传输模式中，将信号OEa设置为“H”电平，以及运算放大器125控制输出电流从而使得节点N126的电压与参考电压VR2匹配。通过该操作，将晶体管P1至P4的背栅极固定至1.0V，以及将晶体管P1至P4的寄生二极管111至114固定至关断状态。防止了晶体管P1至P4随着时间的推移而被损坏，并且增加了差分驱动器 73的操作速度。

通过使用电阻器等的外部控制，电阻元件126和127中的每一个的电阻值可以是可改变的。

接下来，将对在串行传输模式中的差分驱动器73的操作进行更具体地描述。在串行传输模式中，当导通晶体管P1和P4并且关断晶体管P2和P3时，电流经由在图12中的端接电阻元件76从输出端子TO2流至输出端子TO1。相反，当导通晶体管P2和P3并且关断晶体管P1和P4时，电流经由在图12中的端接电阻元件76从输出端子TO1流至输出端子TO2。由于电流的方向成为输出数据信号的逻辑，所以可以说，差分驱动器73是将施加至节点N1和N2的电压转换为电流的电路。由于差分驱动器73必须使输出信号的幅度和输出共用电压稳定，所以差分驱动器73包括许多模拟电路元件。

为了简化说明，假设，恒定电流源120至122中的每一个的输出电流为1mA，参考电压VR为0.9V，以及在图12中的端接电阻元件76的电阻值为100Ω。还假设，晶体管Q2至Q4的大小相同，并且晶体管Q5至Q7的大小相同。在这些条件下，差分驱动器73 的输出信号的幅度成为200mV，以及输出共用电压成为0.9V。

即，在串行传输模式中，将晶体管P5和Q1固定在导通状态下。结果，当导通晶体管P1和P4并且关断晶体管P2和P3时，作为恒定电流源121和122的输出电流之和的2mA的电流，经由端接电阻元件76在从输出端子TO2延伸至输出端子TO1的路径中流动。相反，当导通晶体管P2和P3并且关断晶体管P1和P4时，作为恒定电流源121和122的输出电流之和的2mA的电流，经由端接电阻元件76在从输出端子TO1延伸至输出端子TO2的路径中流动。电流的方向成为差分驱动器73的输出数据信号的逻辑。由于输出电流为 2mA并且端接电阻元件76的电阻值为100Ω，所以在输出端子TO1 与TO2之间的电压，即信号幅度，成为200mV。

通过电阻元件123和124来划分输出共用电压，并且将由此产生的电压提供至晶体管Q6和Q7的栅极。当输出共用电压增加时，在晶体管Q3和Q4中流动的电流增加，输出端子TO1和TO2的电压降低，以及输出共用电压降低。相反，当输出共用电压降低时，在晶体管Q3和Q4中流动的电流降低，输出端子TO1和TO2的电压上升，以及输出共用电压上升。因此，可以说，该回路为负反馈。

由于恒定电流源120的输出电流为1mA，所以1mA的电流在晶体管Q2和Q5中流动。由于恒定电流源121和122的输出电流之和为2mA、晶体管Q3和Q4的大小相同、并且晶体管Q6和Q7的大小相同，所以在晶体管Q3、Q4、Q6和Q7中的每一个中流过1mA 的电流。

晶体管Q2至Q4的栅极共用地耦合，并且相同值的电流在晶体管Q2至Q4中流动，从而使得晶体管Q2至Q4的源极具有相同的电位。晶体管Q2至Q4的源极是晶体管Q5至Q7的漏极，并且相同值的电流在晶体管Q5至Q7中流动。由于晶体管Q5至Q7的源极耦合至接地电压VSS的接线，所以，如果晶体管Q5至Q7的栅极不具有相同的电位，那么输出共用电压控制单元86不具有稳定的状态。因此，输出共用电压被稳定在与晶体管Q5的栅极的电位相同的电位 VR处，并且成为0.9V。

如此，差分驱动器73的输出信号的幅度成为200mV，并且输出共用电压成为0.9V。由于其他配置和操作与第一实施例的那些配置和操作相同，所以将不再重复对其的说明。通过第二实施例，也获得与第一实施例的效果相同的效果。

在第二实施例中，假设恒定电流源120至122的输出电流相等。本发明不限于该假设，并且，例如，恒定电流源120的输出电流可以是恒定电流源121的输出电流的一半。在这种情况下，晶体管Q2 的大小必须是晶体管Q3和Q4中的每一个的大小的一半，以及晶体管Q5的大小必须是晶体管Q6和Q7中的每一个的大小的一半。

图22是图示了作为第二实施例的修改例的驱动器DR1的主要部分的电路图，并且与图21形成对照。参照图22，驱动器DR1与在图21中的驱动器DR1的不同点在于，用差分驱动器130替代了差分驱动器73。该差分驱动器130通过使用运算放大器131来替代在差分驱动器73中的恒定电流源120和晶体管Q2和Q5至Q7来获得。

晶体管Q3和Q4的源极直接耦合至接地电压VSS的接线。运算放大器131的非反向输入端子(+端子)接收参考电压VR，运算放大器131的反向输入端子(-端子)耦合至节点N123，以及运算放大器131的输出端子耦合至晶体管Q3和Q4的栅极。运算放大器131 由信号OEa控制。

在并行传输模式中，将信号OEa设置为“L”电平，并且运算放大器125输出接地电压VSS(0V)。通过该操作，将晶体管Q3和Q4 固定至关断状态。

在串行传输模式中，将信号OEa设置为“H”电平，并且运算放大器131控制晶体管Q3和Q4的栅极电压，从而使得节点N123的电压与参考电压VR匹配。通过该操作，将输出共用电压固定至参考电压VR。同样，通过该修改例，获得与第二实施例的效果相同的效果。

图23是图示了作为第二实施例的另一修改例的驱动器DR1的主要部分的电路图，并且与图21形成对照。参照图23，驱动器DR1 与在图21中的驱动器DR1的不同点在于，用差分驱动器135替代了差分驱动器73。通过将薄膜P沟道MOS晶体管P13和P14添加至差分驱动器73来获得该差分驱动器135。

电阻元件123和晶体管P13串联地耦合在输出端子TO1与节点 N123之间。电阻元件124和晶体管P14串联地耦合在输出端子TO2 与节点N123之间。晶体管P13和P14的栅极接收信号OEd，并且晶体管P13和P14的背栅极接收背栅极控制单元87的输出电压 VBG。

在并行传输模式中，将信号OEd设置为“H”电平(1.5V)，并且关断晶体管P13和P14。通过该操作，减少在并行传输模式中在电阻元件123和124中流动的电流。

在串行传输模式中，将输出信号OEd设置为“L”电平(0V)，导通晶体管P13和P14，并且将节点N123的电压设置为参考电压 VR。通过该修改例，也获得与第二实施例的效果相同的效果并且可以减少消耗电流。

图24是图示了作为第二实施例的又一修改例的驱动器DR1的主要部分的电路图，并且与图21形成对照。参照图24，驱动器DR1 与在图21中的驱动器DR1的不同点在于，用差分驱动器140替代了差分驱动器73。差分驱动器140通过去除在差分驱动器73中的电阻元件123和124和晶体管Q8并且使用厚膜N沟道MOS晶体管 Q5A至Q7A分别替代薄膜N沟道MOS晶体管Q5至Q7来获得。晶体管Q6A和Q7A的栅极分别耦合至输出端子TO2和TO1。

在并行传输模式中，禁用恒定电流源120至122，关断晶体管 Q2至Q4，并且禁用差分驱动器140。

在串行传输模式中，启用恒定电流源120至122，导通晶体管 Q2至Q4，并且启用差分驱动器140。执行负反馈操作从而使得晶体管Q6A和Q7A的平均栅极电压，即输出共用电压，成为参考电压 VR。

即，当输出共用电压增加时，在晶体管Q6A、Q7A、Q3和Q4 中流动的电流增加，输出端子TO1和TO2的电压降低，并且输出共用电压降低。相反，当输出共用电压降低时，在晶体管Q6A、Q7A、 Q3和Q4中流动的电流降低，输出端子TO1和TO2的电压上升，并且输出共用电压上升。因此，可以说，该回路为负反馈。

通过该修改例，获得与第二实施例的效果相同的效果，并且除此之外，还可以减少经由电阻元件123和124从输出端子TO1和TO2 流出的电流。

图25是图示了作为第二实施例的又一修改例的驱动器DR1的主要部分的电路图，并且与图21形成对照。参照图25，驱动器DR1 与在图21中的驱动器DR1的不同点在于，用差分驱动器145替代了差分驱动器73。差分驱动器145通过使用厚膜P沟道MOS晶体管P21和P22替代在差分驱动器73中的厚膜P沟道MOS晶体管P5、使用厚膜P沟道MOS晶体管P23和P24替代厚膜N沟道MOS晶体管Q1、去除背栅极控制单元87以及添加厚膜P沟道MOS晶体管 P25来获得。

晶体管P21和P22的源极直接耦合至恒定电流源121和122的输出节点，晶体管P21和P22的栅极接收信号OEb，并且晶体管P21 和P22的漏极分别耦合至晶体管P1和P2的源极。晶体管P21和P22 的源极耦合至晶体管P1至P4的背栅极。

晶体管P23和P24的源极耦合至晶体管P3和P4的漏极，晶体管P23和P24的栅极接收信号OEf，并且晶体管P23和P24的漏极分别耦合至晶体管Q3和Q4的漏极。晶体管P23和P24的漏极彼此耦合。

晶体管P25的源极耦合至电源电压VDD的接线，晶体管P25的栅极接收信号OEe，并且晶体管25的漏极耦合至晶体管P1至P4的背栅极。

在并行传输模式中，禁用恒定电流源120至122，关断晶体管 Q2至Q4，并且禁用差分驱动器145。在单端传输模式中，至少在状态B和C下，将信号OEb和OEf两者设置为“H”电平，并且关断晶体管P21至P24。通过该操作，可以防止流经电流经由差分驱动器 73从输出端子TO1和TO2中的一个输出端子流至另一个输出端子。将信号OEe设置为“L”电平，导通晶体管P25，并且向晶体管P1至P4的背栅极施加1.8V。

在串行传输模式中，启用恒定电流源120至122，导通晶体管 Q2至Q4，并且启用差分驱动器145。将信号OEb和OEf两者设置为“L”电平，并且导通晶体管P21至P24。将在晶体管P21和P22的源极中生成的自偏置电压施加至晶体管P1至P4的背栅极。

由于其他配置和操作与第一实施例的配置和操作相同，所以将不再重复对其的说明。通过该修改例，获得与第二实施例的效果相同的效果。另外，由于省略了运算放大器125，所以可以减少电路面积。然而，不可以自由调节晶体管P1至P4的背栅极电压，从而使得不可以通过反向偏置效应而增加差分驱动器145的操作速度。

可以用在图22中的晶体管Q1替代晶体管P23和P24。

第三实施例

图26是图示了根据本申请的第三实施例的CMOS图像传感器的主要部分的电路框图。在图26中，CMOS图像传感器包括AD转换单元150、数据总线B1至B5、核心逻辑153、驱动器DR1至DR6、以及输出端子TO1至TO12。CMOS图像传感器的总体配置与第一实施例的CMOS图像传感器3的总体配置相似。此处未描绘在图1 中图示的光电转换单元4。核心逻辑153由DC电源电压(1.5V)和接地电压(0V)驱动，并且驱动器DR1至DR6由DC电源电压(1.8 V)和接地电压(0V)驱动。

光电转换单元4(未图示)具有如在第一实施例中所描述的像素阵列11，并且该像素阵列11包括布置成多行和多列的多个像素PX。像素PX中的每一个都将入射光转换为模拟信号。该模拟信号具有根据入射光的密度的电平的电压。

AD转换单元150包括多组列ADC 12和数据锁存器151和寄存器152。多个列ADC 12与多个列像素阵列11对应地设置，如在第一实施例中所描述的。列ADC 12中的每一个都将从在相应列的选择行中的像素PX读出的模拟信号转换为多个数据信号。数据锁存器 151具有保持并且输出相应的列ADC 12的输出数据的第一模式、和将输出节点设置为高阻抗状态的第二模式。可以切换第一和第二模式。

多组列ADC 12和数据锁存器151等份地划分为4个ADC组G1 至G4。属于ADC组G1的多个数据锁存器151将12位的数据信号 D1至D12输出至数据总线B1的一端。属于ADC组G2的多个数据锁存器151将12位的数据信号D1至D12输出至数据总线B2的一端。属于ADC组G3的多个数据锁存器151将12位的数据信号D1 至D12输出至数据总线B4的一端。属于ADC组G4的多个数据锁存器151将12位的数据信号D1至D12输出至数据总线B5的一端。

将12位的预定数据信号D1至D12存储在寄存器152中。寄存器152将数据信号D1至D12输出至数据总线B3的一端。

核心逻辑单元153包括12个选择器SE1至SE12和5个串行化器SR1至SR5。选择器SE1耦合至数据总线B1、B2、B4和B5，并且，在并行传输模式中，接收数据信号D1，作为在自ADC组G1至 G4中的每一组并行地输出的数据信号D1至D12中的最低位(最低有效位)。选择器SE1通过采用时钟信号CLK1和CLK2同步操作，并且按照预定时间依次输出自ADC组G1至G4接收的4个数据信号D1。

具体地，时钟信号CLK1和CLK2中的每一个都是交替地重复“L”电平(0)和“H”电平(1)的信号。时钟信号CLK2的周期是时钟信号CLK1的周期的两倍。时钟信号CLK1和CLK2的逻辑电平在预定周期(时钟信号CLK2的周期)比如00、10、01和11中改变。选择器SE1通过采用时钟信号CLK1和CLK2同步操作，并且按照预定时间(时钟信号CLK1的半周期)依次输出自ADC组G1至G4 接收的4个数据信号D1。

选择器SE2耦合至数据总线B1、B2、B4和B5，并且，在并行传输模式中，接收数据信号D2，作为在自ADC组G1至G4中的每一组并行地输出的数据信号D1至D12中的第二最低位。选择器SE2 通过采用时钟信号CLK1和CLK2同步操作，并且按照预定时间依次输出自ADC组G1至G4接收的4个数据信号D2。

选择器SE3至SE11与上面所描述的选择器相似。选择器SE12 耦合至数据总线B1、B2、B4和B5，并且，在并行传输模式中，接收数据信号D12，作为在自ADC组G1至G4中的每一组并行地输出的数据信号D1至D12中的第12个最低位(最高有效位)。选择器SE12通过采用时钟信号CLK1和CLK2同步操作，并且按照预定时间依次输出自ADC组G1至G4接收的4个数据信号D12。将自选择器SE1至SE12输出的数据信号设置为D1A至D12A。

串行化器SR1耦合至数据总线B1的另一端，并且，在串行传输模式中，在预定时间(时钟信号CLK1的半周期)内串行地输出自 ADC组G1并行地输出的数据信号D1至D12。串行化器SR2耦合至数据总线B2的另一端，并且，在串行传输模式中，在预定时间内串行地输出自ADC组G2并行地输出的数据信号D1至D12。串行化器SR3耦合至数据总线B3的另一端，并且，在串行传输模式中，串行地输出自寄存器152并行地输出的数据信号D1至D12。

串行化器SR4耦合至数据总线B4的另一端，并且，在串行传输模式中，在预定时间内串行地输出自ADC组G3并行地输出的数据信号D1至D12。串行化器SR5耦合至数据总线B5的另一端，并且，在串行传输模式中，在预定时间内串行地输出自ADC组G4并行地输出的数据信号D1至D12。来自串行化器SR1至SR5中的每一个的输出信号的“H”电平为1.5V，并且“L”电平为0V。

驱动器DR1至DR5中的每一个都包括单端驱动器71和72以及差分驱动器73。驱动器DR6包括单端驱动器71和72。驱动器DR1 至DR6的单端驱动器71和72在并行传输模式中启用，并且将自选择器SE1至SE12提供的数据信号D1A至D12A作为CMOS接口标准的12个单端信号并行地输出至输出端子TO1至TO12。单端信号的“H”电平为1.8V，并且“L”电平为0V。

驱动器DR1的差分驱动器73在串行传输模式中启用，并且将自相应的串行化器SR1提供的数据信号D1至D12作为SubLVDS标准的12个差分信号串行地输出至相应的输出端子TO1和TO2。驱动器DR2的差分驱动器73在串行传输模式中启用，并且将自相应的串行化器SR2提供的数据信号D1至D12作为SubLVDS标准的12 个差分信号并行地输出至相应的输出端子TO3和TO4。

在驱动器DR2至DR4中的差分驱动器73与上面所描述的差分驱动器相似。驱动器DR5的差分驱动器73在串行传输模式中启用，并且将自相应的串行化器SR5提供的数据信号D1至D12作为 SubLVDS标准的12个差分信号串行地输出至相应的输出端子TO9 和TO10。差分信号包括分别提供至相应的两个输出端子的两个信号。根据数据信号D的逻辑电平，将两个信号中的一个设置为“H”电平(1.0V)并且将另一个信号设置为“L”电平(0.8V)。

图27是图示了在并行传输模式中的CMOS图像传感器的操作的定时图。在图27中，时钟信号CLK1在预定周期中交替地成为“L”电平(0)和“H”电平(1)，并且时钟信号CLK2按作为时钟信号 CLK1的周期的两倍的周期而交替地成为“L”电平和“H”电平。时钟信号CLK1和CLK2的逻辑电平如00、10、01和11依次改变。

在图27中，时钟信号CLK1和CLK2的逻辑电平在时间T1、T2、 T3和T4处分别改变如00、10、01、和11，并且，进一步地，在时间T5、T6、T7和T8处分别改变如00、10、01和11。在从时间T1 至时间T5期间，将数据D1a至D4a从ADC组G1、G2、G3和G4 分别提供至数据总线B1、B2、B3和B4。数据D1a至D4a中的每一个都包括数据信号D1至D12。在从时间T5至时间T9期间，将数据D1b至D4b从ADC组G1、G2、G3和G4分别提供至数据总线 B1、B2、B3和B4。数据D1b至D4b中的每一个都包括数据信号 D1至D12。

在从T1至T2期间(在该期间，时钟信号CLK1和CLK2的逻辑电平成为00)，通过选择器SE1至SE12来选择数据总线B1的数据信号D1至D12(数据D1a)，并且所选择的数据信号D1至D12 (数据D1a)成为数据信号D1A至D12A。

在从T2至T3期间(在该期间，时钟信号CLK1和CLK2的逻辑电平成为10)，通过选择器SE1至SE12来选择数据总线B2的数据信号D1至D12(数据D2a)，并且所选择的数据信号D1至D12 (数据D2a)成为数据信号D1A至D12A。

在从T3至T4期间(在该期间，时钟信号CLK1和CLK2的逻辑电平成为01)，通过选择器SE1至SE12来选择数据总线B4的数据信号D1至D12(数据D3a)，并且所选择的数据信号D1至D12 (数据D3a)成为数据信号D1A至D12A。

在从T4至T5期间(在该期间，时钟信号CLK1和CLK2的逻辑电平成为11)，通过选择器SE1至SE12来选择数据总线B5的数据信号D1至D12(数据D4a)，并且所选择的数据信号D1至D12 (数据D4a)成为数据信号D1A至D12A。

即，仅仅在时钟信号CLK2的一个周期(从时间T1至时间T5) 中，将数据D1a至D4a从ADC组G1至G4输出至数据总线B1、B2、 B4和B5，并且按时钟信号CLK1的半周期通过选择器SE1至SE12 来依次选择数据D1a至D4a。通过驱动器DR1至DR6的单端驱动器 71和72将数据D1a至D4a中的每一个转换为12个单端信号，并且将单端信号并行地输出至输出端子TO1至TO12。

图28A是图示了在串行传输模式中的CMOS图像传感器的的操作的定时图，以及图28B是图示了在并行传输模式中的CMOS图像传感器的操作的定时图。虽然已经参照图27对并行传输模式进行了描述，但是图28用于与串行传输模式相比较。

在图28A中，在串行传输模式中，按照预定时间(时钟信号CLK1 的半周期)将数据D1a、D1b、D1c、…从ADC组G1依次输出至数据总线B1，并且按照预定时间将数据D2a、D2b、D2c、…从ADC 组G2依次输出至数据总线B2。按照预定时间将数据D3a、D3b、 D3c、…从ADC组G3依次输出至数据总线B4，并且按照预定时间将数据D4、D4b、D4c、…从ADC组G4依次输出至数据总线B5。

即，在从时间T1至时间T2期间，将数据D1a至D4a提供至数据总线B1、B2、B4和B5。数据D1a至D4a中的每一个都包括并行数据信号D1至D12。在从T1至T2期间，通过串行化器SR1将在数据总线B1中的并行数据信号D1至D12转换为串行数据信号D1 至D12，并且通过驱动器DR1的差分驱动器73将数据信号D中的每一个都转换为差分信号，并且将该差分信号提供至输出端子TO1 和TO2。

在从时间T1至T2期间，通过串行化器SR2将在数据总线B2 中的并行数据信号D1至D12转换为串行数据信号D1至D12，并且通过驱动器DR2的差分驱动器73将数据信号D中的每一个都转换为差分信号，并且将该差分信号提供至输出端子TO3和TO4。

在从时间T1至T2期间，通过串行化器SR4将在数据总线B4 中的并行数据信号D1至D12转换为串行数据信号D1至D12，并且通过驱动器DR4的差分驱动器73将数据信号D中的每一个都转换为差分信号，并且将该差分信号提供至输出端子TO7和TO8。

在从时间T1至T2期间，通过串行化器SR5将在数据总线B5 中的并行数据信号D1至D12转换为串行数据信号D1至D12，并且通过驱动器DR5的差分驱动器73来将数据信号D中的每一个都转换为差分信号，并且将该差分信号提供至输出端子TO9和TO10。

参照图28A和图28B，在串行传输模式中，在时间T1至T2期间(时钟信号CLK1的半周期)中，将ADC组G1至G4的输出数据D1a至D4a输出至外部。另一方面，在并行传输模式中，在时间 T1至T5期间(时钟信号CLK1的两个周期)中，将ADC组G1至 G4的输出数据D1a至D4a输出至外部。因此，在串行传输模式中的数据传输速度成为在并行传输模式中的数据传输速度的四倍。

将自寄存器152并行地输出的数据信号D1至D12固定至例如 010101010101。串行化器SR3在时钟信号CLK1的半周期内将寄存器152的输出数据信号D1至D12转换为串行信号。通过驱动器DR3 的差分驱动器73将串行化器SR3的输出数据信号D1至D12中的每一个都转换为差分信号，并且将该差分信号输出至输出端子TO5和 TO6。输出至输出端子TO5和TO6的信号用作在图像处理引擎7中用于源同步(source synchronization)的时钟信号。

图29是图示了作为第三实施例的对比示例的CMOS图像传感器的主要部分的电路框图，并且与图26形成对照。在图29中，CMOS 图像传感器包括光电转换单元(未示出)、AD转换单元155、数据总线B1、核心逻辑160、驱动器DRA1至DRA6、以及输出端子TO1 至TO12。核心逻辑155和驱动器DRA1至DRA6由DC电源电压(3.3 V)和接地电压(0V)驱动。

AD转换单元155包括多组列ADC 12和数据锁存器151。列ADC 12和数据锁存器151中的每一个都如参照图26所描述的。在AD转换单元150中，多组列ADC 12和数据锁存器151未划分为多个ADC 组。AD转换单元155通过采用时钟信号CLK同步操作，并且将12 位的数据信号D1至D12输出至数据总线B1的一端。

核心逻辑单元160包括12个触发器F1至F12和6个多路复用器M1至M6。触发器F1至F12的数据输入端子耦合至数据总线B1 的另一端，并且接收数据信号D1至D12。触发器F1至F12响应于时钟信号CLK的上升沿获取数据信号D1至D12，并且保持并且输出所获取的数据信号D1至D12。触发器F1至F12的输出数据信号 D1至D12改变时钟信号CLK的每个周期。

多路复用器M1至M6包括第一输入节点、第二输入节点和输出节点。多路复用器M1、M2、M3、M4、M5和M6的第一节点分别接收触发器F1、F3、F5、F7、F9和F11的输出数据信号D1、D3、 D5、D7、D9和D11。多路复用器M1、M2、M3、M4、M5和M6 的第二节点接收触发器F2、F4、F6、F8、F10和F12的输出数据信号D2、D4、D6、D8、D10和D12。

多路复用器M1至M6中的每一个在时钟信号CLK处于“H”电平期间耦合第一输入节点以及输出节点，并且在时钟信号CLK处于“L”电平期间耦合第二输入节点以及输出节点。因此，多路复用器M1、 M2、M3、M4、M5和M6在时钟信号CLK处于“H”电平期间输出数据信号D1、D3、D5、D7、D9和D11，并且在时钟信号CLK处于“L”电平期间输出数据信号D2、D4、D6、D8、D10和D12。多路复用器M1至M6中的每一个的输出数据信号的“H”电平为3.3V，并且该信号的“L”电平为0V。

驱动器DRA1至DRA6中的每一个都包括单端驱动器161和162 以及差分驱动器163。在驱动器DRA1至DRA6中的单端驱动器161 和162在单端传输模式中启用，将触发器F1至F12的输出数据信号 D1至D12转换为单端信号，并且将该单端信号并行地输出至输出端子TO1至TO12。单端信号的“H”电平为3.3V，并且“L”电平为0V。

驱动器DRA1的差分驱动器163在差分传输模式中启用，将多路复用器M1的输出数据信号转换为LVDS标准的差分信号，并且将该差分信号输出至输出端子TO1和TO2。根据多路复用器M1的输出数据信号D1的逻辑电平，差分驱动器163将输出端子TO1和 TO2中的一个输出端子设置为“H”电平(1.425V)并且将另一个输出端子设置为“L”电平(1.075V)。

驱动器DRA2的差分驱动器163在差分传输模式中启用，将多路复用器M2的输出数据信号转换为LVDS标准的差分信号，并且将该差分信号输出至输出端子TO3和TO4。驱动器DRA3至DRA5 的差分驱动器163与上面所描述的差分驱动器相似。驱动器DRA6 的差分驱动器163在差分传输模式中启用，将多路复用器M6的输出数据信号转换为LVDS标准的差分信号，并且将该差分信号输出至输出端子TO11和TO12。

因此，在CMOS图像传感器中，在单端传输模式中，仅仅在时钟信号CLK的一个周期中将12个数据信号D1至D12作为12个单端信号并行地输出至输出端子TO1至TO12。在差分传输模式中，仅仅在时钟信号CLK的前半个周期中将6个第奇数个数据信号作为 6个差分信号并行地输出至输出端子TO1至TO12，并且仅仅在时钟信号CLK的后半个周期中将6个第偶数个数据信号作为6个差分信号并行地输出至输出端子TO1至TO12。因此，在CMOS图像传感器中，在差分传输模式中的数据传输速度与在单端传输模式中的数据传输速度相同，并且低于在第三实施例的串行传输模式中的数据传输速度。在例如专利文件1中公开了对比示例的CMOS图像传感器。

在对比示例中，差分驱动器163的输入数据信号的“H”电平为3.3 V，并且“L”电平为0V。差分驱动器163将“H”电平(1.425V)和“L”电平(1.075V)输出至两个输出节点，或者输出“L”电平(0V)和“H”电平(1.425V)。因此，差分驱动器163的输入/输出电位差成为1.875V/-1.075V。由于1.875V>|-1.075V|，所以N沟道MOS晶体管比P 沟道MOS晶体管更容易被导通，并且1.875V的电位差是足以导通厚膜N沟道MOS晶体管的电压。

考虑研发一种与对比示例的CMOS图像传感器相比较数据传输速度更高并且功耗更低的CMOS图像传感器。首先，将在AD转换单元150中的多组列ADC 12和数据锁存器151划分为多个ADG组 G，与ADC组G对应地设置数据总线B，并且用12:1的串行化器 SR替代多路复用器M。

结果，由于串行化器SR的操作频率高，所以导致功耗增加。然而，通过将核心逻辑的DC电源电压从3.3V降低至1.5V并且使用适用于高速度操作的薄膜MOS晶体管，而降低了功耗。为了降低差分驱动器的功耗，将DC电源电压从3.3V降低至1.8V，将差分驱动器的输出信号电平的“H”电平改变为1.0V，并且将“L”电平改变为 0.8V的SubLVDS电平。通过这样的方式，实现在图26中图示的 CMOS图像传感器。

在图26中的差分驱动器73的输入数据信号的“H”电平为1.5V，并且“L”电平为0V。将差分驱动器73的两个输出节点中的一个输出节点设置为“H”电平(1.0V)，并且将另一个输出节点设置为“L”电平(0V)。因此，差分驱动器73的输入/输出电位差成为0.5V/-0.8 V。由于0.5V<|-0.8V|，所以P沟道MOS晶体管与N沟道MOS晶体管相比较更容易被导通。然而，-0.8V的电位差不足以导通厚膜P 沟道MOS晶体管。在差分驱动器73中，使用薄膜P沟道MOS晶体管P1至P4，如图13所示。

在对比示例中，DC电源电压为3.3V并且为高。结果，低阈值电压的薄膜P沟道MOS晶体管不能用于替代厚膜P沟道MOS晶体管。

虽然上面已经基于各个实施例对本文由发明人实现的本发明进行了具体的描述，但是，不言自明的，本发明不限于前述实施例，并且在不背离主旨的情况下可以做出各种改变。

Claims (20)

1.一种具有并行传输模式和串行传输模式的固态成像器件，包括：

像素阵列；

AD转换单元，将从所述像素阵列读出的多个模拟信号中的每一个转换为多个数字信号，并且输出所述数字信号；

第一和第二输出端子；

单端驱动器，在所述并行传输模式中启用，并且基于所述数字信号而向所述第一和第二输出端子分别输出第一和第二单端信号；

差分驱动器，在所述串行传输模式中启用，并且基于所述数字信号而向所述第一和第二输出端子分别输出构成差分信号的正信号和负信号；以及

电平移位器，在所述并行传输模式中，使每个所述数字信号的电压电平移位、并且将具有移位后的电压电平的所产生的信号提供至对应的单端驱动器。

2.根据权利要求1所述的固态成像器件，其中

所述第一和第二单端信号中的每一个都是CMOS(互补金属氧化物半导体)接口标准的信号，而构成所述差分信号的所述正信号和所述负信号中的每一个都是SubLVDS(低电压差分信号)标准的信号，并且

所述固态成像器件进一步包括：

串行化器，在所述串行传输模式中，接收从所述AD转换单元并行地输出的所述数字信号、并且将所接收到的所述数字信号串行地提供至所述差分驱动器。

3.根据权利要求2所述的固态成像器件，其中

所述串行化器：由参考电压和第一电压驱动；包括用于输出所述数字信号的第一和第二输出节点；在所述并行传输模式中，将所述第一和第二输出节点固定至所述第一电压；并且在所述串行传输模式中，根据所述数字信号的逻辑而将所述第一和第二输出节点中的任何一个输出节点设置为所述第一电压并且将另一个输出节点设置为所述参考电压；

所述差分驱动器：由所述参考电压和高于所述第一电压的第二电压驱动；在所述串行传输模式中启用；并且根据所述第一和第二输出节点分别设置为所述参考电压和所述第一电压、或者分别设置为所述第一电压和所述参考电压，而向所述第一和第二输出端子中的任何一个输出端子提供低于所述第一电压的第三电压、并且向另一个输出端子提供处于所述第三电压与所述参考电压之间的第四电压；并且

所述单端驱动器：由所述参考电压和所述第二电压驱动；在所述并行传输模式中启用；并且根据所述数字信号的逻辑而将所述第一和第二输出端子中的每一个都设置为所述参考电压或者所述第二电压。

4.根据权利要求3所述的固态成像器件，其中

所述差分驱动器包括第一和第二开关以及第一至第四P沟道MOS晶体管；

第一和第二P沟道MOS晶体管的源极分别耦合至所述第一开关的一个端子和另一个端子，所述第一和第二P沟道MOS晶体管的栅极分别耦合至所述第一和第二输出节点，所述第一和第二P沟道MOS晶体管的漏极分别耦合至所述第二和第一输出端子；

第三和第四P沟道MOS晶体管的源极分别耦合至所述第二和第一输出端子，所述第三和第四P沟道MOS晶体管的栅极分别耦合至所述第二和第一输出端子，所述第三和第四P沟道MOS晶体管的漏极分别耦合至所述第二开关的一个端子和另一个端子；并且

所述第一和第二开关中的每一个，在所述并行传输模式中在至少所述第一输出端子的电压和所述第二输出端子的电压彼此不同的情况下成为非导电的，而在所述串行传输模式中成为导电的。

5.根据权利要求4所述的固态成像器件，进一步包括：

背栅极控制单元，在所述并行传输模式中向所述第一至第四P沟道MOS晶体管的背栅极施加所述第二电压，而在所述串行传输模式中向所述第一至第四P沟道MOS晶体管的背栅极施加所述第三电压。

6.根据权利要求5所述的固态成像器件，

其中所述差分驱动器进一步包括：

输出电流生成单元，在所述串行传输模式中启用，并且将输出电流提供至所述第一和第二P沟道MOS晶体管的每一个源极；以及

输出共用电压控制单元，在所述串行传输模式中启用，并且控制所述第三和第四P沟道MOS晶体管的所述漏极的电压从而使得所述第一和第二输出端子的共用电压成为预定的电压。

7.根据权利要求4所述的固态成像器件，

其中所述像素阵列和所述AD转换单元由厚膜晶体管构成，所述串行化器由薄膜晶体管构成，多个单端驱动器中的每一个都由厚膜晶体管构成，并且所述第一至第四P沟道MOS晶体管是薄膜晶体管。

8.根据权利要求1所述的固态成像器件，

其中所述串行传输模式和所述并行传输模式基于从控制装置输出的控制信号来切换。

9.一种固态成像器件，包括：

像素阵列，包括其中每个像素将入射光转换为模拟信号的多个像素；

AD转换单元，将从所述像素阵列读出的多个模拟信号中的每一个转换为多个数据信号，并且将所述数据信号并行地输出，所述数据信号划分为多个数据组，其中每个数据组都包括m个数据信号，其中m为≥2的整数；

m个输出端子，与所述数据组对应地设置；

单端驱动器，与所述数据组的每个输出端子对应地设置，在单模传输模式中启用，并且将对应的数据信号作为单端信号输出至对应的输出端子；

串行化器，与每个所述数据组对应地设置，并且在SubLVDS(低电压差分信号)模式中，将从所述AD转换单元并行地输出的m个对应的数据信号串行地逐个输出；以及

差分驱动器，与在每个数据组中的所述m个输出端子中的第一和第二输出端子对应地设置，在所述SubLVDS模式中启用，并且将从所述串行化器输出的每个数据信号作为所述SubLVDS标准的差分信号输出至所述第一和第二输出端子。

10.根据权利要求9所述的固态成像器件，其中

所述串行化器：由参考电压和第一电压驱动；包括用于将所述m个数字信号串行地输出的第一和第二输出节点；在所述单端传输模式中，将所述第一和第二输出节点两者都固定至所述第一电压；并且在所述SubLVDS模式中，根据所述输出数字信号的逻辑，而将所述第一和第二输出节点中的任何一个输出节点设置为所述第一电压、并且将另一个输出节点设置为所述参考电压；

所述差分驱动器：由所述参考电压和高于所述第一电压的第二电压来驱动；在所述SubLVDS模式中启用；并且根据所述第一和第二输出节点分别设置为所述参考电压和所述第一电压、或者分别设置为所述第一电压和所述参考电压，向所述第一和第二输出端子中的任何一个输出端子提供低于所述第一电压的第三电压、并且向另一个输出端子提供处于所述第三电压与所述参考电压之间的第四电压；以及

所述单端驱动器：由所述参考电压和所述第二电压驱动；在所述单端传输模式中启用；并且根据对应的数据信号的逻辑，而将对应的输出端子设置为所述参考电压或者所述第二电压。

11.根据权利要求10所述的固态成像器件，其中

所述差分驱动器包括第一和第二开关以及第一至第四P沟道MOS晶体管；

第一和第二P沟道MOS晶体管的源极分别耦合至所述第一开关的一个端子和另一个端子，所述第一和第二P沟道MOS晶体管的栅极分别耦合至所述第一和第二输出节点，所述第一和第二P沟道MOS晶体管的漏极分别耦合至所述第二和第一输出端子；

第三和第四P沟道MOS晶体管的源极分别耦合至所述第二和第一输出端子，所述第三和第四P沟道MOS晶体管的栅极分别耦合至所述第二和第一输出端子，所述第三和第四P沟道MOS晶体管的漏极分别耦合至所述第二开关的一个端子和另一个端子；以及

所述第一和第二开关中的每一个，在所述单端传输模式中在至少所述第一输出端子的电压和所述第二输出端子的电压彼此不同的情况下成为非导电的，而在所述SubLVDS模式中成为导电的。

12.根据权利要求11所述的固态成像器件，进一步包括：

背栅极控制单元，在所述单端传输模式中向所述第一至第四P沟道MOS晶体管的背栅极施加所述第二电压，而在所述SubLVDS模式中向所述第一至第四P沟道MOS晶体管的背栅极施加所述第三电压。

13.根据权利要求11所述的固态成像器件，

其中所述差分驱动器进一步包括：

输出电流生成单元，在所述SubLVDS模式中启用，并且将输出电流提供至所述第一和第二P沟道MOS晶体管的每一个源极；以及

输出共用电压控制单元，在所述SubLVDS模式中启用，并且控制所述第三和第四P沟道MOS晶体管的所述漏极的电压从而使得所述第一和第二输出端子的共用电压成为预定的电压。

14.根据权利要求11所述的固态成像器件，其中

所述像素阵列和所述AD转换单元由厚膜晶体管构成，所述串行化器由薄膜晶体管构成，多个单端驱动器中的每一个都由厚膜晶体管构成，并且所述第一至第四P沟道MOS晶体管是薄膜晶体管。

15.一种将来自固态成像器件的图像数据传输至图像处理器件的方法，包括以下步骤：

(a)在所述固态成像器件中，从像素阵列读出模拟图像数据信号；

(b)在所述固态成像器件中，将所述模拟图像数据信号转换为数字图像数据信号；

(c1)在所述固态成像器件中，在并行传输模式中，使所述数字图像数据信号的电压电平移位，并且将所述数字图像数据信号作为单端信号从第一和第二输出端子输出；

(c2)在所述固态成像器件中，在串行传输模式中，将所述数字图像数据信号作为差分信号从所述第一和第二输出端子输出；

(d)在所述图像处理器件中，接收从所述固态成像器件的所述第一和第二输出端子输出的所述数字图像数据信号。

16.根据权利要求15所述的图像数据传输方法，其中

所述固态成像器件基于控制信号而在所述串行传输模式与所述并行传输模式之间切换。

17.根据权利要求15所述的图像数据传输方法，其中

所述固态成像器件基于内置的传输模式选择寄存器的值来切换所述串行传输模式和所述并行传输模式。

18.一种照相机系统，包括：

镜头，

固态成像器件，将经由所述镜头输入的图像转换为数字信号，

图像处理器件，处理所述数字信号，以及

控制装置，对所述固态成像器件和所述图像处理器件进行控制，

其中所述固态成像器件具有并行传输模式和串行传输模式，并且包括：

像素阵列，将从所述镜头入射的光转换为多个模拟信号；

AD转换单元，将从所述像素阵列读出的多个模拟信号中的每一个转换为多个数字信号，并且将所述数字信号输出；

第一和第二输出端子；

单端驱动器，在所述并行传输模式中启用，并且基于所述数字信号而向所述第一和第二输出端子分别输出第一和第二单端信号；

差分驱动器，在所述串行传输模式中启用，并且基于所述数字信号而向所述第一和第二输出端子输出差分信号对；以及

电平移位器，在所述并行传输模式中，使每个所述数字信号的电压电平移位、并且将具有移位后的电压电平的所产生的信号提供至对应的单端驱动器，并且

所述图像处理器件具有电耦合至所述固态成像器件的所述第一和第二输出端子的第一和第二输入端子。

19.根据权利要求18所述的照相机系统，其中

所述固态成像器件基于从所述控制装置输出的控制信号，来切换所述串行传输模式和所述并行传输模式。

20.根据权利要求18所述的照相机系统，其中

所述固态成像器件基于内置的传输模式选择寄存器，来切换所述串行传输模式和所述并行传输模式。

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