JP2017126846A - 撮像素子、撮像素子の駆動方法、並びに、電子機器 - Google Patents

撮像素子、撮像素子の駆動方法、並びに、電子機器 Download PDF

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Abstract

【課題】画質の低下を抑制することができるようにする。【解決手段】撮像素子は、電荷保持部をリセットした状態において第1の信号を読み出し、リセットトランジスタをオフした状態において第2の信号を読み出し、光電変換により得られた電荷が電荷保持部に蓄積された状態において第3の信号を読み出し、電荷保持部をリセットした状態において第4の信号を読み出すとともに、第1の信号の読み出し後にリセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、リセット信号をオン電圧とオフ電圧の間の中間電圧に設定し、第1の信号と第2の信号との相関二重サンプリングによりノイズ信号を生成し、第3の信号と第4の信号との相関二重サンプリングによりデータ信号を生成し、データ信号とノイズ信号との相関二重サンプリングにより出力信号を生成する。本技術は、例えば、撮像素子に適用することができる。【選択図】図8

Description

本技術は、撮像素子、撮像素子の駆動方法、並びに、電子機器に関し、特に、画質の低下を抑制できるようにした撮像素子、撮像素子の駆動方法、並びに、電子機器に関する。
従来、シャッタ動作時にリセットトランジスタのオン時とオフ時の2つの信号を読み出し、相関二重サンプリングを行うことでkTCノイズ成分を抽出し、読み出し動作により得られた信号成分から抽出したkTCノイズ成分を除去することが提案されている(例えば、特許文献1参照)。
特開2015−167343号公報
ところで、シャッタ動作時にリセットトランジスタをオンからオフに切り替えるときに、リセットトランジスタのチャネル部に蓄積されている電荷が電荷保持部に移動する。特許文献1に記載の発明では、この電荷の移動量のばらつきを起因として電荷保持部の電圧がばらつくことにより、ノイズが発生し、画質が低下することが想定される。
本技術は、このような状況に鑑みて提案されたものであり、画質の低下を抑制することを目的とする。
本技術の第1の側面の撮像素子は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記駆動部は、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する。
前記ノイズ信号に基づいて、前記中間電圧を制御する制御部をさらに設けることができる。
前記駆動部には、前記中間電圧を複数のレベルに設定させ、前記リセット信号を前記オン電圧から前記オフ電圧に段階的に近づけさせることができる。
前記ノイズ信号と前記第3の信号又は前記データ信号とを比較した結果に基づいて、前記リセット信号を前記中間電圧に設定する期間の有無を制御する制御部をさらに設けることができる。
前記駆動部には、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替えるときの第1の遷移時間を、前記第3の信号の読み出し後に前記リセット信号を前記オフ電圧から前記オン電圧に切り替えるときの第2の遷移時間より長くさせることができる。
前記ノイズ信号と前記第3の信号又は前記データ信号とを比較した結果に基づいて、前記第1の遷移時間を制御する制御部をさらに設けることができる。
本技術の第1の側面の撮像素子の駆動方法は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定し、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する。
本技術の第2の側面の電子機器は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記駆動部は、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する撮像素子と、前記出力信号の処理を行う信号処理部とを備える。
本技術の第3の側面の撮像素子は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する。
前記チャネル部の不純物濃度により前記チャネル部のポテンシャル勾配を形成することができる。
前記リセットトランジスタのゲート電極の仕事関数の変化により前記チャネル部のポテンシャル勾配を形成することができる。
本技術の第3の側面の撮像素子の駆動方法は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制し、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する。
本技術の第4の側面の電子機器は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する撮像素子と、前記出力信号の処理を行う信号処理部とを備える。
本技術の第5の側面の撮像素子は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する。
本技術の第5の側面の撮像素子の駆動方法は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制し、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する。
本技術の第6の側面の電子機器は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する撮像素子と、前記出力信号の処理を行う信号処理部とを備える。
本技術の第1の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素が駆動されるとともに、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号が前記オン電圧と前記オフ電圧の間の中間電圧に設定され、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号が生成され、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成される。
本技術の第2の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素が駆動されるとともに、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号が前記オン電圧と前記オフ電圧の間の中間電圧に設定され、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号が生成され、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成され、前記出力信号の処理が行われる。
本技術の第3の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素が駆動されるとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動が抑制され、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号が生成され、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成される。
本技術の第4の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素が駆動されるとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動が抑制され、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号が生成され、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成され、前記出力信号の処理が行われる。
本技術の第5の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素が駆動されるとともに、前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきが抑制され、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号が生成され、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成される。
本技術の第6の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素が駆動されるとともに、前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきが抑制され、前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号が生成され、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成され、前記出力信号の処理が行われる。
本技術の第1乃至第6の側面によれば、信号を処理することが出来る。特に、本技術の第1乃至第6の側面によれば、画質の低下を抑制することができる。
撮像素子の第1の実施の形態の主な構成例を示す図である。 単位画素の第1の実施の形態の主な構成例を示す図である。 画素配列の例を示す図である。 画素構造の例を示す図である。 画素読み出しの様子の例を説明するタイミングチャートである。 読み出し制御処理の流れの例を説明するフローチャートである。 画素読み出しの際の駆動の様子の例を説明するタイミングチャートである。 リセットオフ時の電荷保持部への電荷の移動を説明するための図である。 リセットオフ時のリセット信号の制御方法の第1の例を説明するための図である。 中間電圧の決め方の例を説明するための図である。 リセットオフ時のリセット信号の制御方法の第2の例を説明するための図である。 リセットオフ時のリセット信号の制御方法の第3の例を説明するための図である。 撮像素子の第1の実施の形態の詳細な構成例を示す図である。 読み出し制御処理の流れの例を説明するフローチャートである。 画素読み出しの際の駆動の様子の例を説明するタイミングチャートである。 撮像素子の第2の実施の形態の詳細な構成例を示す図である。 リセットトランジスタの第1の実施の形態の断面の模式図である。 図17のリセットトランジスタのA−A’断面のP型不純物濃度分布の一例を示すグラフである。 図17のリセットトランジスタのリセットオフ時のポテンシャル分布の遷移を模式的に示す図である。 リセットトランジスタの第2の実施の形態の断面の模式図である。 単位画素の第2の実施の形態の主な構成例を示す図である。 撮像素子の第3の実施の形態の主な構成例を示す図である。 撮像装置の主な構成例を示す図である。 イメージセンサの使用例を示す図である。
以下、本開示を実施するための形態(以下実施の形態とする)について説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(撮像素子の第1の実施の形態)
2.第2の実施の形態(第1の実施の形態の撮像素子の詳細)
3.第3の実施の形態(撮像素子の第2の実施の形態)
4.第4の実施の形態(リセットトランジスタの第1の実施の形態)
5.第5の実施の形態(リセットトランジスタの第2の実施の形態)
6.第6の実施の形態(単位画素の第2の実施の形態)
7.第7の実施の形態(撮像素子の第3の実施の形態)
8.適用例
<1.第1の実施の形態>
<撮像素子>
図1は、本技術の第1の実施の形態に係る撮像素子の主な構成例を示す図である。図1に示される撮像素子100は、例えば、CCD(Charge Coupled Device)やCMOS(Complementary Metal Oxide Semiconductor)のイメージセンサであり、被写体を撮像し、光電変換等を行って、被写体の撮像画像を画像データ(撮像画像データ)として外部に出力する素子である。
図1に示されるように、撮像素子100は、画素アレイ部101、垂直駆動部102、A/D変換部103、水平駆動部104、演算出力部105、および制御部106を備える。
画素アレイ部101は、外部からの光を受光し、光電変換して電気信号として出力する画素が設けられる領域である。画素アレイ部101には、光電変換素子等を含む単位画素が、例えば行列状等、所定のパターンで複数配置される。画素アレイ部101に配置される単位画素の数(すなわち画素数)および配置のパターンは任意である。例えば、単位画素が行列状に配置される場合、その行数および列数も任意である。単位画素の構成については後述する。画素アレイ部101の単位画素から読み出された電気信号は、A/D変換部103に供給される。
また、画素アレイ部101においては、例えば、行列状の画素配列に対して、行ごとにリセット線111−1乃至111−M及び行選択線112−1乃至112−M(Mは任意の自然数)が画素行の画素の配列方向(図中の左右方向)に沿って形成されている。また、例えば、列ごとに垂直信号線113−1乃至113−N(Nは任意の自然数)が画素列の画素の配列方向(図中の上下方向)に沿って形成されている。
なお、以下、リセット線111−1乃至111−M、行選択線112−1乃至112−M、および、垂直信号線113−1乃至113−Nを個々に区別する必要がない場合、それぞれ単にリセット線111、行選択線112、および、垂直信号線113と称する。
垂直駆動部102は、制御部106の制御に基づいて、画素アレイ部101の各単位画素の動作を制御する。例えば、垂直駆動部102は、リセット線111−1乃至111−Mを介して、行ごとに画素アレイ部101の各画素に、各画素に蓄積されている電荷をリセットするためのリセット信号(RST)を供給する。また、例えば、垂直駆動部102は、行選択線112−1乃至112−Mを介して、行ごとに画素アレイ部101の各画素に、信号を読み出す画素を選択するための選択信号(SEL)を供給する。
A/D変換部103は、制御部106の制御に基づいて、画素アレイ部101の単位画素から読み出された信号(アナログ信号)をA/D変換する。A/D変換部103は、複数のADC(Analog Digital Converter)(ADC121−1乃至ADC121−N)を備える。
ADC121−1乃至ADC121−Nのそれぞれには、画素アレイ部101の互いに異なる単位画素が割り当てられている。例えば、画素アレイ部101において単位画素が行列状に配置されている場合、ADC121−1乃至ADC121−Nのそれぞれに、互いに異なる列の単位画素が割り当てられるようにしてもよい。また、ADC121−1乃至ADC121−Nのそれぞれに、互いに異なる部分領域(エリア)の単位画素が割り当てられるようにしてもよい。なお、以下、ADC121−1乃至ADC121−Nのそれぞれに、互いに異なる列の単位画素が割り当てられる場合について説明する。
ADC121−1乃至ADC121−Nは、それぞれ、自身に割り当てられた単位画素から供給されるアナログ信号をA/D変換する。例えば、ADC121−1乃至ADC121−Nが、各列の単位画素から供給される信号をA/D変換することにより、A/D変換部103は、画素アレイ部101の全ての単位画素から供給される信号をA/D変換することができる(つまり、1ピクチャ分の信号をA/D変換することができる)。
A/D変換部103(ADC121−1乃至ADC121−N)は、このようにA/D変換して得られた各単位画素に対応するデジタルデータを、順次、CDS処理部151に供給する。
なお、以下、ADC121−1乃至ADC121−Nを個々に区別する必要がない場合、単にADC121と称する。
水平駆動部104は、制御部106の制御に基づいて、ADC121−1乃至ADC121−Nの動作(A/D変換や変換後のデータ転送等)を制御する。
従って、制御部106により制御される垂直駆動部102および水平駆動部104の制御によって、画素アレイ部101の各単位画素から信号が読み出され、A/D変換される。
演算出力部105は、CDS(Correlated Double Sampling)処理部151、記憶部152、およびデータ出力部153を備える。
CDS処理部151は、記憶部152を利用することにより、互いに異なるタイミングで供給される複数のデジタルデータを用いて相関二重サンプリング(CDS(Correlated Double Sampling)とも称する)を行う。例えば、CDS処理部151は、供給されるデジタルデータを記憶部152に記憶させ、所定のタイミングにおいてその記憶部152からデジタルデータを読み出して相関二重サンプリングを行う。また、例えば、CDS処理部151は、相関二重サンプリングの処理結果を記憶部152に記憶させ、所定のタイミングにおいて記憶部152からその処理結果を読み出して、再度相関二重サンプリングを行い、新たな処理結果を得ることもできる。
CDS処理部151は、このようにして得られた相関二重サンプリングの処理結果を、出力信号としてデータ出力部153に供給する。
記憶部152は、例えば、フラッシュメモリ、RAM(Random Access Memory)、SSD(Solid State Drive)等の半導体メモリやハードディスク等の、任意の記憶媒体を有し、CDS処理部151から供給されるデータを記憶する。また、記憶部152は、CDS処理部151からの要求に基づいて、記憶しているデータをCDS処理部151に供給する。
データ出力部153は、外部端子等を有し、CDS処理部151から供給される出力信号を、撮像素子100の外部に出力する。なお、その際、データ出力部153は、出力信号を所定の符号化方式で符号化してから出力するようにしてもよい。
制御部106は、例えば、垂直駆動部102、A/D変換部103、水平駆動部104、およびCDS処理部151等の、撮像素子100内の各部の動作を制御する。
<単位画素構成>
図2は、図1の画素アレイ部101に形成される単位画素200の主な構成例を示す図である。図2に示されるように、単位画素200は、光電変換素子201、電荷保持部202、リセットトランジスタ203、増幅トランジスタ204、および選択トランジスタ205を備える。
光電変換素子201は、例えば、フォトダイオードからなり、単位画素200に入射した光を受光し、その受光した光をその光量に応じた電荷量の電荷(ここでは、光電子)に光電変換してその電荷を蓄積する。光電変換素子201のアノード電極は画素電源211(に接続されている接続線)に接続され、カソード電極は電荷保持部202に接続される。
電荷保持部202は、例えば、フローティングディフュージョン(FD)からなり、光電変換素子201で発生した電荷を蓄積する。
リセットトランジスタ203は、電荷保持部202および増幅トランジスタ204のゲート電極の電位をリセットする。リセットトランジスタ203は、ドレイン電極が画素電源212(に接続されている接続線)に接続され、ソース電極が電荷保持部202に接続される。また、リセットトランジスタ203のゲート電極には、リセット信号が垂直駆動部102(図1)からリセット線111を介して与えられる。
増幅トランジスタ(AMP)204は、PN接合容量やゲート容量などで電荷保持部202の電位変化を増幅し、電気信号(アナログ信号)として出力する。増幅トランジスタ204は、ゲート電極が電荷保持部202に接続され、ドレイン電極が画素電源213(に接続されている接続線)に接続され、ソース電極が選択トランジスタ205のドレイン電極に接続されている。
選択トランジスタ205は、増幅トランジスタ204から供給される電気信号の垂直信号線113への出力を制御する。選択トランジスタ205は、ドレイン電極が増幅トランジスタ204のソース電極に接続され、ソース電極が垂直信号線113に接続されている。また、選択トランジスタ205のゲート電極には、選択信号が垂直駆動部102(図1)から行選択線112を介して与えられる。
<画素配列>
画素アレイ部101には、例えば、図2のような構成の単位画素200が、図3に示される例のように、行列状(アレイ状)に配置されている。
<画素構造>
また、単位画素200(光電変換素子201)は、図4に示されるように、基板垂直方向(深さ方向)に色分離可能な、所謂、縦型分光構造を有する。なお、図4の例の構造において、例えば、単位画素200(光電変換素子201)が、緑色を、有機光電変換膜を用いて色分離し、赤色および青色を、それぞれ、シリコンの深さによって色分離するようにしてもよい。また、例えば、単位画素200(光電変換素子201)が、緑色、赤色、および青色を、それぞれ、シリコンの深さによって色分離するようにしてもよい。
このように、単位画素200を縦型分光構造にすることにより、1画素あたり複数色の色情報を保持することができる。これにより、単板方式と比較して、光を効率的に利用できることから画素特性が向上し、デモザイク処理が必要ないことから偽色が生じないことが見込まれる。
<完全空乏化>
また、図2に示されるように、以上のような構造を有する光電変換素子201(その有機光電変換膜)は、電荷保持部202と金属で結線されており、そのため完全空乏化されない。したがって、その結果として、kTCノイズが大きくなり、除去しきれないkTCノイズが撮像素子のRNノイズに悪影響を及ぼし、その撮像素子により得られる撮像画像の画質を低下させるおそれがある。
<読み出し>
図5は、以上のような単位画素200からの信号読み出しの様子の例を説明するタイミングチャートである。
図5に示されるように、撮像素子100においては、各単位画素から、シャッタ動作およびリード動作において読み出しが行われる。シャッタ動作は、電荷保持部202をリセットする動作であり、リード動作は、電荷保持部202から光電変換により得られた電荷を読み出す動作である。図5に示されるように、各単位画素200において、シャッタ動作とリード動作は交互に行われる。つまり、シャッタ動作により電荷保持部202をリセットした後に光電変換されて蓄積された電荷に相当する信号が、リード動作によって読み出される。
<読み出し制御処理>
以上のような構成を有する単位画素200から、以上のような手順で信号を読み出す撮像素子100において、制御部106は、以下のように読み出し制御処理を実行して各部を制御し、各単位画素から信号を読み出させる。図6のフローチャートを参照して、読み出し制御処理の流れの例を説明する。必要に応じて図7を参照して説明する。
読み出し制御処理が開始されると、制御部106は、ステップS101において、シャッタ動作として、垂直駆動部102を制御してリセット信号をH(High(ハイ))に設定させ、単位画素200を制御して、その状態でAZ(AutoZero: ランプ波形の基準信号(ランプ信号)と垂直信号線113を介して入力される画素信号の基準をあわせる)動作を行わせる。つまり、ステップS101において、垂直駆動部102は、シャッタ動作対象の行であるシャッタ行の単位画素200に対して、リセット信号をHに設定し、リセットトランジスタ203をオンする。これにより、電荷保持部202に蓄積されている電荷をリセットするリセット期間が開始する。また、そのシャッタ行の単位画素200の各部は、リセット信号がHの状態においてAZ動作を行い、画素信号VShighの読み出しを行う。
ステップS102において、制御部106は、水平駆動部104を介してA/D変換部103を制御し、ステップS101の処理により各列の単位画素から読み出された画素信号VShighをA/D変換させる。つまり、ステップS102において、A/D変換部103は、各列の単位画素から読み出された画素信号VShighをA/D変換する。
これにより、図7の”A/D1”の部分(R相)のA/D変換結果が得られる。
ステップS103において、制御部106は、CDS処理部151を介して記憶部152を制御し、ステップS102の処理により得られたA/D変換結果である画素信号VShighのデジタルデータを記憶させる。つまり、ステップS103において、記憶部152は、供給される画素信号VShighのデジタルデータを記憶する。
ステップS104において、制御部106は、シャッタ動作として、垂直駆動部102を制御してリセット信号をL(Low(ロー))に設定させ、単位画素200を制御して、その状態で信号の読み出しを行わせる。つまり、ステップS104において、垂直駆動部102は、シャッタ行の単位画素200に対して、リセット信号をLに切り替え、リセットトランジスタ203をオフする。これにより、リセット期間が終了し、光電変換素子201により生成された電荷を電荷保持部202に蓄積する蓄積期間が開始する。また、そのシャッタ行の単位画素200の各部は、リセット信号がLの状態における画素信号VSlowの読み出しを行う。
なお、このとき、後述するように、リセットトランジスタ203をオフ(以下、リセットオフと称する)するときに、リセットトランジスタ203のチャネル部から電荷保持部202へ移動する電荷量のばらつきを抑制し、リセットオフ後の電荷保持部202の電位のばらつきを抑制するように、リセット信号が制御される。
ステップS105において、制御部106は、水平駆動部104を介してA/D変換部103を制御し、ステップS104の処理により各列の単位画素から読み出された画素信号VSlowをA/D変換させる。つまり、ステップS105において、A/D変換部103は、各列の単位画素から読み出された画素信号VSlowをA/D変換する。
これにより、図7の”A/D2”の部分(P相)のA/D変換結果が得られる。
ステップS106において、制御部106は、CDS処理部151を介して記憶部152を制御し、ステップS105の処理により得られたA/D変換結果である画素信号VSlowのデジタルデータを記憶させる。つまり、ステップS106において、記憶部152は、供給される画素信号VSlowのデジタルデータを記憶する。
ステップS107において、制御部106は、CDS処理部151を制御し、ステップS103およびステップS106において記憶部152に記憶させたA/D変換結果のデジタルデータを読み出させ、それらを用いて、シャッタ行についての相関二重サンプリングを実行させる。つまり、ステップS107において、CDS処理部151は、ステップS103およびステップS106において記憶部152に記憶させた画素信号VShighおよび画素信号VSlowのデジタルデータを読み出し、それらを用いて、シャッタ行についての相関二重サンプリングを行う。この処理により、kTCノイズに相当するA/D変換結果であるノイズ信号Vnが得られる。
ステップS108において、制御部106は、CDS処理部151を介して記憶部152を制御し、ステップS107の処理により得られたCDS結果(すなわち、kTCノイズに相当するA/D変換結果)を記憶させる。つまり、ステップS108において、記憶部152は、供給されたCDS結果であるノイズ信号Vnを記憶する。
次に、ステップS109において、制御部106は、リード動作として、単位画素200を制御して、リセット信号がLの状態でAZ動作を行わせる。つまり、ステップS109において、リード動作対象の行であるリード行の単位画素200の各部は、リセット信号がLに設定され、リセットトランジスタ203がオフされた状態においてAZ動作を行い、画素信号VRlowの読み出しを行う。
ステップS110において、制御部106は、水平駆動部104を介してA/D変換部103を制御し、ステップS109の処理により各列の単位画素から読み出された画素信号VRlowをA/D変換させる。つまり、ステップS110において、A/D変換部103は、各列の単位画素から読み出された画素信号VRlowをA/D変換する。
これにより、図7の”A/D3”の部分(D相)のA/D変換結果が得られる。
ステップS111において、制御部106は、CDS処理部151を介して記憶部152を制御し、ステップS110の処理により得られたA/D変換結果である画素信号VRlowのデジタルデータを記憶させる。つまり、ステップS111において、記憶部152は、供給される画素信号VRlowのデジタルデータを記憶する。
ステップS112において、制御部106は、リード動作として、垂直駆動部102を制御してリセット信号をHに設定させ、単位画素200を制御して、その状態で信号の読み出しを行わせる。つまり、ステップS112において、垂直駆動部102は、リード行の単位画素200に対して、リセット信号をHに切り替え、リセットトランジスタ203をオンする。これにより、蓄積期間が終了する。また、そのリード行の単位画素200の各部は、リセット信号がHの状態における画素信号VRhighの読み出しを行う。
ステップS113において、制御部106は、水平駆動部104を介してA/D変換部103を制御し、ステップS112の処理により各列の単位画素から読み出された画素信号VRhighをA/D変換させる。つまり、ステップS113において、A/D変換部103は、各列の単位画素から読み出された画素信号VRhighをA/D変換する。
これにより、図7の”A/D4”の部分(R相)のA/D変換結果が得られる。
ステップS114において、制御部106は、CDS処理部151を介して記憶部152を制御し、ステップS113の処理により得られたA/D変換結果である画素信号VRhighのデジタルデータを記憶させる。つまり、ステップS114において、記憶部152は、供給される画素信号VRhighのデジタルデータを記憶する。
ステップS115において、制御部106は、CDS処理部151を制御し、ステップS111およびステップS114において記憶部152に記憶させたA/D変換結果のデジタルデータを読み出させ、それらを用いて、リード行についての相関二重サンプリングを実行させる。つまり、ステップS115において、CDS処理部151は、ステップS111およびステップS114において記憶部152に記憶させた画素信号VRlowおよび画素信号VRhighのデジタルデータを読み出し、それらを用いて、リード行についての相関二重サンプリングを行う。この処理により、kTCノイズと所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果であるデータ信号Vdが得られる。
ステップS116において、制御部106は、CDS処理部151を介して記憶部152を制御し、ステップS108において記憶部152に記憶させたCDS結果(すなわち、kTCノイズに相当するA/D変換結果(ノイズ信号Vn))を読み出し、そのCDS結果と、ステップS115の処理により得られたCDS結果(すなわち、kTCノイズと所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果(データ信号Vd))とを用いて、相関二重サンプリングを実行させる。つまり、ステップS116において、CDS処理部151は、ノイズ信号Vnを記憶部152から読み出し、ノイズ信号Vnとデータ信号Vdとを用いて相関二重サンプリングを行う。例えば、CDS処理部151は、データ信号Vdからノイズ信号Vnを減算する。この処理により、kTCノイズが十分に抑制された、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果である出力信号Voutが得られる。
ステップS117において、制御部106は、CDS処理部151を制御し、ステップS116において得られた出力信号Voutをデータ出力部153に供給し、撮像素子100の外部に出力させる。つまり、ステップS117において、データ出力部153は、CDS処理部151から供給される出力信号Voutを外部に出力する。
ステップS117の処理が終了すると、読み出し制御処理が終了する。
以上の読み出し制御処理を実行することにより、撮像素子100(CDS処理部151)は、kTCノイズが十分に抑制された、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果(出力信号Vout)を撮像画像データとして外部に出力することができる。したがって、撮像素子100は、kTCノイズ等による撮像画像の画質の低下を抑制することができる。
ここで、図8乃至図12を参照して、ステップS104においてリセットオフする際のリセット信号の制御方法の例について説明する。なお、以下、リセット信号がHに設定されている場合のリセット信号の電圧をオン電圧Vonとし、リセット信号がLに設定されている場合のリセット信号の電圧をオフ電圧Voffとする。
図8の上の図は、リセット信号のタイミングチャートを示している。図8の下の左側の図は、リセット期間内の時刻t1における電荷保持部202、リセットトランジスタ203のチャネル部、および画素電源212のポテンシャルを模式的に示している。図8の下の右側の図は、リセットオフ直後の時刻t2における電荷保持部202、リセットトランジスタ203のチャネル部、および画素電源212のポテンシャルを模式的に示している。なお、図8の時刻t1およびt2は、図7の時刻t1およびt2に対応する。
この例では、リセットオフ時にリセット信号が単純にオン電圧Vonからオフ電圧Voffに切り替えられている。
具体的には、時刻t1において、リセット信号がオン電圧Vonに設定されており、リセットトランジスタ203のチャネル部が十分低抵抗になる。これにより、電荷保持部202が確実にリセットされ、画素信号VShighを読み出す際に発生するリセットトランジスタ203のチャネル部の抵抗に起因する熱雑音が抑制される。
また、時刻t1において、リセットトランジスタ203のチャネル部には負の電荷(電子)が蓄積されている。
そして、リセット信号をオン電圧Vonからオフ電圧Voffに切り替えて、リセットトランジスタ203がオフしたとき、チャネル部の電荷が、電荷保持部202および画素電源212に移動する。これにより、リセットオフ直後の時刻t2において、電荷保持部202の電位は、流入した電荷の量に応じて画素電源212の電位から変化する。従って、kTCノイズに相当するノイズ信号Vnは、リセットオフ時にリセットトランジスタ203のチャネル部から電荷保持部202に移動する電荷量に依存する。
また、蓄積期間中に電荷保持部202に発生する暗電流は、電荷保持部202の電位に依存するため、リセットオフ時に電荷保持部202に移動する電荷量がばらつくと、暗電流のシェーディング、白点、黒点等が発生する。
一方、図8に示されるように、リセットオフ時にリセットトランジスタ203のチャネル部に多くの電荷が蓄積された状態で、単純にリセット信号をオン電圧Vonからオフ電圧Voffに切り替えると、電荷保持部202に移動する電荷量のばらつきが大きくなる。
これに対して、図9は、リセットオフ時に電荷保持部202に移動する電荷量のばらつきを抑制する方法の第1の例を示している。
図9の上の図は、リセット信号のタイミングチャートを示している。図9の下の左側の図は、リセット期間内の時刻t1における電荷保持部202、リセットトランジスタ203のチャネル部、および画素電源212のポテンシャルを模式的に示している。図9の下の真ん中の図は、リセット期間と蓄積期間の間の中間電位期間内の時刻t3における電荷保持部202、リセットトランジスタ203のチャネル部、および画素電源212のポテンシャルを模式的に示している。図9の下の右側の図は、リセットオフ直後の時刻t2における電荷保持部202、リセットトランジスタ203のチャネル部、および画素電源212のポテンシャルを模式的に示している。
図9の例では、図8の例と比較して、リセット期間と蓄積期間の間に中間電位期間が設けられ、中間電位期間において、リセット信号がオン電圧Vonとオフ電圧Voffの間の中間電圧Vmに設定されている点が異なる。
このように、リセット信号をオン電圧Vonからオフ電圧Voffに切り替える前に中間電圧Vmに設定することで、リセットトランジスタ203のチャネル部に蓄積される電荷量がより少ない状態で、電荷保持部202の電位が画素電源212の電位にリセットされた状態になる。
そして、リセット信号を中間電圧Vmからオフ電圧Voffに切り替えて、リセットトランジスタ203をオフしたとき、チャネル部の電荷が、電荷保持部202および画素電源212に移動する。このとき、リセットトランジスタ203のチャネル部に蓄積されている電荷量がリセット期間より減少しているため、電荷保持部202に移動する電荷量のばらつきが抑制される。また、リセットトランジスタ203のチャネル部とウェル間の電界が緩和される。従って、リセットオフ直後の時刻t2における電荷保持部202の電位のばらつきが抑制される。その結果、暗電流シェーディング、白点、黒点等の発生が抑制される。
ここで、図10を参照して、中間電圧Vmの決め方の例について説明する。
図10は、中間電圧Vmとノイズ信号Vnのばらつきおよび平均値との関係を示すグラフである。グラフの横軸は、中間電圧Vmを示し、縦軸はノイズ信号Vnのばらつきおよび平均値を示している。また、グラフG1は、中間電圧Vmとノイズ信号Vnの平均値との関係を示し、グラフG2は、中間電圧Vmとノイズ信号Vnのばらつきとの関係を示している。
このデータは、例えば、中間電圧Vmを変化させながらノイズ信号Vnの測定を重ねることにより得られる。そして、例えば、ノイズ信号Vnのばらつきが最小となる電圧を実際の中間電圧Vmに採用するようにすればよい。
なお、例えば、図11に示されるように、中間電位期間において、中間電圧Vmを2段階以上の複数のレベルに設定し、リセット信号をオン電圧Vonからオフ電圧Voffに段階的に近づけるようにしてもよい。このように、中間電圧Vmを2段階以上のレベルに設定することにより、リセットトランジスタ203がオフする直前のチャネル部の電荷量をより少なくし、電荷保持部202に移動する電荷量のばらつきをさらに抑制することが期待できる。
また、例えば、図12に示されるように、リセット期間と蓄積期間の間の遷移期間において、リセット信号の立下りの傾きを小さくするようにしてもよい。すなわち、リセット信号をオン電圧Vonからオフ電圧Voffまで緩やかに変化させるようにしてもよい。これにより、リセット電圧を中間電圧Vmに設定する場合と比較して、リセットトランジスタ203をオフする直前にチャネル部に蓄積されている電荷量をより少なくし、電荷保持部202に移動する電荷量のばらつきをさらに抑制することが期待できる。また、実験等により中間電圧Vmを最適化する必要がなくなる。
なお、図12の例において、フレームレートの低下を最小限に抑えるために、リード動作時にリセット信号をオフ電圧Voffからオン電圧Vonに切り替える場合の立上りの傾きは急峻に保つことが望ましい。すなわち、リード動作時にリセット信号をオフ電圧Voffからオン電圧Vonに切り替えるときの遷移時間を短く保ったまま、シャッタ動作時にリセット信号をオン電圧Vonからオフ電圧Voffに切り替えるときの遷移時間を長くすることが望ましい。従って、後者の遷移時間が前者の遷移時間より長くなる。
また、図7の例では、リード行のR相の信号の読み出し後に、リセット信号をLに切り替え、リセットトランジスタ203をオフしているが、シャッタ行の読み出しが開始されるまで、リセットトランジスタ203をオンしたままにしてもよい。また、この場合、シャッタ行とリード行のR相の信号の読み出しを共通化することも可能である。
なお、以上においては、図2乃至図4等を参照して単位画素の構成、単位画素の配列、および画素構造等について説明したが、本技術は、任意の構成や構造を有し、任意のパターンで配列された単位画素から読み出された信号を処理する信号処理装置に適用することができる。つまり、本技術は、任意の構成や構造を有し、任意のパターンで配列された単位画素を有する撮像素子に適用することができる。したがって、本技術を適用する単位画素の構成、単位画素の配列、および画素構造等は、上述した例(図2乃至図4の例)に限定されない。
ただし、上述したように、完全空乏化することができない単位画素の場合、特にkTCノイズを十分に抑制することがより困難である。しかしながら、この場合であっても本技術を適用することにより、画素信号に含まれるkTCノイズを十分に抑制することができる。したがって、この場合、本技術を適用することにより、撮像素子は、画像データの画像の画質の低下を抑制することができ、より大きな効果を得ることができる。
<2.第2の実施の形態>
ところで、上述した第1の実施の形態における読み出し制御処理(図6、図7)では、フィードスルー(FT:Feed Through)による電圧変動を相関二重サンプリングして、kTCノイズを取り出すため、読み出し時のフィードスルーの変化分も含めての読み出しが必要となる。そのため、Data相(D相)よりもReset相(R相)のほうが、フィードスルー分だけ電圧が上昇して、従来のA/D変換器を用いると、ランプ波形の基準信号(ランプ信号)が、単位画素200から読み出された信号から外れてしまい、正常にA/D変換することができないという現象が発生する場合がある。
この現象を回避するためには、緑色、赤色、および青色の色別にA/D変換器を用意するか、あるいは、有機光電変換膜の画素とフォトダイオードの画素の2系統にクランプ回路を搭載する必要があり、このような構成を採用した場合には、回路規模の増大と制御の複雑化を招くことになる。そのため、回路規模の増大と制御の複雑化を抑制しつつ、フィードスルーによる電圧変動の影響を回避できるようなA/D変換器が求められている。
このような要求を満たすために、上述した説明ではその詳細な内容の説明を省略していたが、第1の実施の形態における読み出し制御処理(図6、図7)においては、回路規模の増大と制御の複雑化を抑制しつつ、フィードスルーによる電圧変動の影響を抑えることで、A/D変換部103において、単位画素200から垂直信号線113を介して読み出される信号と、ランプ信号とを比較することで行われるA/D変換が正常に行われるようにしている。
そこで、以下、第2の実施の形態として、第1の実施の形態における読み出し制御処理(図6、図7)のより詳細な内容について説明する。
<撮像素子>
図13は、本技術を適用した撮像素子の主な構成例を示す図である。図13に示される撮像素子100は、CMOSイメージセンサ等であって、図1に示される撮像素子100と対応する部分については同一の符号が付してあり、その説明は適宜省略するものとする。すなわち、図13に示される撮像素子100においては、A/D変換部103のより詳細な構成を示している。
A/D変換部103は、画素アレイ部101に行列状に配置された単位画素200から読み出されたアナログ信号をA/D変換する。A/D変換部103には、ADC121−1乃至ADC121−N(Nは任意の自然数)と、DAC(Digital Analog Converter)301、クランプ制御部302、および、加算器303とが設けられている。
DAC301は、制御部106の制御に基づいて、ランプ波形の信号を生成し、出力信号として加算器303に供給する。クランプ制御部302は、制御部106の制御に基づいて、DCレベル制御用の出力信号を生成し、加算器303に供給する。加算器303は、DAC301からの出力信号と、クランプ制御部302からの出力信号とを加算し、ランプ波形の基準信号(ランプ信号)として、ADC121−1乃至ADC121−Nに供給する。
ADC121−1においては、比較器311−1によって、1列目の単位画素200から垂直信号線113−1を介して読み出されるアナログ信号(画素信号)の電圧レベルと、加算器303からの所定の傾きで上昇または下降するランプ信号の電圧レベルとが比較される。このとき、カウンタ312−1では、カウンタラッチが動作している。そして、ADC121−1では、加算器303からのランプ信号と、カウンタ312−1でのカウンタ値が一対一の対応を取りながら変化することで、垂直信号線113−1を介して入力されたアナログ信号(画素信号)をデジタルデータに変換する。
すなわち、ADC121−1は、ランプ信号の電圧レベルの変化を、時間の変化に変換するものであり、その時間をある周期(クロック)でカウントすることで、デジタル値に変換している。ここでは、垂直信号線113−1を介して入力されたアナログ信号(画素信号)と、加算器303からのランプ信号が交わったとき、比較器311−1の出力が反転し、カウンタ312−1の入力クロックを停止して、A/D変換を完了させる。
ADC121−2乃至ADC121−Nにおいては、ADC121−1と同様に、比較器311−2乃至311−Nによって、垂直信号線113−2乃至113−Nを介して入力されたアナログ信号(画素信号)と、加算器303からのランプ信号とが比較され、カウンタ312−2乃至312−Nがカウンタラッチ動作をすることで、A/D変換が行われる。
ここで、クランプ制御部302は、制御部106からのクランプ信号(CLPEN)に基づいて、DCレベル制御用の出力信号を生成し、加算器303に供給する。すなわち、クランプ制御部302は、シャッタ動作として単位画素200のリセット信号がハイ(High)の状態、および、リード動作として単位画素200のリセット信号がハイ(High)の状態において、DCレベル制御用の出力信号を生成する。そして、加算器303において、DAC301からの出力信号と、クランプ制御部302からの出力信号とが加算され、ランプ波形の基準信号(ランプ信号)が得られる。
このランプ信号は、クランプしない場合と比べて、ダイナミックレンジが拡大されたものとなる。したがって、リセット信号がハイ(High)の状態、すなわち、フィードスルーによる電圧変動の影響が生じるR相のタイミングで、ランプ信号にクランプをかけるように制御して、ランプ信号のダイナミックレンジが拡大されるようにすることで、単位画素200から垂直信号線113を介して読み出されるアナログ信号(画素信号)が、ランプ信号から外れることを抑制して、正常にA/D変換を行うことができる。
なお、クランプ制御部302には、クランプ量の調整値(クランプコード)を設定可能なレジスタが設けられている。制御部106は、クランプ信号(CLPEN)を、クランプ制御部302に供給して、当該レジスタに、緑色、赤色、および青色の色別に、シャッタ行とリード行のそれぞれのタイミングで、独立してクランプ量の調整値を設定することができる。クランプ制御部302は、レジスタに設定されたクランプ量の調整値に基づいて、各色の各タイミングごとに、クランプ制御を行い、ランプ信号をクランプすることができる。その結果、色別のA/D変換器を用意したり、あるいは、クランプ回路を2系統搭載したりするなど、新たな回路を追加することなく、正確な読み出し制御処理を行うことができる。
<読み出し制御処理>
以上のような構成を有する撮像素子100(図13)において、単位画素200から信号を読み出すに際して、制御部106は、以下のように読み出し制御処理を実行して各部を制御し、各単位画素200から信号を読み出させる。次に、図14のフローチャートを参照して、読み出し制御処理の流れの例を説明する。必要に応じて図15を参照して説明する。
読み出し制御処理が開始されると、ステップS201乃至S204においては、図6のステップS101乃至S103と同様に、シャッタ動作として、垂直駆動部102を制御してリセット信号がH(High(ハイ))に設定され、そのシャッタ行の単位画素200の各部が、リセット信号がHの状態においてAZ動作を行い、信号の読み出しを行う。そして、A/D変換部103によって、ステップS201の処理により各列の単位画素200から読み出された信号のA/D変換が行われるが、リセット信号がハイ(High)の状態、すなわち、フィードスルーによる電圧変動の影響が生じるR相のタイミングとなるので、クランプ制御部302によるクランプ制御が行われ(S202)、DAC301からの出力信号にクランプがかけられる。
その結果、図15の枠Fa内に示すように、加算器303からのランプ信号のダイナミックレンジが拡大され、各列の単位画素200から読み出された信号が、ランプ信号から外れることなく、正常にA/D変換を行うことができる(S203)。これにより、図15の”A/D1”の部分(R相)のA/D変換結果が得られる。そして、ステップS203の処理により得られたA/D変換結果のデジタルデータは、記憶部152に記憶される(S204)。
ステップS205乃至S207においては、図6のステップS104乃至S106と同様に、シャッタ動作として、垂直駆動部102を制御してリセット信号がL(Low(ロー))に設定され、そのシャッタ行の単位画素200の各部が、リセット信号がLの状態において信号の読み出しを行う。そして、A/D変換部103が、ステップS205の処理により各列の単位画素200から読み出された信号をA/D変換する。
これにより、図15の”A/D2”の部分(P相)のA/D変換結果が得られる。そして、ステップS206の処理により得られたA/D変換結果のデジタルデータは、記憶部152に記憶される(S207)。
ステップS208,S209においては、図6のステップS107,108と同様に、CDS処理部151が、ステップS204およびステップS207において記憶部152に記憶させたA/D変換結果のデジタルデータを読み出し、それらを用いて、シャッタ行についての相関二重サンプリングを行う。この処理により、kTCノイズと、フィードスルー電圧に相当するA/D変換結果(ノイズ信号Vn)が得られる。そして、ステップS208の処理により得られたCDS結果は、記憶部152に記憶される(S209)。
次に、ステップS210乃至S212においては、図6のステップS109乃至S111と同様に、リード動作として、リード行の単位画素200の各部が、リセット信号がLの状態においてAZ動作を行い、信号の読み出しを行う。そして、A/D変換部103が、ステップS210の処理により各列の単位画素200から読み出された信号をA/D変換する。
これにより、図15の”A/D3”の部分(D相)のA/D変換結果が得られる。そして、ステップS211の処理により得られたA/D変換結果のデジタルデータは、記憶部152に記憶される(S212)。
ステップS213乃至S216においては、図6のステップS112乃至S114と同様に、リード動作として、垂直駆動部102を制御してリセット信号がHに設定され、そのリード行の単位画素200の各部が、リセット信号がHの状態において信号の読み出しを行う。そして、A/D変換部103によって、ステップS213の処理により各列の単位画素200から読み出された信号のA/D変換が行われるが、リセット信号がハイ(High)の状態、すなわち、フィードスルーによる電圧変動の影響が生じるR相のタイミングとなるので、クランプ制御部302によるクランプ制御が行われ(S214)、DAC301からの出力信号にクランプがかけられる。
その結果、図15の枠Fb内に示すように、加算器303からのランプ信号のダイナミックレンジが拡大され、各列の単位画素200から読み出された信号が、ランプ信号から外れることなく、正常にA/D変換を行うことができる(S215)。これにより、図15の”A/D4”の部分(R相)のA/D変換結果が得られる。そして、ステップS215の処理により得られたA/D変換結果のデジタルデータは、記憶部152に記憶される(S216)。
ステップS217においては、図6のステップS115と同様に、CDS処理部151が、ステップS212およびステップS216において記憶部152に記憶させたA/D変換結果のデジタルデータを読み出し、それらを用いて、リード行についての相関二重サンプリングを行う。この処理により、kTCノイズと、フィードスルー電圧と、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果(データ信号Vd)が得られる。
ステップS218,219においては、図6のステップS116,117と同様に、CDS処理部151が、ステップS209において記憶部152に記憶させたCDS結果(すなわち、kTCノイズとフィードスルー電圧に相当するA/D変換結果(ノイズ信号Vn))を記憶部152から読み出し、そのCDS結果と、ステップS217の処理により得られたCDS結果(すなわち、kTCノイズと、フィードスルー電圧と、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果(データ信号Vd))とを用いて、相関二重サンプリングを行う。
例えば、CDS処理部151は、データ信号Vdからノイズ信号Vnを減算する。この処理により、kTCノイズが十分に抑制された、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果(出力信号Vout)が得られる。ステップS218において得られた出力信号Voutは、データ出力部153に供給され、撮像素子100の外部に出力される(S219)。
ステップS219の処理が終了すると、図14の読み出し制御処理が終了する。
以上の読み出し制御処理を実行することにより、撮像素子100(CDS処理部151)は、kTCノイズが十分に抑制された、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果(出力信号Vout)を撮像画像データとして外部に出力することができる。したがって、撮像素子100は、kTCノイズ等による撮像画像の画質の低下を抑制することができる。
また、シャッタ動作として単位画素200のリセット信号がハイ(High)の状態、および、リード動作として単位画素200のリセット信号がハイ(High)の状態、すなわち、フィードスルーによる電圧変動の影響が生じるR相のタイミングにおいて、ランプ信号にクランプをかけるように制御することにより、ランプ信号のダイナミックレンジ(振幅)が拡大される。これにより、単位画素200から垂直信号線113を介して読み出されるアナログ信号(画素信号)が、ランプ信号から外れることが抑制され、正常にA/D変換を行うことができる。
なお、上述したように、クランプ制御部302には、緑色、赤色、および青色の色別に、シャッタ行とリード行のそれぞれのタイミング(例えば、図15の”A/D1”と”A/D3”のタイミング)で、独立してクランプ量の調整値を設定可能なレジスタが設けられている。従って、クランプ制御部302は、当該レジスタに設定されたクランプ量の調整値に基づいて、各色ごとに任意のタイミングで、クランプ制御を行い、ランプ信号をクランプすることができる。
その結果、例えば、緑色、赤色、および青色の色別のA/D変換器を用意してクランプ回路を搭載することなく、色別に、任意のタイミングで、クランプ制御を行うことができる。また、例えば、有機光電変換膜の画素とフォトダイオードの画素の2系統にクランプ回路を搭載することなく、特性の異なる画素についてのクランプ制御を行うことができる。
このように、クランプ制御部302に、クランプ量の調整値を設定可能なレジスタが設けられることで、色別のA/D変換器を用意してクランプ回路を搭載したり、有機光電変換膜の画素とフォトダイオードの画素の2系統にクランプ回路を搭載したりする必要がなくなるので、回路規模の増大を抑制するとともに、制御の複雑化を回避することができる。
なお、図715の例では、リード行のR相の信号の読み出し後に、リセット信号をLに切り替え、リセットトランジスタ203をオフしているが、シャッタ行の読み出しが開始されるまで、リセットトランジスタ203をオンしたままにしてもよい。また、この場合、シャッタ行とリード行のR相の信号の読み出しを共通化することも可能である。
<3.第3の実施の形態>
次に、図16を参照して、本技術の第3の実施の形態について説明する。
<撮像素子>
図16は、本技術の第3の実施の形態に係る撮像素子400の主な構成例を示す図である。なお、図中、図13と対応する部分には同じ符号を付してあり、処理が同じ部分については、その説明は適宜省略する。
撮像素子400は、図13の撮像素子100と比較して、リセット信号補正部401が追加され、制御部106の代わりに制御部402が設けられている点が異なる。
リセット信号補正部401は、リセット線111毎にリセット信号補正部401−1乃至401−Mを備えている。リセット信号補正部401−1乃至401−Mは、制御部402の制御に基づいて、垂直駆動部102から供給されるリセット信号の波形(電圧)を補正して、画素アレイ部101の各画素に供給する。
制御部402は、図13の撮像素子100の制御部106の機能に加えて、リセット信号補正部401−1乃至401−Mを制御する機能を備えている。例えば、制御部402は、CDS処理部151から供給される信号(例えば、ノイズ信号Vn等)に基づいて、リセット信号補正部401−1乃至401−Mを介して、リセット信号の中間電圧Vmを制御することにより、リセットオフ時の電荷保持部202の電位のばらつきを抑制する。
例えば、上述した図10の中間電圧Vmとノイズ信号Vnの相関関係のデータに基づいて、ノイズ信号Vnのばらつきが最小となるノイズ信号Vnの平均電圧Vntgtを予め制御部402に記憶させておく。そして、制御部402は、リセット信号補正部401−1乃至401−Mを制御して、ノイズ信号Vnの平均値が平均電圧Vntgtにできる限り近づくように、リセット信号を制御する。これにより、例えば、製造ばらつき等によりリセットトランジスタ203の閾値電圧Vthが設計値とずれている場合でも、リセットオフ時の電荷保持部202の電位のばらつきを抑制することができる。
また、例えば、制御部402が、ノイズ信号Vnを読み出し動作時のD相の画素信号VRlowと比較した結果に基づいて、上述した図9または図11の中間電位期間の有無を制御するようにしてもよい。例えば、制御部402は、ノイズ信号Vnが画素信号VRlowより十分に小さい場合(例えば、ノイズ信号Vnが画素信号VRlowの10%以下である場合)、換言すれば、蓄積期間に蓄積した電荷量に相当する信号成分と比べてkTCノイズが十分小さい場合、中間電位期間を設けずに、図8に示されるように、リセット信号をオン電圧Vonからオフ電圧Voffに直接切り替えるようにしてもよい。これにより、画素信号VRlowが大きくなる高照度時に、中間電位期間を省略した分だけ、フレームレートを上げることが可能になる。
同様に、例えば、制御部402が、ノイズ信号Vnを画素信号VRlowと比較した結果に基づいて、上述した図12の遷移期間の長さを制御するようにしてもよい。例えば、制御部402は、ノイズ信号Vnが画素信号VRlowより十分に小さい場合(例えば、ノイズ信号Vnが画素信号VRlowの10%以下である場合)、遷移期間を0に設定し(すなわち、遷移期間を省略し)、図8に示されるように、リセット信号をオン電圧Vonからオフ電圧Voffに直接切り替えるようにしてもよい。或いは、例えば、制御部402は、ノイズ信号Vnが画素信号VRlowより十分に小さい場合(例えば、ノイズ信号Vnが画素信号VRlowの10%以下である場合)、遷移期間を短縮し、リセット信号の立下りを急峻にするようにしてもよい。これにより、画素信号VRlowが大きくなる高照度時に、遷移期間を短縮した分だけ、フレームレートを上げることが可能になる。
なお、例えば、制御部402は、画素信号VRlowの代わりに、データ信号Vdとノイズ信号Vnを比較するようにしてもよい。
<4.第4の実施の形態>
次に、図17乃至図19を参照して、本技術の第4の実施の形態について説明する。
図17は、リセットトランジスタ203の第1の実施の形態であるリセットトランジスタ203aの断面を模式的に示している。
リセットトランジスタ203aにおいては、半導体基板501上に絶縁膜502が形成され、絶縁膜502上にゲート電極503が形成されている。ゲート電極503は、配線511Aを介してリセット線111に接続されている。
また、半導体基板501の表面において、ゲート電極503を挟むように、ドレイン拡散層504及び電荷保持部202が形成されている。ドレイン拡散層504は、配線511Bを介して画素電源212に接続されている。電荷保持部202は、配線511Cを介して光電変換素子201に接続されている。
図18は、図17のA−A’部(リセットトランジスタ203aの半導体基板501のゲート電極503の直下のチャネル部)の断面のP型不純物濃度分布の一例を示している。この例においては、電荷保持部202に近づくほどP型不純物濃度が高くなり、ドレイン拡散層504に近づくほどP型不純物濃度が低くなっている。
図19は、時刻t1、時刻t3、および時刻t2における電荷保持部202、リセットトランジスタ203aの半導体基板501のチャネル部、およびドレイン拡散層504のポテンシャルの分布を模式的に示している。なお、時刻t1、時刻t3、および時刻t2は、図9の時刻t1、時刻t3、および時刻t2と同じものである。
図18に示されるように、リセットトランジスタ203aのチャネル部の電荷保持部202側のP型不純物濃度を高くすることにより、図19に示されるように、チャネル部に蓄積されている電荷の電荷保持部202への移動を抑制するようにポテンシャル勾配が形成される。従って、リセットオフ直後の電荷保持部202の電位のばらつきをさらに抑制することができる。
<5.第5の実施の形態>
次に、図20を参照して、本技術の第5の実施の形態について説明する。
図20は、リセットトランジスタ203の第2の実施の形態であるリセットトランジスタ203bの断面を模式的に示している。なお、図中、図18のリセットトランジスタ203aと対応する部分には同じ符号を付してあり、その説明は適宜省略する。
リセットトランジスタ203bは、リセットトランジスタ203bと比較して、ゲート電極503の代わりに、ゲート電極551が設けられている点が異なる。
ゲート電極551は、ドレイン拡散層504側のゲート電極551Aと、電荷保持部202側のゲート電極551Bに分かれる。ゲート電極551Bの仕事関数は、ゲート電極551Aの仕事関数より大きい。これにより、上述した図19と同様に、リセットトランジスタ203bのチャネル部において、チャネル部に蓄積されている電荷の電荷保持部202への移動を抑制するようにポテンシャル勾配が形成される。これにより、リセットオフ直後の電荷保持部202の電位のばらつきを抑制することができる。
なお、ゲート電極551の仕事関数を、3段階以上変化させるようにしてもよい。ゲート電極551の仕事関数を3段階以上に変化させる場合も、電荷保持部202に近づくほど仕事関数を大きくし、ドレイン拡散層504に近づくほど仕事関数を小さくするようにすればよい。
<6.第6の実施の形態>
次に、図21を参照して、本技術の第6の実施の形態について説明する。
図21は、図2の単位画素200の代わりに用いることが可能な単位画素600の主な構成例を示す図である。なお、図中、図2と対応する部分には同じ符号を付してあり、その説明は適宜省略する。
単位画素600は、単位画素200と比較して、リセットトランジスタ203の代わりに、2つのリセットトランジスタ601aおよび601bが設けられ、容量素子602が追加されている点が異なる。また、垂直駆動部102(図1)から2本のリセット線111aおよび111bが配線されている点が異なる。
リセットトランジスタ601aは、ドレイン電極がリセットトランジスタ601bのソース電極に接続され、ソース電極が電荷保持部202に接続される。また、リセットトランジスタ601aのゲート電極には、リセット信号aが垂直駆動部102からリセット線111aを介して与えられる。
リセットトランジスタ601bは、ドレイン電極が画素電源212(に接続されている接続線)に接続される。また、リセットトランジスタ601bのゲート電極には、リセット信号bが垂直駆動部102からリセット線111bを介して与えられる。
容量素子602は、一端がリセットトランジスタ601aのドレイン電極に接続され、他端が画素アレイ部101のグランド(GND)に接続されている。
単位画素600においては、例えば、リセットトランジスタ601aのオン/オフを制御し、電荷保持部202の容量を変化させることにより、変換効率を切り替えることができる。
また、単位画素600においても、例えば、リセットトランジスタ601aへのリセット信号aおよびリセットトランジスタ601bへのリセット信号bを中間電圧に設定することにより、リセットオフ直後の電荷保持部202の電位のばらつきを抑制することが可能である。或いは、例えば、リセットトランジスタ601aへのリセット信号aおよびリセットトランジスタ601bへのリセット信号bの立下りの傾きを小さくすることにより、リセットオフ直後の電荷保持部202の電位のばらつきを抑制することが可能である。
さらに、リセットトランジスタ601aをオンし、変換効率を下げる場合、リセットトランジスタ601aのチャネル部に画素信号の電荷が蓄積される状態となる。従って、この場合、リセット信号aを中間電圧に設定し、リセットトランジスタ601aのチャネル部とウェル間の電界を緩和することによる暗電流シェーディング、白点、黒点等の発生の抑制効果がより高くなると考えられる。
なお、1つの単位画素において3つ以上のリセットトランジスタを設けることも可能である。
<7.第7の実施の形態>
<撮像素子>
なお、本技術を適用する撮像素子が、互いに重畳される複数の半導体基板を有するようにしてもよい。
図22は、本技術を適用した撮像素子の一例の主な構成例を示す図である。図22に示される撮像素子700は、撮像素子100と同様に、被写体を撮像し、撮像画像のデジタルデータを得る素子である。図22に示されるように、撮像素子700は、互いに重畳される2枚の半導体基板(積層チップ(画素チップ701および回路チップ702))を有する。なお、この半導体基板(積層チップ)の数(層数)は、複数であればよく、例えば、3層以上であってもよい。
画素チップ701には、入射光を光電変換する光電変換素子を含む単位画素が複数並べられた画素アレイ部711が形成されている。また、回路チップ702には、画素アレイ部711から読み出された画素信号を処理する周辺回路が形成される周辺回路領域712が形成されている。
撮像素子700の回路構成は、撮像素子100(図1,図13)または撮像素子(図16)と同様である。すなわち、画素アレイ部711は、画素アレイ部101と同様の領域であり、画素アレイ部101と同様に複数の単位画素200(図2)または単位画素600(図21)が形成される。また、周辺回路領域712には、周辺回路として、垂直駆動部102、A/D変換部103、水平駆動部104、演算出力部105、および制御部106等が形成される。
上述したように画素チップ701および回路チップ702は、互いに重畳され、多層構造(積層構造)を形成する。画素チップ701に形成される画素アレイ部711の各画素と回路チップ702に形成される周辺回路領域712の周辺回路は、ビア領域(VIA)713およびビア領域(VIA)714に形成される貫通ビア(VIA)等を介して互いに電気的に接続されている。
この撮像素子700のように、本技術を適用したA/D変換部103や演算出力部105等の周辺回路は、画素アレイ部711(画素アレイ部101)と異なるチップに形成されるようにしてもよい。つまり、図1若しくは図13の撮像素子100または図16の撮像素子400の構成と実質的に同様の構成を形成することができるのであれば、それらがどのように形成されていてもよく、例えば、撮像素子100または撮像素子400の全ての構成が一体として形成されていなくてもよい。すなわち、例えば、A/D変換部103や演算出力部105等の周辺回路の一部若しくは全部が、画素アレイ部101(の単位画素200または単位画素600)と異なるLSIとして形成されるようにしてもよい。さらに、周辺回路が複数のLSIに分散して形成されるようにしてもよい。
なお、上述した各実施の形態は、可能な範囲で組み合わせることが可能である。例えば、第4乃至第6の実施の形態のうち任意の2つ以上を組み合わせることが可能である。
<8.適用例>
<撮像装置>
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置(電子機器等)に本技術を適用するようにしてもよい。図23は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図23に示される撮像装置800は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図23に示されるように撮像装置800は、光学部811、CMOSセンサ812、操作部813、制御部814、画像処理部815、表示部816、コーデック処理部817、および記録部818を有する。
光学部811は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。
光学部811は、被写体からの光(入射光)を透過し、CMOSセンサ812に供給する。
CMOSセンサ812は、入射光を光電変換して画素毎の信号(画素信号)をA/D変換し、CDS等の信号処理を行い、処理後の出力信号(撮像画像データ)を画像処理部815に供給する。
操作部813は、例えば、ジョグダイヤル(商標)、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部814に供給する。
制御部814は、操作部813により入力されたユーザの操作入力に対応する信号に基づいて、光学部811、CMOSセンサ812、画像処理部815、表示部816、コーデック処理部817、および記録部818の駆動を制御し、各部に撮像に関する処理を行わせる。
画像処理部815は、CMOSセンサ812により得られた出力信号の処理(すなわち、撮像画像データの画像処理)を行う。より具体的には、画像処理部815は、CMOSセンサ812から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部815は、画像処理を施した撮像画像データを表示部816およびコーデック処理部817に供給する。
表示部816は、例えば、液晶ディスプレイ等として構成され、画像処理部815から供給された撮像画像データに基づいて、被写体の画像を表示する。
コーデック処理部817は、画像処理部815から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部818に供給する。
記録部818は、コーデック処理部817からの符号化データを記録する。記録部818に記録された符号化データは、必要に応じて画像処理部815に読み出されて復号される。復号処理により得られた撮像画像データは、表示部816に供給され、その撮像画像データに対応する撮像画像が表示される。
以上のような撮像装置800のCMOSセンサ812として、上述した本技術を適用する。すなわち、CMOSセンサ812として、上述した実施の形態の撮像素子が用いられる。これにより、CMOSセンサ812は、画質の低下を抑制することができる。したがって撮像装置800は、被写体を撮像することにより、高画質な画像を得ることができる。
なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される(若しくは組み込みデバイスとして搭載される)カメラモジュールであってもよい。
<イメージセンサの使用例>
図24は、上述のイメージセンサ(撮像素子100、撮像素子400)の使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、以上において、1つの装置(または処理部)として説明した構成を分割し、複数の装置(または処理部)として構成するようにしてもよい。逆に、以上において複数の装置(または処理部)として説明した構成をまとめて1つの装置(または処理部)として構成されるようにしてもよい。また、各装置(または各処理部)の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置(または処理部)の構成の一部を他の装置(または他の処理部)の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
(1)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記駆動部は、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する
撮像素子。
(2)
前記ノイズ信号に基づいて、前記中間電圧を制御する制御部を
さらに備える前記(1)に記載の撮像素子。
(3)
前記駆動部は、前記中間電圧を複数のレベルに設定し、前記リセット信号を前記オン電圧から前記オフ電圧に段階的に近づける
前記(1)又は(2)に記載の撮像素子。
(4)
前記ノイズ信号と前記第3の信号又は前記データ信号とを比較した結果に基づいて、前記リセット信号を前記中間電圧に設定する期間の有無を制御する制御部を
さらに備える前記(1)乃至(3)のいずれかに記載の撮像素子。
(5)
前記駆動部は、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替えるときの第1の遷移時間を、前記第3の信号の読み出し後に前記リセット信号を前記オフ電圧から前記オン電圧に切り替えるときの第2の遷移時間より長くする
前記(1)に記載の撮像素子。
(6)
前記ノイズ信号と前記第3の信号又は前記データ信号とを比較した結果に基づいて、前記第1の遷移時間を制御する制御部を
さらに備える前記(5)に記載の撮像素子。
(7)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定し、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
撮像素子の駆動方法。
(8)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記駆動部は、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する
撮像素子と、
前記出力信号の処理を行う信号処理部と
を備える電子機器。
(9)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する
撮像素子。
(10)
前記チャネル部の不純物濃度により前記チャネル部のポテンシャル勾配が形成される
前記(9)に記載の撮像素子。
(11)
前記リセットトランジスタのゲート電極の仕事関数の変化により前記チャネル部のポテンシャル勾配が形成される
前記(9)に記載の撮像素子。
(12)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制し、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
撮像素子の駆動方法。
(13)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する
撮像素子と、
前記出力信号の処理を行う信号処理部と
を備える電子機器。
(14)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する
撮像素子。
(15)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制し、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
撮像素子の駆動方法。
(16)
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する
撮像素子と、
前記出力信号の処理を行う信号処理部と
を備える電子機器。
100 撮像素子, 101 画素アレイ部, 102 垂直駆動部, 103 A/D変換部, 104 水平駆動部, 105 演算出力部, 106 制御部, 111−1乃至111−M リセット線, 112−1乃至112−M 行選択線, 113−1乃至113−N 垂直信号線, 121−1乃至121−N ADC, 151 CDS処理部, 152 記憶部, 153 データ出力部, 200 単位画素, 201 光電変換素子, 202 電荷保持部, 203,203a,203b リセットトランジスタ, 204 増幅トランジスタ, 205 選択トランジスタ, 211乃至213 画素電源, 301 DAC, 302 クランプ制御部, 303 加算器, 311−1乃至311−N 比較器, 312−1乃至312−N カウンタ, 400 撮像素子, 401−1乃至401−M リセット信号補正部, 402 制御部, 501 半導体基板, 503 ゲート電極, 504 ドレイン拡散層, 551,551A,551B ゲート電極, 600 単位画素, 601a,601b リセットトランジスタ, 602 容量素子, 700 撮像素子, 701 画素チップ, 702 回路チップ, 711 画素アレイ部, 712 周辺回路領域, 800 撮像装置, 812 CMOSセンサ, 815 画像処理部

Claims (16)

  1. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記駆動部は、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する
    撮像素子。
  2. 前記ノイズ信号に基づいて、前記中間電圧を制御する制御部を
    さらに備える請求項1に記載の撮像素子。
  3. 前記駆動部は、前記中間電圧を複数のレベルに設定し、前記リセット信号を前記オン電圧から前記オフ電圧に段階的に近づける
    請求項1に記載の撮像素子。
  4. 前記ノイズ信号と前記第3の信号又は前記データ信号とを比較した結果に基づいて、前記リセット信号を前記中間電圧に設定する期間の有無を制御する制御部を
    さらに備える請求項1に記載の撮像素子。
  5. 前記駆動部は、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替えるときの第1の遷移時間を、前記第3の信号の読み出し後に前記リセット信号を前記オフ電圧から前記オン電圧に切り替えるときの第2の遷移時間より長くする
    請求項1に記載の撮像素子。
  6. 前記ノイズ信号と前記第3の信号又は前記データ信号とを比較した結果に基づいて、前記第1の遷移時間を制御する制御部を
    さらに備える請求項5に記載の撮像素子。
  7. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定し、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
    撮像素子の駆動方法。
  8. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記駆動部は、前記第1の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する
    撮像素子と、
    前記出力信号の処理を行う信号処理部と
    を備える電子機器。
  9. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する
    撮像素子。
  10. 前記チャネル部の不純物濃度により前記チャネル部のポテンシャル勾配が形成される
    請求項9に記載の撮像素子。
  11. 前記リセットトランジスタのゲート電極の仕事関数の変化により前記チャネル部のポテンシャル勾配が形成される
    請求項9に記載の撮像素子。
  12. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制し、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
    撮像素子の駆動方法。
  13. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する
    撮像素子と、
    前記出力信号の処理を行う信号処理部と
    を備える電子機器。
  14. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する
    撮像素子。
  15. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動するとともに、前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制し、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
    撮像素子の駆動方法。
  16. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第1の信号を読み出し、前記第1の信号の読み出し後に前記リセットトランジスタをオフした状態において第2の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第3の信号を読み出し、前記第3の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第4の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第1の信号と前記第2の信号との相関二重サンプリングによりノイズ信号を生成し、前記第3の信号と前記第4の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記第1の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する
    撮像素子と、
    前記出力信号の処理を行う信号処理部と
    を備える電子機器。
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