JP2017126846A - 撮像素子、撮像素子の駆動方法、並びに、電子機器 - Google Patents

撮像素子、撮像素子の駆動方法、並びに、電子機器 Download PDF

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Abstract

【課題】画質の低下を抑制することができるようにする。【解決手段】撮像素子は、電荷保持部をリセットした状態において第１の信号を読み出し、リセットトランジスタをオフした状態において第２の信号を読み出し、光電変換により得られた電荷が電荷保持部に蓄積された状態において第３の信号を読み出し、電荷保持部をリセットした状態において第４の信号を読み出すとともに、第１の信号の読み出し後にリセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、リセット信号をオン電圧とオフ電圧の間の中間電圧に設定し、第１の信号と第２の信号との相関二重サンプリングによりノイズ信号を生成し、第３の信号と第４の信号との相関二重サンプリングによりデータ信号を生成し、データ信号とノイズ信号との相関二重サンプリングにより出力信号を生成する。本技術は、例えば、撮像素子に適用することができる。【選択図】図８

Description

本技術は、撮像素子、撮像素子の駆動方法、並びに、電子機器に関し、特に、画質の低下を抑制できるようにした撮像素子、撮像素子の駆動方法、並びに、電子機器に関する。
従来、シャッタ動作時にリセットトランジスタのオン時とオフ時の２つの信号を読み出し、相関二重サンプリングを行うことでkTCノイズ成分を抽出し、読み出し動作により得られた信号成分から抽出したkTCノイズ成分を除去することが提案されている（例えば、特許文献１参照）。
特開２０１５−１６７３４３号公報
ところで、シャッタ動作時にリセットトランジスタをオンからオフに切り替えるときに、リセットトランジスタのチャネル部に蓄積されている電荷が電荷保持部に移動する。特許文献１に記載の発明では、この電荷の移動量のばらつきを起因として電荷保持部の電圧がばらつくことにより、ノイズが発生し、画質が低下することが想定される。
本技術は、このような状況に鑑みて提案されたものであり、画質の低下を抑制することを目的とする。
本技術の第１の側面の撮像素子は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記駆動部は、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する。
前記ノイズ信号に基づいて、前記中間電圧を制御する制御部をさらに設けることができる。
前記駆動部には、前記中間電圧を複数のレベルに設定させ、前記リセット信号を前記オン電圧から前記オフ電圧に段階的に近づけさせることができる。
前記ノイズ信号と前記第３の信号又は前記データ信号とを比較した結果に基づいて、前記リセット信号を前記中間電圧に設定する期間の有無を制御する制御部をさらに設けることができる。
前記駆動部には、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替えるときの第１の遷移時間を、前記第３の信号の読み出し後に前記リセット信号を前記オフ電圧から前記オン電圧に切り替えるときの第２の遷移時間より長くさせることができる。
前記ノイズ信号と前記第３の信号又は前記データ信号とを比較した結果に基づいて、前記第１の遷移時間を制御する制御部をさらに設けることができる。
本技術の第１の側面の撮像素子の駆動方法は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定し、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する。
本技術の第２の側面の電子機器は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記駆動部は、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する撮像素子と、前記出力信号の処理を行う信号処理部とを備える。
本技術の第３の側面の撮像素子は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する。
前記チャネル部の不純物濃度により前記チャネル部のポテンシャル勾配を形成することができる。
前記リセットトランジスタのゲート電極の仕事関数の変化により前記チャネル部のポテンシャル勾配を形成することができる。
本技術の第３の側面の撮像素子の駆動方法は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制し、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する。
本技術の第４の側面の電子機器は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する撮像素子と、前記出力信号の処理を行う信号処理部とを備える。
本技術の第５の側面の撮像素子は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する。
本技術の第５の側面の撮像素子の駆動方法は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制し、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する。
本技術の第６の側面の電子機器は、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部とを備え、前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する撮像素子と、前記出力信号の処理を行う信号処理部とを備える。
本技術の第１の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素が駆動されるとともに、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号が前記オン電圧と前記オフ電圧の間の中間電圧に設定され、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号が生成され、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成される。
本技術の第２の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素が駆動されるとともに、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号が前記オン電圧と前記オフ電圧の間の中間電圧に設定され、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号が生成され、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成され、前記出力信号の処理が行われる。
本技術の第３の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素が駆動されるとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動が抑制され、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号が生成され、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成される。
本技術の第４の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素が駆動されるとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動が抑制され、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号が生成され、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成され、前記出力信号の処理が行われる。
本技術の第５の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素が駆動されるとともに、前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきが抑制され、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号が生成され、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成される。
本技術の第６の側面においては、単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素が駆動されるとともに、前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきが抑制され、前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号が生成され、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号が生成され、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号が生成され、前記出力信号の処理が行われる。
本技術の第１乃至第６の側面によれば、信号を処理することが出来る。特に、本技術の第１乃至第６の側面によれば、画質の低下を抑制することができる。
撮像素子の第１の実施の形態の主な構成例を示す図である。 単位画素の第１の実施の形態の主な構成例を示す図である。 画素配列の例を示す図である。 画素構造の例を示す図である。 画素読み出しの様子の例を説明するタイミングチャートである。 読み出し制御処理の流れの例を説明するフローチャートである。 画素読み出しの際の駆動の様子の例を説明するタイミングチャートである。 リセットオフ時の電荷保持部への電荷の移動を説明するための図である。 リセットオフ時のリセット信号の制御方法の第１の例を説明するための図である。 中間電圧の決め方の例を説明するための図である。 リセットオフ時のリセット信号の制御方法の第２の例を説明するための図である。 リセットオフ時のリセット信号の制御方法の第３の例を説明するための図である。 撮像素子の第１の実施の形態の詳細な構成例を示す図である。 読み出し制御処理の流れの例を説明するフローチャートである。 画素読み出しの際の駆動の様子の例を説明するタイミングチャートである。 撮像素子の第２の実施の形態の詳細な構成例を示す図である。 リセットトランジスタの第１の実施の形態の断面の模式図である。 図１７のリセットトランジスタのＡ−Ａ’断面のＰ型不純物濃度分布の一例を示すグラフである。 図１７のリセットトランジスタのリセットオフ時のポテンシャル分布の遷移を模式的に示す図である。 リセットトランジスタの第２の実施の形態の断面の模式図である。 単位画素の第２の実施の形態の主な構成例を示す図である。 撮像素子の第３の実施の形態の主な構成例を示す図である。 撮像装置の主な構成例を示す図である。 イメージセンサの使用例を示す図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（撮像素子の第１の実施の形態）
２．第２の実施の形態（第１の実施の形態の撮像素子の詳細）
３．第３の実施の形態（撮像素子の第２の実施の形態）
４．第４の実施の形態（リセットトランジスタの第１の実施の形態）
５．第５の実施の形態（リセットトランジスタの第２の実施の形態）
６．第６の実施の形態（単位画素の第２の実施の形態）
７．第７の実施の形態（撮像素子の第３の実施の形態）
８．適用例
＜１．第１の実施の形態＞
＜撮像素子＞
図１は、本技術の第１の実施の形態に係る撮像素子の主な構成例を示す図である。図１に示される撮像素子１００は、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）のイメージセンサであり、被写体を撮像し、光電変換等を行って、被写体の撮像画像を画像データ（撮像画像データ）として外部に出力する素子である。
図１に示されるように、撮像素子１００は、画素アレイ部１０１、垂直駆動部１０２、A/D変換部１０３、水平駆動部１０４、演算出力部１０５、および制御部１０６を備える。
画素アレイ部１０１は、外部からの光を受光し、光電変換して電気信号として出力する画素が設けられる領域である。画素アレイ部１０１には、光電変換素子等を含む単位画素が、例えば行列状等、所定のパターンで複数配置される。画素アレイ部１０１に配置される単位画素の数（すなわち画素数）および配置のパターンは任意である。例えば、単位画素が行列状に配置される場合、その行数および列数も任意である。単位画素の構成については後述する。画素アレイ部１０１の単位画素から読み出された電気信号は、A/D変換部１０３に供給される。
また、画素アレイ部１０１においては、例えば、行列状の画素配列に対して、行ごとにリセット線１１１−１乃至１１１−Ｍ及び行選択線１１２−１乃至１１２−Ｍ（Ｍは任意の自然数）が画素行の画素の配列方向（図中の左右方向）に沿って形成されている。また、例えば、列ごとに垂直信号線１１３−１乃至１１３−Ｎ（Ｎは任意の自然数）が画素列の画素の配列方向（図中の上下方向）に沿って形成されている。
なお、以下、リセット線１１１−１乃至１１１−Ｍ、行選択線１１２−１乃至１１２−Ｍ、および、垂直信号線１１３−１乃至１１３−Ｎを個々に区別する必要がない場合、それぞれ単にリセット線１１１、行選択線１１２、および、垂直信号線１１３と称する。
垂直駆動部１０２は、制御部１０６の制御に基づいて、画素アレイ部１０１の各単位画素の動作を制御する。例えば、垂直駆動部１０２は、リセット線１１１−１乃至１１１−Ｍを介して、行ごとに画素アレイ部１０１の各画素に、各画素に蓄積されている電荷をリセットするためのリセット信号（RST）を供給する。また、例えば、垂直駆動部１０２は、行選択線１１２−１乃至１１２−Ｍを介して、行ごとに画素アレイ部１０１の各画素に、信号を読み出す画素を選択するための選択信号（SEL）を供給する。
A/D変換部１０３は、制御部１０６の制御に基づいて、画素アレイ部１０１の単位画素から読み出された信号（アナログ信号）をA/D変換する。A/D変換部１０３は、複数のADC（Analog Digital Converter）（ADC１２１−１乃至ADC１２１−Ｎ）を備える。
ADC１２１−１乃至ADC１２１−Ｎのそれぞれには、画素アレイ部１０１の互いに異なる単位画素が割り当てられている。例えば、画素アレイ部１０１において単位画素が行列状に配置されている場合、ADC１２１−１乃至ADC１２１−Ｎのそれぞれに、互いに異なる列の単位画素が割り当てられるようにしてもよい。また、ADC１２１−１乃至ADC１２１−Ｎのそれぞれに、互いに異なる部分領域（エリア）の単位画素が割り当てられるようにしてもよい。なお、以下、ADC１２１−１乃至ADC１２１−Ｎのそれぞれに、互いに異なる列の単位画素が割り当てられる場合について説明する。
ADC１２１−１乃至ADC１２１−Ｎは、それぞれ、自身に割り当てられた単位画素から供給されるアナログ信号をA/D変換する。例えば、ADC１２１−１乃至ADC１２１−Ｎが、各列の単位画素から供給される信号をA/D変換することにより、A/D変換部１０３は、画素アレイ部１０１の全ての単位画素から供給される信号をA/D変換することができる（つまり、１ピクチャ分の信号をA/D変換することができる）。
A/D変換部１０３（ADC１２１−１乃至ADC１２１−Ｎ）は、このようにA/D変換して得られた各単位画素に対応するデジタルデータを、順次、CDS処理部１５１に供給する。
なお、以下、ADC１２１−１乃至ADC１２１−Ｎを個々に区別する必要がない場合、単にADC１２１と称する。
水平駆動部１０４は、制御部１０６の制御に基づいて、ADC１２１−１乃至ADC１２１−Ｎの動作（A/D変換や変換後のデータ転送等）を制御する。
従って、制御部１０６により制御される垂直駆動部１０２および水平駆動部１０４の制御によって、画素アレイ部１０１の各単位画素から信号が読み出され、A/D変換される。
演算出力部１０５は、CDS（Correlated Double Sampling）処理部１５１、記憶部１５２、およびデータ出力部１５３を備える。
CDS処理部１５１は、記憶部１５２を利用することにより、互いに異なるタイミングで供給される複数のデジタルデータを用いて相関二重サンプリング（CDS（Correlated Double Sampling）とも称する）を行う。例えば、CDS処理部１５１は、供給されるデジタルデータを記憶部１５２に記憶させ、所定のタイミングにおいてその記憶部１５２からデジタルデータを読み出して相関二重サンプリングを行う。また、例えば、CDS処理部１５１は、相関二重サンプリングの処理結果を記憶部１５２に記憶させ、所定のタイミングにおいて記憶部１５２からその処理結果を読み出して、再度相関二重サンプリングを行い、新たな処理結果を得ることもできる。
CDS処理部１５１は、このようにして得られた相関二重サンプリングの処理結果を、出力信号としてデータ出力部１５３に供給する。
記憶部１５２は、例えば、フラッシュメモリ、RAM（Random Access Memory）、SSD（Solid State Drive）等の半導体メモリやハードディスク等の、任意の記憶媒体を有し、CDS処理部１５１から供給されるデータを記憶する。また、記憶部１５２は、CDS処理部１５１からの要求に基づいて、記憶しているデータをCDS処理部１５１に供給する。
データ出力部１５３は、外部端子等を有し、CDS処理部１５１から供給される出力信号を、撮像素子１００の外部に出力する。なお、その際、データ出力部１５３は、出力信号を所定の符号化方式で符号化してから出力するようにしてもよい。
制御部１０６は、例えば、垂直駆動部１０２、A/D変換部１０３、水平駆動部１０４、およびCDS処理部１５１等の、撮像素子１００内の各部の動作を制御する。
＜単位画素構成＞
図２は、図１の画素アレイ部１０１に形成される単位画素２００の主な構成例を示す図である。図２に示されるように、単位画素２００は、光電変換素子２０１、電荷保持部２０２、リセットトランジスタ２０３、増幅トランジスタ２０４、および選択トランジスタ２０５を備える。
光電変換素子２０１は、例えば、フォトダイオードからなり、単位画素２００に入射した光を受光し、その受光した光をその光量に応じた電荷量の電荷（ここでは、光電子）に光電変換してその電荷を蓄積する。光電変換素子２０１のアノード電極は画素電源２１１（に接続されている接続線）に接続され、カソード電極は電荷保持部２０２に接続される。
電荷保持部２０２は、例えば、フローティングディフュージョン（FD）からなり、光電変換素子２０１で発生した電荷を蓄積する。
リセットトランジスタ２０３は、電荷保持部２０２および増幅トランジスタ２０４のゲート電極の電位をリセットする。リセットトランジスタ２０３は、ドレイン電極が画素電源２１２（に接続されている接続線）に接続され、ソース電極が電荷保持部２０２に接続される。また、リセットトランジスタ２０３のゲート電極には、リセット信号が垂直駆動部１０２（図１）からリセット線１１１を介して与えられる。
増幅トランジスタ（AMP）２０４は、ＰＮ接合容量やゲート容量などで電荷保持部２０２の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ２０４は、ゲート電極が電荷保持部２０２に接続され、ドレイン電極が画素電源２１３（に接続されている接続線）に接続され、ソース電極が選択トランジスタ２０５のドレイン電極に接続されている。
選択トランジスタ２０５は、増幅トランジスタ２０４から供給される電気信号の垂直信号線１１３への出力を制御する。選択トランジスタ２０５は、ドレイン電極が増幅トランジスタ２０４のソース電極に接続され、ソース電極が垂直信号線１１３に接続されている。また、選択トランジスタ２０５のゲート電極には、選択信号が垂直駆動部１０２（図１）から行選択線１１２を介して与えられる。
＜画素配列＞
画素アレイ部１０１には、例えば、図２のような構成の単位画素２００が、図３に示される例のように、行列状（アレイ状）に配置されている。
＜画素構造＞
また、単位画素２００（光電変換素子２０１）は、図４に示されるように、基板垂直方向（深さ方向）に色分離可能な、所謂、縦型分光構造を有する。なお、図４の例の構造において、例えば、単位画素２００（光電変換素子２０１）が、緑色を、有機光電変換膜を用いて色分離し、赤色および青色を、それぞれ、シリコンの深さによって色分離するようにしてもよい。また、例えば、単位画素２００（光電変換素子２０１）が、緑色、赤色、および青色を、それぞれ、シリコンの深さによって色分離するようにしてもよい。
このように、単位画素２００を縦型分光構造にすることにより、１画素あたり複数色の色情報を保持することができる。これにより、単板方式と比較して、光を効率的に利用できることから画素特性が向上し、デモザイク処理が必要ないことから偽色が生じないことが見込まれる。
＜完全空乏化＞
また、図２に示されるように、以上のような構造を有する光電変換素子２０１（その有機光電変換膜）は、電荷保持部２０２と金属で結線されており、そのため完全空乏化されない。したがって、その結果として、kTCノイズが大きくなり、除去しきれないkTCノイズが撮像素子のRNノイズに悪影響を及ぼし、その撮像素子により得られる撮像画像の画質を低下させるおそれがある。
＜読み出し＞
図５は、以上のような単位画素２００からの信号読み出しの様子の例を説明するタイミングチャートである。
図５に示されるように、撮像素子１００においては、各単位画素から、シャッタ動作およびリード動作において読み出しが行われる。シャッタ動作は、電荷保持部２０２をリセットする動作であり、リード動作は、電荷保持部２０２から光電変換により得られた電荷を読み出す動作である。図５に示されるように、各単位画素２００において、シャッタ動作とリード動作は交互に行われる。つまり、シャッタ動作により電荷保持部２０２をリセットした後に光電変換されて蓄積された電荷に相当する信号が、リード動作によって読み出される。
＜読み出し制御処理＞
以上のような構成を有する単位画素２００から、以上のような手順で信号を読み出す撮像素子１００において、制御部１０６は、以下のように読み出し制御処理を実行して各部を制御し、各単位画素から信号を読み出させる。図６のフローチャートを参照して、読み出し制御処理の流れの例を説明する。必要に応じて図７を参照して説明する。
読み出し制御処理が開始されると、制御部１０６は、ステップＳ１０１において、シャッタ動作として、垂直駆動部１０２を制御してリセット信号をＨ（High（ハイ））に設定させ、単位画素２００を制御して、その状態でAZ（AutoZero: ランプ波形の基準信号（ランプ信号）と垂直信号線１１３を介して入力される画素信号の基準をあわせる)動作を行わせる。つまり、ステップＳ１０１において、垂直駆動部１０２は、シャッタ動作対象の行であるシャッタ行の単位画素２００に対して、リセット信号をＨに設定し、リセットトランジスタ２０３をオンする。これにより、電荷保持部２０２に蓄積されている電荷をリセットするリセット期間が開始する。また、そのシャッタ行の単位画素２００の各部は、リセット信号がＨの状態においてAZ動作を行い、画素信号VShighの読み出しを行う。
ステップＳ１０２において、制御部１０６は、水平駆動部１０４を介してA/D変換部１０３を制御し、ステップＳ１０１の処理により各列の単位画素から読み出された画素信号VShighをA/D変換させる。つまり、ステップＳ１０２において、A/D変換部１０３は、各列の単位画素から読み出された画素信号VShighをA/D変換する。
これにより、図７の”A/D１”の部分（Ｒ相）のA/D変換結果が得られる。
ステップＳ１０３において、制御部１０６は、CDS処理部１５１を介して記憶部１５２を制御し、ステップＳ１０２の処理により得られたA/D変換結果である画素信号VShighのデジタルデータを記憶させる。つまり、ステップＳ１０３において、記憶部１５２は、供給される画素信号VShighのデジタルデータを記憶する。
ステップＳ１０４において、制御部１０６は、シャッタ動作として、垂直駆動部１０２を制御してリセット信号をＬ（Low（ロー））に設定させ、単位画素２００を制御して、その状態で信号の読み出しを行わせる。つまり、ステップＳ１０４において、垂直駆動部１０２は、シャッタ行の単位画素２００に対して、リセット信号をＬに切り替え、リセットトランジスタ２０３をオフする。これにより、リセット期間が終了し、光電変換素子２０１により生成された電荷を電荷保持部２０２に蓄積する蓄積期間が開始する。また、そのシャッタ行の単位画素２００の各部は、リセット信号がＬの状態における画素信号VSlowの読み出しを行う。
なお、このとき、後述するように、リセットトランジスタ２０３をオフ（以下、リセットオフと称する）するときに、リセットトランジスタ２０３のチャネル部から電荷保持部２０２へ移動する電荷量のばらつきを抑制し、リセットオフ後の電荷保持部２０２の電位のばらつきを抑制するように、リセット信号が制御される。
ステップＳ１０５において、制御部１０６は、水平駆動部１０４を介してA/D変換部１０３を制御し、ステップＳ１０４の処理により各列の単位画素から読み出された画素信号VSlowをA/D変換させる。つまり、ステップＳ１０５において、A/D変換部１０３は、各列の単位画素から読み出された画素信号VSlowをA/D変換する。
これにより、図７の”A/D２”の部分（Ｐ相）のA/D変換結果が得られる。
ステップＳ１０６において、制御部１０６は、CDS処理部１５１を介して記憶部１５２を制御し、ステップＳ１０５の処理により得られたA/D変換結果である画素信号VSlowのデジタルデータを記憶させる。つまり、ステップＳ１０６において、記憶部１５２は、供給される画素信号VSlowのデジタルデータを記憶する。
ステップＳ１０７において、制御部１０６は、CDS処理部１５１を制御し、ステップＳ１０３およびステップＳ１０６において記憶部１５２に記憶させたA/D変換結果のデジタルデータを読み出させ、それらを用いて、シャッタ行についての相関二重サンプリングを実行させる。つまり、ステップＳ１０７において、CDS処理部１５１は、ステップＳ１０３およびステップＳ１０６において記憶部１５２に記憶させた画素信号VShighおよび画素信号VSlowのデジタルデータを読み出し、それらを用いて、シャッタ行についての相関二重サンプリングを行う。この処理により、kTCノイズに相当するA/D変換結果であるノイズ信号Vnが得られる。
ステップＳ１０８において、制御部１０６は、CDS処理部１５１を介して記憶部１５２を制御し、ステップＳ１０７の処理により得られたCDS結果（すなわち、kTCノイズに相当するA/D変換結果）を記憶させる。つまり、ステップＳ１０８において、記憶部１５２は、供給されたCDS結果であるノイズ信号Vnを記憶する。
次に、ステップＳ１０９において、制御部１０６は、リード動作として、単位画素２００を制御して、リセット信号がＬの状態でAZ動作を行わせる。つまり、ステップＳ１０９において、リード動作対象の行であるリード行の単位画素２００の各部は、リセット信号がＬに設定され、リセットトランジスタ２０３がオフされた状態においてAZ動作を行い、画素信号VRlowの読み出しを行う。
ステップＳ１１０において、制御部１０６は、水平駆動部１０４を介してA/D変換部１０３を制御し、ステップＳ１０９の処理により各列の単位画素から読み出された画素信号VRlowをA/D変換させる。つまり、ステップＳ１１０において、A/D変換部１０３は、各列の単位画素から読み出された画素信号VRlowをA/D変換する。
これにより、図７の”A/D３”の部分（Ｄ相）のA/D変換結果が得られる。
ステップＳ１１１において、制御部１０６は、CDS処理部１５１を介して記憶部１５２を制御し、ステップＳ１１０の処理により得られたA/D変換結果である画素信号VRlowのデジタルデータを記憶させる。つまり、ステップＳ１１１において、記憶部１５２は、供給される画素信号VRlowのデジタルデータを記憶する。
ステップＳ１１２において、制御部１０６は、リード動作として、垂直駆動部１０２を制御してリセット信号をＨに設定させ、単位画素２００を制御して、その状態で信号の読み出しを行わせる。つまり、ステップＳ１１２において、垂直駆動部１０２は、リード行の単位画素２００に対して、リセット信号をＨに切り替え、リセットトランジスタ２０３をオンする。これにより、蓄積期間が終了する。また、そのリード行の単位画素２００の各部は、リセット信号がＨの状態における画素信号VRhighの読み出しを行う。
ステップＳ１１３において、制御部１０６は、水平駆動部１０４を介してA/D変換部１０３を制御し、ステップＳ１１２の処理により各列の単位画素から読み出された画素信号VRhighをA/D変換させる。つまり、ステップＳ１１３において、A/D変換部１０３は、各列の単位画素から読み出された画素信号VRhighをA/D変換する。
これにより、図７の”A/D４”の部分（Ｒ相）のA/D変換結果が得られる。
ステップＳ１１４において、制御部１０６は、CDS処理部１５１を介して記憶部１５２を制御し、ステップＳ１１３の処理により得られたA/D変換結果である画素信号VRhighのデジタルデータを記憶させる。つまり、ステップＳ１１４において、記憶部１５２は、供給される画素信号VRhighのデジタルデータを記憶する。
ステップＳ１１５において、制御部１０６は、CDS処理部１５１を制御し、ステップＳ１１１およびステップＳ１１４において記憶部１５２に記憶させたA/D変換結果のデジタルデータを読み出させ、それらを用いて、リード行についての相関二重サンプリングを実行させる。つまり、ステップＳ１１５において、CDS処理部１５１は、ステップＳ１１１およびステップＳ１１４において記憶部１５２に記憶させた画素信号VRlowおよび画素信号VRhighのデジタルデータを読み出し、それらを用いて、リード行についての相関二重サンプリングを行う。この処理により、kTCノイズと所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果であるデータ信号Vdが得られる。
ステップＳ１１６において、制御部１０６は、CDS処理部１５１を介して記憶部１５２を制御し、ステップＳ１０８において記憶部１５２に記憶させたCDS結果（すなわち、kTCノイズに相当するA/D変換結果（ノイズ信号Vn））を読み出し、そのCDS結果と、ステップＳ１１５の処理により得られたCDS結果（すなわち、kTCノイズと所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果（データ信号Vd））とを用いて、相関二重サンプリングを実行させる。つまり、ステップＳ１１６において、CDS処理部１５１は、ノイズ信号Vnを記憶部１５２から読み出し、ノイズ信号Vnとデータ信号Vdとを用いて相関二重サンプリングを行う。例えば、CDS処理部１５１は、データ信号Vdからノイズ信号Vnを減算する。この処理により、kTCノイズが十分に抑制された、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果である出力信号Voutが得られる。
ステップＳ１１７において、制御部１０６は、CDS処理部１５１を制御し、ステップＳ１１６において得られた出力信号Voutをデータ出力部１５３に供給し、撮像素子１００の外部に出力させる。つまり、ステップＳ１１７において、データ出力部１５３は、CDS処理部１５１から供給される出力信号Voutを外部に出力する。
ステップＳ１１７の処理が終了すると、読み出し制御処理が終了する。
以上の読み出し制御処理を実行することにより、撮像素子１００（CDS処理部１５１）は、kTCノイズが十分に抑制された、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果（出力信号Vout）を撮像画像データとして外部に出力することができる。したがって、撮像素子１００は、kTCノイズ等による撮像画像の画質の低下を抑制することができる。
ここで、図８乃至図１２を参照して、ステップＳ１０４においてリセットオフする際のリセット信号の制御方法の例について説明する。なお、以下、リセット信号がＨに設定されている場合のリセット信号の電圧をオン電圧Vonとし、リセット信号がＬに設定されている場合のリセット信号の電圧をオフ電圧Voffとする。
図８の上の図は、リセット信号のタイミングチャートを示している。図８の下の左側の図は、リセット期間内の時刻ｔ１における電荷保持部２０２、リセットトランジスタ２０３のチャネル部、および画素電源２１２のポテンシャルを模式的に示している。図８の下の右側の図は、リセットオフ直後の時刻ｔ２における電荷保持部２０２、リセットトランジスタ２０３のチャネル部、および画素電源２１２のポテンシャルを模式的に示している。なお、図８の時刻ｔ１およびｔ２は、図７の時刻ｔ１およびｔ２に対応する。
この例では、リセットオフ時にリセット信号が単純にオン電圧Vonからオフ電圧Voffに切り替えられている。
具体的には、時刻ｔ１において、リセット信号がオン電圧Vonに設定されており、リセットトランジスタ２０３のチャネル部が十分低抵抗になる。これにより、電荷保持部２０２が確実にリセットされ、画素信号VShighを読み出す際に発生するリセットトランジスタ２０３のチャネル部の抵抗に起因する熱雑音が抑制される。
また、時刻ｔ１において、リセットトランジスタ２０３のチャネル部には負の電荷（電子）が蓄積されている。
そして、リセット信号をオン電圧Vonからオフ電圧Voffに切り替えて、リセットトランジスタ２０３がオフしたとき、チャネル部の電荷が、電荷保持部２０２および画素電源２１２に移動する。これにより、リセットオフ直後の時刻ｔ２において、電荷保持部２０２の電位は、流入した電荷の量に応じて画素電源２１２の電位から変化する。従って、kTCノイズに相当するノイズ信号Vnは、リセットオフ時にリセットトランジスタ２０３のチャネル部から電荷保持部２０２に移動する電荷量に依存する。
また、蓄積期間中に電荷保持部２０２に発生する暗電流は、電荷保持部２０２の電位に依存するため、リセットオフ時に電荷保持部２０２に移動する電荷量がばらつくと、暗電流のシェーディング、白点、黒点等が発生する。
一方、図８に示されるように、リセットオフ時にリセットトランジスタ２０３のチャネル部に多くの電荷が蓄積された状態で、単純にリセット信号をオン電圧Vonからオフ電圧Voffに切り替えると、電荷保持部２０２に移動する電荷量のばらつきが大きくなる。
これに対して、図９は、リセットオフ時に電荷保持部２０２に移動する電荷量のばらつきを抑制する方法の第１の例を示している。
図９の上の図は、リセット信号のタイミングチャートを示している。図９の下の左側の図は、リセット期間内の時刻ｔ１における電荷保持部２０２、リセットトランジスタ２０３のチャネル部、および画素電源２１２のポテンシャルを模式的に示している。図９の下の真ん中の図は、リセット期間と蓄積期間の間の中間電位期間内の時刻ｔ３における電荷保持部２０２、リセットトランジスタ２０３のチャネル部、および画素電源２１２のポテンシャルを模式的に示している。図９の下の右側の図は、リセットオフ直後の時刻ｔ２における電荷保持部２０２、リセットトランジスタ２０３のチャネル部、および画素電源２１２のポテンシャルを模式的に示している。
図９の例では、図８の例と比較して、リセット期間と蓄積期間の間に中間電位期間が設けられ、中間電位期間において、リセット信号がオン電圧Vonとオフ電圧Voffの間の中間電圧Vmに設定されている点が異なる。
このように、リセット信号をオン電圧Vonからオフ電圧Voffに切り替える前に中間電圧Vmに設定することで、リセットトランジスタ２０３のチャネル部に蓄積される電荷量がより少ない状態で、電荷保持部２０２の電位が画素電源２１２の電位にリセットされた状態になる。
そして、リセット信号を中間電圧Vmからオフ電圧Voffに切り替えて、リセットトランジスタ２０３をオフしたとき、チャネル部の電荷が、電荷保持部２０２および画素電源２１２に移動する。このとき、リセットトランジスタ２０３のチャネル部に蓄積されている電荷量がリセット期間より減少しているため、電荷保持部２０２に移動する電荷量のばらつきが抑制される。また、リセットトランジスタ２０３のチャネル部とウェル間の電界が緩和される。従って、リセットオフ直後の時刻ｔ２における電荷保持部２０２の電位のばらつきが抑制される。その結果、暗電流シェーディング、白点、黒点等の発生が抑制される。
ここで、図１０を参照して、中間電圧Vmの決め方の例について説明する。
図１０は、中間電圧Vmとノイズ信号Vnのばらつきおよび平均値との関係を示すグラフである。グラフの横軸は、中間電圧Vmを示し、縦軸はノイズ信号Vnのばらつきおよび平均値を示している。また、グラフＧ１は、中間電圧Vmとノイズ信号Vnの平均値との関係を示し、グラフＧ２は、中間電圧Vmとノイズ信号Vnのばらつきとの関係を示している。
このデータは、例えば、中間電圧Vmを変化させながらノイズ信号Vnの測定を重ねることにより得られる。そして、例えば、ノイズ信号Vnのばらつきが最小となる電圧を実際の中間電圧Vmに採用するようにすればよい。
なお、例えば、図１１に示されるように、中間電位期間において、中間電圧Vmを２段階以上の複数のレベルに設定し、リセット信号をオン電圧Vonからオフ電圧Voffに段階的に近づけるようにしてもよい。このように、中間電圧Vmを２段階以上のレベルに設定することにより、リセットトランジスタ２０３がオフする直前のチャネル部の電荷量をより少なくし、電荷保持部２０２に移動する電荷量のばらつきをさらに抑制することが期待できる。
また、例えば、図１２に示されるように、リセット期間と蓄積期間の間の遷移期間において、リセット信号の立下りの傾きを小さくするようにしてもよい。すなわち、リセット信号をオン電圧Vonからオフ電圧Voffまで緩やかに変化させるようにしてもよい。これにより、リセット電圧を中間電圧Vmに設定する場合と比較して、リセットトランジスタ２０３をオフする直前にチャネル部に蓄積されている電荷量をより少なくし、電荷保持部２０２に移動する電荷量のばらつきをさらに抑制することが期待できる。また、実験等により中間電圧Vmを最適化する必要がなくなる。
なお、図１２の例において、フレームレートの低下を最小限に抑えるために、リード動作時にリセット信号をオフ電圧Voffからオン電圧Vonに切り替える場合の立上りの傾きは急峻に保つことが望ましい。すなわち、リード動作時にリセット信号をオフ電圧Voffからオン電圧Vonに切り替えるときの遷移時間を短く保ったまま、シャッタ動作時にリセット信号をオン電圧Vonからオフ電圧Voffに切り替えるときの遷移時間を長くすることが望ましい。従って、後者の遷移時間が前者の遷移時間より長くなる。
また、図７の例では、リード行のＲ相の信号の読み出し後に、リセット信号をＬに切り替え、リセットトランジスタ２０３をオフしているが、シャッタ行の読み出しが開始されるまで、リセットトランジスタ２０３をオンしたままにしてもよい。また、この場合、シャッタ行とリード行のＲ相の信号の読み出しを共通化することも可能である。
なお、以上においては、図２乃至図４等を参照して単位画素の構成、単位画素の配列、および画素構造等について説明したが、本技術は、任意の構成や構造を有し、任意のパターンで配列された単位画素から読み出された信号を処理する信号処理装置に適用することができる。つまり、本技術は、任意の構成や構造を有し、任意のパターンで配列された単位画素を有する撮像素子に適用することができる。したがって、本技術を適用する単位画素の構成、単位画素の配列、および画素構造等は、上述した例（図２乃至図４の例）に限定されない。
ただし、上述したように、完全空乏化することができない単位画素の場合、特にkTCノイズを十分に抑制することがより困難である。しかしながら、この場合であっても本技術を適用することにより、画素信号に含まれるkTCノイズを十分に抑制することができる。したがって、この場合、本技術を適用することにより、撮像素子は、画像データの画像の画質の低下を抑制することができ、より大きな効果を得ることができる。
＜２．第２の実施の形態＞
ところで、上述した第１の実施の形態における読み出し制御処理（図６、図７）では、フィードスルー（FT：Feed Through）による電圧変動を相関二重サンプリングして、kTCノイズを取り出すため、読み出し時のフィードスルーの変化分も含めての読み出しが必要となる。そのため、Data相（Ｄ相）よりもReset相（Ｒ相）のほうが、フィードスルー分だけ電圧が上昇して、従来のA/D変換器を用いると、ランプ波形の基準信号（ランプ信号）が、単位画素２００から読み出された信号から外れてしまい、正常にA/D変換することができないという現象が発生する場合がある。
この現象を回避するためには、緑色、赤色、および青色の色別にA/D変換器を用意するか、あるいは、有機光電変換膜の画素とフォトダイオードの画素の２系統にクランプ回路を搭載する必要があり、このような構成を採用した場合には、回路規模の増大と制御の複雑化を招くことになる。そのため、回路規模の増大と制御の複雑化を抑制しつつ、フィードスルーによる電圧変動の影響を回避できるようなA/D変換器が求められている。
このような要求を満たすために、上述した説明ではその詳細な内容の説明を省略していたが、第１の実施の形態における読み出し制御処理（図６、図７）においては、回路規模の増大と制御の複雑化を抑制しつつ、フィードスルーによる電圧変動の影響を抑えることで、A/D変換部１０３において、単位画素２００から垂直信号線１１３を介して読み出される信号と、ランプ信号とを比較することで行われるA/D変換が正常に行われるようにしている。
そこで、以下、第２の実施の形態として、第１の実施の形態における読み出し制御処理（図６、図７）のより詳細な内容について説明する。
＜撮像素子＞
図１３は、本技術を適用した撮像素子の主な構成例を示す図である。図１３に示される撮像素子１００は、CMOSイメージセンサ等であって、図１に示される撮像素子１００と対応する部分については同一の符号が付してあり、その説明は適宜省略するものとする。すなわち、図１３に示される撮像素子１００においては、A/D変換部１０３のより詳細な構成を示している。
A/D変換部１０３は、画素アレイ部１０１に行列状に配置された単位画素２００から読み出されたアナログ信号をA/D変換する。A/D変換部１０３には、ADC１２１−１乃至ADC１２１−Ｎ（Ｎは任意の自然数）と、DAC（Digital Analog Converter）３０１、クランプ制御部３０２、および、加算器３０３とが設けられている。
DAC３０１は、制御部１０６の制御に基づいて、ランプ波形の信号を生成し、出力信号として加算器３０３に供給する。クランプ制御部３０２は、制御部１０６の制御に基づいて、DCレベル制御用の出力信号を生成し、加算器３０３に供給する。加算器３０３は、DAC３０１からの出力信号と、クランプ制御部３０２からの出力信号とを加算し、ランプ波形の基準信号（ランプ信号）として、ADC１２１−１乃至ADC１２１−Ｎに供給する。
ADC１２１−１においては、比較器３１１−１によって、１列目の単位画素２００から垂直信号線１１３−１を介して読み出されるアナログ信号（画素信号）の電圧レベルと、加算器３０３からの所定の傾きで上昇または下降するランプ信号の電圧レベルとが比較される。このとき、カウンタ３１２−１では、カウンタラッチが動作している。そして、ADC１２１−１では、加算器３０３からのランプ信号と、カウンタ３１２−１でのカウンタ値が一対一の対応を取りながら変化することで、垂直信号線１１３−１を介して入力されたアナログ信号（画素信号）をデジタルデータに変換する。
すなわち、ADC１２１−１は、ランプ信号の電圧レベルの変化を、時間の変化に変換するものであり、その時間をある周期（クロック）でカウントすることで、デジタル値に変換している。ここでは、垂直信号線１１３−１を介して入力されたアナログ信号（画素信号）と、加算器３０３からのランプ信号が交わったとき、比較器３１１−１の出力が反転し、カウンタ３１２−１の入力クロックを停止して、A/D変換を完了させる。
ADC１２１−２乃至ADC１２１−Ｎにおいては、ADC１２１−１と同様に、比較器３１１−２乃至３１１−Ｎによって、垂直信号線１１３−２乃至１１３−Ｎを介して入力されたアナログ信号（画素信号）と、加算器３０３からのランプ信号とが比較され、カウンタ３１２−２乃至３１２−Ｎがカウンタラッチ動作をすることで、A/D変換が行われる。
ここで、クランプ制御部３０２は、制御部１０６からのクランプ信号（CLPEN）に基づいて、DCレベル制御用の出力信号を生成し、加算器３０３に供給する。すなわち、クランプ制御部３０２は、シャッタ動作として単位画素２００のリセット信号がハイ（High）の状態、および、リード動作として単位画素２００のリセット信号がハイ（High）の状態において、DCレベル制御用の出力信号を生成する。そして、加算器３０３において、DAC３０１からの出力信号と、クランプ制御部３０２からの出力信号とが加算され、ランプ波形の基準信号（ランプ信号）が得られる。
このランプ信号は、クランプしない場合と比べて、ダイナミックレンジが拡大されたものとなる。したがって、リセット信号がハイ（High）の状態、すなわち、フィードスルーによる電圧変動の影響が生じるＲ相のタイミングで、ランプ信号にクランプをかけるように制御して、ランプ信号のダイナミックレンジが拡大されるようにすることで、単位画素２００から垂直信号線１１３を介して読み出されるアナログ信号（画素信号）が、ランプ信号から外れることを抑制して、正常にA/D変換を行うことができる。
なお、クランプ制御部３０２には、クランプ量の調整値（クランプコード）を設定可能なレジスタが設けられている。制御部１０６は、クランプ信号（CLPEN）を、クランプ制御部３０２に供給して、当該レジスタに、緑色、赤色、および青色の色別に、シャッタ行とリード行のそれぞれのタイミングで、独立してクランプ量の調整値を設定することができる。クランプ制御部３０２は、レジスタに設定されたクランプ量の調整値に基づいて、各色の各タイミングごとに、クランプ制御を行い、ランプ信号をクランプすることができる。その結果、色別のA/D変換器を用意したり、あるいは、クランプ回路を２系統搭載したりするなど、新たな回路を追加することなく、正確な読み出し制御処理を行うことができる。
＜読み出し制御処理＞
以上のような構成を有する撮像素子１００（図１３）において、単位画素２００から信号を読み出すに際して、制御部１０６は、以下のように読み出し制御処理を実行して各部を制御し、各単位画素２００から信号を読み出させる。次に、図１４のフローチャートを参照して、読み出し制御処理の流れの例を説明する。必要に応じて図１５を参照して説明する。
読み出し制御処理が開始されると、ステップＳ２０１乃至Ｓ２０４においては、図６のステップＳ１０１乃至Ｓ１０３と同様に、シャッタ動作として、垂直駆動部１０２を制御してリセット信号がＨ（High（ハイ））に設定され、そのシャッタ行の単位画素２００の各部が、リセット信号がＨの状態においてAZ動作を行い、信号の読み出しを行う。そして、A/D変換部１０３によって、ステップＳ２０１の処理により各列の単位画素２００から読み出された信号のA/D変換が行われるが、リセット信号がハイ（High）の状態、すなわち、フィードスルーによる電圧変動の影響が生じるＲ相のタイミングとなるので、クランプ制御部３０２によるクランプ制御が行われ（Ｓ２０２）、DAC３０１からの出力信号にクランプがかけられる。
その結果、図１５の枠Ｆａ内に示すように、加算器３０３からのランプ信号のダイナミックレンジが拡大され、各列の単位画素２００から読み出された信号が、ランプ信号から外れることなく、正常にA/D変換を行うことができる（Ｓ２０３）。これにより、図１５の”A/D１”の部分（Ｒ相）のA/D変換結果が得られる。そして、ステップＳ２０３の処理により得られたA/D変換結果のデジタルデータは、記憶部１５２に記憶される（Ｓ２０４）。
ステップＳ２０５乃至Ｓ２０７においては、図６のステップＳ１０４乃至Ｓ１０６と同様に、シャッタ動作として、垂直駆動部１０２を制御してリセット信号がＬ（Low（ロー））に設定され、そのシャッタ行の単位画素２００の各部が、リセット信号がＬの状態において信号の読み出しを行う。そして、A/D変換部１０３が、ステップＳ２０５の処理により各列の単位画素２００から読み出された信号をA/D変換する。
これにより、図１５の”A/D２”の部分（Ｐ相）のA/D変換結果が得られる。そして、ステップＳ２０６の処理により得られたA/D変換結果のデジタルデータは、記憶部１５２に記憶される（Ｓ２０７）。
ステップＳ２０８，Ｓ２０９においては、図６のステップＳ１０７，１０８と同様に、CDS処理部１５１が、ステップＳ２０４およびステップＳ２０７において記憶部１５２に記憶させたA/D変換結果のデジタルデータを読み出し、それらを用いて、シャッタ行についての相関二重サンプリングを行う。この処理により、kTCノイズと、フィードスルー電圧に相当するA/D変換結果（ノイズ信号Vn）が得られる。そして、ステップＳ２０８の処理により得られたCDS結果は、記憶部１５２に記憶される（Ｓ２０９）。
次に、ステップＳ２１０乃至Ｓ２１２においては、図６のステップＳ１０９乃至Ｓ１１１と同様に、リード動作として、リード行の単位画素２００の各部が、リセット信号がＬの状態においてAZ動作を行い、信号の読み出しを行う。そして、A/D変換部１０３が、ステップＳ２１０の処理により各列の単位画素２００から読み出された信号をA/D変換する。
これにより、図１５の”A/D３”の部分（Ｄ相）のA/D変換結果が得られる。そして、ステップＳ２１１の処理により得られたA/D変換結果のデジタルデータは、記憶部１５２に記憶される（Ｓ２１２）。
ステップＳ２１３乃至Ｓ２１６においては、図６のステップＳ１１２乃至Ｓ１１４と同様に、リード動作として、垂直駆動部１０２を制御してリセット信号がＨに設定され、そのリード行の単位画素２００の各部が、リセット信号がＨの状態において信号の読み出しを行う。そして、A/D変換部１０３によって、ステップＳ２１３の処理により各列の単位画素２００から読み出された信号のA/D変換が行われるが、リセット信号がハイ（High）の状態、すなわち、フィードスルーによる電圧変動の影響が生じるＲ相のタイミングとなるので、クランプ制御部３０２によるクランプ制御が行われ（Ｓ２１４）、DAC３０１からの出力信号にクランプがかけられる。
その結果、図１５の枠Ｆｂ内に示すように、加算器３０３からのランプ信号のダイナミックレンジが拡大され、各列の単位画素２００から読み出された信号が、ランプ信号から外れることなく、正常にA/D変換を行うことができる（Ｓ２１５）。これにより、図１５の”A/D４”の部分（Ｒ相）のA/D変換結果が得られる。そして、ステップＳ２１５の処理により得られたA/D変換結果のデジタルデータは、記憶部１５２に記憶される（Ｓ２１６）。
ステップＳ２１７においては、図６のステップＳ１１５と同様に、CDS処理部１５１が、ステップＳ２１２およびステップＳ２１６において記憶部１５２に記憶させたA/D変換結果のデジタルデータを読み出し、それらを用いて、リード行についての相関二重サンプリングを行う。この処理により、kTCノイズと、フィードスルー電圧と、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果（データ信号Vd）が得られる。
ステップＳ２１８，２１９においては、図６のステップＳ１１６，１１７と同様に、CDS処理部１５１が、ステップＳ２０９において記憶部１５２に記憶させたCDS結果（すなわち、kTCノイズとフィードスルー電圧に相当するA/D変換結果（ノイズ信号Vn））を記憶部１５２から読み出し、そのCDS結果と、ステップＳ２１７の処理により得られたCDS結果（すなわち、kTCノイズと、フィードスルー電圧と、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果（データ信号Vd））とを用いて、相関二重サンプリングを行う。
例えば、CDS処理部１５１は、データ信号Vdからノイズ信号Vnを減算する。この処理により、kTCノイズが十分に抑制された、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果（出力信号Vout）が得られる。ステップＳ２１８において得られた出力信号Voutは、データ出力部１５３に供給され、撮像素子１００の外部に出力される（Ｓ２１９）。
ステップＳ２１９の処理が終了すると、図１４の読み出し制御処理が終了する。
以上の読み出し制御処理を実行することにより、撮像素子１００（CDS処理部１５１）は、kTCノイズが十分に抑制された、所定の蓄積時間に応じて光電変換した電荷量に相当するA/D変換結果（出力信号Vout）を撮像画像データとして外部に出力することができる。したがって、撮像素子１００は、kTCノイズ等による撮像画像の画質の低下を抑制することができる。
また、シャッタ動作として単位画素２００のリセット信号がハイ（High）の状態、および、リード動作として単位画素２００のリセット信号がハイ（High）の状態、すなわち、フィードスルーによる電圧変動の影響が生じるＲ相のタイミングにおいて、ランプ信号にクランプをかけるように制御することにより、ランプ信号のダイナミックレンジ（振幅）が拡大される。これにより、単位画素２００から垂直信号線１１３を介して読み出されるアナログ信号（画素信号）が、ランプ信号から外れることが抑制され、正常にA/D変換を行うことができる。
なお、上述したように、クランプ制御部３０２には、緑色、赤色、および青色の色別に、シャッタ行とリード行のそれぞれのタイミング（例えば、図１５の”A/D１”と”A/D３”のタイミング）で、独立してクランプ量の調整値を設定可能なレジスタが設けられている。従って、クランプ制御部３０２は、当該レジスタに設定されたクランプ量の調整値に基づいて、各色ごとに任意のタイミングで、クランプ制御を行い、ランプ信号をクランプすることができる。
その結果、例えば、緑色、赤色、および青色の色別のA/D変換器を用意してクランプ回路を搭載することなく、色別に、任意のタイミングで、クランプ制御を行うことができる。また、例えば、有機光電変換膜の画素とフォトダイオードの画素の２系統にクランプ回路を搭載することなく、特性の異なる画素についてのクランプ制御を行うことができる。
このように、クランプ制御部３０２に、クランプ量の調整値を設定可能なレジスタが設けられることで、色別のA/D変換器を用意してクランプ回路を搭載したり、有機光電変換膜の画素とフォトダイオードの画素の２系統にクランプ回路を搭載したりする必要がなくなるので、回路規模の増大を抑制するとともに、制御の複雑化を回避することができる。
なお、図７１５の例では、リード行のＲ相の信号の読み出し後に、リセット信号をＬに切り替え、リセットトランジスタ２０３をオフしているが、シャッタ行の読み出しが開始されるまで、リセットトランジスタ２０３をオンしたままにしてもよい。また、この場合、シャッタ行とリード行のＲ相の信号の読み出しを共通化することも可能である。
＜３．第３の実施の形態＞
次に、図１６を参照して、本技術の第３の実施の形態について説明する。
＜撮像素子＞
図１６は、本技術の第３の実施の形態に係る撮像素子４００の主な構成例を示す図である。なお、図中、図１３と対応する部分には同じ符号を付してあり、処理が同じ部分については、その説明は適宜省略する。
撮像素子４００は、図１３の撮像素子１００と比較して、リセット信号補正部４０１が追加され、制御部１０６の代わりに制御部４０２が設けられている点が異なる。
リセット信号補正部４０１は、リセット線１１１毎にリセット信号補正部４０１−１乃至４０１−Ｍを備えている。リセット信号補正部４０１−１乃至４０１−Ｍは、制御部４０２の制御に基づいて、垂直駆動部１０２から供給されるリセット信号の波形（電圧）を補正して、画素アレイ部１０１の各画素に供給する。
制御部４０２は、図１３の撮像素子１００の制御部１０６の機能に加えて、リセット信号補正部４０１−１乃至４０１−Ｍを制御する機能を備えている。例えば、制御部４０２は、CDS処理部１５１から供給される信号（例えば、ノイズ信号Vn等）に基づいて、リセット信号補正部４０１−１乃至４０１−Ｍを介して、リセット信号の中間電圧Vmを制御することにより、リセットオフ時の電荷保持部２０２の電位のばらつきを抑制する。
例えば、上述した図１０の中間電圧Vmとノイズ信号Vnの相関関係のデータに基づいて、ノイズ信号Vnのばらつきが最小となるノイズ信号Vnの平均電圧Vntgtを予め制御部４０２に記憶させておく。そして、制御部４０２は、リセット信号補正部４０１−１乃至４０１−Ｍを制御して、ノイズ信号Vnの平均値が平均電圧Vntgtにできる限り近づくように、リセット信号を制御する。これにより、例えば、製造ばらつき等によりリセットトランジスタ２０３の閾値電圧Vthが設計値とずれている場合でも、リセットオフ時の電荷保持部２０２の電位のばらつきを抑制することができる。
また、例えば、制御部４０２が、ノイズ信号Vnを読み出し動作時のＤ相の画素信号VRlowと比較した結果に基づいて、上述した図９または図１１の中間電位期間の有無を制御するようにしてもよい。例えば、制御部４０２は、ノイズ信号Vnが画素信号VRlowより十分に小さい場合（例えば、ノイズ信号Vnが画素信号VRlowの１０％以下である場合）、換言すれば、蓄積期間に蓄積した電荷量に相当する信号成分と比べてkTCノイズが十分小さい場合、中間電位期間を設けずに、図８に示されるように、リセット信号をオン電圧Vonからオフ電圧Voffに直接切り替えるようにしてもよい。これにより、画素信号VRlowが大きくなる高照度時に、中間電位期間を省略した分だけ、フレームレートを上げることが可能になる。
同様に、例えば、制御部４０２が、ノイズ信号Vnを画素信号VRlowと比較した結果に基づいて、上述した図１２の遷移期間の長さを制御するようにしてもよい。例えば、制御部４０２は、ノイズ信号Vnが画素信号VRlowより十分に小さい場合（例えば、ノイズ信号Vnが画素信号VRlowの１０％以下である場合）、遷移期間を０に設定し（すなわち、遷移期間を省略し）、図８に示されるように、リセット信号をオン電圧Vonからオフ電圧Voffに直接切り替えるようにしてもよい。或いは、例えば、制御部４０２は、ノイズ信号Vnが画素信号VRlowより十分に小さい場合（例えば、ノイズ信号Vnが画素信号VRlowの１０％以下である場合）、遷移期間を短縮し、リセット信号の立下りを急峻にするようにしてもよい。これにより、画素信号VRlowが大きくなる高照度時に、遷移期間を短縮した分だけ、フレームレートを上げることが可能になる。
なお、例えば、制御部４０２は、画素信号VRlowの代わりに、データ信号Vdとノイズ信号Vnを比較するようにしてもよい。
＜４．第４の実施の形態＞
次に、図１７乃至図１９を参照して、本技術の第４の実施の形態について説明する。
図１７は、リセットトランジスタ２０３の第１の実施の形態であるリセットトランジスタ２０３ａの断面を模式的に示している。
リセットトランジスタ２０３ａにおいては、半導体基板５０１上に絶縁膜５０２が形成され、絶縁膜５０２上にゲート電極５０３が形成されている。ゲート電極５０３は、配線５１１Ａを介してリセット線１１１に接続されている。
また、半導体基板５０１の表面において、ゲート電極５０３を挟むように、ドレイン拡散層５０４及び電荷保持部２０２が形成されている。ドレイン拡散層５０４は、配線５１１Ｂを介して画素電源２１２に接続されている。電荷保持部２０２は、配線５１１Ｃを介して光電変換素子２０１に接続されている。
図１８は、図１７のＡ−Ａ’部（リセットトランジスタ２０３ａの半導体基板５０１のゲート電極５０３の直下のチャネル部）の断面のＰ型不純物濃度分布の一例を示している。この例においては、電荷保持部２０２に近づくほどＰ型不純物濃度が高くなり、ドレイン拡散層５０４に近づくほどＰ型不純物濃度が低くなっている。
図１９は、時刻ｔ１、時刻ｔ３、および時刻ｔ２における電荷保持部２０２、リセットトランジスタ２０３ａの半導体基板５０１のチャネル部、およびドレイン拡散層５０４のポテンシャルの分布を模式的に示している。なお、時刻ｔ１、時刻ｔ３、および時刻ｔ２は、図９の時刻ｔ１、時刻ｔ３、および時刻ｔ２と同じものである。
図１８に示されるように、リセットトランジスタ２０３ａのチャネル部の電荷保持部２０２側のＰ型不純物濃度を高くすることにより、図１９に示されるように、チャネル部に蓄積されている電荷の電荷保持部２０２への移動を抑制するようにポテンシャル勾配が形成される。従って、リセットオフ直後の電荷保持部２０２の電位のばらつきをさらに抑制することができる。
＜５．第５の実施の形態＞
次に、図２０を参照して、本技術の第５の実施の形態について説明する。
図２０は、リセットトランジスタ２０３の第２の実施の形態であるリセットトランジスタ２０３ｂの断面を模式的に示している。なお、図中、図１８のリセットトランジスタ２０３ａと対応する部分には同じ符号を付してあり、その説明は適宜省略する。
リセットトランジスタ２０３ｂは、リセットトランジスタ２０３ｂと比較して、ゲート電極５０３の代わりに、ゲート電極５５１が設けられている点が異なる。
ゲート電極５５１は、ドレイン拡散層５０４側のゲート電極５５１Ａと、電荷保持部２０２側のゲート電極５５１Ｂに分かれる。ゲート電極５５１Ｂの仕事関数は、ゲート電極５５１Ａの仕事関数より大きい。これにより、上述した図１９と同様に、リセットトランジスタ２０３ｂのチャネル部において、チャネル部に蓄積されている電荷の電荷保持部２０２への移動を抑制するようにポテンシャル勾配が形成される。これにより、リセットオフ直後の電荷保持部２０２の電位のばらつきを抑制することができる。
なお、ゲート電極５５１の仕事関数を、３段階以上変化させるようにしてもよい。ゲート電極５５１の仕事関数を３段階以上に変化させる場合も、電荷保持部２０２に近づくほど仕事関数を大きくし、ドレイン拡散層５０４に近づくほど仕事関数を小さくするようにすればよい。
＜６．第６の実施の形態＞
次に、図２１を参照して、本技術の第６の実施の形態について説明する。
図２１は、図２の単位画素２００の代わりに用いることが可能な単位画素６００の主な構成例を示す図である。なお、図中、図２と対応する部分には同じ符号を付してあり、その説明は適宜省略する。
単位画素６００は、単位画素２００と比較して、リセットトランジスタ２０３の代わりに、２つのリセットトランジスタ６０１ａおよび６０１ｂが設けられ、容量素子６０２が追加されている点が異なる。また、垂直駆動部１０２（図１）から２本のリセット線１１１ａおよび１１１ｂが配線されている点が異なる。
リセットトランジスタ６０１ａは、ドレイン電極がリセットトランジスタ６０１ｂのソース電極に接続され、ソース電極が電荷保持部２０２に接続される。また、リセットトランジスタ６０１ａのゲート電極には、リセット信号ａが垂直駆動部１０２からリセット線１１１ａを介して与えられる。
リセットトランジスタ６０１ｂは、ドレイン電極が画素電源２１２（に接続されている接続線）に接続される。また、リセットトランジスタ６０１ｂのゲート電極には、リセット信号ｂが垂直駆動部１０２からリセット線１１１ｂを介して与えられる。
容量素子６０２は、一端がリセットトランジスタ６０１ａのドレイン電極に接続され、他端が画素アレイ部１０１のグランド（GND）に接続されている。
単位画素６００においては、例えば、リセットトランジスタ６０１ａのオン／オフを制御し、電荷保持部２０２の容量を変化させることにより、変換効率を切り替えることができる。
また、単位画素６００においても、例えば、リセットトランジスタ６０１ａへのリセット信号ａおよびリセットトランジスタ６０１ｂへのリセット信号ｂを中間電圧に設定することにより、リセットオフ直後の電荷保持部２０２の電位のばらつきを抑制することが可能である。或いは、例えば、リセットトランジスタ６０１ａへのリセット信号ａおよびリセットトランジスタ６０１ｂへのリセット信号ｂの立下りの傾きを小さくすることにより、リセットオフ直後の電荷保持部２０２の電位のばらつきを抑制することが可能である。
さらに、リセットトランジスタ６０１ａをオンし、変換効率を下げる場合、リセットトランジスタ６０１ａのチャネル部に画素信号の電荷が蓄積される状態となる。従って、この場合、リセット信号ａを中間電圧に設定し、リセットトランジスタ６０１ａのチャネル部とウェル間の電界を緩和することによる暗電流シェーディング、白点、黒点等の発生の抑制効果がより高くなると考えられる。
なお、１つの単位画素において３つ以上のリセットトランジスタを設けることも可能である。
＜７．第７の実施の形態＞
＜撮像素子＞
なお、本技術を適用する撮像素子が、互いに重畳される複数の半導体基板を有するようにしてもよい。
図２２は、本技術を適用した撮像素子の一例の主な構成例を示す図である。図２２に示される撮像素子７００は、撮像素子１００と同様に、被写体を撮像し、撮像画像のデジタルデータを得る素子である。図２２に示されるように、撮像素子７００は、互いに重畳される２枚の半導体基板（積層チップ（画素チップ７０１および回路チップ７０２））を有する。なお、この半導体基板（積層チップ）の数（層数）は、複数であればよく、例えば、３層以上であってもよい。
画素チップ７０１には、入射光を光電変換する光電変換素子を含む単位画素が複数並べられた画素アレイ部７１１が形成されている。また、回路チップ７０２には、画素アレイ部７１１から読み出された画素信号を処理する周辺回路が形成される周辺回路領域７１２が形成されている。
撮像素子７００の回路構成は、撮像素子１００（図１，図１３）または撮像素子（図１６）と同様である。すなわち、画素アレイ部７１１は、画素アレイ部１０１と同様の領域であり、画素アレイ部１０１と同様に複数の単位画素２００（図２）または単位画素６００（図２１）が形成される。また、周辺回路領域７１２には、周辺回路として、垂直駆動部１０２、A/D変換部１０３、水平駆動部１０４、演算出力部１０５、および制御部１０６等が形成される。
上述したように画素チップ７０１および回路チップ７０２は、互いに重畳され、多層構造（積層構造）を形成する。画素チップ７０１に形成される画素アレイ部７１１の各画素と回路チップ７０２に形成される周辺回路領域７１２の周辺回路は、ビア領域（VIA）７１３およびビア領域（VIA）７１４に形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。
この撮像素子７００のように、本技術を適用したA/D変換部１０３や演算出力部１０５等の周辺回路は、画素アレイ部７１１（画素アレイ部１０１）と異なるチップに形成されるようにしてもよい。つまり、図１若しくは図１３の撮像素子１００または図１６の撮像素子４００の構成と実質的に同様の構成を形成することができるのであれば、それらがどのように形成されていてもよく、例えば、撮像素子１００または撮像素子４００の全ての構成が一体として形成されていなくてもよい。すなわち、例えば、A/D変換部１０３や演算出力部１０５等の周辺回路の一部若しくは全部が、画素アレイ部１０１（の単位画素２００または単位画素６００）と異なるLSIとして形成されるようにしてもよい。さらに、周辺回路が複数のLSIに分散して形成されるようにしてもよい。
なお、上述した各実施の形態は、可能な範囲で組み合わせることが可能である。例えば、第４乃至第６の実施の形態のうち任意の２つ以上を組み合わせることが可能である。
＜８．適用例＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図２３は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図２３に示される撮像装置８００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図２３に示されるように撮像装置８００は、光学部８１１、CMOSセンサ８１２、操作部８１３、制御部８１４、画像処理部８１５、表示部８１６、コーデック処理部８１７、および記録部８１８を有する。
光学部８１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。
光学部８１１は、被写体からの光（入射光）を透過し、CMOSセンサ８１２に供給する。
CMOSセンサ８１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の出力信号（撮像画像データ）を画像処理部８１５に供給する。
操作部８１３は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部８１４に供給する。
制御部８１４は、操作部８１３により入力されたユーザの操作入力に対応する信号に基づいて、光学部８１１、CMOSセンサ８１２、画像処理部８１５、表示部８１６、コーデック処理部８１７、および記録部８１８の駆動を制御し、各部に撮像に関する処理を行わせる。
画像処理部８１５は、CMOSセンサ８１２により得られた出力信号の処理（すなわち、撮像画像データの画像処理）を行う。より具体的には、画像処理部８１５は、CMOSセンサ８１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部８１５は、画像処理を施した撮像画像データを表示部８１６およびコーデック処理部８１７に供給する。
表示部８１６は、例えば、液晶ディスプレイ等として構成され、画像処理部８１５から供給された撮像画像データに基づいて、被写体の画像を表示する。
コーデック処理部８１７は、画像処理部８１５から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部８１８に供給する。
記録部８１８は、コーデック処理部８１７からの符号化データを記録する。記録部８１８に記録された符号化データは、必要に応じて画像処理部８１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部８１６に供給され、その撮像画像データに対応する撮像画像が表示される。
以上のような撮像装置８００のCMOSセンサ８１２として、上述した本技術を適用する。すなわち、CMOSセンサ８１２として、上述した実施の形態の撮像素子が用いられる。これにより、CMOSセンサ８１２は、画質の低下を抑制することができる。したがって撮像装置８００は、被写体を撮像することにより、高画質な画像を得ることができる。
なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。
＜イメージセンサの使用例＞
図２４は、上述のイメージセンサ（撮像素子１００、撮像素子４００）の使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
（１）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記駆動部は、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する
撮像素子。
（２）
前記ノイズ信号に基づいて、前記中間電圧を制御する制御部を
さらに備える前記（１）に記載の撮像素子。
（３）
前記駆動部は、前記中間電圧を複数のレベルに設定し、前記リセット信号を前記オン電圧から前記オフ電圧に段階的に近づける
前記（１）又は（２）に記載の撮像素子。
（４）
前記ノイズ信号と前記第３の信号又は前記データ信号とを比較した結果に基づいて、前記リセット信号を前記中間電圧に設定する期間の有無を制御する制御部を
さらに備える前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）
前記駆動部は、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替えるときの第１の遷移時間を、前記第３の信号の読み出し後に前記リセット信号を前記オフ電圧から前記オン電圧に切り替えるときの第２の遷移時間より長くする
前記（１）に記載の撮像素子。
（６）
前記ノイズ信号と前記第３の信号又は前記データ信号とを比較した結果に基づいて、前記第１の遷移時間を制御する制御部を
さらに備える前記（５）に記載の撮像素子。
（７）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定し、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
撮像素子の駆動方法。
（８）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記駆動部は、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する
撮像素子と、
前記出力信号の処理を行う信号処理部と
を備える電子機器。
（９）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する
撮像素子。
（１０）
前記チャネル部の不純物濃度により前記チャネル部のポテンシャル勾配が形成される
前記（９）に記載の撮像素子。
（１１）
前記リセットトランジスタのゲート電極の仕事関数の変化により前記チャネル部のポテンシャル勾配が形成される
前記（９）に記載の撮像素子。
（１２）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制し、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
撮像素子の駆動方法。
（１３）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する
撮像素子と、
前記出力信号の処理を行う信号処理部と
を備える電子機器。
（１４）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する
撮像素子。
（１５）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制し、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
撮像素子の駆動方法。
（１６）
単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
を備え、
前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する
撮像素子と、
前記出力信号の処理を行う信号処理部と
を備える電子機器。
１００ 撮像素子， １０１ 画素アレイ部， １０２ 垂直駆動部， １０３ A/D変換部， １０４ 水平駆動部， １０５ 演算出力部， １０６ 制御部， １１１−１乃至１１１−Ｍ リセット線， １１２−１乃至１１２−Ｍ 行選択線， １１３−１乃至１１３−Ｎ 垂直信号線， １２１−１乃至１２１−Ｎ ADC， １５１ CDS処理部， １５２ 記憶部， １５３ データ出力部， ２００ 単位画素， ２０１ 光電変換素子， ２０２ 電荷保持部， ２０３，２０３ａ，２０３ｂ リセットトランジスタ， ２０４ 増幅トランジスタ， ２０５ 選択トランジスタ， ２１１乃至２１３ 画素電源， ３０１ DAC， ３０２ クランプ制御部， ３０３ 加算器， ３１１−１乃至３１１−Ｎ 比較器， ３１２−１乃至３１２−Ｎ カウンタ， ４００ 撮像素子， ４０１−１乃至４０１−Ｍ リセット信号補正部， ４０２ 制御部， ５０１ 半導体基板， ５０３ ゲート電極， ５０４ ドレイン拡散層， ５５１，５５１Ａ，５５１Ｂ ゲート電極， ６００ 単位画素， ６０１ａ，６０１ｂ リセットトランジスタ， ６０２ 容量素子， ７００ 撮像素子， ７０１ 画素チップ， ７０２ 回路チップ， ７１１ 画素アレイ部， ７１２ 周辺回路領域， ８００ 撮像装置， ８１２ CMOSセンサ， ８１５ 画像処理部

Claims (16)

  1. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記駆動部は、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する
    撮像素子。
  2. 前記ノイズ信号に基づいて、前記中間電圧を制御する制御部を
    さらに備える請求項１に記載の撮像素子。
  3. 前記駆動部は、前記中間電圧を複数のレベルに設定し、前記リセット信号を前記オン電圧から前記オフ電圧に段階的に近づける
    請求項１に記載の撮像素子。
  4. 前記ノイズ信号と前記第３の信号又は前記データ信号とを比較した結果に基づいて、前記リセット信号を前記中間電圧に設定する期間の有無を制御する制御部を
    さらに備える請求項１に記載の撮像素子。
  5. 前記駆動部は、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替えるときの第１の遷移時間を、前記第３の信号の読み出し後に前記リセット信号を前記オフ電圧から前記オン電圧に切り替えるときの第２の遷移時間より長くする
    請求項１に記載の撮像素子。
  6. 前記ノイズ信号と前記第３の信号又は前記データ信号とを比較した結果に基づいて、前記第１の遷移時間を制御する制御部を
    さらに備える請求項５に記載の撮像素子。
  7. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定し、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
    撮像素子の駆動方法。
  8. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記駆動部は、前記第１の信号の読み出し後に前記リセットトランジスタのゲート電極へのリセット信号を所定のオン電圧から所定のオフ電圧に切り替える前に、前記リセット信号を前記オン電圧と前記オフ電圧の間の中間電圧に設定する
    撮像素子と、
    前記出力信号の処理を行う信号処理部と
    を備える電子機器。
  9. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する
    撮像素子。
  10. 前記チャネル部の不純物濃度により前記チャネル部のポテンシャル勾配が形成される
    請求項９に記載の撮像素子。
  11. 前記リセットトランジスタのゲート電極の仕事関数の変化により前記チャネル部のポテンシャル勾配が形成される
    請求項９に記載の撮像素子。
  12. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制し、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
    撮像素子の駆動方法。
  13. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記リセットトランジスタの前記チャネル部のポテンシャル勾配により、前記リセットトランジスタをオフするときの前記チャネル部から前記電荷保持部への電荷の移動を抑制する
    撮像素子と、
    前記出力信号の処理を行う信号処理部と
    を備える電子機器。
  14. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する
    撮像素子。
  15. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動するとともに、前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制し、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する
    撮像素子の駆動方法。
  16. 単位画素のリセットトランジスタをオンし電荷保持部をリセットした状態において第１の信号を読み出し、前記第１の信号の読み出し後に前記リセットトランジスタをオフした状態において第２の信号を読み出し、前記リセットトランジスタがオフされ、光電変換により得られた電荷が前記電荷保持部に蓄積された状態において第３の信号を読み出し、前記第３の信号の読み出し後に前記リセットトランジスタをオンし前記電荷保持部をリセットした状態において第４の信号を読み出すように前記単位画素を駆動する駆動部と、
    前記第１の信号と前記第２の信号との相関二重サンプリングによりノイズ信号を生成し、前記第３の信号と前記第４の信号との相関二重サンプリングによりデータ信号を生成し、前記データ信号と前記ノイズ信号との相関二重サンプリングにより出力信号を生成する相関二重サンプリング部と
    を備え、
    前記第１の信号の読み出し後に前記リセットトランジスタをオフするときに前記リセットトランジスタのチャネル部から前記電荷保持部へ移動する電荷量のばらつきを抑制する
    撮像素子と、
    前記出力信号の処理を行う信号処理部と
    を備える電子機器。
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