WO2017169882A1 - 撮像素子、撮像素子の製造方法、及び、電子機器 - Google Patents

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Definitions

  • the present technology relates to an imaging device, a manufacturing method of the imaging device, and an electronic device, and more particularly, an imaging device suitable for use in a case where a charge storage capacitor element is provided in a pixel, an imaging device manufacturing method, and an electronic device Regarding equipment.
  • the light receiving area of the photodiode is reduced by that amount, and the sensitivity of the image sensor is reduced.
  • the present technology is capable of suppressing a decrease in sensitivity of the image sensor when a capacitive element is provided in a pixel.
  • An imaging element includes a photoelectric conversion element and a capacitive element that accumulates charges generated by the photoelectric conversion element in a pixel, and the capacitive element includes a plurality of first trenches.
  • Each first trench includes a first insulating film disposed between the first electrode and the second electrode.
  • the first electrode can be arranged at a position overlapping with the photoelectric conversion element in a wiring layer arranged on the side opposite to the incident surface side of the photoelectric conversion element.
  • the first electrode can be connected to the negative power source side of the pixel, and each second electrode can be connected to the positive power source side of the pixel.
  • the first electrode can be connected to the positive power source side of the pixel, and each second electrode can be connected to the negative power source side of the pixel.
  • the first electrode can be arranged at a position that does not overlap the photoelectric conversion element in the vertical direction.
  • the first electrode can be disposed in a semiconductor substrate on which the photoelectric conversion element is disposed.
  • the capacitor element is provided with a plurality of second trenches, arranged in a position overlapping with the first electrode in a wiring layer stacked on the semiconductor substrate, and electrically connecting each of the second electrodes.
  • a third electrode that is electrically connected, and a plurality of fourth electrodes that are smaller in cross-sectional area than the contact, are embedded in each second trench, and are electrically connected to the first electrode
  • a second insulating film disposed between the third electrode and the fourth electrode can be further provided.
  • the first electrode can be disposed on the wiring layer.
  • a third electrode disposed in a position overlapping the first electrode in a vertical direction and electrically connected to each second electrode;
  • a second insulating film disposed between the first electrode and the second electrode can be further provided.
  • the total area of the portions where each of the second electrodes faces the first electrode can be made larger than the area of the region where the second electrode is disposed in the first electrode.
  • Each of the first trenches can be formed using a self-organized lithography technique.
  • a method for manufacturing an image pickup device including a first electrode forming step of forming a first electrode in a pixel, and the first electrode connected to a gate electrode of a transistor in the pixel.
  • a second electrode forming step of embedding including a first electrode forming step of forming a first electrode in a pixel, and the first electrode connected to a gate electrode of a transistor in the pixel.
  • the first electrode is formed at a position overlapping with the photoelectric conversion element in a wiring layer disposed on the side opposite to the incident surface side of the photoelectric conversion element in the pixel. be able to.
  • the first electrode can be formed at a position that does not overlap with the photoelectric conversion element in the pixel in the vertical direction.
  • the first electrode can be formed in a semiconductor substrate on which the photoelectric conversion element is disposed.
  • the first electrode In the first electrode formation step, the first electrode can be formed on the wiring layer.
  • the total area of the portions where each of the second electrodes faces the first electrode can be made larger than the area of the region where the second electrode is disposed in the first electrode.
  • each of the trenches can be formed using a self-organized lithography technique.
  • An electronic apparatus includes an imaging device and a signal processing unit that processes a signal output from the imaging device, and the imaging device is generated by the photoelectric conversion device and the photoelectric conversion device.
  • a plurality of second electrodes having a small area and embedded in each of the trenches, and an insulating film disposed between the first electrode and the second electrode in each of the trenches .
  • the cross-sectional area is smaller than the first electrode provided with a plurality of first trenches and the contact connected to the gate electrode of the transistor in the pixel.
  • a plurality of second electrodes embedded in the trench, and a first insulating film disposed between the first electrode and the second electrode in each of the first trenches The electric charge generated by the photoelectric conversion element is accumulated in the capacitor element.
  • the first electrode is formed in the pixel, and the opening area of the first electrode is larger than that of the contact formation trench connected to the gate electrode of the transistor in the pixel.
  • a plurality of small trenches are formed, an insulating film is formed on the inner surface of each of the trenches, and a second electrode is embedded in each of the trenches.
  • the cross-sectional area is smaller than that of the first electrode provided with a plurality of trenches and the contact connected to the gate electrode of the transistor in the pixel, and is embedded in each of the trenches.
  • a capacitive element composed of a plurality of second electrodes and a first insulating film disposed between the first electrode and the second electrode in each of the trenches by a photoelectric conversion element. The generated charge is accumulated.
  • the present technology it is possible to suppress a decrease in sensitivity of the image sensor when a capacitive element is provided in a pixel.
  • FIG. 2 is a circuit diagram illustrating a first configuration example of a pixel of the image sensor of FIG. 1.
  • 3 is a timing chart for explaining the operation of the pixel in FIG. 2.
  • It is a top view showing typically a 1st embodiment of a pixel.
  • It is a top view showing typically a 1st embodiment of a pixel.
  • It is sectional drawing which shows typically 1st Embodiment of a pixel.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 1 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6.
  • FIG. 7 is a diagram for explaining a manufacturing method of the pixel in FIGS. 4 to 6. It is the graph which compared the surface area of the upper electrode of the trench type capacitor to which this technique is applied, and a planar type capacitor.
  • It is a top view which shows typically 2nd Embodiment of a pixel.
  • It is a top view which shows typically 2nd Embodiment of a pixel.
  • It is sectional drawing which shows 2nd Embodiment of a pixel typically.
  • It is a top view which shows typically 3rd Embodiment of a pixel.
  • It is a top view which shows typically 4th Embodiment of a pixel.
  • FIG. 3 is a circuit diagram illustrating a second configuration example of a pixel of the image sensor in FIG. 1. It is a figure which shows the usage example of a solid-state image sensor. It is a block diagram which shows the structural example of an electronic device.
  • Example 1 in which a capacitive element is provided in a region not overlapping with the photoelectric conversion element in the vertical direction
  • Fifth Embodiment Example 2 in which a capacitive element is provided in a region that does not overlap with the photoelectric conversion element in the vertical direction
  • Sixth Embodiment Example 3 in which a capacitive element is provided in a region not overlapping with the photoelectric conversion element in the vertical direction
  • Modification 9 Examples of using solid-state image sensors
  • FIG. 1 is a block diagram illustrating a configuration example of an image sensor 10 to which the present technology is applied.
  • the image sensor 10 includes a pixel region 11, a vertical drive circuit 12, a column signal processing circuit 13, a horizontal drive circuit 14, an output circuit 15, and a control circuit 16.
  • the pixel region 11 is a light receiving surface that receives light collected by an optical system (not shown).
  • a plurality of pixels 21 are arranged in a matrix, and each pixel 21 is connected to the vertical drive circuit 12 for each row via a horizontal signal line 22, and the vertical signal line 23 is connected to the pixel region 11.
  • the plurality of pixels 21 each output a pixel signal at a level corresponding to the amount of light received, and an image of the subject that forms an image in the pixel region 11 is constructed from these pixel signals.
  • the vertical drive circuit 12 sequentially outputs a drive signal for driving (transferring, selecting, resetting, etc.) each pixel 21 for each row of the plurality of pixels 21 arranged in the pixel region 11 and the horizontal signal line 22.
  • the vertical drive circuit 12 controls the exposure time and readout scanning of each pixel 21 in the pixel region 11.
  • the vertical drive circuit 12 performs a plurality of pixel signal readout scans of each pixel 21 in the pixel region 11 in parallel, and sets the timing for moving the readout row of each readout scan to other readouts. Control is performed based on the position of the scanning readout line.
  • the column signal processing circuit 13 performs CDS (Correlated Double Sampling) processing on the pixel signal output from the plurality of pixels 21 via the vertical signal line 23, thereby performing AD conversion of the pixel signal. And reset noise.
  • the column signal processing circuit 13 includes a plurality of column processing units (not shown) corresponding to the number of columns of the pixels 21, and can perform CDS processing in parallel for each column of the pixels 21.
  • the horizontal drive circuit 14 sequentially outputs a drive signal for outputting a pixel signal from the column signal processing circuit 13 to the output signal line 24 for each column of the plurality of pixels 21 arranged in the pixel region 11. To supply.
  • the output circuit 15 amplifies the pixel signal supplied from the column signal processing circuit 13 via the output signal line 24 at a timing according to the driving signal of the horizontal driving circuit 14 and outputs the amplified pixel signal to the subsequent signal processing circuit.
  • the control circuit 16 controls driving of each unit in the image sensor 10. For example, the control circuit 16 generates a clock signal according to the driving cycle of each part and supplies it to each part.
  • FIG. 2 is a circuit diagram showing a configuration example of the pixel 21 arranged in the pixel region 11 of the image sensor 10.
  • the pixel 21 includes a photoelectric conversion element 101, a transfer gate unit 102, an FD (floating diffusion) unit 103, a first reset gate unit 104, a second reset gate unit 105, a node unit 106, a capacitor element 107, an amplification transistor 108, and a selection transistor. 109 and an overflow gate portion 110.
  • the imaging device 10 to which the present technology is applied is characterized by including a capacitive element 107 in the pixel 21, for example.
  • the image sensor 10 performs a global shutter photographing operation that simultaneously transfers the charge generated in the photoelectric conversion element 101 of each pixel 21 to the capacitor element 107 and accumulates it. Is possible. Further, for example, when excessive light is incident on the photoelectric conversion element 101, the imaging element 10 accumulates charges overflowing from the photoelectric conversion element 101 in the capacitor element 107, and the overflow charges are also used as image data. It becomes possible to perform a dynamic range photographing operation.
  • drive signals TRG, RST1, RST2, SEL, OFG are supplied from the vertical drive circuit 12 of FIG. 1 through a plurality of signal lines.
  • These drive signals are signals in which the high-level (for example, power supply voltage VDD) state is active and the low-level state (for example, power supply voltage VSS) is inactive because each transistor of the pixel 21 is an NMOS transistor. It is.
  • the drive signal when the drive signal is in an active state, the drive signal is also referred to as ON, and when the drive signal is in an inactive state, the drive signal is also referred to as OFF.
  • the photoelectric conversion element 101 is composed of, for example, a PN junction photodiode.
  • the photoelectric conversion element 101 generates and accumulates charges corresponding to the received light quantity.
  • the transfer gate unit 102 is connected between the photoelectric conversion element 101 and the FD unit 103.
  • a drive signal TRG is applied to the gate electrode of the transfer gate portion 102.
  • the transfer gate portion 102 is turned on, and the charge accumulated in the photoelectric conversion element 101 is transferred to the FD portion 103 via the transfer gate portion 102.
  • an overflow path is formed under the gate electrode of the transfer gate portion 102. Even when the transfer gate portion 102 is in a non-conductive state, when the charge amount of the photoelectric conversion element 101 exceeds the saturation charge amount, the charge overflowing from the photoelectric conversion element 101 passes through the overflow path of the transfer gate portion 102. , And transferred to the FD unit 103.
  • the FD unit 103 converts the charge into a voltage signal and outputs the voltage signal.
  • the first reset gate unit 104 is connected between the power supply VDD and the node unit 106.
  • a drive signal RST1 is applied to the gate electrode of the first reset gate unit 104.
  • the drive signal RST1 is turned on, the first reset gate unit 104 is turned on, and the potential of the node unit 106 is reset to the level of the power supply voltage VDD.
  • the second reset gate unit 105 is connected between the FD unit 103 and the node unit 106.
  • a drive signal RST ⁇ b> 2 is applied to the gate electrode of the second reset gate unit 105.
  • the drive signal RST2 is turned on, the second reset gate unit 105 is turned on, and the potentials of the FD unit 103, the node unit 106, and the capacitor 107 are coupled.
  • the capacitor element 107 is made of, for example, a capacitor, and charges generated by the photoelectric conversion element 101 are accumulated.
  • One electrode of the capacitor 107 is connected to the node portion 106, and the counter electrode is on the power supply VDD side which is a positive power source of the pixel 21 or the power supply VSS (not shown) side which is a negative power source of the pixel 21. Connected.
  • the amplification transistor 108 has a gate electrode connected to the FD unit 103 and a drain electrode connected to the power supply VDD, and serves as an input unit of a read circuit that reads out the electric charge held in the FD unit 103, a so-called source follower circuit. That is, the amplification transistor 108 has a source electrode connected to the vertical signal line 23 via the selection transistor 109, thereby providing a constant current source (not shown) connected to one end of the vertical signal line 23 and a source follower circuit. Constitute.
  • the selection transistor 109 is connected between the source electrode of the amplification transistor 108 and the vertical signal line 23.
  • a drive signal SEL is applied to the gate electrode of the selection transistor 109.
  • the selection transistor 109 is turned on and the pixel 21 is selected.
  • the pixel signal output from the amplification transistor 108 is output to the vertical signal line 23 via the selection transistor 109.
  • the overflow gate unit 110 is connected between the power supply VDD and the photoelectric conversion element 101.
  • a drive signal OFG is applied to the gate electrode of the overflow gate unit 110.
  • the overflow gate portion 110 becomes conductive, the charge of the photoelectric conversion element 101 is discharged, and the photoelectric conversion element 101 is reset.
  • each gate portion or each transistor is turned on, each gate portion or each transistor may be turned on, and each gate portion or each transistor is turned off. It is also said that the transistor is turned off.
  • FIG. 3 shows a timing chart of the above-described wide dynamic range photographing operation as an example of the operation of the image sensor 10.
  • FIG. 3 shows a timing chart of the drive signals RST1, RST2, OFG, TRG.
  • This processing is performed, for example, in a predetermined scanning order for each pixel row in the pixel region 11 or for each of a plurality of pixel rows.
  • the drive signals RST1 and OFG are turned on, and the first reset gate unit 104 and the overflow gate unit 110 are turned on. Further, since the drive signal RST2 is on and the second reset gate unit 105 is on at time t1, the potentials of the FD unit 103, the node unit 106, and the capacitor 107 are coupled. . Therefore, when the first reset gate portion 104 is turned on, the potential of the region where the potentials of the FD portion 103, the node portion 106, and the capacitor 107 are combined is reset to the level of the power supply voltage VDD. In addition, when the overflow gate portion 110 is turned on, the charge accumulated in the photoelectric conversion element 101 is discharged through the overflow gate portion 110, and the photoelectric conversion element 101 is reset.
  • the drive signal TRG is turned on, and the transfer gate unit 102 is turned on.
  • the charge remaining in the photoelectric conversion element 101 is transferred to the region where the potentials of the FD portion 103, the node portion 106, and the capacitor 107 are coupled via the transfer gate portion 102.
  • the drive signal TRG is turned off and the transfer gate unit 102 is turned off.
  • the drive signal RST1 is turned off, and the first reset gate unit 104 is turned off.
  • the drive signal OFG is turned off and the overflow gate unit 110 is turned off. Thereby, accumulation of electric charges in the photoelectric conversion element 101 is started, and an exposure period starts.
  • the drive signal SEL (not shown) is turned on, and the selection transistor 109 is turned on.
  • a signal N2 based on the potential of the region where the potentials of the FD portion 103, the node portion 106, and the capacitor 107 are combined is output to the vertical signal line 23 via the amplification transistor 108 and the selection transistor 109.
  • the signal N2 is a signal based on a potential in a reset state of a region where the potentials of the FD portion 103, the node portion 106, and the capacitor 107 are combined.
  • the photoelectric conversion element 101 During the exposure period, before the photoelectric conversion element 101 is saturated, the charge generated in the photoelectric conversion element 101 is accumulated in the photoelectric conversion element 101. On the other hand, the incident light is strong, the photoelectric conversion element 101 is saturated, and the electric charge overflowing from the photoelectric conversion element 101 is transferred to the capacitive element 107 via the overflow path of the transfer gate portion 102 and the second reset gate portion 105. . As a result, charges overflowing from the photoelectric conversion element 101 during the exposure period are accumulated in the capacitor element 107.
  • the drive signal RST2 is turned off and the second reset gate unit 105 is turned off.
  • the drive signal SEL (not shown) is turned on, and the selection transistor 109 is turned on.
  • the signal N1 based on the potential of the FD unit 103 is output to the vertical signal line 23 via the amplification transistor 108 and the selection transistor 109.
  • the signal N1 is a signal based on the potential when the FD unit 103 is reset.
  • the drive signal TRG is turned on and the transfer gate unit 102 is turned on.
  • the exposure period ends, and charges accumulated in the photoelectric conversion element 101 during the exposure period are transferred to the FD unit 103 via the transfer gate unit 102.
  • the drive signal TRG is turned off and the transfer gate unit 102 is turned off. Thereby, the transfer of charge from the photoelectric conversion element 101 to the FD unit 103 is stopped.
  • the drive signal SEL (not shown) is turned on, and the selection transistor 109 is turned on.
  • a signal S 1 based on the potential of the FD unit 103 is output to the vertical signal line 23 via the amplification transistor 108 and the selection transistor 109.
  • the signal S1 is a signal based on charges accumulated in the photoelectric conversion element 101 during the exposure period. Therefore, the signal S ⁇ b> 1 does not include a component due to charges that overflow from the photoelectric conversion element 101 and are transferred to the capacitor 107.
  • the drive signal RST2 is turned on and the second reset gate unit 105 is turned on. Accordingly, the potentials of the FD portion 103, the node portion 106, and the capacitor 107 are combined, and the charges accumulated in the FD portion 103 and the capacitor 107 are accumulated in a region where the potential is combined.
  • the drive signal SEL (not shown) is turned on, and the selection transistor 109 is turned on.
  • the signal S2 based on the potential of the region where the potentials of the FD portion 103, the node portion 106, and the capacitor 107 are combined is output to the vertical signal line 23 via the amplification transistor 108 and the selection transistor 109.
  • the signal S2 is a signal based on the charge generated by the photoelectric conversion element 101 during the exposure period, including the charge that overflows from the photoelectric conversion element 101 and is transferred to the capacitor element 107.
  • the drive signals RST1 and OFG are turned on, and the first reset gate unit 104 and the overflow gate unit 110 are turned on.
  • the potential of the region where the potentials of the FD portion 103, the node portion 106, and the capacitor 107 are combined is reset to the level of the power supply voltage VDD.
  • the charge accumulated in the photoelectric conversion element 101 is discharged through the overflow gate portion 110, and the photoelectric conversion element 101 is reset.
  • the drive signal RST1 is turned off, and the first reset gate unit 104 is turned off.
  • the drive signal OFG is turned off and the overflow gate unit 110 is turned off.
  • the column signal processing circuit 13 (FIG. 1) of the image sensor 10 generates the signal SN1 by taking the difference between the signal S1 and the signal N1.
  • the signal SN1 is a signal obtained by removing pixel-specific fixed pattern noise such as reset noise and variation in threshold values of amplification transistors in the pixel from the signal S1.
  • the column signal processing circuit 13 generates the signal SN2 by taking the difference between the signal S2 and the signal N2.
  • the signal SN2 is a signal obtained by removing pixel-specific fixed pattern noise such as reset noise and variation in threshold values of amplification transistors in the pixel from the signal S2.
  • the signal processing circuit subsequent to the output circuit 15, the signal SN1 and the signal SN2 are selected for each pixel according to the amount of incident light, or the signal SN1 and the signal SN2 are combined for each pixel at a ratio based on the amount of incident light.
  • the dynamic range of the image sensor 10 is expanded.
  • the signal processing circuit generates a pixel signal based on the signal SN1 when the incident light amount is less than a predetermined threshold value, and generates a pixel signal based on the signal SN2 when the incident light amount is equal to or greater than the predetermined threshold value.
  • the signal processing circuit increases the ratio of the signal SN1 as the amount of incident light is small, and increases the ratio of the signal SN2 as the amount of incident light is large, thereby synthesizing the signal SN1 and the signal SN2. Generate.
  • FIG. 4 and 5 are plan views schematically showing a configuration example of the pixel 21a
  • FIG. 4 is a diagram excluding the second wiring layer 135 and the third wiring layer 136
  • FIG. 11 is a diagram in which a wiring layer 135 and a third wiring layer 136 are added.
  • FIG. 6 schematically shows a cross section of the pixel 21a in FIG. 4 in the AA ′ direction.
  • the vertical direction in FIG. 6 is the vertical direction of the pixel 21a
  • the semiconductor substrate 121 side is the lower side of the pixel 21a
  • the wiring layer 122 side is the upper side of the pixel 21a.
  • the vertical direction in FIGS. 4 and 5 is the vertical direction of the pixel 21a
  • the horizontal direction is the horizontal direction of the pixel 21a.
  • the lower electrode 107 ⁇ / b> A is disposed so as to overlap the photoelectric conversion element 101 in the vertical direction. That is, the rectangular lower electrode 107 ⁇ / b> A is arranged so as to cover most of the right side of the upper surface (surface opposite to the incident surface) of the photoelectric conversion element 101.
  • a plurality of upper electrodes 107B are two-dimensionally arranged on the lower electrode 107A.
  • the cross section of the lower electrode 107A is shown by a rectangle in the drawing, it is actually a substantially circular shape.
  • a contact 107D is connected to the upper right corner of the upper surface of the lower electrode 107A in the drawing.
  • a gate electrode 102A of the transfer gate portion 102 is disposed in the upper left corner in the drawing above the photoelectric conversion element 101.
  • a contact 102B is connected to the upper surface of the gate electrode 102A.
  • FD section 103 is arranged in the upper left diagonal direction of photoelectric conversion element 101 in the drawing.
  • a contact 103 ⁇ / b> A is connected to the upper surface of the FD portion 103.
  • the gate electrode 105A of the second reset gate portion 105, the contact 106A, the gate electrode 104A of the first reset gate portion 104, the contact 132A, and the contact 133A are arranged in the horizontal direction. Is arranged.
  • a contact 105B is connected to the upper surface of the gate electrode 105A.
  • a contact 104B is connected to the upper surface of the gate electrode 104A.
  • the gate electrode 110A of the overflow gate portion 110, the contact 132B, the gate electrode 108A of the amplification transistor 108, the gate electrode 109A of the selection transistor 109, and the contact 23A are arranged in the vertical direction.
  • a contact 110B is connected to the upper surface of the gate electrode 110A.
  • a contact 108B is connected to the upper surface of the gate electrode 108A.
  • a contact 109B is connected to the upper surface of the gate electrode 109A.
  • each contact is shown by a rectangle, but it is actually a circle.
  • each upper electrode 107B and the contact 106A are connected by the wiring 134A of the first wiring layer 134 (FIG. 6).
  • the contact 107D and the contact 133A are connected by the wiring 134B of the first wiring layer 134.
  • the contact 103A and the contact 108B are connected by the wiring 134C of the first wiring layer 134. Accordingly, the FD portion 103 and the gate electrode 108A of the amplification transistor 108 are electrically connected through the contact 103A, the wiring 134C, and the contact 108B.
  • the wiring 135A of the second wiring layer 135 (FIG. 6) is connected to the contact 105B.
  • the gate electrode 105A of the second reset gate portion 105 and the vertical drive circuit 12 are electrically connected through the contact 105B and the wiring 135A.
  • the wiring 135B of the second wiring layer 135 is connected to the contact 104B.
  • the gate electrode 104A of the first reset gate portion 104 and the vertical drive circuit 12 are electrically connected through the contact 104B and the wiring 135B.
  • the wiring 135C of the second wiring layer 135 is connected to the contact 102B.
  • the gate electrode 102A of the transfer gate portion 102 and the vertical drive circuit 12 are electrically connected via the contact 102B and the wiring 135C.
  • the wiring 135D of the second wiring layer 135 is connected to the contact 110B.
  • the gate electrode 110A of the overflow gate portion 110 and the vertical drive circuit 12 are electrically connected via the contact 110B and the wiring 135D.
  • the wiring 135E of the second wiring layer 135 is connected to the contact 109B.
  • the gate electrode 109A of the selection transistor 109 and the vertical drive circuit 12 are electrically connected via the contact 109B and the wiring 135E.
  • the wiring 136A of the third wiring layer 136 (FIG. 6) constitutes the vertical signal line 23 and is connected to the contact 23A. Therefore, the source electrode of the selection transistor 109 is electrically connected to the vertical signal line 23 via the contact 23A.
  • the wiring 136B of the third wiring layer 136 is connected to the contact 132A and the contact 132B.
  • the drain electrode of the first reset gate portion 104 and the power supply VDD are electrically connected through the contact 132A and the wiring 136B.
  • the power supply VDD is electrically connected to the drain electrode of the amplification transistor 108 and the drain electrode of the overflow gate portion 110 through the contact 132B and the wiring 136B.
  • the image sensor 10 including the pixel 21a constitutes a backside illumination type CMOS image sensor.
  • N-type buried layer is buried in the P-type well layer 131 of the semiconductor substrate 121, and the buried photoelectric conversion element 101 is formed by this N-type buried layer.
  • an FD part 103 made of an N + type layer, a node part 106 made of an N + type layer, a power supply part 132 made of an N + type layer, and a power supply part 133 made of a P + type layer. Is formed.
  • a gate electrode, an electrode, a contact, and a first wiring layer 134 to a third wiring layer 136 are formed in the interlayer insulating film 137.
  • the lower electrode 107A is disposed on the photoelectric conversion element 101 via the insulating film 107E.
  • a plurality of trenches having a substantially circular cross section are formed on the upper surface of the lower electrode 107A, and the upper electrode 107B is embedded in each trench through an insulating film 107C.
  • a plurality of MIM (Metal-Insulator-Metal) -type or MOM (Metal-Oxide-Metal) -type trench capacitors are formed by regions where the lower electrode 107A and the upper electrode 107B face each other through the insulating film 107C in the trench. Is done.
  • the capacitor element 107 of the pixel 21a is configured by the plurality of trench capacitors.
  • the gate electrode 102A of the transfer gate portion 102 is disposed above the P-type well layer 131 via the insulating film 102C between the photoelectric conversion element 101 and the FD portion 103.
  • a contact 102B is connected to the upper surface of the gate electrode 102A.
  • the gate electrode 105A of the second reset gate portion 105 is disposed above the P-type well layer 131 via the insulating film 105C between the FD portion 103 and the node portion 106.
  • a contact 105B is connected to the upper surface of the gate electrode 105A.
  • the gate electrode 104A of the first reset gate section 104 is disposed above the P-type well layer 131 via the insulating film 104C between the node section 106 and the power supply section 132.
  • a contact 104B is connected to the upper surface of the gate electrode 104A.
  • a contact 103A, a contact 132A, and a contact 133A are connected to the upper surfaces of the FD portion 103, the power supply portion 132, and the power supply portion 133, respectively.
  • first wiring layer 134 a first wiring layer 134, a second wiring layer 135, and a third wiring layer are stacked in order from the bottom on each contact and the upper layer of the upper electrode 107B.
  • the upper electrode 107B and the node portion 106 are electrically connected through the wiring 134A and the contact 106A.
  • the power supply unit 132 is electrically connected to a power supply VDD (not shown) that is a plus power supply of the pixel 21a through the contact 132A and the first wiring layer 134 to the third wiring layer 136. Therefore, the upper electrode 107B is connected to the power supply VDD side via the node portion 106 and the first reset gate portion 104.
  • the lower electrode 107A and the power supply unit 133 are electrically connected through the contact 107D, the wiring 134B, and the contact 133A.
  • the power supply unit 133 is connected to the ground via the P-type well layer 131, and constitutes a power supply VSS that is a negative power supply of the pixel 21a. Therefore, the lower electrode 107A is connected to the power supply VSS side.
  • the gate electrodes 102A, 104A, 105A, 108A, 109A, 110A and the lower electrode 107A are formed of a conductive member such as polysilicon, for example.
  • the contacts 23A, 102B, 103A, 104B, 105B, 106A, 107D, 108B, 109B, 110B, 132A, 132B, and 133A are made of, for example, a metal such as tungsten.
  • a high dielectric constant insulating film such as High-k is used for the insulating film 107C.
  • the high-k material applicable to the insulating film 107C include silicon nitride (SiN), hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), zirconium oxide (ZrO 2 ), and tantalum oxide (Ta).
  • TiO 2 titanium oxide
  • La 2 O 3 lanthanum oxide
  • Pr 2 O 3 praseodymium oxide
  • CeO 2 cerium oxide
  • Nd 2 O 3 neodymium oxide
  • promethium oxide (Pm) 2 O 3 samarium oxide
  • Eu 2 O 3 europium oxide
  • Gd 2 O 3 gadolinium oxide
  • Tb 2 O 3 terbium oxide
  • Dy 2 O 3 dysprosium oxide
  • Ho 2 O 3 holmium oxide
  • Tm 2 O 3 thulium oxide
  • Yb 2 O 3 lutetium oxide
  • Lu 2 O 3 yttrium oxide
  • Y 2 O 3 lutetium oxide
  • a high dielectric constant insulating film such as High-k or an oxide film is used.
  • the elements and gate electrodes of the pixel 21a are formed. Specifically, in the P-type well layer 131 of the semiconductor substrate 121, the photoelectric conversion element 101 made of an N-type layer, the FD part 103 made of an N + type layer, the node part 106, a power supply part 132, and a power supply made of a P + type layer. A portion 133 is formed.
  • the insulating film 107E and the lower electrode 107A are formed above the photoelectric conversion element 101, and between the photoelectric conversion element 101 and the FD portion 103, The insulating film 102C and the gate electrode 102A are formed, the insulating film 105C and the gate electrode 105A are formed between the FD portion 103 and the node portion 106, and the insulating film 104C and the gate electrode are interposed between the node portion 106 and the power supply portion 132. 104A is formed.
  • the surface of the interlayer insulating film 137 is masked with a photoresist 151.
  • a plurality of openings 151A having a substantially circular opening surface are formed at positions corresponding to positions where the upper electrode 107B is formed.
  • the opening 151A of the photoresist 151 is reduced.
  • a DSA (Directed Self-Assembly, self-assembly) lithography technique is used.
  • a diblock copolymer is applied to each opening 151A of the photoresist 151, heat treatment is performed.
  • the polymer 152 having a composition having a high affinity with the material of the photoresist 151 gathers on the wall surface of the opening 151A, and a polymer having a low affinity (not shown) gathers in the center of the opening 151A.
  • the area of the opening 151A (the diameter of the opening 151A) can be made smaller than the area (diameter) that can be formed by a normal lithography technique.
  • each opening 151A is made smaller than the opening area (diameter) of contact forming trenches 137B to 137I (FIG. 13) connected to the gate electrode of each transistor in the pixel 21a.
  • the interlayer insulating film 137 and the lower electrode 107A below the opening 151A of the photoresist 151 are dug by dry etching, for example, and a plurality of trenches are formed in the interlayer insulating film 137 and the lower electrode 107A.
  • 137A is formed.
  • the trench 137A does not reach the lower end of the lower electrode 107A, and is stopped in the middle of the lower electrode 107A.
  • the opening area (diameter) of the trench 137A is substantially the same as the area (diameter) of the opening 151A after the reduction of the photoresist 151, and can be made smaller than in the case of using a normal lithography technique.
  • each opening 151A is smaller than the opening area (diameter) of the contact forming trenches 137B to 137I connected to the gate electrode of each transistor in the pixel 21a. Therefore, the opening area (diameter) of the trench 137A is also smaller than the opening area (diameter) of the trenches 137B to 137I.
  • the photoresist 151 is removed.
  • an insulating film 107C is formed on the inner surface (side wall and bottom surface) of each trench 137A.
  • contact trenches 137 ⁇ / b> B to 137 ⁇ / b> I are formed in the interlayer insulating film 137.
  • a metal such as tungsten is buried in the trenches 137A to 137I.
  • the upper electrode 107B and the contacts 133A, 107D, 102B, 103A, 105B, 106A, 104B, and 132A are formed.
  • the opening area (diameter) of the trench 137A for forming the upper electrode 107B is smaller than the opening area (diameter) of the trenches 137B to 137I for forming the contacts. Therefore, the cross-sectional area (diameter) of the upper electrode 107B is smaller than the cross-sectional areas (diameters) of the contacts 133A, 107D, 102B, 103A, 105B, 106A, 104B, and 132A.
  • the first wiring layer 134 is formed on the interlayer insulating film 137.
  • the interlayer insulating film 137 is laminated on the upper side, and the second wiring layer 135 is formed on the first wiring layer 134.
  • the interlayer insulating film 137 is further laminated on the upper side, and the third wiring layer 136 is formed on the second wiring layer 135.
  • an interlayer insulating film 137 is further laminated on the upper side.
  • each pixel 21a of the image sensor 10 is manufactured.
  • the capacitive element 107 is disposed above the surface of the photoelectric conversion element 101 opposite to the incident surface. Therefore, it is not necessary to reduce the light receiving area of the photoelectric conversion element 101 in order to provide the capacitor element 107, and a decrease in sensitivity of the imaging element 10 can be suppressed.
  • the capacitive element 107 by configuring the capacitive element 107 with a plurality of trench type capacitors, for example, it is possible to increase the capacitance of the capacitive element 107 as compared with the case where the electrode is configured with a planar planar capacitor.
  • the total area (total area) of the portion of each trench capacitor facing the lower electrode 107A of the upper electrode 107B is larger than the area of the region where the upper electrode 107B (trench capacitor) is disposed in the lower electrode 107A.
  • the diameter x of the upper electrode 107B and the depth d at which the upper electrode 107B is embedded in the lower electrode 107A are designed.
  • the capacitance of the capacitive element 107 can be increased as compared with the case of using a planar capacitor.
  • FIG. 19 shows the upper part of the capacitor element 107 when a plurality of trench type capacitors are arranged in a square region with a side of 1 ⁇ m and when a planar type capacitor having a square planar upper electrode with a side of 1 ⁇ m is used. It is a graph which shows the example which compared the surface area of the electrode. The horizontal axis indicates the diameter x of the upper electrode 107B of the trench capacitor, and the vertical axis indicates how many times the total surface area (total area) of the upper electrode 107B of the trench capacitor is larger than the surface area of the upper electrode of the planar capacitor. It shows what will be.
  • the calculation conditions for the total area of the surface of the upper electrode 107B of the trench capacitor are as follows.
  • the trench type capacitors are arranged two-dimensionally in a square area.
  • the interval between adjacent trench capacitors is made equal to the diameter x of the upper electrode 107B.
  • the diameter x of the upper electrode 107B is 0.02 ⁇ m
  • the interval between adjacent trench capacitors is 0.02 ⁇ m.
  • the distance between the centers of adjacent trench capacitors is 0.04 ⁇ m
  • 625 trench capacitors are arranged in a square region having a side of 1 ⁇ m.
  • the depth d of the upper electrode 107B embedded in the trench of the lower electrode 107A is set to 0.15 ⁇ m.
  • the surface area of one upper electrode 107B is the surface area of the portion facing the lower electrode 107A. Therefore, the surface area of one upper electrode 107B is a value obtained by adding the area of the portion of the side surface of the upper electrode 107B embedded in the trench of the lower electrode 107A and the area of the bottom surface.
  • the diameter x of the upper electrode 107B becomes smaller and the ratio of the diameter x to the depth d becomes smaller, so that the upper electrode of the trench type capacitor becomes smaller.
  • the total area of the surface of 107B becomes large.
  • the diameter x of the upper electrode 107B increases and the ratio of the diameter x to the depth d increases, the total area of the surface of the upper electrode 107B of the trench capacitor decreases.
  • the capacitance of the capacitive element 107 made of a trench type capacitor is larger than the capacitance of the capacitive element 107 made of a planar type capacitor.
  • the capacitance of the capacitive element 107 made of a trench type capacitor is smaller than the capacitance of the capacitive element 107 made of a planar type capacitor.
  • the capacitance of the capacitive element 107 can be increased by reducing the trench diameter (the diameter of the upper electrode 107B) of each trench type capacitor and increasing the number of trench type capacitors per unit area.
  • the diameter of the trench (the diameter of the upper electrode 107B) of each trench type capacitor is further reduced, and the number of trench type capacitors per unit area is further increased.
  • the trench 137A is formed in the lower electrode 107A using the self-organized lithography technique by the above-described method, and after removing the photoresist 151, the trench 137A of the lower electrode 107A is formed again using the self-organized lithography technique.
  • a trench 137A is formed in the unexposed region.
  • trenches 137A having a small diameter are formed in the lower electrode 107 with high density, and the number of trench type capacitors per unit area can be further increased.
  • the number of times the trench 137A is formed in the lower electrode 107A by the self-organized lithography technique may be repeated three or more times.
  • the installation area of the capacitive element 107 can be reduced. As a result, it is possible to further suppress a decrease in sensitivity of the image sensor 10 and to realize downsizing of the image sensor 10.
  • the contact connected to the gate electrode of each transistor in the pixel 21a is desirably increased in diameter as much as possible to increase the area in contact with the gate electrode in order to reduce the resistance value.
  • FIG. 20 to 22 show a configuration example of the pixel 21b which is the second embodiment of the pixel 21 of the imaging element 10.
  • FIG. 20 and 21 are plan views schematically showing a configuration example of the pixel 21b
  • FIG. 20 is a diagram excluding the second wiring layer 135 and the third wiring layer 136
  • FIG. 11 is a diagram in which a wiring layer 135 and a third wiring layer 136 are added.
  • FIG. 22 schematically shows a cross section in the A-A ′ direction of the pixel 21 b of FIG. 20.
  • parts corresponding to those in FIGS. 4 to 6 are denoted by the same reference numerals.
  • the pixel 21b is different from the pixel 21a of FIGS. 4 to 6 in that the first wiring layer 201 is provided instead of the first wiring layer 134.
  • the connection destination of the upper electrode 107B and the lower electrode 107A is different.
  • the upper electrode 107B and the power supply unit 133 are electrically connected via the wiring 201A and the contact 133A of the first wiring layer 201. Therefore, the upper electrode 107B is connected to the power supply VSS side.
  • the lower electrode 107A and the node portion 106 are electrically connected through the contact 107D, the wiring 201B of the first wiring layer 201, and the contact 106A. Therefore, the upper electrode 107B is connected to the power supply VDD side via the node portion 106 and the first reset gate portion 104.
  • the capacitor element 107 of the pixel 21b is configured by the photoelectric conversion element 101 (N-type layer) and the lower electrode 107A facing each other through the insulating film 107E in addition to the trench type capacitor in the lower electrode 107A.
  • MIS Metal-Insulator-Semiconductor
  • MOS Metal-Oxide-Semiconductor
  • the surface portion of the photoelectric conversion element 101 is used as an electrode, it becomes difficult to transfer the charge generated in the photoelectric conversion element 101 to the FD portion 103 through the vicinity of the surface of the P-type well layer 131. Transfer speed and transfer efficiency decrease.
  • FIG. 23 shows a configuration example of a pixel 21c which is the third embodiment of the pixel 21 of the image sensor 10. Specifically, FIG. 23 is a plan view schematically showing a configuration example of a portion excluding the second wiring layer 135 and the third wiring layer 136 of the pixel 21c. In the figure, parts corresponding to those in FIG.
  • the shape of the trench type capacitor constituting the capacitor 107 is different. Specifically, the trench opening of the lower electrode 107A and the cross section of each upper electrode 107B are rectangular.
  • a trench having a rectangular opening can also be formed using the self-organized lithography technique described above.
  • FIG. 24 and 25 show a configuration example of the pixel 21d which is the fourth embodiment of the pixel 21 of the imaging device 10.
  • FIG. FIG. 24 is a plan view schematically showing a configuration example of a portion excluding the second wiring layer 135 and the third wiring layer 136 of the pixel 21d.
  • FIG. 25 schematically shows a cross section in the A-A ′ direction of the pixel 21 d of FIG. 24.
  • parts corresponding to those in FIGS. 4 to 6 are denoted by the same reference numerals.
  • the pixel 21d is different from the pixel 21a in FIG. 4 in that the capacitor 107 is arranged in a region that does not overlap the photoelectric conversion element 101 in the vertical direction.
  • the pixel 21d is compared with the pixel 21a in that a node portion 301A is provided instead of the node portion 106, and a first wiring layer 311 is provided instead of the first wiring layer 134. Further, the upper electrode 301B, the insulating film 3011C, the electrode 301D, and the contact 301E are added, and the lower electrode 107A, the upper electrode 107B, the insulating film 107C, and the contact 107D are deleted.
  • the node portion 301A is composed of an N + layer formed near the surface of the P-type well layer 131.
  • a plurality of trenches having the same shape as the lower electrode 107A in FIG. 4 are formed.
  • the trench of the node portion 301A is formed by using a self-organized lithography technique, for example, similarly to the trench of the lower electrode 107A.
  • An insulating film 301C is formed on the inner surface (side wall and bottom surface) of each trench.
  • an insulating film having a high dielectric constant such as High-k or an oxide film is used.
  • an electrode 301D is arranged so as to substantially cover the upper surface of the node portion 301A.
  • a plurality of upper electrodes 301B extend downward from the electrode 301D and are embedded in the trenches of the node portion 301A.
  • a contact 301E is connected to the upper surface of the electrode 301D.
  • the contact 301E is connected to the contact 133A via the wiring 311A of the first wiring layer 311. Accordingly, the upper electrode 301B is electrically connected to the power supply unit 133 (power supply DSS) via the electrode 301D, the contact 301E, the wiring 311A, and the contact 133A.
  • cross section of the contact 301E is shown by a rectangle in the drawing, it is actually a substantially circular shape.
  • the contact 103A and the contact 108B are connected by the wiring 311B of the first wiring layer 311. Accordingly, the FD portion 103 and the gate electrode 108A of the amplification transistor 108 are electrically connected through the contact 103A, the wiring 311B, and the contact 108B.
  • a plurality of MIS type or MOS type trench type capacitors are configured by a region where the node portion 301A (lower electrode) and the upper electrode 301B face each other through the insulating film 301C in the trench of the node portion 301A.
  • the capacitor element 107 of the pixel 21d is configured by the plurality of trench capacitors.
  • the light receiving area of the photoelectric conversion element 101 is reduced because the capacitor 107 is formed in a region that does not overlap the photoelectric conversion element 101 in the vertical direction.
  • the capacitance density of the capacitor element 107 can be increased, and the installation area of the capacitor element 107 can be reduced.
  • the reduction of the light receiving area of the photoelectric conversion element 101 can be suppressed, and the decrease in sensitivity of the imaging element 10 can be suppressed.
  • FIG. 26 shows a configuration example of a pixel 21e which is the fifth embodiment of the pixel 21 of the image sensor 10.
  • FIG. 26 schematically illustrates a cross section of the pixel 21e at a position corresponding to the cross section of the pixel 21d in FIG.
  • parts corresponding to those in FIG. 25 are denoted by the same reference numerals.
  • the first wiring layer 411 is provided instead of the first wiring layer 311, and a contact 301F, an upper electrode 401A, and an insulating film 401B are added.
  • a plurality of trenches having the same shape as the lower electrode 107A of FIG. 4 are formed on the upper surface of the electrode 301D.
  • the trench of the electrode 301D is formed by using a self-organized lithography technique, for example, similarly to the trench of the lower electrode 107A.
  • An insulating film 401B is formed on the inner surface (side wall and bottom surface) of each trench. Further, an upper electrode 401A is embedded in each trench of the electrode 301D.
  • a contact 301F is connected to the upper surface of the node portion 301A.
  • the upper electrode 401A and the node portion 301A are electrically connected via the wiring 411B of the first wiring layer 411. Therefore, the upper electrode 401A is connected to the power supply VDD side via the wiring 411B, the contact 301F, the node portion 106, and the first reset gate portion 104.
  • the contact 301E is connected to the contact 133A via the wiring 411A of the first wiring layer 411. Accordingly, the upper electrode 301B is connected to the power supply unit 133 (power supply DSS) via the electrode 301D, the contact 301E, the wiring 411A, and the contact 133A.
  • the power supply unit 133 power supply DSS
  • a plurality of MIM-type or MOM-type trench capacitors are configured by a region where the electrode 301D (lower electrode) and the upper electrode 401A face each other through the insulating film 401B in the trench of the electrode 301D. Therefore, when the pixel 21e is compared with the pixel 21d in FIG. 26, in addition to the trench capacitor in the node portion 301A, the trench capacitor in the electrode 301D is added to the capacitor 107, and the capacitance of the capacitor 107 is further increased. be able to.
  • FIG. 27 shows a configuration example of a pixel 21f which is the sixth embodiment of the pixel 21 of the image sensor 10.
  • FIG. 27 schematically shows a cross section of the pixel 21f at a position corresponding to the cross section of the pixel 21e in FIG.
  • portions corresponding to those in FIG. 26 are denoted by the same reference numerals.
  • the pixel 21f is compared with the pixel 21e, except that a node portion 501A is provided instead of the node portion 301A, an insulating film 501B is added, and the upper electrode 301B and the insulating film 301C are deleted.
  • the node portion 501A is composed of an N + layer formed near the surface of the P-type well layer 131.
  • An insulating film 501B is formed between the node portion 501A and the electrode 301D.
  • a high dielectric constant insulating film such as High-k or an oxide film is used.
  • a contact 301F is connected to the upper surface of the node portion 501A, and the node portion 501A is electrically connected to the upper electrode 401A through the contact 301F and the wiring 411B.
  • the MIS type or MOS type planar capacitor is configured by the electrode 301D (upper electrode) and the node portion 501A (lower electrode) which are opposed to each other with the insulating film 501B interposed therebetween. Accordingly, the capacitive element 107 of the pixel 21f includes the trench type capacitor in the electrode 301D and the planar type capacitor described above. Thereby, the capacity of the capacitor 107 can be increased.
  • the present technology is a back-illuminated type imaging that includes a capacitive element (for example, a global shutter capacitive element, a band limiting capacitive element, etc.) that accumulates electric charges generated by a photoelectric conversion element for uses other than dynamic range expansion. It can also be applied to elements.
  • a capacitive element for example, a global shutter capacitive element, a band limiting capacitive element, etc.
  • FIG. 28 is a circuit diagram showing a configuration example of a pixel 601 applicable as the pixel 21 of the image sensor 10 to which the present technology of FIG. 1 is applied.
  • the pixel 601 includes a photoelectric conversion element 611, a transfer gate portion 612, an FD portion 613, a reset gate portion 614, a capacitor element 615, an input portion 616, an amplification transistor 617, a selection transistor 618, and an overflow gate portion 619.
  • drive signals TRG, RST, SEL, OFG are supplied from the vertical drive circuit 12 of FIG. 1 through a plurality of signal lines.
  • the photoelectric conversion element 611 is made of, for example, a PN junction photodiode.
  • the photoelectric conversion element 611 generates and accumulates charges corresponding to the received light amount.
  • the transfer gate unit 612 is connected between the photoelectric conversion element 611 and the FD unit 613.
  • a drive signal TRG is applied to the gate electrode of the transfer gate portion 612.
  • the transfer gate portion 612 is turned on, and the charge accumulated in the photoelectric conversion element 611 is transferred to the FD portion 613 through the transfer gate portion 612.
  • the FD unit 613 converts the charge into a voltage signal and outputs the voltage signal.
  • the reset gate unit 614 is connected between the power supply VDD and the FD unit 613.
  • a drive signal RST is applied to the gate electrode of the reset gate unit 614.
  • the drive signal RST is turned on, the reset gate unit 614 is turned on, and the potential of the FD unit 613 is reset to the level of the power supply voltage VDD.
  • the capacitor element 615 is made of a capacitor, for example. One end of the capacitor 615 is connected to the FD unit 613, and the other end is connected to the input unit 616. A control voltage for stabilization is applied to the capacitor 615 from the input unit 616. The capacitive element 615 functions to stabilize the reset level of the pixel 601 by this control voltage.
  • the amplification transistor 617 has a gate electrode connected to the FD portion 613 and a drain electrode connected to the power supply VDD, and serves as an input portion of a read circuit that reads out the electric charge held in the FD portion 613, a so-called source follower circuit.
  • the amplification transistor 617 has a source electrode connected to the vertical signal line 23 via the selection transistor 618, thereby providing a constant current source (not shown) connected to one end of the vertical signal line 23 and a source follower circuit.
  • the selection transistor 618 is connected between the source electrode of the amplification transistor 617 and the vertical signal line 23.
  • a drive signal SEL is applied to the gate electrode of the selection transistor 618.
  • the selection transistor 618 is turned on and the pixel 601 is selected.
  • the pixel signal output from the amplification transistor 617 is output to the vertical signal line 23 via the selection transistor 618.
  • the overflow gate portion 619 is connected between the power supply VDD and the photoelectric conversion element 611.
  • a drive signal OFG is applied to the gate electrode of the overflow gate portion 619. When the drive signal OFG is turned on, the overflow gate portion 619 is turned on, the charge of the photoelectric conversion element 611 is discharged, and the photoelectric conversion element 611 is reset.
  • a capacitor having the same configuration as the capacitor 107 described above can be used for the capacitor 615 of the pixel 601.
  • the technique of arranging the capacitive element in a region that does not overlap the photoelectric conversion element in the vertical direction is applicable not only to the back-illuminated image sensor but also to the front-illuminated image sensor. Can also be applied.
  • the pixel 21f in FIG. 27 may have a configuration in which a planar capacitor constituted by the electrode 301D (upper electrode) and the node portion 501A (lower electrode) facing each other with the insulating film 501B interposed therebetween is excluded. Is possible.
  • the lower electrode 107A in FIG. 6 is not necessarily disposed in the same layer as the gate electrode in the pixel, and can be disposed in another layer of the wiring layer 122.
  • a conductive member other than polysilicon can be used for the lower electrode 107A in FIG. 6 and the electrode 301D in FIG.
  • the trench type capacitor constituting the capacitor element 107 it is not always necessary to use the self-organized lithography technique, and it may be used as necessary.
  • FIG. 29 is a diagram illustrating a usage example of the above-described imaging device.
  • the imaging device described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports, such as action cameras and wearable cameras for sports applications, etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • FIG. 30 is a diagram illustrating a configuration example of an electronic device 700 to which the imaging element is applied.
  • the electronic device 700 is an electronic device such as an imaging device such as a digital still camera or a video camera, or a mobile terminal device such as a smartphone or a tablet terminal.
  • an imaging device such as a digital still camera or a video camera
  • a mobile terminal device such as a smartphone or a tablet terminal.
  • the electronic device 700 includes a lens 701, an image sensor 702, a DSP circuit 703, a frame memory 704, a display unit 705, a recording unit 706, an operation unit 707, and a power supply unit 708.
  • the DSP circuit 703, the frame memory 704, the display unit 705, the recording unit 706, the operation unit 707, and the power supply unit 708 are connected to each other via a bus line 709.
  • the DSP circuit 703 is a signal processing circuit that processes a signal supplied from the image sensor 702.
  • the DSP circuit 703 outputs image data obtained by processing a signal from the image sensor 702.
  • the frame memory 704 temporarily holds the image data processed by the DSP circuit 703 in units of frames.
  • the display unit 705 includes, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image sensor 702.
  • the recording unit 706 records image data of a moving image or a still image captured by the image sensor 702 on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 707 outputs operation commands for various functions of the electronic device 700 in accordance with user operations.
  • the power supply unit 708 appropriately supplies various power sources serving as operation power sources for the DSP circuit 703, the frame memory 704, the display unit 705, the recording unit 706, and the operation unit 707 to these supply targets.
  • the present technology can take the following configurations.
  • a photoelectric conversion element In the pixel, A photoelectric conversion element; A capacitive element for accumulating charges generated by the photoelectric conversion element, The capacitive element is A first electrode provided with a plurality of first trenches; A plurality of second electrodes embedded in each of the first trenches, having a smaller cross-sectional area than a contact connected to a gate electrode of a transistor in the pixel; An image pickup device comprising: a first insulating film disposed between the first electrode and the second electrode in each of the first trenches.
  • the capacitive element is A plurality of second trenches are provided, arranged in positions overlapping with the first electrodes in the wiring layer stacked on the semiconductor substrate, and electrically connected to the second electrodes.
  • a third electrode disposed in a position overlapping with the first electrode in the semiconductor substrate in which the photoelectric conversion element is disposed and electrically connected to each of the second electrodes;
  • the total area of the portions where each of the second electrodes faces the first electrode is larger than the area of the region where the second electrode is disposed in the first electrode. ).
  • Each said 1st trench is formed using the self-organization lithography technique, The image sensor in any one of said (1) thru
  • a first electrode forming step of forming a first electrode in the pixel Forming a plurality of trenches having a smaller opening area in the first electrode than a trench for forming a contact connected to a gate electrode of a transistor in the pixel; An insulating film forming step of forming an insulating film on the inner surface of each trench; And a second electrode forming step of burying a second electrode in each of the trenches.
  • the first electrode is formed at a position overlapping with the photoelectric conversion element in a wiring layer disposed on the side opposite to the incident surface side of the photoelectric conversion element in the pixel.
  • the first electrode is formed at a position that does not overlap the photoelectric conversion element in the pixel in the vertical direction.
  • the first electrode is formed in a semiconductor substrate on which the photoelectric conversion element is disposed.
  • the first electrode is formed on a wiring layer.
  • the sum of the areas of the portions where each of the second electrodes faces the first electrode is made larger than the area of the region where the second electrode is disposed in the first electrode.
  • each trench is formed using a self-organized lithography technique.

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Abstract

本技術は、画素内に容量素子を設ける場合に、撮像素子の感度の低下を抑制することができるようにする撮像素子、撮像素子の製造方法、及び、電子機器に関する。 撮像素子は、光電変換素子と、前記光電変換素子により生成された電荷を蓄積する容量素子とを画素内に備え、前記容量素子は、複数のトレンチが設けられている第１の電極と、前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜とを備える。本技術は、例えば、裏面照射型のＣＭＯＳイメージセンサに適用できる。

Description

撮像素子、撮像素子の製造方法、及び、電子機器
　本技術は、撮像素子、撮像素子の製造方法、及び、電子機器に関し、特に、画素内に電荷蓄積用の容量素子を設ける場合に用いて好適な撮像素子、撮像素子の製造方法、及び、電子機器に関する。
　従来、フォトダイオードから溢れた電荷を蓄積する容量素子を画素内に設けることにより、撮像素子のダイナミックレンジを拡大する撮像素子が提案されている（例えば、特許文献１参照）。
特開２００５－３２８４９３号公報
　しかしながら、画素内に容量素子を設けると、その分だけフォトダイオードの受光面積が狭くなり、撮像素子の感度が低下する。
　そこで、本技術は、画素内に容量素子を設ける場合に、撮像素子の感度の低下を抑制できるようにするものである。
　本技術の第１の側面の撮像素子は、光電変換素子と、前記光電変換素子により生成された電荷を蓄積する容量素子とを画素内に備え、前記容量素子は、複数の第１のトレンチが設けられている第１の電極と、前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記第１のトレンチ内に埋め込まれている複数の第２の電極と、各前記第１のトレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜とを備える。
　前記第１の電極を、前記光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に配置することができる。
　前記第１の電極を前記画素のマイナス電源側に接続し、各前記第２の電極を前記画素のプラス電源側に接続することができる。
　前記第１の電極を前記画素のプラス電源側に接続し、各前記第２の電極を前記画素のマイナス電源側に接続することができる。
　前記第１の電極を、前記光電変換素子と垂直方向に重ならない位置に配置することができる。
　前記第１の電極を、前記光電変換素子が配置されている半導体基板内に配置することができる。
　前記容量素子には、複数の第２のトレンチが設けられ、前記半導体基板に積層されている配線層において前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極に電気的に接続されている第３の電極と、前記コンタクトより断面積が小さく、各前記第２のトレンチ内に埋め込まれ、前記第１の電極に電気的に接続されている複数の第４の電極と、各前記第２のトレンチ内において、前記第３の電極と前記第４の電極の間に配置されている第２の絶縁膜とをさらに設けることができる。
　前記第１の電極を、配線層に配置することができる。
　前記光電変換素子が配置されている半導体基板内において、前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極と電気的に接続されている第３の電極と、前記第１の電極と前記第２の電極の間に配置されている第２の絶縁膜とをさらに設けることができる。
　各前記第２の電極が前記第１の電極と対向する部分の面積の合計を、前記第１の電極において前記第２の電極が配置されている領域の面積より大きくすることができる。
　各前記第１のトレンチを、自己組織化リソグラフィ技術を用いて形成することができる。
　本技術の第２の側面の撮像素子の製造方法は、画素内に第１の電極を形成する第１の電極形成工程と、前記第１の電極に、前記画素内のトランジスタのゲート電極に接続されているコンタクト形成用のトレンチより開口面積が小さい複数のトレンチを形成するトレンチ形成工程と、各前記トレンチの内面に絶縁膜を形成する絶縁膜形成工程と、各前記トレンチ内に第２の電極を埋め込む第２の電極形成工程とを含む。
　前記第１の電極形成工程において、前記画素内の光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に前記第１の電極を形成させることができる。
　前記第１の電極形成工程において、前記画素内の光電変換素子と垂直方向に重ならない位置に前記第１の電極を形成させることができる。
　前記第１の電極形成工程において、前記光電変換素子が配置されている半導体基板内に前記第１の電極を形成させることができる。
　前記第１の電極形成工程において、配線層に前記第１の電極を形成させることができる。
　各前記第２の電極が前記第１の電極と対向する部分の面積の合計を、前記第１の電極において前記第２の電極が配置されている領域の面積より大きくさせることができる。
　前記トレンチ形成工程において、自己組織化リソグラフィ技術を用いて各前記トレンチを形成させることができる。
　本技術の第３の側面の電子機器は、撮像素子と、前記撮像素子から出力される信号を処理する信号処理部とを備え、前記撮像素子は、光電変換素子と、前記光電変換素子により生成された電荷を蓄積する容量素子とを画素内に備え、前記容量素子は、複数のトレンチが設けられている第１の電極と、前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている絶縁膜とを備える。
　本技術の第１の側面においては、複数の第１のトレンチが設けられている第１の電極と、画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記第１のトレンチ内に埋め込まれている複数の第２の電極と、各前記第１のトレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜とからなる容量素子に、光電変換素子により生成された電荷が蓄積される。
　本技術の第２の側面においては、画素内に第１の電極が形成され、前記第１の電極に、前記画素内のトランジスタのゲート電極に接続されているコンタクト形成用のトレンチより開口面積が小さい複数のトレンチが形成され、各前記トレンチの内面に絶縁膜が形成され、各前記トレンチ内に第２の電極が埋め込まれる。
　本技術の第３の側面においては、複数のトレンチが設けられている第１の電極と、画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜とからなる容量素子に、光電変換素子により生成された電荷が蓄積される。
　本技術の第１の側面乃至第３の側面によれば、画素内に容量素子を設ける場合に、撮像素子の感度の低下を抑制することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した撮像素子の構成例を示す図である。 図１の撮像素子の画素の第１の構成例を示す回路図である。 図２の画素の動作を説明するためのタイミングチャートである。 画素の第１の実施の形態を模式的に示す平面図である。 画素の第１の実施の形態を模式的に示す平面図である。 画素の第１の実施の形態を模式的に示す断面図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 図４乃至図６の画素の製造方法を説明するための図である。 本技術を適用したトレンチ型キャパシタと、プレーナ型キャパシタとの上部電極の表面積を比較したグラフである。 画素の第２の実施の形態を模式的に示す平面図である。 画素の第２の実施の形態を模式的に示す平面図である。 画素の第２の実施の形態を模式的に示す断面図である。 画素の第３の実施の形態を模式的に示す平面図である。 画素の第４の実施の形態を模式的に示す平面図である。 画素の第４の実施の形態を模式的に示す断面図である。 画素の第５の実施の形態を模式的に示す断面図である。 画素の第６の実施の形態を模式的に示す断面図である。 図１の撮像素子の画素の第２の構成例を示す回路図である。 固体撮像素子の使用例を示す図である。 電子機器の構成例を示すブロック図である。
　以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
　１．本技術が適用される撮像素子
　２．第１の実施の形態（光電変換素子と垂直方向に重なる領域に容量素子を設けた例１）
　３．第２の実施の形態（光電変換素子と垂直方向に重なる領域に容量素子を設けた例２）
　４．第３の実施の形態（光電変換素子と垂直方向に重なる領域に容量素子を設けた例３）
　５．第４の実施の形態（光電変換素子と垂直方向に重ならない領域に容量素子を設けた例１）
　６．第５の実施の形態（光電変換素子と垂直方向に重ならない領域に容量素子を設けた例２）
　７．第６の実施の形態（光電変換素子と垂直方向に重ならない領域に容量素子を設けた例３）
　８．変形例
　９．固体撮像素子の使用例
＜１．本技術が適用される撮像素子＞
　まず、図１乃至図３を参照して、本技術が適用される撮像素子の構成例について説明する。
　図１は、本技術を適用した撮像素子１０の構成例を示すブロック図である。
　撮像素子１０は、画素領域１１、垂直駆動回路１２、カラム信号処理回路１３、水平駆動回路１４、出力回路１５、及び、制御回路１６を備える。
　画素領域１１は、図示しない光学系により集光される光を受光する受光面である。画素領域１１には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１２に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１３に接続される。複数の画素２１は、それぞれ受光する光の量に応じたレベルの画素信号をそれぞれ出力し、それらの画素信号から、画素領域１１に結像する被写体の画像が構築される。
　垂直駆動回路１２は、画素領域１１に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。例えば、垂直駆動回路１２は、画素領域１１の各画素２１の露光時間、読出し走査等の制御を行う。また、例えば、垂直駆動回路１２は、後述するように、画素領域１１の各画素２１の画素信号の読出し走査を複数並行に行うとともに、各読出し走査の読出し行を移動するタイミングを、他の読出し走査の読出し行の位置に基づいて制御する。
　カラム信号処理回路１３は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。例えば、カラム信号処理回路１３は、画素２１の列数に応じた複数のカラム処理部（不図示）を備え、画素２１の列ごとに並列にＣＤＳ処理を行うことができる。
　水平駆動回路１４は、画素領域１１に配置される複数の画素２１の列ごとに順次、カラム信号処理回路１３から画素信号を出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１３に供給する。
　出力回路１５は、水平駆動回路１４の駆動信号に従ったタイミングでカラム信号処理回路１３から出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。
　制御回路１６は、撮像素子１０内の各部の駆動を制御する。例えば、制御回路１６は、各部の駆動周期に従ったクロック信号を生成して、各部に供給する。
　図２は、撮像素子１０の画素領域１１に配置される画素２１の構成例を示す回路図である。
　画素２１は、光電変換素子１０１、転送ゲート部１０２、ＦＤ（フローティングディフュージョン）部１０３、第１リセットゲート部１０４、第２リセットゲート部１０５、ノード部１０６、容量素子１０７、増幅トランジスタ１０８、選択トランジスタ１０９、及び、オーバーフローゲート部１１０を備える。
　本技術を適用した撮像素子１０は、例えば、画素２１内に容量素子１０７を備えることを特徴とする。画素２１内に容量素子１０７を備えることにより、例えば、撮像素子１０は、各画素２１の光電変換素子１０１で発生した電荷を、同時に容量素子１０７に転送して蓄積するグローバルシャッタ撮影動作を行うことが可能になる。また、例えば、撮像素子１０は、光電変換素子１０１に過大な光が入射した場合に光電変換素子１０１から溢れた電荷を容量素子１０７に蓄積し、この溢れた電荷をも画像データとして利用するワイドダイナミックレンジ撮影動作を行うことが可能になる。
　また、画素２１に対して、図１の水平信号線２２として、複数の信号線が、例えば画素行毎に配線される。そして、図１の垂直駆動回路１２から複数の信号線を介して、駆動信号ＴＲＧ、ＲＳＴ１、ＲＳＴ２、ＳＥＬ、ＯＦＧが供給される。これらの駆動信号は、画素２１の各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、電源電圧ＶＳＳ）が非アクティブ状態となる信号である。
　なお、以下、駆動信号がアクティブ状態になることを、駆動信号がオンするとも称し、駆動信号が非アクティブ状態になることを、駆動信号がオフするとも称する。
　光電変換素子１０１は、例えば、ＰＮ接合のフォトダイオードからなる。光電変換素子１０１は、受光した光量に応じた電荷を生成し、蓄積する。
　転送ゲート部１０２は、光電変換素子１０１とＦＤ部１０３との間に接続されている。転送ゲート部１０２のゲート電極には、駆動信号ＴＲＧが印加される。駆動信号ＴＲＧがオンすると、転送ゲート部１０２が導通状態になり、光電変換素子１０１に蓄積されている電荷が、転送ゲート部１０２を介してＦＤ部１０３に転送される。
　また、転送ゲート部１０２のゲート電極の下には、オーバーフローパスが形成されている。そして、転送ゲート部１０２が非導通状態の場合でも、光電変換素子１０１の電荷量が飽和電荷量を超えたとき、光電変換素子１０１から溢れた電荷が、転送ゲート部１０２のオーバーフローパスを介して、ＦＤ部１０３に転送される。
　ＦＤ部１０３は、電荷を電圧信号に電荷電圧変換して出力する。
　第１リセットゲート部１０４は、電源ＶＤＤとノード部１０６との間に接続されている。第１リセットゲート部１０４のゲート電極には、駆動信号ＲＳＴ１が印加される。駆動信号ＲＳＴ１がオンすると、第１リセットゲート部１０４が導通状態になり、ノード部１０６の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　第２リセットゲート部１０５は、ＦＤ部１０３とノード部１０６との間に接続されている。第２リセットゲート部１０５のゲート電極には、駆動信号ＲＳＴ２が印加される。駆動信号ＲＳＴ２がオンすると、第２リセットゲート部１０５が導通状態になり、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合する。
　容量素子１０７は、例えば、キャパシタからなり、光電変換素子１０１により生成された電荷が蓄積される。容量素子１０７の一方の電極は、ノード部１０６に接続されており、対向電極は、画素２１のプラス電源である電源ＶＤＤ側、又は、画素２１のマイナス電源である電源ＶＳＳ（不図示）側に接続される。
　増幅トランジスタ１０８は、ゲート電極がＦＤ部１０３に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部１０３に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ１０８は、ソース電極が選択トランジスタ１０９を介して垂直信号線２３に接続されることにより、当該垂直信号線２３の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
　選択トランジスタ１０９は、増幅トランジスタ１０８のソース電極と垂直信号線２３との間に接続されている。選択トランジスタ１０９のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがオンすると、選択トランジスタ１０９が導通状態になり、画素２１が選択状態となる。これにより、増幅トランジスタ１０８から出力される画素信号が、選択トランジスタ１０９を介して、垂直信号線２３に出力される。
　オーバーフローゲート部１１０は、電源ＶＤＤと光電変換素子１０１との間に接続されている。オーバーフローゲート部１１０のゲート電極には、駆動信号ＯＦＧが印加される。駆動信号ＯＦＧがオンすると、オーバーフローゲート部１１０が導通状態になり、光電変換素子１０１の電荷が排出され、光電変換素子１０１がリセットされる。
　なお、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。
｛画素２１の動作｝
　次に、図３のタイミングチャートを参照して、画素２１の動作について説明する。なお、図３には、撮像素子１０の動作の一例として、上述したワイドダイナミックレンジ撮影動作のタイミングチャートが示されている。また、図３には、駆動信号ＲＳＴ１、ＲＳＴ２、ＯＦＧ、ＴＲＧのタイミングチャートが示されている。
　この処理は、例えば、画素領域１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。
　時刻ｔ１において、駆動信号ＲＳＴ１、ＯＦＧがオンし、第１リセットゲート部１０４、オーバーフローゲート部１１０がオンする。また、時刻ｔ１の時点で、駆動信号ＲＳＴ２がオンしており、第２リセットゲート部１０５がオンしているため、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合している。従って、第１リセットゲート部１０４がオンすることにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。また、オーバーフローゲート部１１０がオンすることにより、光電変換素子１０１に蓄積されている電荷が、オーバーフローゲート部１１０を介して排出され、光電変換素子１０１がリセットされる。
　時刻ｔ２において、駆動信号ＴＲＧがオンし、転送ゲート部１０２がオンする。これにより、光電変換素子１０１に残留している電荷が、転送ゲート部１０２を介して、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合した領域に転送される。
　時刻ｔ３において、駆動信号ＴＲＧがオフし、転送ゲート部１０２がオフする。
　時刻ｔ４において、駆動信号ＲＳＴ１がオフし、第１リセットゲート部１０４がオフする。
　時刻ｔ５において、駆動信号ＯＦＧがオフし、オーバーフローゲート部１１０がオフする。これにより、光電変換素子１０１への電荷の蓄積が開始され、露光期間が開始する。
　そして、時刻ｔ５の直後の時刻ｔａにおいて、駆動信号ＳＥＬ（不図示）がオンし、選択トランジスタ１０９がオンする。これにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルを結合した領域の電位に基づく信号Ｎ２が、増幅トランジスタ１０８及び選択トランジスタ１０９を介して垂直信号線２３に出力される。信号Ｎ２は、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルを結合した領域のリセットした状態における電位に基づく信号となる。
　その後、駆動信号ＳＥＬがオフし、信号Ｎ２の読み出しが停止する。
　露光期間中、光電変換素子１０１が飽和する前は、光電変換素子１０１で発生した電荷は、光電変換素子１０１に蓄積される。一方、入射光が強く、光電変換素子１０１が飽和し、光電変換素子１０１から溢れた電荷は、転送ゲート部１０２のオーバーフローパス及び第２リセットゲート部１０５を介して、容量素子１０７に転送される。これにより、露光期間中に光電変換素子１０１から溢れた電荷が、容量素子１０７に蓄積される。
　時刻ｔ６において、駆動信号ＲＳＴ２がオフし、第２リセットゲート部１０５がオフする。
　そして、時刻ｔ６と時刻ｔ７の間の時刻ｔｂにおいて、駆動信号ＳＥＬ（不図示）がオンし、選択トランジスタ１０９がオンする。これにより、ＦＤ部１０３の電位に基づく信号Ｎ１が、増幅トランジスタ１０８及び選択トランジスタ１０９を介して垂直信号線２３に出力される。信号Ｎ１は、ＦＤ部１０３をリセットした状態における電位に基づく信号となる。
　その後、駆動信号ＳＥＬがオフし、信号Ｎ１の読み出しが停止する。
　時刻ｔ７において、駆動信号ＴＲＧがオンし、転送ゲート部１０２がオンする。これにより、露光期間が終了し、露光期間中に光電変換素子１０１に蓄積された電荷が、転送ゲート部１０２を介して、ＦＤ部１０３に転送される。
　時刻ｔ８において、駆動信号ＴＲＧがオフし、転送ゲート部１０２がオフする。これにより、光電変換素子１０１からＦＤ部１０３への電荷の転送が停止する。
　そして、時刻ｔ８と時刻ｔ９の間の時刻ｔｃにおいて、駆動信号ＳＥＬ（不図示）がオンし、選択トランジスタ１０９がオンする。これにより、ＦＤ部１０３の電位に基づく信号Ｓ１が、増幅トランジスタ１０８及び選択トランジスタ１０９を介して垂直信号線２３に出力される。信号Ｓ１は、露光期間中に光電変換素子１０１に蓄積された電荷に基づく信号となる。従って、信号Ｓ１は、光電変換素子１０１から溢れて容量素子１０７に転送された電荷による成分は含まない。
　その後、駆動信号ＳＥＬがオフし、信号Ｓ１の読み出しが停止する。
　時刻ｔ９において、駆動信号ＲＳＴ２がオンし、第２リセットゲート部１０５がオンする。これにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合し、ＦＤ部１０３及び容量素子１０７に蓄積されている電荷が、ポテンシャルが結合した領域に蓄積される。
　そして、時刻ｔ９と時刻ｔ１０の間の時刻ｔｄにおいて、駆動信号ＳＥＬ（不図示）がオンし、選択トランジスタ１０９がオンする。これにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合した領域の電位に基づく信号Ｓ２が、増幅トランジスタ１０８及び選択トランジスタ１０９を介して垂直信号線２３に出力される。信号Ｓ２は、光電変換素子１０１から溢れて容量素子１０７に転送された電荷を含めて、露光期間中に光電変換素子１０１で生成された電荷に基づく信号となる。
　その後、駆動信号ＳＥＬがオフし、信号Ｓ２の読み出しが停止する。
　時刻ｔ１０において、駆動信号ＲＳＴ１、ＯＦＧがオンし、第１リセットゲート部１０４、オーバーフローゲート部１１０がオンする。これにより、ＦＤ部１０３、ノード部１０６、及び、容量素子１０７のポテンシャルが結合した領域の電位が、電源電圧ＶＤＤのレベルにリセットされる。また、光電変換素子１０１に蓄積されている電荷が、オーバーフローゲート部１１０を介して排出され、光電変換素子１０１がリセットされる。
　時刻ｔ１１において、駆動信号ＲＳＴ１がオフし、第１リセットゲート部１０４がオフする。
　時刻ｔ１２において、駆動信号ＯＦＧがオフし、オーバーフローゲート部１１０がオフする。
　その後、時刻ｔ１乃至時刻ｔ１２の動作が繰り返し実行される。
　例えば、撮像素子１０のカラム信号処理回路１３（図１）は、信号Ｓ１と信号Ｎ１の差分をとることにより、信号ＳＮ１を生成する。信号ＳＮ１は、信号Ｓ１からリセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズを除去した信号となる。
　また、例えば、カラム信号処理回路１３は、信号Ｓ２と信号Ｎ２の差分をとることにより、信号ＳＮ２を生成する。信号ＳＮ２は、信号Ｓ２からリセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズを除去した信号となる。
　そして、例えば、出力回路１５の後段の信号処理回路では、画素毎に入射光量に応じて信号ＳＮ１と信号ＳＮ２を選択したり、画素毎に入射光量に基づく比率で信号ＳＮ１と信号ＳＮ２を合成したりすることにより、撮像素子１０のダイナミックレンジを拡大する。例えば、信号処理回路は、入射光量が所定の閾値未満の場合、信号ＳＮ１に基づいて画素信号を生成し、入射光量が所定の閾値以上の場合、信号ＳＮ２に基づいて画素信号を生成する。或いは、例えば、信号処理回路は、入射光量が小さいほど信号ＳＮ１の比率を高くし、入射光量が大きいほど信号ＳＮ２の比率を高くして、信号ＳＮ１と信号ＳＮ２を合成することにより、画素信号を生成する。
　これにより、感度やＳＮ比を良好に保ちつつ、画素信号の飽和レベルを拡大し、ダイナミックレンジを拡大することができる。
＜２．第１の実施の形態＞
　次に、図４乃至図１９を参照して、本技術の第１の実施の形態について説明する。
｛画素２１ａの構成例｝
　図４乃至図６は、撮像素子１０の画素２１の第１の実施の形態である画素２１ａの構成例を示している。図４及び図５は、画素２１ａの構成例を模式的に示す平面図であり、図４は、第２配線層１３５及び第３配線層１３６を除いた図であり、図５は、第２配線層１３５及び第３配線層１３６を追加した図である。図６は、図４の画素２１ａのＡ－Ａ’方向の断面を模式的に示している。
　なお、以下、図６内の縦方向を画素２１ａの垂直方向とし、半導体基板１２１側を画素２１ａの下側とし、配線層１２２側を画素２１ａの上側とする。また、以下、画素２１ａの水平方向（平面方向）において、図４及び図５内の縦方向を画素２１ａの縦方向とし、横方向を画素２１ａの横方向とする。
　まず、図４及び図５を参照して、画素２１ａの水平方向の配置について主に説明する。
　図４及び図５に示されるように、画素２１ａの大部分は光電変換素子１０１により占められている。また、光電変換素子１０１と垂直方向に重なるように、下部電極１０７Ａが配置されている。すなわち、光電変換素子１０１の上面（入射面と反対側の面）の右側の大部分を覆うように、矩形の下部電極１０７Ａが配置されている。下部電極１０７Ａの上には、複数の上部電極１０７Ｂが２次元に配置されている。なお、図内では下部電極１０７Ａの断面が矩形により示されているが、実際には略円形となる。
　また、下部電極１０７Ａの上面の図内の右上隅には、コンタクト１０７Ｄが接続されている。光電変換素子１０１の上方の図内の左上隅には、転送ゲート部１０２のゲート電極１０２Ａが配置されている。ゲート電極１０２Ａの上面には、コンタクト１０２Ｂが接続されている。
　光電変換素子１０１の図内の左斜め上方向には、ＦＤ部１０３が配置されている。ＦＤ部１０３の上面には、コンタクト１０３Ａが接続されている。
　ＦＤ部１０３の図内の右側には、第２リセットゲート部１０５のゲート電極１０５Ａ、コンタクト１０６Ａ、第１リセットゲート部１０４のゲート電極１０４Ａ、コンタクト１３２Ａ、及び、コンタクト１３３Ａが、横方向に並ぶように配置されている。ゲート電極１０５Ａの上面には、コンタクト１０５Ｂが接続されている。ゲート電極１０４Ａの上面には、コンタクト１０４Ｂが接続されている。
　ＦＤ部１０３の図内の下側には、オーバーフローゲート部１１０のゲート電極１１０Ａ、コンタクト１３２Ｂ、増幅トランジスタ１０８のゲート電極１０８Ａ、選択トランジスタ１０９のゲート電極１０９Ａ、コンタクト２３Ａが、縦方向に並ぶように配置されている。ゲート電極１１０Ａの上面には、コンタクト１１０Ｂが接続されている。ゲート電極１０８Ａの上面には、コンタクト１０８Ｂが接続されている。ゲート電極１０９Ａの上面には、コンタクト１０９Ｂが接続されている。
　なお、図内では、各コンタクトの断面が矩形により示されているが、実際には略円形となる。
　また、第１配線層１３４（図６）の配線１３４Ａにより、各上部電極１０７Ｂとコンタクト１０６Ａが接続されている。第１配線層１３４の配線１３４Ｂにより、コンタクト１０７Ｄとコンタクト１３３Ａが接続されている。
　第１配線層１３４の配線１３４Ｃにより、コンタクト１０３Ａとコンタクト１０８Ｂが接続されている。従って、コンタクト１０３Ａ、配線１３４Ｃ、及び、コンタクト１０８Ｂを介して、ＦＤ部１０３と増幅トランジスタ１０８のゲート電極１０８Ａが電気的に接続されている。
　第２配線層１３５（図６）の配線１３５Ａは、コンタクト１０５Ｂに接続されている。そして、コンタクト１０５Ｂ及び配線１３５Ａを介して、第２リセットゲート部１０５のゲート電極１０５Ａと垂直駆動回路１２が電気的に接続されている。
　第２配線層１３５の配線１３５Ｂは、コンタクト１０４Ｂに接続されている。そして、コンタクト１０４Ｂ及び配線１３５Ｂを介して、第１リセットゲート部１０４のゲート電極１０４Ａと垂直駆動回路１２が電気的に接続されている。
　第２配線層１３５の配線１３５Ｃは、コンタクト１０２Ｂに接続されている。そして、コンタクト１０２Ｂ及び配線１３５Ｃを介して、転送ゲート部１０２のゲート電極１０２Ａと垂直駆動回路１２が電気的に接続されている。
　第２配線層１３５の配線１３５Ｄは、コンタクト１１０Ｂに接続されている。そして、コンタクト１１０Ｂ及び配線１３５Ｄを介して、オーバーフローゲート部１１０のゲート電極１１０Ａと垂直駆動回路１２が電気的に接続されている。
　第２配線層１３５の配線１３５Ｅは、コンタクト１０９Ｂに接続されている。そして、コンタクト１０９Ｂ及び配線１３５Ｅを介して、選択トランジスタ１０９のゲート電極１０９Ａと垂直駆動回路１２が電気的に接続されている。
　第３配線層１３６（図６）の配線１３６Ａは、垂直信号線２３を構成し、コンタクト２３Ａに接続されている。従って、選択トランジスタ１０９のソース電極が、コンタクト２３Ａを介して、垂直信号線２３に電気的に接続されている。
　第３配線層１３６の配線１３６Ｂは、コンタクト１３２Ａ及びコンタクト１３２Ｂに接続されている。そして、コンタクト１３２Ａ及び配線１３６Ｂを介して、第１リセットゲート部１０４のドレイン電極と電源ＶＤＤが電気的に接続されている。また、コンタクト１３２Ｂ及び配線１３６Ｂを介して、増幅トランジスタ１０８のドレイン電極及びオーバーフローゲート部１１０のドレイン電極と電源ＶＤＤが電気的に接続されている。
　次に、図６を参照して、図４の画素２１ａのＡ－Ａ’方向の垂直方向の配置について主に説明する。
　画素２１ａにおいては、半導体基板１２１の下面（入射面）側から光が入射する。また、半導体基板１２１の下面（光電変換素子１０１の入射面）と反対側の上面側に配線層１２２が積層されている。従って、画素２１ａを備える撮像素子１０は、裏面照射型のＣＭＯＳイメージセンサを構成する。
　半導体基板１２１のＰ型ウエル層１３１には、Ｎ型埋め込み層が埋め込まれており、このＮ型埋め込み層により埋め込み型の光電変換素子１０１が形成されている。
　また、Ｐ型ウエル層１３１の表面付近には、Ｎ＋型層からなるＦＤ部１０３、Ｎ＋型層からなるノード部１０６、Ｎ＋型層からなる電源部１３２、及び、Ｐ＋型層からなる電源部１３３が形成されている。
　配線層１２２においては、層間絶縁膜１３７内に、ゲート電極、電極、コンタクト、及び、第１配線層１３４乃至第３配線層１３６が形成されている。
　具体的には、光電変換素子１０１の上には、絶縁膜１０７Ｅを介して下部電極１０７Ａが配置されている。下部電極１０７Ａの上面には、断面が略円形の複数のトレンチが形成されており、上部電極１０７Ｂが、絶縁膜１０７Ｃを介して各トレンチに埋め込まれている。このトレンチ内において絶縁膜１０７Ｃを介して下部電極１０７Ａと上部電極１０７Ｂが対向する領域により、複数のＭＩＭ（Metal-Insulator-Metal）型又はＭＯＭ（Metal-Oxide-Metal）型のトレンチ型キャパシタが構成される。そして、この複数のトレンチ型キャパシタにより、画素２１ａの容量素子１０７が構成される。
　転送ゲート部１０２のゲート電極１０２Ａは、光電変換素子１０１とＦＤ部１０３の間において、絶縁膜１０２Ｃを介して、Ｐ型ウエル層１３１の上方に配置されている。ゲート電極１０２Ａの上面には、コンタクト１０２Ｂが接続されている。
　第２リセットゲート部１０５のゲート電極１０５Ａは、ＦＤ部１０３とノード部１０６の間において、絶縁膜１０５Ｃを介して、Ｐ型ウエル層１３１の上方に配置されている。ゲート電極１０５Ａの上面には、コンタクト１０５Ｂが接続されている。
　第１リセットゲート部１０４のゲート電極１０４Ａは、ノード部１０６と電源部１３２の間において、絶縁膜１０４Ｃを介して、Ｐ型ウエル層１３１の上方に配置されている。ゲート電極１０４Ａの上面には、コンタクト１０４Ｂが接続されている。
　ＦＤ部１０３、電源部１３２、電源部１３３の上面には、それぞれコンタクト１０３Ａ、コンタクト１３２Ａ、コンタクト１３３Ａが接続されている。
　また、各コンタクト、及び、上部電極１０７Ｂの上層に、下から順に第１配線層１３４、第２配線層１３５、第３配線層が積層されている。
　そして、上部電極１０７Ｂとノード部１０６とが、配線１３４Ａ及びコンタクト１０６Ａを介して電気的に接続されている。電源部１３２は、コンタクト１３２Ａ、及び、第１配線層１３４乃至第３配線層１３６を介して、画素２１ａのプラス電源である電源ＶＤＤ（不図示）に電気的に接続されている。従って、上部電極１０７Ｂは、ノード部１０６及び第１リセットゲート部１０４を介して、電源ＶＤＤ側に接続されている。
　また、下部電極１０７Ａと電源部１３３とが、コンタクト１０７Ｄ、配線１３４Ｂ、及び、コンタクト１３３Ａを介して電気的に接続されている。電源部１３３は、Ｐ型ウエル層１３１を介してグラウンドに接続されており、画素２１ａのマイナス電源である電源ＶＳＳを構成する。従って、下部電極１０７Ａは、電源ＶＳＳ側に接続されている。
　ゲート電極１０２Ａ、１０４Ａ、１０５Ａ、１０８Ａ、１０９Ａ、１１０Ａ、及び、下部電極１０７Ａは、例えば、ポリシリコン等の導電部材により形成される。
　コンタクト２３Ａ、１０２Ｂ、１０３Ａ、１０４Ｂ、１０５Ｂ、１０６Ａ、１０７Ｄ、１０８Ｂ、１０９Ｂ、１１０Ｂ、１３２Ａ、１３２Ｂ、１３３Ａは、例えば、タングステン等のメタルにより形成される。
　絶縁膜１０７Ｃには、例えば、Ｈｉｇｈ－ｋ等の高誘電率の絶縁膜が用いられる。絶縁膜１０７Ｃに適用可能なＨｉｇｈ－ｋの素材には、例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化タンタル（Ｔａ2Ｏ5）、酸化チタン（ＴｉＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）、酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）等がある。
　絶縁膜１０２Ｃ、１０４Ｃ、１０５Ｃ、１０７Ｅには、例えば、Ｈｉｇｈ－ｋ等の高誘電率の絶縁膜、又は、酸化膜が用いられる。
｛撮像素子１０の製造方法｝
　次に、図７乃至図１８を参照して、撮像素子１０の特に各画素２１ａの製造方法について説明する。
　まず、図７に示されるように、画素２１ａの素子及びゲート電極等が形成される。具体的には、半導体基板１２１のＰ型ウエル層１３１内に、Ｎ型層からなる光電変換素子１０１、Ｎ＋型層からなるＦＤ部１０３、ノード部１０６、電源部１３２、Ｐ＋型層からなる電源部１３３が形成される。また、半導体基板１２１の上に積層されている層間絶縁膜１３７内において、光電変換素子１０１の上方に、絶縁膜１０７Ｅ及び下部電極１０７Ａが形成され、光電変換素子１０１とＦＤ部１０３の間に、絶縁膜１０２Ｃ及びゲート電極１０２Ａが形成され、ＦＤ部１０３とノード部１０６の間に、絶縁膜１０５Ｃ及びゲート電極１０５Ａが形成され、ノード部１０６と電源部１３２の間に、絶縁膜１０４Ｃ及びゲート電極１０４Ａが形成される。
　次に、図８に示されるように、層間絶縁膜１３７の表面がフォトレジスト１５１によりマスクされる。また、フォトレジスト１５１において、上部電極１０７Ｂが形成される位置に対応する位置に、開口面が略円形の複数の開口１５１Ａが形成される。
　次に、図９に示されるように、フォトレジスト１５１の開口１５１Ａが縮小される。この工程では、例えば、ＤＳＡ（Directed Self-Assembly、自己組織化）リソグラフィ技術が用いられる。例えば、フォトレジスト１５１の各開口１５１Ａに、ジブロックコポリマーが塗布された後、熱処理が行われる。これにより、フォトレジスト１５１の材料と親和性の高い組成のポリマー１５２が、開口１５１Ａの壁面に集まり、親和性の低いポリマー（不図示）が、開口１５１Ａの中央に集まる。その後、エッチング等により中央のポリマーを除去することにより、開口１５１Ａの面積（開口１５１Ａの径）を、通常のリソグラフィ技術により形成可能な面積（径）より小さくすることができる。
　ここで、各開口１５１Ａの面積（径）は、画素２１ａ内の各トランジスタのゲート電極に接続されるコンタクト形成用のトレンチ１３７Ｂ乃至トレンチ１３７Ｉ（図１３）の開口面積（径）より小さくされる。
　次に、図１０に示されるように、例えばドライエッチングにより、フォトレジスト１５１の開口１５１Ａの下の層間絶縁膜１３７及び下部電極１０７Ａが掘り込まれ、層間絶縁膜１３７及び下部電極１０７Ａに複数のトレンチ１３７Ａが形成される。トレンチ１３７Ａは、下部電極１０７Ａの下端までは到達せずに、下部電極１０７Ａの途中で止められる。また、トレンチ１３７Ａの開口面積（径）は、フォトレジスト１５１の縮小後の開口１５１Ａの面積（径）と略同じになり、通常のリソグラフィ技術を用いた場合より小さくすることができる。
　ここで、上述したように、各開口１５１Ａの面積（径）は、画素２１ａ内の各トランジスタのゲート電極に接続されるコンタクト形成用のトレンチ１３７Ｂ乃至トレンチ１３７Ｉの開口面積（径）より小さい。従って、トレンチ１３７Ａの開口面積（径）も、トレンチ１３７Ｂ乃至トレンチ１３７Ｉの開口面積（径）より小さくなる。
　次に、図１１に示されるように、フォトレジスト１５１が除去される。
　次に、図１２に示されるように、各トレンチ１３７Ａの内面（側壁及び底面）に絶縁膜１０７Ｃが形成される。
　次に、図１３に示されるように、層間絶縁膜１３７にコンタクト用のトレンチ１３７Ｂ乃至トレンチ１３７Ｉが形成される。
　次に、図１４に示されるように、トレンチ１３７Ａ乃至トレンチ１３７Ｉに、例えば、タングステン等のメタルが埋め込まれる。これにより、上部電極１０７Ｂ、コンタクト１３３Ａ、１０７Ｄ、１０２Ｂ、１０３Ａ、１０５Ｂ、１０６Ａ、１０４Ｂ、１３２Ａが形成される。
　ここで、上述したように、上部電極１０７Ｂ形成用のトレンチ１３７Ａの開口面積（径）が、各コンタクト形成用のトレンチ１３７Ｂ乃至トレンチ１３７Ｉの開口面積（径）より小さくなっている。従って、上部電極１０７Ｂの断面積（径）は、コンタクト１３３Ａ、１０７Ｄ、１０２Ｂ、１０３Ａ、１０５Ｂ、１０６Ａ、１０４Ｂ、１３２Ａの断面積（径）より小さくなる。
　次に、図１５に示されるように、層間絶縁膜１３７の上に第１配線層１３４が形成される。
　次に、図１６に示されるように、層間絶縁膜１３７が上方に積層されるとともに、第１配線層１３４の上に第２配線層１３５が形成される。
　次に、図１７に示されるように、層間絶縁膜１３７がさらに上方に積層されるとともに、第２配線層１３５の上に第３配線層１３６が形成される。
　次に、図１８に示されるように、層間絶縁膜１３７がさらに上方に積層される。
　以上のようにして、撮像素子１０の各画素２１ａが製造される。
　なお、画素２１ａにおいては、光電変換素子１０１の入射面と反対側の面の上方に、容量素子１０７が配置されている。従って、容量素子１０７を設けるために光電変換素子１０１の受光面積を縮小する必要がなく、撮像素子１０の感度の低下を抑制することができる。
　また、容量素子１０７を複数のトレンチ型キャパシタにより構成することにより、例えば、電極が平面状のプレーナ型キャパシタにより構成する場合と比較して、容量素子１０７の容量を増やすことが可能である。例えば、各トレンチ型キャパシタの上部電極１０７Ｂの下部電極１０７Ａと対向する部分の面積の合計（総面積）が、下部電極１０７Ａにおいて上部電極１０７Ｂ（トレンチ型キャパシタ）が配置されている領域の面積より大きくなるように、上部電極１０７Ｂの径ｘ、及び、上部電極１０７Ｂが下部電極１０７Ａに埋め込まれる深さｄが設計される。これにより、プレーナ型キャパシタにより構成する場合と比較して容量素子１０７の容量を増やすことができる。
　図１９は、１辺１μｍの正方形の領域内に複数のトレンチ型キャパシタを配置した場合と、１辺が１μｍの正方形の平面状の上部電極を有するプレーナ型キャパシタ用いた場合の容量素子１０７の上部電極の表面積を比較した例を示すグラフである。横軸は、トレンチ型キャパシタの上部電極１０７Ｂの径ｘを示し、縦軸は、トレンチ型キャパシタの上部電極１０７Ｂの表面積の合計（総面積）が、プレーナ型キャパシタの上部電極の表面積の何倍になるかを示している。
　なお、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積の算出条件は以下のとおりである。
・トレンチ型キャパシタは、正方形の領域内に２次元に配列する。
・隣接するトレンチ型キャパシタの間隔を、上部電極１０７Ｂの径ｘと等しくする。例えば、上部電極１０７Ｂの径ｘが０．０２μｍの場合、隣接するトレンチ型キャパシタの間の間隔は０．０２μｍとなる。この場合、隣接するトレンチ型キャパシタの中心間の距離は、０．０４μｍとなり、１辺が１μｍの正方形の領域内に６２５個のトレンチ型キャパシタが配置される。
・下部電極１０７Ａのトレンチ内に埋め込まれている上部電極１０７Ｂの深さｄを０．１５μｍとする。
・１つの上部電極１０７Ｂの表面積は、下部電極１０７Ａと対向する部分の表面積とする。従って、１つの上部電極１０７Ｂの表面積は、上部電極１０７Ｂの側面のうち下部電極１０７Ａのトレンチ内に埋め込まれている部分の面積と、底面の面積を加算した値になる。
　そして、上部電極１０７Ｂの径ｘを変化させた場合、図１９に示されるように、上部電極１０７Ｂの径ｘが小さくなり、深さｄに対する径ｘの比率が小さくなるほど、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積は大きくなる。一方、上部電極１０７Ｂの径ｘが大きくなり、深さｄに対する径ｘの比率が大きくなるほど、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積は小さくなる。
　その結果、上部電極１０７Ｂの径が０．１４μｍ以下の場合、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積が、プレーナ型キャパシタの上部電極の面積（１μｍ2）より大きくなる。従って、トレンチ型キャパシタからなる容量素子１０７の容量が、プレーナ型キャパシタからなる容量素子１０７の容量より大きくなる。
　一方、上部電極１０７Ｂの径が０．１５μｍ以上の場合、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積が、プレーナ型キャパシタの上部電極の面積より小さくなる。従って、トレンチ型キャパシタからなる容量素子１０７の容量が、プレーナ型キャパシタからなる容量素子１０７の容量より小さくなる。
　なお、上記の条件において、径ｘ＜深さｄ／１．０２３２４の関係を満たすとき、トレンチ型キャパシタの上部電極１０７Ｂの表面の総面積が、プレーナ型キャパシタの上部電極の面積より大きくなる。
　このように、各トレンチ型キャパシタのトレンチの径（上部電極１０７Ｂの径）を小さくし、単位面積当たりのトレンチ型キャパシタの個数を増やすことにより、容量素子１０７の容量を増やすことができる。
　ここで、上述したように、自己組織化リソグラフィ技術を用いることにより、各トレンチ型キャパシタのトレンチの径（上部電極１０７Ｂの径）をより小さくし、単位面積当たりのトレンチ型キャパシタの個数をより増やすことが可能になる。例えば、上述した方法により自己組織化リソグラフィ技術を用いて下部電極１０７Ａにトレンチ１３７Ａを形成し、フォトレジスト１５１を除去した後、もう一度自己組織化リソグラフィ技術を用いて下部電極１０７Ａのトレンチ１３７Ａが形成されていない領域にトレンチ１３７Ａを形成する。これにより、下部電極１０７に径の小さいトレンチ１３７Ａを高密度に形成し、単位面積当たりのトレンチ型キャパシタの個数をより増やすことが可能になる。なお、自己組織化リソグラフィ技術により下部電極１０７Ａにトレンチ１３７Ａを形成する回数を、３回以上繰り返すようにしてもよい。
　また、例えば、上記のトレンチ型キャパシタを用いることにより、容量素子１０７の設置面積を小さくすることができる。その結果、撮像素子１０の感度の低下をさらに抑制したり、撮像素子１０の小型化を実現したりすることができる。
　なお、画素２１ａ内の各トランジスタのゲート電極に接続するコンタクトは、上部電極１０７Ｂと異なり、抵抗値を下げるために、可能な範囲で径を大きくし、ゲート電極と接する面積を広くすることが望ましい。
＜３．第２の実施の形態＞
　次に、図２０乃至図２２を参照して、本技術の第２の実施の形態について説明する。
　図２０乃至図２２は、撮像素子１０の画素２１の第２の実施の形態である画素２１ｂの構成例を示している。図２０及び図２１は、画素２１ｂの構成例を模式的に示す平面図であり、図２０は、第２配線層１３５及び第３配線層１３６を除いた図であり、図２１は、第２配線層１３５及び第３配線層１３６を追加した図である。図２２は、図２０の画素２１ｂのＡ－Ａ’方向の断面を模式的に示している。なお、図中、図４乃至図６と対応する部分には、同じ符号を付してある。
　画素２１ｂを図４乃至図６の画素２１ａと比較すると、第１配線層１３４の代わりに、第１配線層２０１が設けられている点が異なる。第１配線層２０１を第１配線層１３４と比較すると、上部電極１０７Ｂ及び下部電極１０７Ａの接続先が異なる。
　具体的には、上部電極１０７Ｂと電源部１３３とが、第１配線層２０１の配線２０１Ａ及びコンタクト１３３Ａを介して電気的に接続されている。従って、上部電極１０７Ｂは、電源ＶＳＳ側に接続されている。
　また、下部電極１０７Ａとノード部１０６とが、コンタクト１０７Ｄ、第１配線層２０１の配線２０１Ｂ、及び、コンタクト１０６Ａを介して電気的に接続されている。従って、上部電極１０７Ｂは、ノード部１０６及び第１リセットゲート部１０４を介して、電源ＶＤＤ側に接続されている。
　すなわち、画素２１ｂを画素２１ａと比較すると、上部電極１０７Ｂと下部電極１０７Ａの接続先の電源が逆になっている。
　これにより、画素２１ｂの容量素子１０７は、下部電極１０７Ａ内のトレンチ型キャパシタに加えて、絶縁膜１０７Ｅを介して対向している下部電極１０７Ａと光電変換素子１０１（Ｎ型層）により構成されるＭＩＳ（Metal-Insulator-Semiconductor）型又はＭＯＳ（Metal-Oxide-Semiconductor）型のプレーナ型キャパシタにより構成される。その結果、下部電極１０７Ａ及び上部電極１０７Ｂの構成を変えずに、容量素子１０７の容量を増やすことができる。
　ただし、光電変換素子１０１の表面部分が電極として使用されるため、光電変換素子１０１で発生した電荷を、Ｐ型ウエル層１３１の表面付近を介してＦＤ部１０３に転送することが困難になり、転送速度や転送効率が低下する。
＜４．第３の実施の形態＞
　次に、図２３を参照して、本技術の第３の実施の形態について説明する。
　図２３は、撮像素子１０の画素２１の第３の実施の形態である画素２１ｃの構成例を示している。具体的には、図２３は、画素２１ｃの第２配線層１３５及び第３配線層１３６を除いた部分の構成例を模式的に示す平面図である。なお、図中、図４と対応する部分には、同じ符号を付してある。
　画素２１ｃを図４の画素２１ａと比較すると、容量素子１０７を構成するトレンチ型キャパシタの形状が異なっている。具体的には、下部電極１０７Ａのトレンチの開口部、及び、各上部電極１０７Ｂの断面が、矩形になっている。
　なお、開口部が矩形のトレンチも、上述した自己組織化リソグラフィ技術を用いて形成することが可能である。
＜５．第４の実施の形態＞
　次に、図２４及び図２５を参照して、本技術の第４の実施の形態について説明する。
　図２４及び図２５は、撮像素子１０の画素２１の第４の実施の形態である画素２１ｄの構成例を示している。図２４は、画素２１ｄの第２配線層１３５及び第３配線層１３６を除いた部分の構成例を模式的に示す平面図である。図２５は、図２４の画素２１ｄのＡ－Ａ’方向の断面を模式的に示している。なお、図中、図４乃至図６と対応する部分には、同じ符号を付してある。
　画素２１ｄを図４の画素２１ａと比較すると、容量素子１０７が光電変換素子１０１と垂直方向に重ならない領域に配置されている点が異なる。
　具体的には、画素２１ｄを画素２１ａと比較すると、ノード部１０６の代わりに、ノード部３０１Ａが設けられ、第１配線層１３４の代わりに第１配線層３１１が設けられている点が異なる。また、上部電極３０１Ｂ、絶縁膜３０１１Ｃ、電極３０１Ｄ、及び、コンタクト３０１Ｅが追加され、下部電極１０７Ａ、上部電極１０７Ｂ、絶縁膜１０７Ｃ、コンタクト１０７Ｄが削除されている点が異なる。
　ノード部３０１Ａは、Ｐ型ウエル層１３１の表面付近に形成されているＮ＋層からなる。ノード部３０１Ａには、図４の下部電極１０７Ａと同様の形状のトレンチが複数形成されている。このノード部３０１Ａのトレンチは、例えば、下部電極１０７Ａのトレンチと同様に、自己組織化リソグラフィ技術を用いて形成される。また、各トレンチの内面（側壁及び底面）には、絶縁膜３０１Ｃが形成されている。絶縁膜３０１Ｃには、例えば、Ｈｉｇｈ－ｋ等の高誘電率の絶縁膜、又は、酸化膜が用いられる。
　また、配線層１２２において、ノード部３０１Ａの上面をほぼ覆うように電極３０１Ｄが配置されている。そして、電極３０１Ｄから、複数の上部電極３０１Ｂが下方向に延びており、ノード部３０１Ａの各トレンチに埋め込まれている。
　電極３０１Ｄの上面には、コンタクト３０１Ｅが接続されている。コンタクト３０１Ｅは、第１配線層３１１の配線３１１Ａを介して、コンタクト１３３Ａに接続されている。従って、上部電極３０１Ｂは、電極３０１Ｄ、コンタクト３０１Ｅ、配線３１１Ａ、及び、コンタクト１３３Ａを介して、電源部１３３（電源ＤＳＳ）に電気的に接続されている。
　なお、図内ではコンタクト３０１Ｅの断面が矩形により示されているが、実際には略円形となる。
　また、第１配線層３１１の配線３１１Ｂにより、コンタクト１０３Ａとコンタクト１０８Ｂが接続されている。従って、コンタクト１０３Ａ、配線３１１Ｂ、及び、コンタクト１０８Ｂを介して、ＦＤ部１０３と増幅トランジスタ１０８のゲート電極１０８Ａが電気的に接続されている。
　そして、画素２１ｄでは、ノード部３０１Ａのトレンチ内において絶縁膜３０１Ｃを介してノード部３０１Ａ（下部電極）と上部電極３０１Ｂが対向する領域により、複数のＭＩＳ型又はＭＯＳ型のトレンチ型キャパシタが構成される。そして、この複数のトレンチ型キャパシタにより、画素２１ｄの容量素子１０７が構成される。
　なお、画素２１ｄを画素２１ａと比較すると、容量素子１０７が光電変換素子１０１と垂直方向に重ならない領域に形成されているため、光電変換素子１０１の受光面積が小さくなる。ただし、上述したように、複数のトレンチ型キャパシタにより容量素子１０７を構成することにより、容量素子１０７の容量密度を高めることができ、容量素子１０７の設置面積を小さくすることができる。その結果、光電変換素子１０１の受光面積の縮小を抑制し、撮像素子１０の感度の低下を抑制することができる。
＜６．第５の実施の形態＞
　次に、図２６を参照して、本技術の第５の実施の形態について説明する。
　図２６は、撮像素子１０の画素２１の第５の実施の形態である画素２１ｅの構成例を示している。図２６は、図２５の画素２１ｄの断面と対応する位置における画素２１ｅの断面を模式的に示している。なお、図中、図２５と対応する部分には、同じ符号を付してある。
　画素２１ｅを画素２１ｄと比較すると、第１配線層３１１の代わりに第１配線層４１１が設けられ、コンタクト３０１Ｆ、上部電極４０１Ａ、及び、絶縁膜４０１Ｂが追加されている点が異なる。
　電極３０１Ｄの上面には、図４の下部電極１０７Ａと同様の形状のトレンチが複数形成されている。この電極３０１Ｄのトレンチは、例えば、下部電極１０７Ａのトレンチと同様に、自己組織化リソグラフィ技術を用いて形成される。また、各トレンチの内面（側壁及び底面）には、絶縁膜４０１Ｂが形成されている。さらに、電極３０１Ｄの各トレンチには、上部電極４０１Ａが埋め込まれている。
　ノード部３０１Ａの上面には、コンタクト３０１Ｆが接続されている。上部電極４０１Ａとノード部３０１Ａとは、第１配線層４１１の配線４１１Ｂを介して電気的に接続されている。従って、上部電極４０１Ａは、配線４１１Ｂ、コンタクト３０１Ｆ、ノード部１０６及び第１リセットゲート部１０４を介して、電源ＶＤＤ側に接続されている。
　また、コンタクト３０１Ｅは、第１配線層４１１の配線４１１Ａを介して、コンタクト１３３Ａに接続されている。従って、上部電極３０１Ｂは、電極３０１Ｄ、コンタクト３０１Ｅ、配線４１１Ａ、及び、コンタクト１３３Ａを介して、電源部１３３（電源ＤＳＳ）に接続されている。
　そして、画素２１ｅでは、電極３０１Ｄのトレンチ内において絶縁膜４０１Ｂを介して電極３０１Ｄ（下部電極）と上部電極４０１Ａが対向する領域により、複数のＭＩＭ型又はＭＯＭ型のトレンチ型キャパシタが構成される。従って、画素２１ｅを図２６の画素２１ｄと比較すると、ノード部３０１Ａ内のトレンチ型キャパシタに加えて、電極３０１Ｄ内のトレンチ型キャパシタが、容量素子１０７に加えられ、容量素子１０７の容量をさらに増やすことができる。
＜７．第６の実施の形態＞
　次に、図２７を参照して、本技術の第６の実施の形態について説明する。
　図２７は、撮像素子１０の画素２１の第６の実施の形態である画素２１ｆの構成例を示している。図２７は、図２６の画素２１ｅの断面と対応する位置における画素２１ｆの断面を模式的に示している。なお、図中、図２６と対応する部分には、同じ符号を付してある。
　画素２１ｆを画素２１ｅと比較すると、ノード部３０１Ａの代わりに、ノード部５０１Ａが設けられ、絶縁膜５０１Ｂが追加され、上部電極３０１Ｂ及び絶縁膜３０１Ｃが削除されている点が異なる。
　ノード部５０１Ａは、Ｐ型ウエル層１３１の表面付近に形成されているＮ＋層からなる。ノード部５０１Ａと電極３０１Ｄの間には、絶縁膜５０１Ｂが形成されている。絶縁膜５０１Ｂには、例えば、Ｈｉｇｈ－ｋ等の高誘電率の絶縁膜、又は、酸化膜が用いられる。また、ノード部５０１Ａの上面にコンタクト３０１Ｆが接続され、ノード部５０１Ａは、コンタクト３０１Ｆ及び配線４１１Ｂを介して、上部電極４０１Ａに電気的に接続されている。
　そして、絶縁膜５０１Ｂを介して対向している電極３０１Ｄ（上部電極）とノード部５０１Ａ（下部電極）によりＭＩＳ型又はＭＯＳ型のプレーナ型キャパシタが構成される。従って、画素２１ｆの容量素子１０７は、電極３０１Ｄ内のトレンチ型キャパシタ、及び、上述したプレーナ型キャパシタを含む。これにより、容量素子１０７の容量を増やすことができる。
＜８．変形例＞
　以下、上述した本技術の実施の形態の変形例について説明する。
　本技術は、ダイナミックレンジ拡大以外の用途の、光電変換素子で生成された電荷を蓄積する容量素子（例えば、グローバルシャッタ用の容量素子、帯域制限用の容量素子等）を備える裏面照射型の撮像素子にも適用することができる。
　図２８は、図１の本技術を適用した撮像素子１０の画素２１として適用可能な画素６０１の構成例を示す回路図である。
　画素６０１は、光電変換素子６１１、転送ゲート部６１２、ＦＤ部６１３、リセットゲート部６１４、容量素子６１５、入力部６１６、増幅トランジスタ６１７、選択トランジスタ６１８、及び、オーバーフローゲート部６１９を備える。
　また、画素６０１に対して、図１の水平信号線２２として、複数の信号線が、例えば画素行毎に配線される。そして、図１の垂直駆動回路１２から複数の信号線を介して、駆動信号ＴＲＧ、ＲＳＴ、ＳＥＬ、ＯＦＧが供給される。
　光電変換素子６１１は、例えば、ＰＮ接合のフォトダイオードからなる。光電変換素子６１１は、受光した光量に応じた電荷を生成し、蓄積する。
　転送ゲート部６１２は、光電変換素子６１１とＦＤ部６１３との間に接続されている。転送ゲート部６１２のゲート電極には、駆動信号ＴＲＧが印加される。駆動信号ＴＲＧがオンすると、転送ゲート部６１２がオンし、光電変換素子６１１に蓄積されている電荷が、転送ゲート部６１２を介してＦＤ部６１３に転送される。
　ＦＤ部６１３は、電荷を電圧信号に電荷電圧変換して出力する。
　リセットゲート部６１４は、電源ＶＤＤとＦＤ部６１３との間に接続されている。リセットゲート部６１４のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがオンすると、リセットゲート部６１４がオンし、ＦＤ部６１３の電位が、電源電圧ＶＤＤのレベルにリセットされる。
　容量素子６１５は、例えば、キャパシタからなる。容量素子６１５の一端は、ＦＤ部６１３に接続され、他端は入力部６１６に接続されている。容量素子６１５には、入力部６１６から安定化用の制御電圧が印加される。そして、容量素子６１５は、この制御電圧により、画素６０１のリセットレベルを安定化させる働きをする。
　増幅トランジスタ６１７は、ゲート電極がＦＤ部６１３に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部６１３に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ６１７は、ソース電極が選択トランジスタ６１８を介して垂直信号線２３に接続されることにより、当該垂直信号線２３の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
　選択トランジスタ６１８は、増幅トランジスタ６１７のソース電極と垂直信号線２３との間に接続されている。選択トランジスタ６１８のゲート電極には、駆動信号ＳＥＬが印加される。駆動信号ＳＥＬがオンすると、選択トランジスタ６１８がオンし、画素６０１が選択状態となる。これにより、増幅トランジスタ６１７から出力される画素信号が、選択トランジスタ６１８を介して、垂直信号線２３に出力される。
　オーバーフローゲート部６１９は、電源ＶＤＤと光電変換素子６１１との間に接続されている。オーバーフローゲート部６１９のゲート電極には、駆動信号ＯＦＧが印加される。駆動信号ＯＦＧがオンすると、オーバーフローゲート部６１９がオンし、光電変換素子６１１の電荷が排出され、光電変換素子６１１がリセットされる。
　例えば、この画素６０１の容量素子６１５にも、上述した容量素子１０７と同様の構成の容量素子を用いることができる。
　また、第４乃至第６の実施の形態のように、光電変換素子と垂直方向に重ならない領域に容量素子を配置する技術は、裏面照射型の撮像素子だけでなく表面照射型の撮像素子にも適用することができる。
　さらに、例えば、図２７の画素２１ｆにおいて、絶縁膜５０１Ｂを介して対向している電極３０１Ｄ（上部電極）とノード部５０１Ａ（下部電極）により構成されるプレーナ型キャパシタを除いた構成とすることも可能である。
　また、例えば、図６の下部電極１０７Ａは、必ずしも画素内のゲート電極と同じ層に配置する必要はなく、配線層１２２の他の層に配置することも可能である。
　さらに、例えば、図６の下部電極１０７Ａ、図２５の電極３０１Ｄには、ポリシリコン以外の導電部材を用いることが可能である。
　また、例えば、画素内のトランジスタのゲート電極の空いている領域に、上述した容量素子１０７を構成するトレンチ型キャパシタを形成することも可能である。
　さらに、例えば、容量素子１０７を構成するトレンチ型キャパシタを形成するために、必ずしも自己組織化リソグラフィ技術を用いる必要はなく、必要に応じて用いるようにすればよい。
＜９．撮像素子の適用例＞
｛撮像素子の使用例｝
　図２９は、上述の撮像素子の使用例を示す図である。
　上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
｛撮像素子を電子機器に適用した例｝
　図３０は、撮像素子を適用した電子機器７００の構成例を示す図である。
　電子機器７００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。
　図３０において、電子機器７００は、レンズ７０１、撮像素子７０２、ＤＳＰ回路７０３、フレームメモリ７０４、表示部７０５、記録部７０６、操作部７０７、及び、電源部７０８を備える。また、電子機器７００において、ＤＳＰ回路７０３、フレームメモリ７０４、表示部７０５、記録部７０６、操作部７０７、及び、電源部７０８は、バスライン７０９を介して相互に接続されている。
　そして、撮像素子７０２として、図１の撮像素子１０を適用することができる。
　ＤＳＰ回路７０３は、撮像素子７０２から供給される信号を処理する信号処理回路である。ＤＳＰ回路７０３は、撮像素子７０２からの信号を処理して得られる画像データを出力する。フレームメモリ７０４は、ＤＳＰ回路７０３により処理された画像データを、フレーム単位で一時的に保持する。
　表示部７０５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子７０２で撮像された動画又は静止画を表示する。記録部７０６は、撮像素子７０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　操作部７０７は、ユーザによる操作に従い、電子機器７００が有する各種の機能についての操作指令を出力する。電源部７０８は、ＤＳＰ回路７０３、フレームメモリ７０４、表示部７０５、記録部７０６、及び、操作部７０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、例えば、本技術は以下のような構成も取ることができる。
（１）
　画素内に、
　　光電変換素子と、
　　前記光電変換素子により生成された電荷を蓄積する容量素子と
　を備え、
　前記容量素子は、
　　複数の第１のトレンチが設けられている第１の電極と、
　　前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記第１のトレンチ内に埋め込まれている複数の第２の電極と、
　　各前記第１のトレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜と
　を備える撮像素子。
（２）
　前記第１の電極は、前記光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に配置されている
　前記（１）に記載の撮像素子。
（３）
　前記第１の電極が前記画素のマイナス電源側に接続され、各前記第２の電極が前記画素のプラス電源側に接続されている
　前記（２）に記載の撮像素子。
（４）
　前記第１の電極が前記画素のプラス電源側に接続され、各前記第２の電極が前記画素のマイナス電源側に接続されている
　前記（２）に記載の撮像素子。
（５）
　前記第１の電極は、前記光電変換素子と垂直方向に重ならない位置に配置されている
　前記（１）に記載の撮像素子。
（６）
　前記第１の電極は、前記光電変換素子が配置されている半導体基板内に配置されている
　前記（５）に記載の撮像素子。
（７）
　前記容量素子は、
　　複数の第２のトレンチが設けられ、前記半導体基板に積層されている配線層において前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極に電気的に接続されている第３の電極と、
　　前記コンタクトより断面積が小さく、各前記第２のトレンチ内に埋め込まれ、前記第１の電極に電気的に接続されている複数の第４の電極と、
　　各前記第２のトレンチ内において、前記第３の電極と前記第４の電極の間に配置されている第２の絶縁膜と
　をさらに備える前記（６）に記載の撮像素子。
（８）
　前記第１の電極は、配線層に配置されている
　前記（５）に記載の撮像素子。
（９）
　前記光電変換素子が配置されている半導体基板内において、前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極と電気的に接続されている第３の電極と、
　前記第１の電極と前記第２の電極の間に配置されている第２の絶縁膜と
　をさらに備える前記（８）に記載の撮像素子。
（１０）
　各前記第２の電極が前記第１の電極と対向する部分の面積の合計が、前記第１の電極において前記第２の電極が配置されている領域の面積より大きい
　前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
　各前記第１のトレンチは、自己組織化リソグラフィ技術を用いて形成される
　前記（１）乃至（１０）のいずれかに記載の撮像素子。
（１２）
　画素内に第１の電極を形成する第１の電極形成工程と、
　前記第１の電極に、前記画素内のトランジスタのゲート電極に接続されているコンタクト形成用のトレンチより開口面積が小さい複数のトレンチを形成するトレンチ形成工程と、
　各前記トレンチの内面に絶縁膜を形成する絶縁膜形成工程と、
　各前記トレンチ内に第２の電極を埋め込む第２の電極形成工程と
　を含む撮像素子の製造方法。
（１３）
　前記第１の電極形成工程において、前記画素内の光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に前記第１の電極を形成する
　前記（１２）に記載の撮像素子の製造方法。
（１４）
　前記第１の電極形成工程において、前記画素内の光電変換素子と垂直方向に重ならない位置に前記第１の電極を形成する
　前記（１２）に記載の撮像素子の製造方法。
（１５）
　前記第１の電極形成工程において、前記光電変換素子が配置されている半導体基板内に前記第１の電極を形成する
　前記（１４）に記載の撮像素子の製造方法。
（１６）
　前記第１の電極形成工程において、配線層に前記第１の電極を形成する
　前記（１４）に記載の撮像素子の製造方法。
（１７）
　各前記第２の電極が前記第１の電極と対向する部分の面積の合計を、前記第１の電極において前記第２の電極が配置されている領域の面積より大きくする
　前記（１２）乃至（１６）のいずれかに記載の撮像素子の製造方法。
（１８）
　前記トレンチ形成工程において、自己組織化リソグラフィ技術を用いて各前記トレンチを形成する
　前記（１２）乃至（１７）のいずれかに記載の撮像素子の製造方法。
（１９）
　撮像素子と、
　前記撮像素子から出力される信号を処理する信号処理部と
　を備え、
　前記撮像素子は、
　　光電変換素子と、
　　前記光電変換素子により生成された電荷を蓄積する容量素子と
　を画素内に備え、
　前記容量素子は、
　　複数のトレンチが設けられている第１の電極と、
　　前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、
　　各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている絶縁膜と
　を備える電子機器。
　１０　撮像素子，　１１　画素領域，　２１，２１ａ乃至２１ｆ　画素，　２３Ａ　コンタクト　１０１　光電変換素子，　１０２Ａ　ゲート電極，　１０２Ｂ　コンタクト，　１０３Ａ　コンタクト，　１０４Ａ　ゲート電極，　１０４Ｂ　コンタクト，　１０５Ａ　ゲート電極，　１０５Ｂ　コンタクト，　１０６　ノード部，　１０６Ａ　コンタクト，　１０７　容量素子，　１０７Ａ　下部電極，　１０７Ｂ　上部電極，　１０７Ｃ　絶縁膜，　１０７Ｄ　コンタクト，　１０７Ｅ　絶縁膜，　１０８Ａ　ゲート電極，　１０８Ｂ　コンタクト，　１０９Ａ　ゲート電極，　１０９Ｂ　コンタクト，　１１０Ａ　ゲート電極，　１１０Ｂ　コンタクト，　１２１　半導体基板,　１２２　配線層，　１３２　電源部，　１３２Ａ，１３２Ｂ　コンタクト，　１３３　電源部，　１３３Ａ　コンタクト，　１３４Ａ乃至１３４Ｃ　配線，　１３７　層間絶縁膜，　１３７Ａ乃至１３７Ｉ　トレンチ，　１５１　フォトレジスト，　１５１Ａ　開口，　１５２　ポリマー，　２０１Ａ乃至２０１Ｃ　配線，　３０１Ａ　ノード部，　３０１Ｂ　上部電極，　３０１Ｃ　絶縁膜，　３０１Ｄ　電極，　３０１Ｅ，３０１Ｆ　コンタクト，　３１１Ａ，３１１Ｂ　配線，　４０１Ａ　上部電極，　４０１Ｂ　絶縁膜,　４１１Ａ，４１１Ｂ　配線，　５０１Ａ　ノード部，　５０１Ｂ　絶縁膜,　６０１　画素，　６１１　光電変換素子，　６１５　容量素子，　７００　電子機器，　７０２　撮像素子

Claims (19)

  1. 　光電変換素子と、
    　前記光電変換素子により生成された電荷を蓄積する容量素子と
    　を画素内に備え、
    　前記容量素子は、
    　　複数の第１のトレンチが設けられている第１の電極と、
    　　前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記第１のトレンチ内に埋め込まれている複数の第２の電極と、
    　　各前記第１のトレンチ内において、前記第１の電極と前記第２の電極の間に配置されている第１の絶縁膜と
    　を備える撮像素子。
  2. 　前記第１の電極は、前記光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に配置されている
    　請求項１に記載の撮像素子。
  3. 　前記第１の電極が前記画素のマイナス電源側に接続され、各前記第２の電極が前記画素のプラス電源側に接続されている
    　請求項２に記載の撮像素子。
  4. 　前記第１の電極が前記画素のプラス電源側に接続され、各前記第２の電極が前記画素のマイナス電源側に接続されている
    　請求項２に記載の撮像素子。
  5. 　前記第１の電極は、前記光電変換素子と垂直方向に重ならない位置に配置されている
    　請求項１に記載の撮像素子。
  6. 　前記第１の電極は、前記光電変換素子が配置されている半導体基板内に配置されている
    　請求項５に記載の撮像素子。
  7. 　前記容量素子は、
    　　複数の第２のトレンチが設けられ、前記半導体基板に積層されている配線層において前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極に電気的に接続されている第３の電極と、
    　　前記コンタクトより断面積が小さく、各前記第２のトレンチ内に埋め込まれ、前記第１の電極に電気的に接続されている複数の第４の電極と、
    　　各前記第２のトレンチ内において、前記第３の電極と前記第４の電極の間に配置されている第２の絶縁膜と
    　をさらに備える請求項６に記載の撮像素子。
  8. 　前記第１の電極は、配線層に配置されている
    　請求項５に記載の撮像素子。
  9. 　前記光電変換素子が配置されている半導体基板内において、前記第１の電極と垂直方向に重なる位置に配置され、各前記第２の電極と電気的に接続されている第３の電極と、
    　前記第１の電極と前記第２の電極の間に配置されている第２の絶縁膜と
    　をさらに備える請求項８に記載の撮像素子。
  10. 　各前記第２の電極が前記第１の電極と対向する部分の面積の合計が、前記第１の電極において前記第２の電極が配置されている領域の面積より大きい
    　請求項１に記載の撮像素子。
  11. 　各前記第１のトレンチは、自己組織化リソグラフィ技術を用いて形成される
    　請求項１に記載の撮像素子。
  12. 　画素内に第１の電極を形成する第１の電極形成工程と、
    　前記第１の電極に、前記画素内のトランジスタのゲート電極に接続されているコンタクト形成用のトレンチより開口面積が小さい複数のトレンチを形成するトレンチ形成工程と、
    　各前記トレンチの内面に絶縁膜を形成する絶縁膜形成工程と、
    　各前記トレンチ内に第２の電極を埋め込む第２の電極形成工程と
    　を含む撮像素子の製造方法。
  13. 　前記第１の電極形成工程において、前記画素内の光電変換素子の入射面側と反対側に配置されている配線層において前記光電変換素子と垂直方向に重なる位置に前記第１の電極を形成する
    　請求項１２に記載の撮像素子の製造方法。
  14. 　前記第１の電極形成工程において、前記画素内の光電変換素子と垂直方向に重ならない位置に前記第１の電極を形成する
    　請求項１２に記載の撮像素子の製造方法。
  15. 　前記第１の電極形成工程において、前記光電変換素子が配置されている半導体基板内に前記第１の電極を形成する
    　請求項１４に記載の撮像素子の製造方法。
  16. 　前記第１の電極形成工程において、配線層に前記第１の電極を形成する
    　請求項１４に記載の撮像素子の製造方法。
  17. 　各前記第２の電極が前記第１の電極と対向する部分の面積の合計を、前記第１の電極において前記第２の電極が配置されている領域の面積より大きくする
    　請求項１２に記載の撮像素子の製造方法。
  18. 　前記トレンチ形成工程において、自己組織化リソグラフィ技術を用いて各前記トレンチを形成する
    　請求項１２に記載の撮像素子の製造方法。
  19. 　撮像素子と、
    　前記撮像素子から出力される信号を処理する信号処理部と
    　を備え、
    　前記撮像素子は、
    　　光電変換素子と、
    　　前記光電変換素子により生成された電荷を蓄積する容量素子と
    　を画素内に備え、
    　前記容量素子は、
    　　複数のトレンチが設けられている第１の電極と、
    　　前記画素内のトランジスタのゲート電極に接続されているコンタクトより断面積が小さく、各前記トレンチ内に埋め込まれている複数の第２の電極と、
    　　各前記トレンチ内において、前記第１の電極と前記第２の電極の間に配置されている絶縁膜と
    　を備える電子機器。
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