KR20200019384A - 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

고용량 커패시터가 구현되며 집적도가 향상된 이미지 센서 및 그 제조 방법이 제공된다. 이미지 센서는, 제1 면 및 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판, 기판 내의 제1 광전 변환층, 기판의 제1 면 상에, 복수의 배선층을 포함하는 다층 배선 구조체, 기판의 제2 면 상의 층간 절연막, 층간 절연막 내의 커패시터 구조체, 및 층간 절연막의 상의 제1 배선을 포함하고, 커패시터 구조체는, 기판의 제2 면 상에 차례로 적층되는 제1 도전 패턴, 유전 패턴, 및 제2 도전 패턴을 포함하고, 제2 도전 패턴은 제1 배선과 접속된다.

Description

이미지 센서 및 그 제조 방법{IMAGE SENSOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 후면 조사형(BSI; backside illumination) 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전하 결합형(CCD; Charge Coupled Device) 이미지 센서와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센서를 포함할 수 있다.
최근에는 이미지 센서에 형성되는 픽셀들이 향상된 수광 효율 및 광 감도(sensitivity)를 가지도록 반도체 기판의 후면을 통하여 입사광이 조사되어 광전 변환되는 후면 조사형(BSI; backside illumination) 이미지 센서가 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 고용량 커패시터가 구현되며 집적도가 향상된 이미지 센서를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 고용량 커패시터가 구현되어 성능 및 집적도가 향상된 이미지 센서를 제조할 수 있는 이미지 센서의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 제1 면 및 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판, 기판 내의 제1 광전 변환층, 기판의 제1 면 상에, 복수의 배선층을 포함하는 다층 배선 구조체, 기판의 제2 면 상의 층간 절연막, 층간 절연막 내의 커패시터 구조체, 및 층간 절연막의 상의 제1 배선을 포함하고, 커패시터 구조체는, 기판의 제2 면 상에 차례로 적층되는 제1 도전 패턴, 유전 패턴, 및 제2 도전 패턴을 포함하고, 제2 도전 패턴은 제1 배선과 접속된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 센서 어레이 영역 및 주변 회로 영역을 포함하는 기판으로, 제1 면 및 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판, 센서 어레이 영역 내의 제1 광전 변환층, 센서 어레이 영역의 제2 면 상의 컬러 필터, 주변 회로 영역의 제2 면 상에, 차례로 적층되는 제1 도전 패턴, 유전 패턴, 및 제2 도전 패턴을 포함하는 커패시터 구조체, 컬러 필터 및 커패시터 구조체를 덮는 층간 절연막, 센서 어레이 영역의 층간 절연막의 상면을 따라 연장되는 제1 전극, 제1 전극 상의 제2 광전 변환층, 및 주변 회로 영역의 층간 절연막의 상면을 따라 연장되는 제1 배선을 포함하고, 제2 도전 패턴은 제1 배선과 접속된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 제1 면 및 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판, 기판 내의 제1 광전 변환층, 기판의 제2 면 상에, 차례로 적층되는 제1 도전 패턴, 유전 패턴 및 제2 도전 패턴을 포함하는 커패시터 구조체, 커패시터 구조체를 덮는 층간 절연막, 층간 절연막의 상면의 일부를 따라 연장되고, ITO(Indium Tin Oxide)를 포함하는 제1 배선, 및 층간 절연막을 관통하여, 제2 도전 패턴과 제1 배선을 연결하는 제1 컨택을 포함하고, 제1 도전 패턴과 제2 도전 패턴에 서로 다른 전압이 인가된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 제조 방법은, 제1 면 및 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판을 제공하고, 기판 내에 제1 광전 변환층을 형성하고, 기판의 제1 면 상에, 복수의 배선층을 포함하는 다층 배선 구조체를 형성하고, 기판의 제2 면 상에, 차례로 적층되는 제1 도전 패턴, 유전 패턴, 및 제2 도전 패턴을 포함하는 커패시터 구조체를 형성하고, 커패시터 구조체를 덮는 층간 절연막을 형성하고, 상기층간 절연막 내에, 층간 절연막을 관통하여 제2 도전 패턴과 접속되는 컨택을 형성하고, 층간 절연막 상에, 제1 컨택과 접속되는 제1 배선을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역의 예시적인 회로도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 개략적인 평면도이다.
도 4는 도 3의 단위 픽셀 영역(PU)을 설명하기 위한 레이아웃도이다.
도 5는 도 3의 A-A' 및 B-B'을 따라 절단한 단면도이다.
도 6은 도 5의 R1을 확대한 확대도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 15는 도 14의 R2를 확대한 확대도이다.
도 16 내지 도 23은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 15를 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 블록도이다. 도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역의 예시적인 회로도이다.
도 1을 참조하면, 몇몇 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(10; APS, Active Pixel Sensor array), 행 디코더(20; row decoder), 행 드라이버(30; row driver), 열 디코더(40; column decoder), 타이밍 발생기(50; timing generator), 상관 이중 샘플러(60; CDS, Correlated Double Sampler), 아날로그 디지털 컨버터(70; ADS, Analog to Digital Converter) 및 입출력 버퍼(80; I/O buffer)를 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀 영역을 포함하고, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 액티브 픽셀 센서 어레이(10)에 의해 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공될 수 있다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀 영역을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공할 수 있다. 단위 픽셀 영역이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력할 수 있다.
도 2를 참조하면, 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역(PU)은 제1 광전 변환 소자(PD), 전송 트랜지스터(TG), 플로팅 확산 영역(FD; Floating Diffusion region), 제1 리셋 트랜지스터(RG), 제1 소스 팔로워 트랜지스터(SF), 제1 선택 트랜지스터(SEL), 제2 광전 변환 소자(OPD), 스토리지 노드 영역(SN), 제2 리셋 트랜지스터(ORG), 제2 소스 팔로워 트랜지스터(OSF) 및 제2 선택 트랜지스터(OSEL)를 포함할 수 있다.
제1 광전 변환 소자(PD) 및 제2 광전 변환 소자(OPD)는 광을 흡수하여 광량에 대응하는 전하를 축적할 수 있다. 제1 광전 변환 소자(PD) 및 제2 광전 변환 소자(OPD)는 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode), 유기 포토 다이오드(organic photo diode), 퀀텀닷(quantum dot) 및 이들의 조합을 포함할 수 있다.
제1 광전 변환 소자(PD)는 축적된 전하를 플로팅 확산 영역(FD)으로 전송하는 전송 트랜지스터(TG)와 커플링될 수 있다. 플로팅 확산 영역(FD)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에 전하가 누적적으로 저장될 수 있다.
전송 트랜지스터(TG)의 일단은 제1 광전 변환 소자(PD)와 연결되고, 전송 트랜지스터(TG)의 타단은 플로팅 확산 영역(FD)과 연결될 수 있다. 전송 트랜지스터(TG)는 소정의 바이어스(예를 들어, 전송 신호(TX))에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다. 전송 트랜지스터(TG)는, 제1 광전 변환 소자(PD)로부터 생성된 전하인 제1 광 신호를, 전송 신호(TX)에 따라, 플로팅 확산 영역(FD)으로 전송할 수 있다.
제1 소스 팔로워 트랜지스터(SF)는, 제1 광전 변환 소자(PD)에 축적된 전하를 전달받은 플로팅 확산 영역(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 제1 출력 라인(VOUT1)으로 출력할 수 있다. 제1 소스 팔로워 트랜지스터(SF)가 턴온(turn-on)되면, 제1 소스 팔로워 트랜지스터(SF)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 제1 전원 전압(VDD1)이 제1 선택 트랜지스터(SEL)의 드레인 영역으로 전달될 수 있다.
제1 선택 트랜지스터(SEL)는 행 단위로 읽어낼 단위 픽셀 영역을 선택하는 역할을 할 수 있다. 제1 선택 트랜지스터(SEL)는 소정의 바이어스(예를 들어, 제1 행 선택 신호(SX1))를 인가하는 선택 라인에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다.
제1 리셋 트랜지스터(RG)는 플로팅 확산 영역(FD)을 주기적으로 리셋시킬 수 있다. 제1 리셋 트랜지스터(RG)는 소정의 바이어스(예를 들어, 제1 리셋 신호(RX1))를 인가하는 리셋 라인에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다. 제1 리셋 신호(RX1)에 의해 제1 리셋 트랜지스터(RG)가 턴온되면, 제1 리셋 트랜지스터(RG)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 제1 전원 전압(VDD1)이 플로팅 확산 영역(FD)으로 전달될 수 있다.
제2 광전 변환 소자(OPD)는 스토리지 노드 영역(SN)과 커플링될 수 있다. 스토리지 노드 영역(SN)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에 전하가 누적적으로 저장될 수 있다. 제2 광전 변환 소자(OPD)는 전송 트랜지스터와 커플링되지 않은 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 광전 변환 소자(OPD)는 축적된 전하를 전송하는 전송 트랜지스터와 커플링될 수도 있다.
몇몇 실시예에서, 제1 광전 변환 소자(PD)와 제2 광전 변환 소자(OPD)는 서로 다른 파장의 광을 감지할 수 있다. 예를 들어, 제1 광전 변환 소자(PD)는 적색 광 또는 청색 광을 감지할 수 있고, 제2 광전 변환 소자(OPD)는 녹색 광을 감지할 수 있다. 몇몇 실시예에서, 제1 광전 변환 소자(PD)는 반도체 광전 변환 소자를 포함할 수 있고, 제2 광전 변환 소자는 유기 광전 변환 소자를 포함할 수 있다.
제2 소스 팔로워 트랜지스터(OSF)는, 스토리지 노드 영역(SN)의 전기적 포텐셜의 변화를 증폭하고 이를 제2 출력 라인(VOUT2)으로 출력할 수 있다. 제2 소스 팔로워 트랜지스터(OSF)가 턴온되면, 제2 소스 팔로워 트랜지스터(OSF)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 제2 전원 전압(VDD2)이 제2 선택 트랜지스터(OSEL)의 드레인 영역으로 전달될 수 있다.
제2 선택 트랜지스터(OSEL)는 행 단위로 읽어낼 단위 픽셀 영역을 선택하는 역할을 할 수 있다. 제2 선택 트랜지스터(OSEL)는 소정의 바이어스(예를 들어, 제2 행 선택 신호(SX2))를 인가하는 선택 라인에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다.
제2 리셋 트랜지스터(ORG)는 스토리지 노드 영역(SN)을 주기적으로 리셋시킬 수 있다. 제2 리셋 트랜지스터(ORG)는 소정의 바이어스(예를 들어, 제2 리셋 신호(RX2))를 인가하는 리셋 라인에 의해 구동되는 MOS 트랜지스터로 이루어질 수 있다. 제2 리셋 신호(RX2)에 의해 제2 리셋 트랜지스터(ORG)가 턴온(turn-on)되면, 제2 리셋 트랜지스터(ORG)의 드레인에 제공되는 소정의 전기적 포텐셜, 예컨대 제2 전원 전압(VDD2)이 플로팅 확산 영역(FD)으로 전달될 수 있다.
전송 신호(TX), 제1 선택 신호(SX1), 제1 리셋 신호(RX1), 제2 선택 신호(SX2) 및 제2 리셋 신호(RX2)는, 예를 들어, 도 1의 행 드라이버(30)로부터 출력될 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 개략적인 평면도이다. 도 4는 도 3의 단위 픽셀 영역(PU)을 설명하기 위한 레이아웃도이다. 도 5는 도 3의 A-A' 및 B-B'을 따라 절단한 단면도이다. 도 6은 도 5의 R1을 확대한 확대도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3 및 도 4를 참조하면, 몇몇 실시예에 따른 이미지 센서는 센서 어레이 영역(I) 및 주변 회로 영역(II)을 포함할 수 있다. 설명의 편의를 위해, 도 4에서는 광전 변환 소자, 트랜지스터, 컨택 및 배선의 도시를 생략한다.
센서 어레이 영역(I)은, 예를 들어, 도 1의 액티브 픽셀 센서 어레이(10)가 형성되는 영역일 수 있다. 센서 어레이 영역(I)의 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀 영역을 포함할 수 있다. 예를 들어, 센서 어레이 영역(I)의 액티브 픽셀 센서 어레이(10)는 도 2의 단위 픽셀 영역(PU)을 포함할 수 있다.
주변 회로 영역(II)은, 예를 들어, 도 1의 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 등이 형성되는 영역일 수 있다. 도 2에서, 주변 회로 영역(II)은 센서 어레이 영역(I)을 둘러싸는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
단위 픽셀 영역(PU)은 단위 픽셀(PR)을 포함할 수 있다. 도 3에서, 단위 픽셀 영역(PU) 내에 하나의 단위 픽셀(PR)이 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 단위 픽셀 영역(PU) 내에 복수의 단위 픽셀(PR)이 배치될 수도 있다.
도 3 내지 도 6을 참조하면, 몇몇 실시예에 따른 이미지 센서는 기판(100), 제1 광전 변환층(110), 웰 불순물층(120), 제1 소자 분리막(132), 제2 소자 분리막(134), 스토리지 노드 영역(140; 예를 들어, 도 2의 SN), 배선 구조체(200), 반사 방지막(150), 제1 층간 절연막(300), 컬러 필터(310), 제1 전극(412), 제2 광전 변환층(420), 제2 전극(430), 마이크로 렌즈(450), 커패시터 구조체(320), 제1 배선(414) 및 제2 층간 절연막(400)을 포함한다.
기판(100)은 서로 대향되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 기판(100)의 제2 면(100b)은 광이 입사되는 면일 수 있다. 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 광전 변환층(110)은 기판(100) 내에 형성될 수 있다. 제1 광전 변환층(110)은 외부로부터 입사되는 광의 양에 비례하여 광전하를 생성할 수 있다. 즉, 제1 광전 변환층(110)은 광을 제공받아 광 신호를 전기적 신호로 변환할 수 있다. 제1 광전 변환층(110)은 도 2의 제1 광전 변환 소자(PD)에 대응될 수 있다. 몇몇 실시예에서, 제1 광전 변환층(110)은 반도체 광전 변환 소자를 포함할 수 있다.
제1 광전 변환층(110)은 기판(100) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 제1 광전 변환층(110)은 기판(100) 내에 n형 불순물이 이온 주입되어 형성될 수 있다. 또한, 제1 광전 변환층(110)은 포텐셜 기울기를 가질 수 있도록, 제1 광전 변환층(110)의 상부 및 하부 사이에 불순물 농도 차이를 가질 수 있다. 예를 들어, 제1 광전 변환층(110)은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수 있다.
설명의 편의를 위해, 제1 광전 변환층(110)과 연결되어 전기적 신호를 처리하기 위한 다양한 트랜지스터는 도시되지 않는다. 그러나, 기판(100)의 일부 영역은, 제1 광전 변환층(110)으로부터 생성된 전기적 신호를 처리하기 위한 다양한 트랜지스터를 배치하기 위해 활용될 수 있다. 예를 들어, 단위 픽셀(PR)의 일부는, 제1 광전 변환층(110)으로부터 생성된 전기적 신호를 처리하기 위한 전송 트랜지스터(TG), 제1 리셋 트랜지스터(RG), 제1 소스 팔로워 트랜지스터(SF), 또는 제1 선택 트랜지스터를 배치하기 위해 활용될 수 있다.
웰 불순물층(120)은 제1 광전 변환층(110)에 인접하여 형성될 수 있다. 예를 들어, 웰 불순물층(120)은 제1 면(100a) 아래의 기판(100) 내에 형성될 수 있다. 웰 불순물층(120)은 제1 광전 변환층(110)과 반대의 도전형을 갖는 불순물이 기판(100) 내에 도핑되어 형성될 수 있다. 예를 들어, 웰 불순물층(120)은 p형 불순물이 이온 주입되어 형성될 수 있다.
제1 소자 분리막(132)은 단위 픽셀 영역(PU) 내의 단위 픽셀(PR)을 정의할 수 있다. 즉, 단위 픽셀(PR)은 제1 소자 분리막(132)에 의해 정의될 수 있다. 또한, 제1 소자 분리막(132)은 단위 픽셀(PR)을 둘러싸도록 형성될 수 있다.
제1 소자 분리막(132)은 기판(100)이 패터닝되어 형성된 깊은 트렌치(deep trench) 내에 절연 물질이 매립되어 형성될 수 있다. 예를 들어, 제1 소자 분리막(132)은 제2 면(100b)으로부터 제1 면(100a)으로 연장되도록 형성될 수 있다. 패터닝 공정에 따라, 제1 소자 분리막(132)은 제2 면(100b)으로부터 제1 면(100a)을 향하는 방향에서 그 폭이 달라지는 형상을 가질 수도 있다.
몇몇 실시예에서, 제1 소자 분리막(132)은 기판(100)보다 굴절률이 낮은 절연 물질을 포함할 수 있다. 예를 들어, 기판(100)이 실리콘으로 형성된 경우에, 제1 소자 분리막(132)은 실리콘 산화막, 실리콘 질화막, 도핑되지 않은 폴리실리콘막(undoped polysilicon layer), 에어(air), 및 이들의 조합을 포함할 수 있다. 이에 따라, 제1 소자 분리막(132)은 제1 광전 변환층(110)으로 비스듬히 입사되는 입사광을 굴절시킬 수 있다. 또한, 제1 소자 분리막(132)은 입사광에 의해 특정 픽셀에서 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 픽셀 영역으로 이동하는 것을 방지할 수 있다. 즉, 제1 소자 분리막(132)은 제1 광전 변환층(110)의 수광률을 향상시켜 이미지 데이터의 품질을 향상시킬 수 있다.
제2 소자 분리막(134)은 단위 픽셀(PR) 내의 활성 영역을 정의할 수 있다. 예를 들어, 제2 소자 분리막(134)은 제1 면(100a) 아래의 기판(100) 내에 형성될 수 있다. 또한, 제2 소자 분리막(134)은 웰 불순물층(120) 내에 형성될 수 있다. 이에 따라, 제2 소자 분리막(134)은, 제2 소자 분리막(134)이 형성되지 않은 웰 불순물층(120)의 영역을 활성 영역으로 정의할 수 있다.
예를 들어, 제2 소자 분리막(134)은 웰 불순물층(120)에 스토리지 노드 영역(140) 등의 활성 영역을 정의할 수 있다. 스토리지 노드 영역(140)은 웰 불순물층(120)과 반대의 도전형을 갖는 불순물이 도핑되어 형성될 수 있다. 예를 들어, 스토리지 노드 영역(140)은 n형 불순물이 이온 주입되어 형성될 수 있다. 스토리지 노드 영역(140)은 제2 광전 변환층(420)과 연결되어, 제2 광전 변환층(420)으로부터 생성된 전기적 신호를 저장할 수 있다.
제2 소자 분리막(134)은 기판(100)이 패터닝되어 형성된 얕은 트렌치(shallow trench) 내에, 절연 물질이 매립되어 형성될 수 있다. 제2 소자 분리막(134)이 형성되는 깊이는 제1 소자 분리막(132)이 형성되는 깊이보다 얕을 수 있다.
배선 구조체(200)는 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 배선 구조체(200)는 복수의 절연층을 포함할 수 있다. 예를 들어, 배선 구조체(200)는 기판(100)의 제1 면(100a) 상에 차례로 적층된 제1 절연층(210), 제2 절연층(220) 및 제3 절연층(230)을 포함할 수 있다. 제1 절연층(210), 제2 절연층(220) 및 제3 절연층(230)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
배선 구조체(200)는 복수의 배선층을 포함할 수 있다. 예를 들어, 배선 구조체(200)는 제2 절연층(220) 내에 형성되는 제1 배선층(225), 및 제3 절연층(230) 내에 형성되는 제2 배선층(235)을 포함할 수 있다.
반사 방지막(150)은 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 반사 방지막(150)은 기판(100)의 제2 면(100b)으로부터 기판(100)의 내부로 입사되는 광의 반사를 방지할 수 있다. 몇몇 실시예에서, 반사 방지막(150)은 센서 어레이 영역(I)의 기판(100) 및 주변 회로 영역(II)의 기판(100) 상에 모두 형성될 수 있다.
반사 방지막(150)은 기판(100)의 제2 면(100b)을 따라 컨포멀하게(conformally) 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 반사 방지막(150)은 예를 들어, 컬러 필터(310)의 하면 및 측벽을 감싸는 형태로 형성될 수도 있다. 또한, 반사 방지막(150)은 단일막인 것으로 도시되었으나, 다중막으로 형성될 수도 있다. 몇몇 실시예에서, 반사 방지막(150)은 생략될 수도 있다.
제1 층간 절연막(300)은 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 예를 들어, 제1 층간 절연막(300)은 반사 방지막(150)의 상면을 덮도록 형성될 수 있다. 제1 층간 절연막(300)은 센서 어레이 영역(I)의 기판(100) 및 주변 회로 영역(II)의 기판(100) 상에 모두 형성될 수 있다.
제1 층간 절연막(300)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
컬러 필터(310)는 센서 어레이 영역(I)의 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 컬러 필터(310)는 제1 층간 절연막(300) 내에 형성될 수 있다. 예를 들어, 센서 어레이 영역(I)의 제1 층간 절연막(300)은 컬러 필터(310)를 덮을 수 있다.
몇몇 실시예에서, 컬러 필터(310)는 적색(red) 필터 또는 청색(blue) 필터 중 하나의 컬러 필터를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 컬러 필터(310)는 녹색(green) 필터, 옐로우 필터(yellow filter), 마젠타 필터(magenta filter), 시안 필터(cyan filter), 또는 화이트 필터(white filter) 중 하나의 컬러 필터를 포함할 수도 있다.
제1 전극(412)은 센서 어레이 영역(I)의 제1 층간 절연막(300) 상에 형성될 수 있다. 예를 들어, 제1 전극(412)은 센서 어레이 영역(I)의 제1 층간 절연막(300)의 상면의 일부를 따라 연장될 수 있다.
제1 전극(412)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 제1 전극(412)은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), SnO2(Tin Dioxide), ATO(Antimony-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), TiO2(Titanium Dioxide), FTO(Fluorine-doped Tin Oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 이하에서, 제1 전극(412)은 ITO를 포함하는 것으로 설명한다.
제2 광전 변환층(420)은 제1 전극(412) 상에 형성될 수 있다. 예를 들어, 제2 광전 변환층(420)은 제1 전극(412)의 상면을 따라 연장될 수 있다. 제2 광전 변환층(420)은 외부로부터 입사되는 광의 양에 비례하여 광전하를 생성할 수 있다. 즉, 제2 광전 변환층(420)은 광을 제공받아 광 신호를 전기적 신호로 변환할 수 있다. 제2 광전 변환층(420)은 도 2의 제2 광전 변환 소자(OPD)에 대응될 수 있다. 몇몇 실시예에서, 제2 광전 변환층(420)은 유기 광전 변환 소자를 포함할 수 있다.
제2 광전 변환층(420)은 제1 전극(412)보다 길게 연장되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 제2 광전 변환층(420)은 제1 전극(412)의 상면을 따라서만 연장될 수도 있다.
몇몇 실시예에서, 제2 광전 변환층(420)은 녹색 광을 감지할 수 있다. 예를 들어, 외부로부터 입사되는 광 중 녹색 파장의 광은, 제2 광전 변환층(420)에 흡수될 수 있다. 이에 따라, 제2 광전 변환층(420)은 녹색 광에 대한 전기적 신호를 제공할 수 있다. 녹색 광을 제외한 다른 파장의 광은 제2 광전 변환층(420)을 통과할 수 있다.
또한, 몇몇 실시예에서, 제1 광전 변환층(110)은 적색 또는 청색의 광을 감지할 수 있다. 예를 들어, 제2 광전 변환층(420)을 통과한 광은, 컬러 필터(310)를 통과하여 제1 광전 변환층(110)에 적색 광 또는 청색 광을 제공할 수 있다. 이에 따라, 제1 광전 변환층(110)은 적색 광 또는 청색 광에 대한 전기적 신호를 제공할 수 있다.
제2 전극(430)은 제2 광전 변환층(420) 상에 형성될 수 있다. 예를 들어, 제2 전극(430)은 제2 광전 변환층(420)의 상면을 따라 연장될 수 있다. 이에 따라, 제2 광전 변환층(420)은 제1 전극(412)과 제2 전극(430) 사이에 개재될 수 있다. 제1 전극(412)과 제2 전극(430)에는 서로 다른 레벨의 전압이 인가될 수 있다. 예를 들어, 제2 광전 변환층(420)으로부터 생성된 전기적 신호가 제2 전극(430)을 향하도록, 제1 전극(412)과 제2 전극(430)에는 서로 다른 레벨의 전압이 인가될 수 있다.
제2 전극(430)은 제1 전극(412)보다 길게 연장되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 제2 전극(430)은 제1 전극(412)의 상면 상을 따라서만 연장될 수도 있다.
제2 전극(430)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 제2 전극(430)은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), SnO2(Tin Dioxide), ATO(Antimony-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), TiO2(Titanium Dioxide), FTO(Fluorine-doped Tin Oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제2 전극(430)은 제1 전극(412)과 동일한 물질을 포함할 수도 있고, 이와 다른 물질을 포함할 수도 있다. 이하에서, 제2 전극(430)은 ITO를 포함하는 것으로 설명한다.
마이크로 렌즈(450)는 제2 전극(430) 상에 형성될 수 있다. 마이크로 렌즈(450)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(450)는 센서 어레이 영역(I)에 입사되는 광을 집광시킬 수 있다.
마이크로 렌즈(450)는 예를 들어, 광투과성 수지와 같은 유기 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 이미지 센서는, 제2 전극(430)과 마이크로 렌즈(450) 사이에 개재되는 보호층(440)을 더 포함할 수 있다. 보호층(440)은 투명한 절연성 물질을 포함할 수 있다. 보호층(440)은 예를 들어, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
몇몇 실시예에 따른 이미지 센서는, 센서 어레이 영역(I)의 기판(100) 내의 제1 관통 비아(160a)를 더 포함할 수 있다.
제1 관통 비아(160a)는 기판(100)을 관통하여 제1 전극(412)과 스토리지 노드 영역(140)을 전기적으로 연결할 수 있다. 예를 들어, 제1 관통 비아(160a)는 제1 층간 절연막(300)을 관통하는 제1 컨택(331)을 통해 제1 전극(412)과 전기적으로 접속될 수 있다. 또한, 예를 들어, 제1 관통 비아(160a)는 제1 절연층(210)을 관통하는 제2 컨택(240) 및 제2 절연층(220) 내의 제1 배선층(225)을 통해 기판(100) 내의 스토리지 노드 영역(140)과 전기적으로 접속될 수 있다. 이에 따라, 제2 광전 변환층(420)으로부터 생성된 전기적 신호가 스토리지 노드 영역(140)에 저장될 수 있다.
몇몇 실시예에서, 제1 컨택(331)의 폭은 기판(100)의 제2 면(100b)으로부터 멀어짐에 따라 증가할 수 있다. 또한, 몇몇 실시예에서, 제2 컨택(240)의 폭은 기판(100)의 제1 면(100a)으로부터 멀어짐에 따라 증가할 수 있다. 이는, 예를 들어, 제1 컨택(331) 및 제2 컨택(240)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
도 5에서, 제1 관통 비아(160a)는 반사 방지막(150)을 관통하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 반사 방지막(150)은 제1 관통 비아(160a)의 상면의 일부를 덮을 수 있고, 제1 컨택(331)은 반사 방지막(150)을 관통하여 제1 관통 비아(160a)와 접속될 수도 있다.
몇몇 실시예에서, 제1 관통 비아(160a)는 관통 도전체(162) 및 관통 절연체(164)를 포함할 수 있다. 제1 관통 비아(160a)의 관통 도전체(162)는 기판(100)을 관통하여 제1 면(100a)으로부터 제2 면(100b)까지 연장될 수 있다. 제1 관통 비아(160a)의 관통 절연체(164)는 관통 도전체(162)의 측벽을 감싸 기판(100)과 관통 도전체(162)를 절연시킬 수 있다.
커패시터 구조체(320)는 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 커패시터 구조체(320)는 제1 층간 절연막(300) 내에 형성될 수 있다. 예를 들어, 제1 층간 절연막(300)은 커패시터 구조체(320)를 덮을 수 있다.
몇몇 실시예에서, 커패시터 구조체(320)는 주변 회로 영역(II)의 제1 층간 절연막(300) 내에 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 커패시터 구조체(320)는 센서 어레이 영역(I)의 제1 층간 절연막(300) 내에 형성될 수 있다.
커패시터 구조체(320)는 기판(100)의 제2 면(100b) 상에 차례로 적층되는 제1 도전 패턴(322), 유전 패턴(324) 및 제2 도전 패턴(326)을 포함할 수 있다. 제1 도전 패턴(322)과 제2 도전 패턴(326)에는 서로 다른 레벨의 전압이 인가될 수 있다. 커패시터 구조체(320)는, 제1 도전 패턴(322)과 제2 도전 패턴(326) 사이에 발생되는 전위차를 이용하여 유전 패턴(324) 내에 전하를 저장할 수 있다.
제1 도전 패턴(322)은 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 제1 도전 패턴(322)은 예를 들어, 반사 방지막(150)의 상면을 따라 연장될 수 있다. 제1 도전 패턴(322)은 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
유전 패턴(324)은 제1 도전 패턴(322) 상에 형성될 수 있다. 유전 패턴(324)은 예를 들어, 제1 도전 패턴(322)의 상면을 따라 연장될 수 있다. 유전 패턴(324)은 예를 들어, 실리콘 질화물, 실리콘 산화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 유전 패턴(324)은 실리콘 산화물보다 유전율이 높은 고유전율(high-k) 물질을 포함할 수도 있다.
제2 도전 패턴(326)은 유전 패턴(324) 상에 형성될 수 있다. 제2 도전 패턴(326)은 예를 들어, 유전 패턴(324)의 상면을 따라 연장될 수 있다. 이에 따라, 유전 패턴(324)은 제1 도전 패턴(322)과 제2 도전 패턴(326) 사이에 개재될 수 있다. 제2 도전 패턴(326)은 예를 들어, 티타늄 질화물(TiN)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 유전 패턴(324) 및 제2 도전 패턴(326)은 제1 도전 패턴(322)의 상면의 일부를 노출시킬 수 있다. 예를 들어, 도 6에 도시된 것처럼, 커패시터 구조체(320)는 제1 도전 패턴(322)의 상면의 일부를 노출시키는 제1 트렌치(TR1)를 포함할 수 있다. 몇몇 실시예에서, 제1 트렌치(TR1)는 커패시터 구조체(320)의 일단에 형성될 수 있다.
이에 따라, 제1 도전 패턴(322)은, 제2 도전 패턴(326)과 중첩되는 제1 부분(322a)과, 제2 도전 패턴(326)과 중첩되지 않는 제2 부분(322b)을 포함할 수 있다. 여기서, 중첩이란, 기판(100)의 제2 면(100b)과 수직하는 방향에서 중첩됨을 의미한다. 몇몇 실시예에서, 제1 도전 패턴(322)의 제1 부분(322a)은 유전 패턴(324)과 중첩될 수 있고, 제1 도전 패턴(322)의 제2 부분(322b)은 유전 패턴(324)과 중첩되지 않을 수 있다.
몇몇 실시예에서, 제1 도전 패턴(322)의 제1 부분(322a)의 제1 두께(TH1)는 제1 도전 패턴(322)의 제2 부분(322b)의 제2 두께(TH2)와 다를 수 있다. 예를 들어, 제2 두께(TH2)는 제1 두께(TH1)보다 작을 수 있다. 이는, 제1 트렌치(TR1)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 이에 관하여는, 도 18에 관한 설명에서 자세히 후술한다.
제1 배선(414)은 제1 층간 절연막(300) 상에 형성될 수 있다. 제1 배선(414)은 제1 전극(412)과 이격될 수 있다. 예를 들어, 제1 전극(412)은 주변 회로 영역(II)의 제1 층간 절연막(300)의 상면의 일부를 따라 연장될 수 있다.
제1 배선(414)은 커패시터 구조체(320)의 제2 도전 패턴(326)과 접속될 수 있다. 예를 들어, 제1 배선(414)은 제1 층간 절연막(300)을 관통하는 제3 컨택(332)을 통해 제2 도전 패턴(326)과 전기적으로 접속될 수 있다.
몇몇 실시예에 따른 이미지 센서는, 기판(100) 내의 제2 관통 비아(160b)를 더 포함할 수 있다. 제2 관통 비아(160b)는 예를 들어, 주변 회로 영역(II)의 기판(100) 내에 형성될 수 있다.
제2 관통 비아(160b)는 기판(100)을 관통하여 제1 배선(414)과 배선 구조체(200)를 전기적으로 연결할 수 있다. 예를 들어, 제2 관통 비아(160b)는 제1 층간 절연막(300)을 관통하는 제4 컨택(333)을 통해 배선 구조체(200)와 전기적으로 접속될 수 있다. 이에 따라, 제2 도전 패턴(326)은 센서 어레이 영역(I)의 제1 면(100a) 상의 회로 소자 등과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 제1 배선(414)은 제1 전극(412)과 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨에서 형성"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제1 배선(414)의 물질 구성과 제1 전극(412)의 물질 구성은 실질적으로 동일할 수 있다. 예를 들어, 제1 배선(414)은 제1 전극(412)과 실질적으로 동일한 ITO를 포함할 수 있다. 또한, 몇몇 실시예에서, 제1 배선(414)의 두께는 제1 전극(412)의 두께와 실질적으로 동일할 수 있다.
몇몇 실시예에 따른 이미지 센서는, 제1 층간 절연막(300) 상에 형성되는 제2 배선(416)을 더 포함할 수 있다. 제2 배선(416)은 제1 전극(412) 및 제1 배선(414)과 이격될 수 있다. 예를 들어, 제2 배선(416)은 주변 회로 영역(II)의 제1 층간 절연막(300)의 상면의 다른 일부를 따라 연장될 수 있다.
제2 배선(416)은 커패시터 구조체(320)의 제1 도전 패턴(322)과 접속될 수 있다. 예를 들어, 제2 배선(416)은 제1 층간 절연막(300)을 관통하는 제5 컨택(334)을 통해 제1 도전 패턴(322)과 전기적으로 접속될 수 있다. 몇몇 실시예에서, 제5 컨택(334)은 제1 도전 패턴(322)의 제2 부분(322b)과 전기적으로 접속될 수 있다.
몇몇 실시예에 따른 이미지 센서는, 기판(100) 내의 제3 관통 비아(160c)를 더 포함할 수 있다. 제3 관통 비아(160c)는 예를 들어, 주변 회로 영역(II)의 기판(100) 내에 형성될 수 있다. 제3 관통 비아(160c)는 제2 관통 비아(160b)와 이격될 수 있다.
제3 관통 비아(160c)는 기판(100)을 관통하여 제2 배선(416)과 배선 구조체(200)를 전기적으로 연결할 수 있다. 예를 들어, 제3 관통 비아(160c)는 제1 층간 절연막(300)을 관통하는 제6 컨택(335)을 통해 배선 구조체(200)와 전기적으로 접속될 수 있다. 이에 따라, 제1 도전 패턴(322)은 센서 어레이 영역(I)의 제1 면(100a) 상의 회로 소자 등과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 제2 배선(416)은 제1 전극(412) 및 제1 배선(414)과 동일 레벨에서 형성될 수 있다. 예를 들어, 제2 배선(416)의 물질 구성, 제1 전극(412)의 물질 구성 및 제1 배선(414)의 물질 구성은 실질적으로 동일할 수 있다. 예를 들어, 제2 배선(416)은 제1 전극(412) 및 제1 배선(414)과 실질적으로 동일한 ITO를 포함할 수 있다. 또한, 몇몇 실시예에서, 제2 배선(416)의 두께는 제1 전극(412)의 두께 및 제1 배선(414)의 두께와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제3 내지 제6 컨택(332, 333, 334, 335)의 폭은 기판(100)의 제2 면(100b)으로부터 멀어짐에 따라 증가할 수 있다. 이는, 예를 들어, 제3 내지 제6 컨택(332, 333, 334, 335)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
제2 층간 절연막(400)은 제1 층간 절연막(300) 상에 형성될 수 있다. 제2 층간 절연막(400)은 제1 배선(414) 및 제2 배선(416)을 덮도록 형성될 수 있다. 몇몇 실시예에서, 제2 층간 절연막(400)의 상면은 제2 전극(430)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
제2 층간 절연막(400)은 제1 층간 절연막(300)과 동일한 물질을 포함할 수도 있고, 이와 다른 물질을 포함할 수도 있다.
몇몇 실시예에 따른 이미지 센서는, 광이 입사되는 기판(100)의 제2 면(100b) 상에 배치되는 커패시터 구조체(320)를 이용하여 고용량의 커패시터를 구현할 수 있다. 또한, 커패시터 구조체(320)는 센서 어레이 영역(I) 및 주변 회로 영역(II)의 빈 공간 등에 형성될 수 있으므로, 몇몇 실시예에 따른 이미지 센서의 집적도가 향상될 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 도전 패턴(322)의 제1 부분(322a)의 제1 두께(TH1)는 제1 도전 패턴(322)의 제2 부분(322b)의 제2 두께(TH2)와 실질적으로 동일하다.
예를 들어, 제1 트렌치(TR1)를 형성하는 과정에서, 제2 도전 패턴(326) 및 유전 패턴(324)은 식각될 수 있으나, 제1 도전 패턴(322)은 식각되지 않을 수 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제2 도전 패턴(326)은 유전 패턴(324)의 상면의 일부를 노출시킨다.
예를 들어, 제1 트렌치(TR1)는 유전 패턴(324)의 상면의 일부를 노출시킬 수 있다. 이에 따라, 유전 패턴(324)은, 제2 도전 패턴(326)과 중첩되는 제3 부분(324a)과, 제2 도전 패턴(326)과 중첩되지 않는 제4 부분(324b)을 포함할 수 있다. 여기서, 중첩이란, 기판(100)의 제2 면(100b)과 수직하는 방향에서 중첩됨을 의미한다. 몇몇 실시예에서, 제1 도전 패턴(322)의 제2 부분(322b)은 유전 패턴(324)의 제4 부분(324b)과 중첩될 수 있다.
몇몇 실시예에서, 제5 컨택(334)은 제1 층간 절연막(300) 및 유전 패턴(324)을 관통하여 제1 도전 패턴(322)의 제2 부분(322b)과 제2 배선(416)을 전기적으로 연결할 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 트렌치(TR1)는 커패시터 구조체(320)의 중앙부에 형성될 수 있다.
예를 들어, 제1 트렌치(TR1)는 제1 도전 패턴(322)의 중앙부의 상면의 일부를 노출시킬 수 있다. 몇몇 실시예에서, 제5 컨택(334)은 제1 트렌치(TR1)에 의해 노출된 제1 도전 패턴(322)의 중앙부의 상면의 일부와 접속될 수 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 이미지 센서는 제3 도전 패턴(340)을 더 포함한다.
제3 도전 패턴(340)은 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 제3 도전 패턴(340)은 예를 들어, 반사 방지막(150)의 상면을 따라 연장될 수 있다. 제3 도전 패턴(340)은 제1 도전 패턴(322)과 이격될 수 있다.
제3 도전 패턴(340)은 기판(100)의 제2 면(100b)을 따라 길게 연장될 수 있다. 몇몇 실시예에서, 제3 도전 패턴(340)은 기판(100)의 제2 면(100b)을 따라, 주변 회로 영역(II)으로부터 센서 어레이 영역(I)까지 연장될 수 있다. 이에 따라, 제2 도전 패턴(326)은 기판(100)의 제2 면(100b) 상의 회로 소자 등과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 제3 도전 패턴(340)은 제1 도전 패턴(322)과 동일 레벨에서 형성될 수 있다. 예를 들어, 제3 도전 패턴(340)의 물질 구성과 제1 도전 패턴(322)의 물질 구성은 실질적으로 동일할 수 있다. 예를 들어, 제3 도전 패턴(340)은 제1 도전 패턴(322)과 실질적으로 동일한 텅스텐(W)을 포함할 수 있다.
몇몇 실시예에서, 제3 도전 패턴(340)의 제3 두께(TH3)는 제1 도전 패턴(322)의 제1 부분(322a)의 제1 두께(TH1)와 다를 수 있다. 예를 들어, 제3 두께(TH3)는 제1 두께(TH1)보다 작을 수 있다.
몇몇 실시예에서, 제3 두께(TH3)는 제2 두께(TH2)와 실질적으로 동일할 수 있다. 예를 들어, 제3 도전 패턴(340)은 제1 도전 패턴(322)의 제2 부분(322b)과 동일 레벨에서 형성될 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 도전 패턴(322)은 기판(100)의 제2 면(100b)을 따라 길게 연장된다.
예를 들어, 제1 도전 패턴(322)은 제1 도전 패턴(322)은 제2 배선(도 6의 416)과 접속되지 않고, 기판(100)의 제2 면(100b)을 따라 길게 연장될 수 있다. 몇몇 실시예에서, 제1 도전 패턴(322)의 제2 부분(322b)은 주변 회로 영역(II)으로부터 센서 어레이 영역(I)까지 연장될 수 있다. 이에 따라, 제1 도전 패턴(322)은 기판(100)의 제2 면(100b) 상의 회로 소자 등과 전기적으로 접속될 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 6, 도 10 및 도 11을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 도전 패턴(322) 및 제3 도전 패턴(340)은 기판(100)의 제2 면(100b)을 따라 길게 연장된다.
제1 도전 패턴(322)은 센서 어레이 영역(I)으로부터 멀어지는 방향으로 연장되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 도전 패턴(322)은 주변 회로 영역(II)으로부터 센서 어레이 영역(I)까지 연장될 수도 있다. 이에 따라, 제1 도전 패턴(322) 및 제3 도전 패턴(340)은 각각 기판(100)의 제2 면(100b) 상의 회로 소자 등과 전기적으로 접속될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 도전 패턴(322)은 제3 관통 비아(160c)와 직접(directly) 접속된다.
예를 들어, 제1 도전 패턴(322)의 저면의 일부는 제3 관통 비아(160c)의 상면의 일부아 직접(directly) 접촉할 수 있다. 이에 따라, 제1 도전 패턴(322)은 기판(100)의 제1 면(100a) 상의 회로 소자 등과 전기적으로 접속될 수 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 도면이다. 도 15는 도 14의 R2를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14 및 도 15를 참조하면, 제1 전극(412)은 제2 트렌치(TR2)를 채우고, 제1 배선(414)은 제3 트렌치(TR3)를 채우고, 제2 배선(416)은 제4 트렌치(TR4)를 채운다.
제2 내지 제4 트렌치(TR2, TR3, TR4)는 제1 층간 절연막(300) 내에 형성될 수 있다. 제2 트렌치(TR2)는 센서 어레이 영역(I)의 제1 층간 절연막(300) 내에 형성될 수 있다. 몇몇 실시예에서, 제3 트렌치(TR3) 및 제4 트렌치(TR4)는 주변 회로 영역(II)의 제1 층간 절연막(300) 내에 형성될 수 있다.
몇몇 실시예에서, 제2 내지 제4 트렌치(TR4)는 동일 레벨에서 형성될 수 있다. 예를 들어, 제2 내지 제4 트렌치(TR4)의 깊이는 서로 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제1 전극(412)의 상면, 제1 배선(414)의 상면 및 제2 배선(416)의 상면은 제1 층간 절연막(300)의 최상면과 실질적으로 동일 평면 상에 배치될 수 있다. 예를 들어, 제2 내지 제4 트렌치(TR2, TR3, TR4)를 채우는 도전막을 형성한 후에 평탄화 공정이 수행되어, 제1 전극(412), 제1 배선(414) 및 제2 배선(416)이 형성될 수 있다.
도 16 내지 도 23은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 15를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16을 참조하면, 기판(100)의 제1 면(100a) 상에 배선 구조체(200)를 형성한다.
먼저, 제1 광전 변환층(110), 웰 불순물층(120), 제1 소자 분리막(132) 및 제2 소자 분리막(134)이 형성된 기판(100)이 제공될 수 있다. 몇몇 실시예에서, 기판(100) 내에 제1 관통 비아(160a), 제2 관통 비아(160b) 및 제3 관통 비아(160c)가 더 형성될 수 있다.
이어서, 기판(100)의 제1 면(100a) 상에 배선 구조체(200)가 형성될 수 있다. 몇몇 실시예에서, 배선 구조체(200)는 복수의 절연층(210, 220, 230), 복수의 배선(225, 235) 및 제2 컨택(240)을 포함할 수 있다.
도 17을 참조하면, 기판(100)의 제2 면(100b) 상에 차례로 적층되는 제1 도전막(321), 유전막(323) 및 제2 도전막(325)을 형성한다.
제1 도전막(321)은 예를 들어, 반사 방지막(150)의 상면을 따라 연장되도록 형성될 수 있다. 유전막(323)은 제1 도전막(321) 상에 형성될 수 있다. 제2 도전막(325)은 유전막(323) 상에 형성될 수 있다.
몇몇 실시예에서, 제1 도전막(321), 유전막(323) 및 제2 도전막(325)은 센서 어레이 영역(I) 및 주변 회로 영역(II)에 걸쳐 형성될 수 있다. 몇몇 실시예에서, 제1 도전막(321)은 텅스텐(W)을 포함하고, 유전막(323)은 실리콘 질화물 또는 실리콘 산화물을 포함하고, 제2 도전막(325)은 티타늄 질화물(TiN)을 포함할 수 있다.
도 18을 참조하면, 유전막(323) 및 제2 도전막(325)을 패터닝하여, 제1 도전막(321)의 상면의 일부를 노출시킨다.
예를 들어, 제2 도전막(325) 상에, 제2 도전막(325)의 상면의 일부를 노출시키는 제1 마스크 패턴(510)이 형성될 수 있다. 이어서, 제1 마스크 패턴(510)을 식각 마스크로 이용하는 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정은, 제1 도전막(321)이 노출될 때까지 수행될 수 있다. 이에 따라, 제1 도전막(321)의 상면의 일부를 노출시키는 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1)가 형성된 후에, 제1 마스크 패턴(510)은 제거될 수 있다.
몇몇 실시예에서, 상기 제1 식각 공정은, 유전막(323) 및 제2 도전막(325)뿐만 아니라, 제1 도전막(321)의 일부를 식각할 수도 있다.
도 19를 참조하면, 제1 도전막(321), 유전막(323) 및 제2 도전막(325)을 패터닝하여, 커패시터 구조체(320)를 형성한다.
예를 들어, 제2 도전막(325) 상에, 제2 도전막(325)의 상면의 일부를 노출시키는 제2 마스크 패턴(520)이 형성될 수 있다. 이어서, 제2 마스크 패턴(520)을 식각 마스크로 이용하는 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정은, 예를 들어, 반사 방지막(150)이 노출될 때까지 수행될 수 있다. 이에 따라, 제1 도전 패턴(322), 유전 패턴(324) 및 제2 도전 패턴(326)을 포함하는 커패시터 구조체(320)가 형성될 수 있다. 커패시터 구조체(320)가 형성된 후에, 제2 마스크 패턴(520)은 제거될 수 있다.
몇몇 실시예에서, 제2 마스크 패턴(520)은 제1 트렌치(TR1)의 저면의 적어도 일부를 덮을 수 있다. 이에 따라, 상면의 일부가 노출되는 제1 도전 패턴(322)을 포함하는 커패시터 구조체(320)가 형성될 수 있다. 몇몇 실시예에서, 커패시터 구조체(320)는 주변 회로 영역(II) 상에 형성될 수 있다.
도 20을 참조하면, 커패시터 구조체(320)를 덮는 제1 층간 절연막(300)을 형성한다.
예를 들어, 기판(100)의 제2 면(100b) 상에, 제1 층간 절연막(300)이 형성될 수 있다.
몇몇 실시예에서, 제1 층간 절연막(300)을 형성하기 전에, 컬러 필터(310)가 형성될 수 있다. 컬러 필터(310)는 센서 어레이 영역(I)의 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 이에 따라, 컬러 필터(310) 및 커패시터 구조체(320)를 덮는 제1 층간 절연막(300)이 형성될 수 있다.
도 21을 참조하면, 제1 층간 절연막(300) 내에 제1 내지 제5 컨택홀(331h, 332h, 333h, 334h, 335h)을 형성한다.
제1 컨택홀(331h)은 제1 관통 비아(160a)의 상면을 노출시키고, 제2 컨택홀(332h)은 제2 도전 패턴(326)의 상면을 노출시키고, 제3 컨택홀(333h)은 제2 관통 비아(160b)의 상면을 노출시키고, 제4 컨택홀(334h)은 제1 도전 패턴(322)의 상면을 노출시키고, 제5 컨택홀(333h)은 제3 관통 비아(160c)의 상면을 노출시킬 수 있다.
도 22를 참조하면, 제1 내지 제5 컨택홀(331h, 332h, 333h, 334h, 335h)을 각각 채우는 제1 컨택(331), 제3 내지 제6 컨택(331, 332, 333, 334, 335)을 형성한다.
예를 들어, 제1 내지 제5 컨택홀(331h, 332h, 333h, 334h, 335h)을 채우는 도전막이 형성된 후에, 평탄화 공정이 수행될 수 있다.
도 23을 참조하면, 제1 층간 절연막(300) 상에 제1 전극(412), 제1 배선(414) 및 제2 배선(416)을 형성한다.
예를 들어, 제1 층간 절연막(300)의 상면을 따라 ITO가 형성될 수 있고, 형성된 ITO는 패터닝될 수 있다. 이에 따라, 제1 층간 절연막(300)의 상면을 따라 연장되는 제1 전극(412), 제1 배선(414) 및 제2 배선(416)이 형성될 수 있다.
제1 전극(412)은 센서 어레이 영역(I)의 제1 층간 절연막(300) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 배선(414) 및 제2 배선(416)은 주변 회로 영역(II)의 제1 층간 절연막(300) 상에 형성될 수 있다.
몇몇 실시예에서, 제1 전극(412)은 제1 컨택(331)과 접속되도록 패터닝되고, 제1 배선(414)은 제3 컨택(332) 및 제4 컨택(333)과 접속되도록 패터닝되고, 제2 배선(416)은 제5 컨택(334) 및 제6 컨택(335)과 접속되도록 패터닝될 수 있다.
이어서, 도 5를 참조하면, 제1 전극(412) 상에 제2 광전 변환층(420), 제2 전극(430), 보호층(440) 및 마이크로 렌즈(450)를 형성한다. 또한, 제1 배선(414) 및 제2 배선(416) 상에 제2 층간 절연막(400)을 형성한다.
이에 따라, 도 5에 따른 이미지 센서가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PU: 단위 픽셀 영역 PR: 단위 픽셀
I: 센서 어레이 영역 II: 주변 회로 영역
100: 기판 110: 제1 광전 변환층
120: 웰 불순물층 132: 제1 소자 분리막
134: 제2 소자 분리막 140: 스토리지 노드 영역
150: 반사 방지막 160a, 160b, 160c: 관통 비아
200: 배선 구조체 300: 제1 층간 절연막
310: 컬러 필터 320: 커패시터 구조체
331, 332, 333, 334, 335: 컨택 412: 제1 전극
414, 416: 배선 420: 제2 광전 변환층
430: 제2 전극 440: 보호층
450: 마이크로 렌즈

Claims (20)

  1. 제1 면 및 상기 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판;
    상기 기판 내의 제1 광전 변환층;
    상기 기판의 상기 제1 면 상에, 복수의 배선층을 포함하는 다층 배선 구조체;
    상기 기판의 상기 제2 면 상의 층간 절연막;
    상기 층간 절연막 내의 커패시터 구조체; 및
    상기 층간 절연막의 상의 제1 배선을 포함하고,
    상기 커패시터 구조체는, 상기 기판의 상기 제2 면 상에 차례로 적층되는 제1 도전 패턴, 유전 패턴, 및 제2 도전 패턴을 포함하고,
    상기 제2 도전 패턴은 상기 제1 배선과 접속되는 이미지 센서.
  2. 제 1항에 있어서,
    상기 층간 절연막을 관통하여, 상기 제2 도전 패턴과 상기 제1 배선을 연결하는 컨택을 더 포함하는 이미지 센서.
  3. 제 1항에 있어서,
    상기 기판을 관통하여, 상기 제1 면으로부터 상기 제2 면까지 연장되는 관통 비아와,
    상기 층간 절연막을 관통하여, 상기 제1 배선과 상기 관통 비아를 연결하는 컨택을 더 포함하는 이미지 센서.
  4. 제 1항에 있어서,
    상기 제1 도전 패턴과 이격되어, 상기 기판의 상기 제2 면을 따라 연장되는 제3 도전 패턴과,
    상기 층간 절연막을 관통하여, 상기 제1 배선과 상기 제3 도전 패턴을 연결하는 컨택을 더 포함하는 이미지 센서.
  5. 제 1항에 있어서,
    상기 층간 절연막 상에, 상기 제1 배선과 이격되는 제2 배선과,
    상기 층간 절연막을 관통하여, 상기 제1 도전 패턴과 상기 제2 배선을 연결하는 제1 컨택을 더 포함하는 이미지 센서.
  6. 제 5항에 있어서,
    상기 기판을 관통하여, 상기 제1 면으로부터 상기 제2 면까지 연장되는 관통 비아를 더 포함하고,
    상기 층간 절연막을 관통하여, 상기 제2 배선과 상기 관통 비아를 연결하는 제2 컨택을 더 포함하는 이미지 센서.
  7. 제 1항에 있어서,
    상기 유전 패턴은 상기 제1 도전 패턴의 상면의 일부를 노출시키는 이미지 센서.
  8. 제 1항에 있어서,
    상기 제1 배선은 ITO(Indium Tin Oxide)를 포함하는 이미지 센서.
  9. 제 1항에 있어서,
    상기 층간 절연막 상에, 상기 제1 배선과 이격되는 제1 전극과,
    상기 제1 전극 상의 제2 광전 변환층과,
    상기 제2 광전 변환층 상에, 상기 제1 전극과 다른 레벨의 전압이 인가되는 제2 전극을 더 포함하는 이미지 센서.
  10. 제 9항에 있어서,
    상기 제1 배선과 상기 제1 전극은 동일 레벨에서 형성되는 이미지 센서.
  11. 센서 어레이 영역 및 주변 회로 영역을 포함하는 기판으로, 제1 면 및 상기 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판;
    상기 센서 어레이 영역 내의 제1 광전 변환층;
    상기 센서 어레이 영역의 상기 제2 면 상의 컬러 필터;
    상기 주변 회로 영역의 상기 제2 면 상에, 차례로 적층되는 제1 도전 패턴, 유전 패턴, 및 제2 도전 패턴을 포함하는 커패시터 구조체;
    상기 컬러 필터 및 상기 커패시터 구조체를 덮는 층간 절연막;
    상기 센서 어레이 영역의 상기 층간 절연막의 상면을 따라 연장되는 제1 전극;
    상기 제1 전극 상의 제2 광전 변환층; 및
    상기 주변 회로 영역의 상기 층간 절연막의 상면을 따라 연장되는 제1 배선을 포함하고,
    상기 제2 도전 패턴은 상기 제1 배선과 접속되는 이미지 센서.
  12. 제 11항에 있어서,
    상기 제1 전극의 물질 구성과 상기 제1 배선의 물질 구성은 실질적으로 동일한 이미지 센서.
  13. 제 11항에 있어서,
    상기 제1 전극의 두께와 상기 제1 배선의 두께는 실질적으로 동일한 이미지 센서.
  14. 제 11항에 있어서,
    상기 제1 광전 변환층은 반도체 광전 변환층이고, 상기 제2 광전 변환층은 유기 광전 변환층인 이미지 센서.
  15. 제1 면 및 상기 제1 면과 대향되며 광이 입사되는 제2 면을 포함하는 기판;
    상기 기판 내의 제1 광전 변환층;
    상기 기판의 상기 제2 면 상에, 차례로 적층되는 제1 도전 패턴, 유전 패턴 및 제2 도전 패턴을 포함하는 커패시터 구조체;
    상기 커패시터 구조체를 덮는 층간 절연막;
    상기 층간 절연막의 상면의 일부를 따라 연장되고, ITO(Indium Tin Oxide)를 포함하는 제1 배선; 및
    상기 층간 절연막을 관통하여, 상기 제2 도전 패턴과 상기 제1 배선을 연결하는 제1 컨택을 포함하고,
    상기 제1 도전 패턴과 상기 제2 도전 패턴에 서로 다른 전압이 인가되는 이미지 센서.
  16. 제 15항에 있어서,
    상기 제1 컨택의 폭은 상기 제2 면으로부터 멀어짐에 따라 증가하는 이미지 센서.
  17. 제 15항에 있어서,
    상기 제1 도전 패턴은, 상기 제2 도전 패턴과 중첩되는 제1 부분과, 상기 제2 도전 패턴과 비중첩되는 제2 부분을 포함하는 이미지 센서.
  18. 제 17항에 있어서,
    상기 유전 패턴은 상기 제1 도전 패턴의 상기 제1 부분과 중첩되고, 상기 제1 도전 패턴의 상기 제2 부분과 비중첩되는 이미지 센서.
  19. 제 17항에 있어서,
    상기 제1 도전 패턴의 상기 제2 부분의 두께는, 상기 제1 도전 패턴의 상기 제1 부분의 두께보다 작은 이미지 센서.
  20. 제 17항에 있어서,
    상기 제1 도전 패턴과 이격되어, 상기 기판의 상기 제2 면을 따라 연장되는 제3 도전 패턴과,
    상기 층간 절연막을 관통하여, 상기 제1 배선과 상기 제3 도전 패턴을 연결하는 제2 컨택을 더 포함하고,
    상기 제3 도전 패턴의 두께는 상기 제1 도전 패턴의 상기 제1 부분의 두께와 실질적으로 동일한 이미지 센서.
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