KR20180081203A - 이미지 센서 - Google Patents

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Abstract

이미지 센서가 제공된다. 상기 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 기판, 상기 기판 내부에 제공되고 상기 제1 면에 인접하는 제1 플로팅 확산 영역, 상기 기판 내에 제공되고 상기 제1 플로팅 확산 영역에 전기적으로 연결되는 관통 전극, 상기 제2 면 상에 차례로 배치되는 절연 구조체, 하부 전극, 광전 변환 층, 및 상부 전극, 상기 절연 구조체 내에 매립되는 컬러 필터, 및 상기 절연 구조체를 관통하여 상기 하부 전극과 상기 관통 전극을 연결하는 제1 콘택 플러그를 포함한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 유기 광전 변환 층을 포함하는 이미지 센서에 관한 것이다.
소자이다. 이미지 센서는 CCD(charge coupled device) 형 및 CMOS(complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 픽셀들 각각은 포토 다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 집적도가 향상된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 집적도 향상된 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 상기 기판 내부에 제공되고 상기 제1 면에 인접하는 제1 플로팅 확산 영역; 상기 기판 내에 제공되는 관통 전극, 상기 관통 전극은 상기 제1 플로팅 확산 영역에 전기적으로 연결되는 것; 상기 제2 면 상에 차례로 배치되는 절연 구조체, 하부 전극, 광전 변환 층, 및 상부 전극; 상기 절연 구조체 내에 매립되는 컬러 필터; 및 상기 절연 구조체를 관통하여, 상기 하부 전극과 상기 관통 전극을 연결하는 제1 콘택 플러그를 포함할 수 있다.
본 발명의 실시예들에 따른 이미지 센서는 서로 대향하는 제1 면 및 제2 면을 갖는 기판, 상기 기판은 제1 방향을 따라 배열되는 픽셀 영역들을 포함하는 것; 상기 기판 내에 제공되는 제1 및 제2 깊은 소자 분리 패턴들, 상기 제1 및 제2 깊은 소자 분리 패턴들은 상기 제1 방향으로 연장되는 제1 및 제2 연장부들을 각각 포함하되, 상기 제1 및 제2 연장부들은 상기 픽셀 영역들을 사이에 두고 서로 이격하는 것; 상기 기판 내에 제공되는 관통 전극들, 평면적 관점에서 상기 관통 전극들은 상기 픽셀 영역들 사이에 배치되는 것; 상기 제2 면 상에 차례로 제공되는 절연 구조체, 광전 변환 층, 및 상부 전극; 상기 절연 구조체와 상기 광전 변환 층 사이에 제공되는 하부 전극들; 상기 절연 구조체 내에 제공되어 상기 하부 전극들을 상기 관통 전극들에 각각 연결하는 제1 콘택 플러그들; 및 상기 절연 구조체 내에 매립되는 컬러 필터들을 포함할 수 있다.
본 발명의 실시예들에 따른 이미지 센서의 제조 방법은 서로 대향하는 제1 면 및 제2 면을 갖는 기판을 제공하는 것; 상기 기판 내에 관통 전극을 형성하는 것; 상기 제2 면 상에 절연막을 형성하는 것; 상기 절연막을 관통하여 상기 관통 전극에 접속되는 제1 콘택 플러그를 형성하는 것; 상기 절연막 내에 컬러 필터를 매립하는 것; 및 상기 절연막 상에 하부 전극, 광전 변환 층, 및 상부 전극을 차례로 형성하는 것을 포함할 수 있다. 상기 하부 전극은 상기 제1 콘택 플러그에 연결될 수 있다.
본 발명의 실시예들에 따르면, 이미지 센서의 각 픽셀들은 두 종류의 빛을 흡수하여 두 종류의 광전 신호들을 발생시킬 수 있다.
본 발명의 실시예들에 따르면, 상부 콘택 플러그들은 상대적으로 작은 폭을 가질 수 있다. 이에 따라, 절연 구조체 내에 컬러 필터들이 매립될 수 있는 공간이 충분히 확보될 수 있다.
결론적으로, 본 발명의 실시예들에 따르면, 이미지 센서의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 광전 변환 층의 동작을 설명하기 위한 회로도들이다.
도 2c는 본 발명의 실시예들에 따른 이미지 센서의 광전 변환 영역의 동작을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4a 내지 도 4c는 본 발명의 실시예들에 따른 이미지 센서의 단면도들이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 6a 내지 도 6k는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 광전 변환 영역들(PD1, PD2), 컬러 필터들(212, 214), 및 광전 변환 층(PD3)을 포함할 수 있다. 광전 변환 영역들(PD1, PD2)은 기판(110) 내에 제공될 수 있다. 광전 변환 층(PD3)은 기판(110)의 일면 상에 제공될 수 있으며, 컬러 필터들(212, 214)은 광전 변환 층(PD3)과 기판(110) 사이에 제공될 수 있다.
제1 내지 제3 파장의 빛들(L1, L2, L3)이 광전 변환 층(PD3)으로 입사될 수 있다. 제1 파장 및 제2 파장은 제3 파장과 다를 수 있다. 제1 파장은 제2 파장과 다를 수 있다. 예를 들어, 제1 파장의 빛(L1)은 붉은 색에 해당할 수 있고, 제2 파장의 빛(L2)은 푸른 색에 해당할 수 있고, 제3 파장의 빛(L3)은 녹색에 해당할 수 있다.
광전 변환 층(PD3)은 제3 파장의 빛(L3)으로부터 제3 광전 신호(S3)를 발생시킬 수 있다. 광전 변환 층(PD3)은 제1 파장의 빛(L1) 및 제2 파장의 빛(L2)을 투과시킬 수 있다. 광전 변환 층(PD3)은 복수의 픽셀들(Px)에 의해서 공유될 수 있다.
광전 변환 층(PD3)을 투과한 빛들(L1, L2)은 컬러 필터들(212, 214)에 입사될 수 있다. 컬러 필터들(212, 214)은 제1 컬러 필터들(212) 및 제2 컬러 필터들(214)을 포함할 수 있다. 픽셀들(Px)의 각각은 제1 컬러 필터(212) 및 제2 컬러 필터(214) 중에서 어느 하나를 포함할 수 있다. 제1 파장의 빛(L1)은 제1 컬러 필터(212)를 투과하되, 제2 컬러 필터(214)를 투과하지 못할 수 있다. 제2 파장의 빛(L2)은 제2 컬러 필터(214)를 투과하되, 제1 컬러 필터(212)를 투과하지 못할 수 있다.
광전 변환 영역들(PD1, PD2)은 제1 광전 변환 영역들(PD1) 및 제2 광전 변환 영역들(PD2)을 포함할 수 있다. 픽셀들(Px)의 각각은 제1 광전 변환 영역(PD1) 및 제2 광전 변환 영역(PD2) 중에서 어느 하나를 포함할 수 있다. 제1 컬러 필터(212)를 포함하는 픽셀(Px)은 제1 광전 변환 영역(PD1)을 포함할 수 있고, 제2 컬러 필터(214)를 포함하는 픽셀(Px)은 제2 광전 변환 영역(PD2)을 포함할 수 있다. 예를 들어, 제1 광전 변환 영역(PD1)은 제1 컬러 필터(212)의 아래에 제공될 수 있고, 제2 광전 변환 영역(PD2)은 제2 컬러 필터(214)의 아래에 제공될 수 있다.
제1 컬러 필터(212)에 의해 제1 파장의 빛(L1)이 제1 광전 변환 영역(PD1)에 입사될 수 있다. 제1 광전 변환 영역(PD1)은 제1 파장의 빛(L1)으로부터 제1 광전 신호(S1)를 발생시킬 수 있다. 제2 컬러 필터(214)에 의해 제2 파장의 빛(L2)이 제2 광전 변환 영역(PD2)에 입사될 수 있다. 제2 광전 변환 영역(PD2)은 제2 파장의 빛(L2)으로부터 제2 광전 신호(S2)를 발생시킬 수 있다.
본 발명의 실시예들에 따르면, 광전 변환 층(PD3)이 광전 변환 영역들(PD1, PD2) 상에 배치되어, 이미지 센서의 집적도가 향상될 수 있다.
이하, 도 2a 및 도 2b를 참조하여, 광전 변환 층(PD3)의 동작에 대하여 설명하고, 도 2c를 참조하여, 광전 변환 영역들(PD1, PD2)의 동작에 대하여 설명한다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 이미지 센서의 광전 변환 층의 동작을 설명하기 위한 회로도들이다.
도 2a 및 도 2b를 참조하면, 픽셀들의 각각은 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)를 포함할 수 있다. 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)는 각각 제1 소스 팔로워 게이트(SG), 제1 리셋 게이트(RG) 및 제1 선택 게이트(AG)를 포함할 수 있다.
제1 플로팅 확산 영역(FD1)은 제1 리셋 트랜지스터(Rx)의 소스로 기능할 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 소스 팔로워 트랜지스터(Sx)의 제1 소스 팔로워 게이트(SG)에 전기적으로 연결될 수 있다. 제1 소스 팔로워 트랜지스터(Sx)는 제1 선택 트랜지스터(Ax)에 연결될 수 있다.
광전 변환 층(PD3)과 관련하여 각 픽셀은 아래와 같이 동작할 수 있다.
먼저, 빛이 차단된 상태에서, 제1 리셋 트랜지스터(Rx)의 드레인과 제1 소스 팔로워 트랜지스터(Sx)의 드레인에 전원 전압(VDD)을 인가하고 제1 리셋 트랜지스터(Rx)를 턴-온(turn-on)시킴으로써, 제1 플로팅 확산 영역(FD1)에 잔류하는 전하들이 방출될 수 있다. 제1 플로팅 확산 영역(FD1)에 잔류하는 전하들이 방출된 후, 제1 리셋 트랜지스터(Rx)는 턴-오프(turn-off)될 수 있다.
외부로부터 빛이 광전 변환 층(PD3)에 입사되면, 광전 변환 층(PD3)에서 광 전하(즉, 전자-정공 쌍)가 생성될 수 있다. 광전 변환 층(PD3)에 전압(VTOP)이 인가되면 생성된 광 전하는 제1 플로팅 확산 영역(FD1)으로 전송되어 축적될 수 있다.도 2a는 광전 변환 층(PD3)에서 제1 플로팅 확산 영역(FD1)으로 전송되는 광 전하가 전자(electron)인 경우의 회로도를 도시하며, 도 2b는 광전 변환 층(PD3)에서 제1 플로팅 확산 영역(FD1)으로 전송되는 광 전하가 정공(hole)인 경우의 회로도를 도시한다. 제1 플로팅 확산 영역(FD1)에 축적된 전하량에 비례하여 제1 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변할 수 있으며, 이는 제1 소스 팔로워 트랜지스터(Sx)의 소스 전위의 변화를 초래할 수 있다. 이때, 제1 선택 트랜지스터(Ax)를 턴-온 시키면, 광전 변환 층(PD3)에 입사된 빛에 의한 신호가 출력 라인(Vout)으로 출력될 수 있다.
도 1에는 하나의 픽셀이 세 개의 트랜지스터들(Rx, Sx, Ax)를 구비하는 것을 예시하고 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들어, 제1 리셋 트랜지스터(Rx), 제1 소스 팔로워 트랜지스터(Sx), 또는 제1 선택 트랜지스터(Ax)는 서로 이웃하는 픽셀들에 의해 서로 공유될 수 있다. 이에 따라, 이미지 센서의 집적도가 향상될 수 있다.
도 2c는 본 발명의 실시예들에 따른 이미지 센서의 광전 변환 영역의 동작을 설명하기 위한 회로도이다.
도 2c를 참조하면, 픽셀들의 각각은 트랜스퍼 트랜지스터(Tx'), 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')를 더 포함할 수 있다. 트랜스퍼 트랜지스터(Tx'), 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')는 각각 트랜스퍼 게이트(TG'), 제2 소스 팔로워 게이트(SG'), 제2 리셋 게이트(RG') 및 제2 선택 게이트(AG')를 포함할 수 있다.
제2 플로팅 확산 영역(FD2)은 트랜스퍼 트랜지스터(Tx')의 드레인으로 기능할 수 있다. 제2 플로팅 확산 영역(FD2)은 제2 리셋 트랜지스터(Rx')의 소스로 기능할 수 있다. 제2 플로팅 확산 영역(FD2)은 제2 소스 팔로워 트랜지스터(Sx')의 제2 소스 팔로워 게이트(SG')에 전기적으로 연결될 수 있다. 제2 소스 팔로워 트랜지스터(Sx')는 제2 선택 트랜지스터(Ax')에 연결될 수 있다.
외부로부터 빛이 광전 변환 영역(PD1/PD2)에 입사되면, 광전 변환 영역(PD1/PD2)에서 전자-정공 쌍이 생성될 수 있다. 생성된 정공은 광전 변환 영역(PD1/PD2)의 p형 불순물 영역으로, 생성된 전자는 n형 불순물 영역으로 이동하여 축적될 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다.
제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')의 동작 및 역할은 도 2a 및 도 2b를 참조하여 설명한 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)와 실질적으로 동일할 수 있다.
몇몇 실시예들에서, 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')는 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)와 별도로 제공되며, 독립적으로 동작할 수 있다.
다른 실시예들에서, 광전 변환 영역(PD1/PD2)은 광전 변환 층(PD3)과 도 2a 및 도 2b를 참조하여 설명한 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및/또는 제1 선택 트랜지스터(Ax)를 공유할 수 있다. 이 경우, 공유되는 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 또는 제2 선택 트랜지스터(Ax')는 별도로 제공되지 않을 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 4a 내지 도 4c는 본 발명의 실시예들에 따른 이미지 센서의 단면도들이다. 구체적으로, 도 4a 내지 도 4c는 도 3의 I-I'선에 대응하는 단면도들이다.
도 3 및 도 4a 내지 4c를 참조하면, 서로 대향하는 제1 면(110a) 및 제2 면(110b)을 갖는 기판(110)이 제공될 수 있다. 기판(110)의 제1 면(110a)은 전면이고, 기판(110)의 제2 면(110b)은 후면일 수 있다. 예를 들어, 기판(110)은 벌크 실리콘 기판, SOI(silicon on insulator) 기판, 또는 반도체 에피택시얼 층일 수 있다. 기판(110)은 제1 도전형(예를 들어, p형)을 가질 수 있다.
기판(110)은 2차원적으로 배열되는 복수의 픽셀 영역들(PXR)을 포함할 수 있다. 픽셀 영역들(PXR)은 제1 방향(D1)을 따라 연장되는 복수 개의 열들을 이룰 수 있다. 예를 들어, 상기 복수 개의 열들의 각각 내에서, 픽셀 영역들(PXR)은 제1 방향(D1)을 따라 배열될 수 있다. 픽셀 영역들(PXR)이 이루는 상기 복수 개의 열들은 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 배치될 수 있다.
기판(110) 내에 제1 소자 분리 패턴들(DI)이 제공될 수 있다. 제1 소자 분리 패턴들(DI)의 각각은 기판(110)의 제1 면(110a)에서 제2 면(110b)으로 연장되는 깊은 소자 분리 패턴일 수 있다.
제1 소자 분리 패턴들(DI)의 각각은 제1 방향(D1)으로 연장되는 연장부(DI_E)를 포함할 수 있다. 연장부들(DI_E)은 픽셀 영역들(PXR)이 이루는 상기 복수 개의 열들 사이에 배치될 수 있다. 서로 인접하는 한 쌍의 제1 소자 분리 패턴들(DI)에 포함된 연장부들(DI_E)은 픽셀 영역들(PXR)이 이루는 하나의 열을 사이에 두고 서로 이격할 수 있다. 예를 들어, 연장부들(DI_E)과 픽셀 영역들(PXR)이 이루는 상기 복수 개의 열들은 제2 방향(D2)을 따라 교대로 배열될 수 있다.
제1 소자 분리 패턴들(DI)의 각각은 연장부(DI_E)로부터 제2 방향(D2)으로 연장되는 돌출부들(DI_P)을 더 포함할 수 있다. 돌출부들(DI_P)은 인접하는 열들에 각각 포함된 픽셀 영역들(PXR) 사이로 연장될 수 있다.
몇몇 실시예들에서, 제1 소자 분리 패턴들(DI)은 기판(110; 예를 들어, 실리콘)보다 낮은 굴절률을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제1 소자 분리 패턴들(DI)은 실리콘 산화물, 실리콘 질화물, 불순물이 도핑되지 않은 폴리 실리콘, 및/또는 공기(air)를 포함할 수 있다.
다른 실시예들에서, 제1 소자 분리 패턴들(DI)은 도전 막(미도시) 및 상기 도전 막과 기판(110) 사이에 개재되는 절연 막(미도시)을 포함할 수 있다. 상기 도전 막은, 예를 들어, 불순물이 도핑된 폴리 실리콘, 및/또는 금속을 포함할 수 있다. 상기 절연 막은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
기판(110) 내에 제2 소자 분리 패턴(SI)이 제공될 수 있다. 제2 소자 분리 패턴(SI)은 기판(110)의 제1 면(110a) 상에 형성되는 얕은 소자 분리 패턴일 수 있다. 제2 소자 분리 패턴(SI)의 깊이는 제1 소자 분리 패턴들(DI)의 깊이보다 얕을 수 있다.
제2 소자 분리 패턴(SI)은 픽셀 영역들(PXR)의 각각 내에 활성 영역을 정의할 수 있다. 상기 활성 영역은 기판(110)의 제1 면(110a) 상에 배치되는 트랜지스터들의 동작을 위한 영역일 수 있다. 예를 들어, 상기 트랜지스터들은 도 2a 내지 도 2c를 참조하여 설명한 트랜지스터들(Rx, Sx, Ax, Tx', Rx', Sx', 및/또는 Ax')을 포함할 수 있다. 제2 소자 분리 패턴(SI)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
기판(110) 내에 관통 전극들(120)이 제공될 수 있다. 관통 전극들(120)은 도전 물질을 포함할 수 있다. 본 발명의 실시예들에서, 관통 전극들(120)은 n형 또는 p형으로 도핑된 폴리 실리콘을 포함할 수 있다. 예를 들어, 관통 전극들(120)에 포함된 n형 또는 p형 불순물의 농도는 1019/cm3보다 클 수 있다.
평면적 관점에서, 관통 전극들(120)은 픽셀 영역들(PXR) 사이에 배치될 수 있다. 예를 들어, 관통 전극들(120)은 픽셀 영역들(PXR)이 이루는 상기 복수 개의 열들의 각각 내에서, 픽셀 영역들(PXR) 사이에 배치될 수 있다. 이에 따라, 관통 전극들(120)의 각각은 서로 인접하는 제1 소자 분리 패턴들(DI)의 서로 마주보는 한 쌍의 돌출부들(DI_P) 사이에 배치될 수 있다. 상기 복수 개의 열들의 각각 내에서, 관통 전극들(120) 및 픽셀 영역들(PXR)은 제1 방향(D1)을 따라 교대로 배열될 수 있다.
도 3에 도시된 바와 같이, 평면적 관점에서, 관통 전극들(120)의 각각의 제1 방향(D1)으로의 폭(120_W1)은 제1 소자 분리 패턴들(DI)의 돌출부들(DI_P)의 각각의 제1 방향(D1)으로의 폭(DI_W1)보다 클 수 있다. 또한, 평면적 관점에서, 관통 전극들(120)의 각각의 제2 방향(D2)으로의 폭(120_W2)은 제1 소자 분리 패턴들(DI)의 각각의 연장부(DI_E)의 제2 방향(D2)으로의(DI_W2)보다 클 수 있다.
도 4a에 도시된 바와 같이, 단면적 관점에서, 관통 전극들(120)의 폭(120_W)은 기판(110)의 제2 면(110b)에 인접할수록 작아질 수 있다.
관통 전극들(120)의 각각은 기판(110)의 제1 면(110a)에 수직한 제3 방향(D3)을 따라 연장될 수 있다. 관통 전극들(120)의 각각의 일단(120b)은 기판(110)의 제2 면(110b)과 실질적으로 공면을 이룰 수 있다.
몇몇 실시예들에 따르면, 도 4a 및 도 4b에 도시된 바와 같이, 관통 전극들(120)의 각각의 타단(120a)은 기판(110)의 제1 면(110a)으로부터 제2 면(110b)을 향해 리세스된 레벨에 위치할 수 있다. 즉, 관통 전극들(120)의 각각의 일단(120b)과 타단(120a) 사이의 수직적 거리는 기판(110)의 제2 면(110b)과 제1 면(110a) 사이의 수직적 거리보다 작을 수 있다. 일 예로, 도 4a에 도시된 바와 같이, 관통 전극들(120)의 각각의 타단(120a)은 제2 소자 분리 패턴(SI)의 바닥면(SI_a)과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 도 4b에 도시된 바와 같이, 관통 전극들(120)의 각각의 타단(120a)은 제2 소자 분리 패턴(SI)의 바닥면(SI_a)보다 기판(110)의 제2 면(110b)에 인접한 레벨에 위치할 수 있다. 또 다른 예로, 도 4a 및 도 4b에 도시된 바와 달리, 관통 전극들(120)의 각각의 타단(120a)은 은 제2 소자 분리 패턴(SI)의 바닥면(SI_a)보다 기판(110)의 제1 면(110a)에 인접한 레벨에 위치할 수 있다.
이러한 실시예들에서, 관통 전극들(120)의 각각의 타단(120a) 상에 매립 절연 패턴(130)이 제공될 수 있다. 매립 절연 패턴(130)의 일 면은 기판(110)의 제1 면(110a)와 실질적으로 공면을 이룰 수 있다. 매립 절연 패턴(130)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
다른 실시예들에 따르면, 도 4c에 도시된 바와 같이, 관통 전극들(120)의 각각의 타단(120a)은 기판(110)의 제1 면(110a)과 실질적으로 공면을 이룰 수 있다. 이러한 실시예들에서, 도 4a 및 도 4b를 참조하여 설명한 매립 절연 패턴(130)은 제공되지 않을 수 있다.
관통 전극들(120)의 각각의 측벽과 기판(110) 사이에 관통 절연 패턴(122)이 제공될 수 있다. 관통 절연 패턴(122)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
관통 전극들(120)의 각각과 그 측벽 상의 관통 절연 패턴(122)은 관통 구조체(125)를 이룰 수 있다. 몇몇 실시예들에 따르면, 도 3에 도시된 바와 같이, 관통 구조체들(125)은 제1 소자 분리 패턴들(DI)로부터 이격될 수 있다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 다른 실시예들에 따르면, 도 5에 도시된 바와 같이, 관통 전극들(120)의 각각은 인접하는 제1 소자 분리 패턴들(DI)의 서로 마주보는 한 쌍의 돌출부들(DI_P)과 접할 수 있다.
기판(110) 내에 광전 변환 영역들(PD1, PD2)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR)의 각각 내에 광전 변환 영역(PD1 또는 PD2)이 배치될 수 있다. 광전 변환 영역들(PD1, PD2)은 제1 광전 변환 영역들(PD1) 및 제2 광전 변환 영역들(PD2)을 포함할 수 있다. 제1 광전 변환 영역들(PD1)은 도 1을 참조하여 설명한 제1 광전 변환 영역들(PD1)에 해당할 수 있고, 제2 광전 변환 영역들(PD1)은 도 1을 참조하여 설명한 제2 광전 변환 영역들(PD2)에 해당할 수 있다. 제1 및 제2 광전 변환 영역들(PD1, PD2)은 2차원적으로 배열될 수 있으며, 평면적 관점에서 교대로 배열될 수 있다.
광전 변환 영역들(PD1, PD2)은 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역일 수 있다. 이에 따라, 광전 변환 영역들(PD1, PD2)은 제2 도전형을 가질 수 있다. 예를 들어, 기판(110)의 제1 면(110a)과 제2 면(110b) 사이에 포텐셜 기울기를 가질 수 있도록, 광전 변환 영역들(PD1, PD2)의 각각의 제1 면(110a)에 인접한 부분과 제2 면(110b)에 인접한 부분은 불순물 농도 차이를 가질 수 있다. 예를 들어, 광전 변환 영역들(PD1, PD2)의 각각은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수도 있다.
기판(110) 내에 웰 불순물 영역들(WR)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR) 내에 웰 불순물 영역(WR)이 배치될 수 있다. 웰 불순물 영역들(WR)의 각각은 기판(110)의 제1 면(110a)에 인접할 수 있다. 이에 따라, 픽셀 영역들(PXR)의 각각 내에서, 웰 불순물 영역(WR)은 광전 변환 영역(PD1 또는 PD2)과 기판(110)의 제1 면(110a) 사이에 위치할 수 있다. 다시 말해, 픽셀 영역들(PXR)의 각각 내에서, 광전 변환 영역(PD1 또는 PD2)은 웰 불순물 영역(WR)과 기판(110)의 제2 면(110b) 사이에 위치할 수 있다.
웰 불순물 영역들(WR)은 상기 제1 도전형(예를 들어, p형)의 불순물로 도핑된 영역들일 수 있다. 이에 따라, 웰 불순물 영역들(WR)은 상기 제1 도전형을 가질 수 있다.
기판(110) 내에 제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR)의 각각 내에 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)이 제공될 수 있다. 제1 플로팅 확산 영역들(FD1)의 각각은 도 2a 및 도 2b를 참조하여 설명한 제1 플로팅 확산 영역(FD1)에 해당할 수 있고, 제2 플로팅 확산 영역들(FD2)의 각각은 도 2c를 참조하여 설명한 제2 플로팅 확산 영역(FD2)에 해당할 수 있다.
픽셀 영역들(PXR)의 각각 내에서, 상기 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)은 웰 불순물 영역(WR) 내에 위치할 수 있으며, 기판(110)의 제1 면(110a)에 인접할 수 있다. 도 3 및 도 5에 따르면, 제1 플로팅 확산 영역(FD1)과 제2 플로팅 확산 영역(FD2)이 제1 방향(D1)을 따라 일렬로 배열되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 플로팅 확산 영역(FD1)과 제2 플로팅 확산 영역(FD2)의 평면적 배치는 다양하게 변경될 수 있다. 픽셀 영역들(PXR)의 각각 내에서, 상기 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)은 서로 이격할 수 있으며, 이들 사이로 제2 소자 분리 패턴(SI)이 연장될 수 있다. 픽셀 영역들(PXR)의 각각 내에서, 상기 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)은 포텐셜 장벽(potential barrier)에 의하여 전기적으로 서로 분리될 수 있다.
제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)은 각각 상기 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역들일 수 있다. 이에 따라, 제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)은 제2 도전형을 가질 수 있다.
기판(110)의 제1 면(110a) 상에, 트랜스퍼 게이트들(TG')이 배치될 수 있다. 트랜스퍼 게이트들(TG')은 픽셀 영역들(PXR)에 각각 대응되도록 배치될 수 있다. 트랜스퍼 게이트들(TG')의 각각의 일 측에 제2 플로팅 확산 영역들(FD2) 중 대응하는 하나가 위치할 수 있다.
트랜스퍼 게이트들(TG')의 각각은 기판(110) 내로 삽입된 하부 부분, 및 상기 하부 부분과 연결되며 기판(110)의 제1 면(110a) 상으로 돌출되는 상부 부분을 포함할 수 있다. 트랜스퍼 게이트들(TG')의 각각은 도 2c를 참조하여 설명한 트랜스퍼 게이트들(TG')에 해당할 수 있다.
트랜스퍼 게이트들(TG')의 각각과 기판(110) 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 트랜스퍼 게이트들(TG')의 각각의 상기 상부 부분의 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 예를 들어, 게이트 절연 패턴(GI) 및 게이트 스페이서(GS)는 각각 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
기판(110)의 제1 면(110a) 상에, 제1 소스 팔로워 게이트(미도시), 제1 리셋 게이트(미도시), 제1 선택 게이트(미도시), 제2 소스 팔로워 게이트(미도시), 제2 리셋 게이트(미도시), 및/또는 제2 선택 게이트(미도시)가 제공될 수 있다. 상기 게이트들은 도 2a 내지 도 2c를 참조하여 설명한 바와 실질적으로 동일한 기능 및/또는 동작을 수행하도록 구성될 수 있다.
기판(110)의 제1 면(110a) 상에, 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 기판(110)의 제1 면(110a) 상에 제공된 게이트들(예를 들어, 트랜스퍼 게이트들(TG'))을 덮을 수 있다. 제1 층간 절연막(140)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 층간 절연막(140)을 관통하여 관통 전극들(120)에 각각 연결되는 제1 하부 콘택 플러그들(BCP1)이 제공될 수 있다. 단면적 관점에서, 제1 하부 콘택 플러그들(BCP1)의 각각의 폭(BCP1_W)은 관통 전극들(120)의 각각의 폭(120_W)보다 작을 수 있다. 단면적 관점에서, 제1 하부 콘택 플러그들(BCP1)의 각각의 폭(BCP1_W)은 그와 연결되는 관통 전극(120)에 인접할수록 작아질 수 있다.
제1 층간 절연막(140)을 관통하여 제1 플로팅 확산 영역들(FD1)에 각각 연결되는 제2 하부 콘택 플러그들(BCP2) 및 제1 층간 절연막(140)을 관통하여 제2 플로팅 확산 영역들(FD2)에 각각 연결되는 제3 하부 콘택 플러그들(BCP3)이 제공될 수 있다. 제2 하부 콘택 플러그들(BCP2)의 각각의 폭 및 제3 하부 콘택 플러그들(BCP3)의 각각의 폭은 기판(110)의 제1 면(110a)에 인접할수록 작아질 수 있다. 제2 하부 콘택 플러그들(BCP2)의 제3 방향(D3)으로의 길이와 제3 하부 콘택 플러그들(BCP3)의 제3 방향(D3)으로의 길이는 실질적으로 동일할 수 있다.
제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
도 4a 및 도 4b와 같이 매립 절연 패턴들(130)이 제공되는 경우, 제1 하부 콘택 플러그들(BCP1)은 매립 절연 패턴들(130)을 각각 더 관통할 수 있다. 이러한 경우, 제1 하부 콘택 플러그들(BCP1)의 제3 방향(D3)으로의 길이는 제2 하부 콘택 플러그들(BCP2)의 제3 방향(D3)으로의 길이 및 제3 하부 콘택 플러그들(BCP3)의 제3 방향(D3)으로의 길이보다 클 수 있다.
도 4c와 같이 매립 절연 패턴들(130)이 제공되는 않는 경우, 제1 하부 콘택 플러그들(BCP1)의 제3 방향(D3)으로의 길이는 제2 하부 콘택 플러그들(BCP2)의 제3 방향(D3)으로의 길이 및 제3 하부 콘택 플러그들(BCP3)의 제3 방향(D3)으로의 길이와 실질적으로 동일할 수 있다.
제1 층간 절연막(140) 상에 연결 배선들(CL1, CL2)이 제공될 수 있다. 연결 배선들(CL1, CL2)은 대응하는 한 쌍의 제1 하부 콘택 플러그(BCP1)와 제2 하부 콘택 플러그(BCP2)를 연결하는 제1 연결 배선(CL1) 및 제3 하부 콘택 플러그(BCP3)에 연결되는 제2 연결 배선(CL2)을 포함할 수 있다. 관통 전극들(120)의 각각은 제1 하부 콘택 플러그(BCP1), 제1 연결 배선(CL1), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)에 전기적으로 연결될 수 있다. 연결 배선들(CL1, CL2)은 도전 물질을 포함할 수 있다. 예를 들어, 연결 배선들(CL1, CL2)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
제1 층간 절연막(140) 상에 제2 층간 절연막(142)이 제공될 수 있다. 제2 층간 절연막(142)은 연결 배선들(CL1, CL2)을 덮을 수 있다. 제2 층간 절연막(142)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
기판(110)의 제2 면(110b) 상에 버퍼 층(BL)이 제공될 수 있다. 버퍼 층(BL)은 기판(110)의 제2 면(110b)의 결함에 의해 생성된 전하(즉, 전자 혹은 정공)가 광전 변환 영역들(PD1, PD2)로 이동하는 것을 억제하는 역할을 할 수 있다. 버퍼 층(BL)은 금속 산화물을 포함할 수 있다. 예를 들어, 버퍼 층(BL)은 알루미늄 산화물 및/또는 하프늄 산화물을 포함할 수 있다.
버퍼 층(BL) 상에, 절연 구조체(220)가 제공될 수 있다. 절연 구조체(220) 내에 컬러 필터들(212, 214)이 매립될 수 있다. 절연 구조체(220)는, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
구체적으로, 절연 구조체(220)는 리세스 영역들(222r)을 갖는 제1 절연 패턴(222)을 포함할 수 있다. 평면적 관점에서, 제1 절연 패턴(222)의 리세스 영역들(222r)은 기판(110)의 픽셀 영역들(PXR)에 대응될 수 있다. 리세스 영역들(212r)에 의하여 버퍼 층(BL)이 노출될 수 있다.
컬러 필터들(212, 214)은 제1 컬러 필터들(212) 및 제2 컬러 필터들(214)을 포함할 수 있다. 제1 컬러 필터들(212)은 도 1을 참조하여 설명한 제1 컬러 필터들(212)에 해당할 수 있고, 제2 컬러 필터들(214)은 도 1을 참조하여 설명한 제2 컬러 필터들(214)에 해당할 수 있다. 리세스 영역들(212r)의 각각 내에, 제1 컬러 필터(212) 및 제2 컬러 필터(214) 중에서 어느 하나가 배치될 수 있다. 평면적 관점에서, 제1 컬러 필터들(212)은 제1 광전 변환 영역들(PD1)에 대응되도록 배치될 수 있고, 제2 컬러 필터들(214)은 제2 광전 변환 영역들(PD2)에 대응되도록 배치될 수 있다.
도 1 및 도 2c를 참조하여 설명한 바와 같이, 제1 컬러 필터(212)는 제1 파장의 빛(L1)을 투과시킬 수 있다. 제1 광전 변환 영역(PD1)은 제1 파장의 빛(L1)으로부터 전하(즉, 전자-정공 쌍)을 생성시킬 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다. 제2 컬러 필터(214)는 제2 파장의 빛(L2)을 투과시킬 수 있다. 제2 광전 변환 영역(PD2)은 제2 파장의 빛(L2)으로부터 전하(즉, 전자-정공 쌍)을 생성시킬 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다.
절연 구조체(220)는 컬러 필터들(212, 214) 상에 제공되는 제2 절연 패턴들(224)을 더 포함할 수 있다. 몇몇 실시예들에서, 도 4a 내지 4c에 도시된 바와 같이, 제2 절연 패턴들(224)은 리세스 영역들(212r) 내에 각각 제공되어 서로 이격될 수 있다. 다른 실시예들에서, 도 4a 내지 도 4c에 도시된 바와 달리, 제2 절연 패턴들(224)은 제1 절연 패턴(222) 상으로 연장되어 서로 연결될 수 있다.
절연 구조체(220)의 제1 절연 패턴(222) 및 버퍼 층(BL)을 관통하여 관통 전극들(120)에 각각 연결되는 상부 콘택 플러그들(TCP)이 제공될 수 있다. 단면적 관점에서, 상부 콘택 플러그들(TCP)의 각각의 폭(TCP_W)은 관통 전극들(120)의 각각의 폭(120_W)보다 작을 수 있다. 단면적 관점에서, 상부 콘택 플러그들(TCP)의 각각의 폭(TCP_W)은 그와 연결되는 관통 전극(120)에 (혹은, 기판(110)의 제2 면(110b)에) 인접할수록 작아질 수 있다. 상부 콘택 플러그들(TCP)은 도전 물질을 포함할 수 있다. 예를 들어, 상부 콘택 플러그들(TCP)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
절연 구조체(220) 상에 하부 전극들(230)이 제공될 수 있다. 평면적 관점에서, 하부 전극들(230)은 기판(110)의 픽셀 영역들(PXR)에 각각 대응되도록 배치될 수 있으며, 서로 이격될 수 있다. 하부 전극들(230)의 각각은 상부 콘택 플러그들(TCP) 중에서 대응하는 하나에 연결될 수 있다. 이에 따라, 하부 전극들(230)의 각각은 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제1 연결 배선(CL1), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)에 전기적으로 연결될 수 있다. 하부 전극들(230)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 하부 전극들(230)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
하부 전극들(230) 사이의 갭을 채우는 제3 절연 패턴(226)이 제공될 수 있다. 제3 절연 패턴(226)의 상면은 하부 전극들(230)의 상면과 실질적으로 공면을 이룰 수 있다. 제3 절연 패턴(226)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
하부 전극들(230) 상에 광전 변환 층(PD3)이 제공될 수 있다. 몇몇 실시예들에서, 광전 변환 층(PD3)은 유기 광전 변환 층을 포함할 수 있다. 이러한 실시예들에서, 광전 변환 층(PD3)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, 상기 p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 다른 실시예들에서, 광전 변환 층(PD3)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.
광전 변환 층(PD3)은 도 1, 도 2a, 및 도 2b를 참조하여 설명한 광전 변환 층(PD3)에 해당할 수 있다. 도 1을 참조하여 설명한 바와 같이, 광전 변환 층(PD3)은 제3 파장의 빛(L3)을 흡수하여, 제3 파장의 빛(L3)으로부터 전하(전자-정공 쌍)을 생성시킬 수 있다. 광전 변환 층(PD3) 상에 별도의 컬러 필터는 생략될 수 있다. 생성된 전하는 하부 전극(230), 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제1 연결 배선(CL1), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)으로 전송되어 축적될 수 있다.
광전 변환 층(PD3) 상에 상부 전극(240)이 제공될 수 있다. 상부 전극(240)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 상부 전극(240)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
상부 전극(240) 상에 캡핑 층(250)이 제공될 수 있다. 캡핑 층(250)은 절연 물질을 포함할 수 있다. 예를 들어, 캡핑 층(250)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
캡핑 층(250) 상에 마이크로 렌즈들(260)이 제공될 수 있다. 평면적 관점에서, 마이크로 렌즈들(260)은 픽셀 영역들(PXR)에 대응되도록 배치될 수 있다. 마이크로 렌즈들(260)의 각각은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다.
본 발명의 실시예들에 따르면, 기판(110)은 2차원적으로 배열되는 픽셀 영역들(PXR)을 포함할 수 있다. 픽셀 영역들(PXR) 내에 광전 변환 영역들(PD1, PD2)이 각각 제공될 수 있다. 기판(110) 상에는 제3 파장의 빛을 선택적으로 흡수하여 제3 광전 신호를 발생시키는 광전 변환 층(PD3)이 제공될 수 있다. 각 이미지 센서의 픽셀들은 광전 변환 층(PD3)을 공유할 수 있다. 기판(110)과 광전 변환 층(PD3) 사이에 컬러 필터들(212, 214)이 매립될 수 있다. 평면적 관점에서, 제1 파장의 빛을 선택적으로 통과시키는 제1 컬러 필터들(212)은 제1 광전 변환 영역들(PD1)과 중첩될 수 있고, 제2 파장의 빛을 선택적으로 통과시키는 제2 컬러 필터들(214)은 제2 광전 변환 영역들(PD2)과 중첩될 수 있다. 이에 따라, 제1 광전 변환 영역들(PD1)은 제1 파장의 빛을 흡수하여 제1 광전 신호를 발생시킬 수 있으며, 제2 광전 변환 영역들(PD2)은 제2 파장의 빛을 흡수하여 제2 광전 신호를 발생시킬 수 있다. 이에 따라, 이미지 센서의 각 픽셀들은 두 종류의 빛을 흡수하여 두 종류의 광전 신호들을 발생시킬 수 있다.
나아가, 본 발명의 실시예들에 따르면, 절연 구조체(220) 내에 컬러 필터들(212, 214)이 매립되며, 그리고 절연 구조체(220) 내에 하부 전극들(230)과 관통 전극들(120)을 연결하는 상부 콘택 플러그들(TCP)이 제공될 수 있다. 상부 콘택 플러그들(TCP)은 상대적으로 작은 폭을 가질 수 있다. 예를 들어, 상부 콘택 플러그들(TCP)의 각각의 폭(TCP_W)은 관통 전극들(120)의 각각의 폭(120_W)보다 작을 수 있다. 이에 따라, 절연 구조체(220) 내에 컬러 필터들(212, 214)이 매립될 수 있는 공간이 충분히 확보될 수 있다.
결론적으로, 본 발명의 실시예들에 따르면, 이미지 센서의 집적도가 향상될 수 있다.
도 6a 내지 도 6k는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다. 구체적으로, 도 6a 내지 도 6k는 도 3의 I-I'선에 대응하는 단면도들이다. 도 3 및 도 4a 내지 도 4c를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공되며, 이러한 구성에 대한 중복되는 설명은 생략될 수 있다.
도 3 및 도 6a를 참조하면, 제1 도전형을 갖는 기판(110)이 제공될 수 있다. 몇몇 실시예들에 따르면, 도 6a에 도시된 바와 같이, 제1 도전형을 갖는 기판(110)을 제공하는 것은 희생 기판(100) 상에 인-시츄(in-situ)로 제1 도전형의 불순물을 도핑하면서 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 다른 실시예들에 따르면, 도 6b에 도시된 바와 달리, 제1 도전형(예를 들어, p형)을 갖는 기판(110)을 제공하는 것은 벌크 실리콘 기판에 제1 도전형의 불순물을 도핑하는 것을 포함할 수 있다.
기판(110)은 픽셀 영역들(PXR)을 포함할 수 있다. 픽셀 영역들(PXR)은 2차원적으로 배열될 수 있다. 예를 들어, 픽셀 영역들(PXR)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다.
기판(110)은 서로 대향하는 제1 면(110a) 및 제2 면(110b)을 가질 수 있다. 제2 면은(110b)은 희생 기판(100)과 접할 수 있다.
기판(110) 내에 광전 변환 영역들(PD1, PD2) 및 웰 불순물 영역들(WR)이 형성될 수 있다. 광전 변환 영역들(PD1, PD2)을 형성하는 것은 기판(110)의 제1 면(110a) 상에 픽셀 영역들(PXR)에 대응하는 개구부들을 갖는 마스크(미도시)를 형성하는 것 및 상기 마스크를 이용하여 기판 내에 상기 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물을 도핑하는 것을 포함할 수 있다. 웰 불순물 영역들(WR)을 형성하는 것은 상기 마스크를 이용하여 상기 제1 도전형의 불순물을 도핑하는 것을 포함할 수 있다. 광전 변환 영역들(PD1, PD2) 및 웰 불순물 영역들(WR)이 형성된 후에, 상기 마스크는 제거될 수 있다. 광전 변환 영역들(PD1, PD2)은 기판(110)의 제1 면(110a)으로부터 깊게 형성될 수 있고, 웰 불순물 영역들(WR)은 기판(110)의 제1 면(110a)에 인접하게 형성될 수 있다.
도 3 및 도 6b를 참조하면, 기판(110)의 제1 면(110a)에 얕은 트렌치(ST)가 형성될 수 있다. 얕은 트렌치(ST)는 셀 영역들(PXR)의 각각 내에 활성 영역을 정의할 수 있다. 얕은 트렌치(ST)의 깊이는 웰 불순물 영역들(WR)의 깊이보다 얕을 수 있다.
얕은 트렌치(ST)를 채우는 제2 소자 분리 패턴(SI)이 형성될 수 있다. 제2 소자 분리 패턴(SI)을 형성하는 것은 얕은 트렌치(ST)를 채우는 절연막(미도시)을 형성하는 것 및 기판(110)의 제1 면(110a)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 3 및 도 6c를 참조하면, 픽셀 영역들(PXR) 사이에 관통 홀들(H)이 형성될 수 있다. 예를 들어, 평면적 관점에서, 관통 홀들(H)은 제1 방향을 따라 배열되는 픽셀 영역들(PXR)들 사이에 형성될 수 있다. 평면적 관점에서, 관통 홀들(H)은 제2 소자 분리 패턴(SI)과 중첩되도록 형성될 수 있다. 관통 홀들(H)의 각각은 제2 소자 분리 패턴(SI) 및 기판(110)을 관통할 수 있으며, 희생 기판(100)의 상부를 리세스할 수 있다. 관통 홀들(H)을 형성하는 것은 기판(110)의 제1 면(110a) 상에 마스크(미도시)를 형성하는 것 및 상기 마스크를 이용하여 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 3 및 도 6d를 참조하면, 관통 홀들(H)의 각각을 적어도 부분적으로 채우는 관통 절연 패턴(122) 및 관통 전극(120)이 형성될 수 있다. 관통 홀들(H)의 각각 내의 관통 절연 패턴(122)과 관통 전극(120)은 관통 구조체(125)로 정의될 수 있다. 관통 절연 패턴(122)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 관통 전극들(120)은 n형 또는 p형 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
관통 절연 패턴들(122) 및 관통 전극들(120)을 형성하는 것은 관통 홀들(H)의 내벽들을 컨포말하게 덮는 관통 절연막(미도시)을 형성하는 것, 관통 홀들(H)을 적어도 부분적으로 채우는 예비 관통 전극들(미도시)을 형성하는 것, 및 에치-백(etch-back) 공정(또는, 평탄화 공정)을 수행하는 것을 포함할 수 있다.
몇몇 실시예들에 따르면, 도 6d에 도시된 바와 같이, 관통 구조체들(125)은 관통 홀들(H)을 부분적으로 채우도록 형성될 수 있다. 이러한 실시예들에서, 관통 구조체들(125)의 각각 상에 관통 홀(H)의 나머지 부분을 채우는 매립 절연 패턴(130)이 형성될 수 있다. 매립 절연 패턴들(130)을 형성하는 것은 관통 홀들(H)을 채우는 매립 절연막(미도시)을 형성하는 것, 및 기판(110)의 제1 면(110a)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
다른 실시예들에 따르면, 도 4c에 도시된 바와 같이, 관통 구조체들(125)은 관통 홀들(H)을 완전히 채우도록 형성될 수 있다. 이러한 실시예들에서, 매립 절연 패턴(130)을 형성하는 것은 생략될 수 있다.
기판(110) 내에 제1 소자 분리 패턴들(DI)이 형성될 수 있다. 제1 소자 분리 패턴들(DI)의 각각은 기판(110)의 제1 면(110a)에서 제2 면(110b)으로 연장되는 깊은 소자 분리 패턴일 수 있다.
제1 소자 분리 패턴들(DI)의 각각은 제1 방향(D1)으로 연장되는 연장부(DI_E)를 포함할 수 있다. 연장부들(DI_E)은 픽셀 영역들(PXR)이 이루는 상기 복수 개의 열들 사이에 배치될 수 있다. 서로 인접하는 한 쌍의 제1 소자 분리 패턴들(DI)에 포함된 연장부들(DI_E)은 픽셀 영역들(PXR)이 이루는 하나의 열을 사이에 두고 서로 이격할 수 있다. 예를 들어, 연장부들(DI_E)과 픽셀 영역들(PXR)이 이루는 상기 복수 개의 열들은 제2 방향(D2)을 따라 교대로 배열될 수 있다.
제1 소자 분리 패턴들(DI)의 각각은 연장부(DI_E)로부터 제2 방향(D2)으로 연장되는 돌출부들(DI_P)을 더 포함할 수 있다. 돌출부들(DI_P)은 인접하는 열들에 각각 포함된 픽셀 영역들(PXR) 사이로 연장될 수 있다.
도 3 및 도 6e를 참조하면, 기판(110)의 제1 면(110a) 상에 트랜스퍼 게이트들(TG'), 소스 팔로워 게이트들(미도시), 리셋 게이트들(미도시), 및 선택 게이트들(미도시)이 형성될 수 있다.
구체적으로, 트랜스퍼 게이트들(TG')을 형성하는 것은 픽셀 영역들(PXR)의 각각을 패터닝하여 게이트 리세스 영역(GR)을 형성하는 것, 게이트 리세스 영역(GR)의 내벽 및 기판(110)의 제1 면(110a)을 컨포말하게 덮는 게이트 절연막(미도시)을 형성하는 것, 게이트 리세스 영역(GR)을 채우는 게이트 도전막(미도시)을 형성하는 것, 및 상기 게이트 도전막 및 상기 게이트 절연막을 차례로 패터닝하는 것을 포함할 수 있다. 상기 게이트 도전막을 패터닝하는 공정에 의하여 상기 소스 팔로워 게이트들, 리셋 게이트들, 및 선택 게이트들이 함께 형성될 수 있다. 상기 게이트 절연막을 패터닝하는 공정에 의해여, 게이트 절연 패턴들(GI)이 형성될 수 있다. 이어서, 트랜스퍼 게이트들(TG')의 측벽들 및 상기 게이트들의 측벽들 상에 게이트 스페이서들(GS)이 형성될 수 있다.
웰 불순물 영역들(WR)의 각각 내에 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)이 형성될 수 있다. 제1 및 제2 플로팅 확산 영역들(FD1, FD2)은 기판(110)의 제1 면(110a)에 인접하게 형성될 수 있다. 제1 플로팅 확산 영역(FD1)의 대응하는 트랜스퍼 게이트(TG')의 일 측에 형성될 수 있고, 제2 플로팅 확산 영역(FD2)은 제1 플로팅 확산 영역(FD1)으로부터 이격되도록 형성될 수 있다. 제1 및 제2 플로팅 확산 영역들(FD1, FD2)을 형성하는 것은 웰 불순물 영역들(WR) 내에 상기 제2 도전형의 불순물을 도핑함으로써 형성될 수 있다. 상기 제2 도전형의 불순물을 주입하는 공정에 의하여, 상기 소스 팔로워 게이트들, 리셋 게이트들, 및 선택 게이트들에 인접하는 소스/드레인 영역들이 함께 형성될 수 있다.
도 3 및 도 6f를 참조하면, 기판(110)의 제1 면(110a)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 제1 층간 절연막(140)은 기판(110)의 제1 면(110a) 상에 형성된 상기 게이트들(예를 들어, 트랜스퍼 게이트들(TG'))을 덮을 수 있다.
제1 층간 절연막(140) 및 매립 절연 패턴(130)을 관통하여 관통 전극들(120)에 각각 연결되는 제1 하부 콘택 플러그들(BCP1)이 형성될 수 있다. 단면적 관점에서, 제1 하부 콘택 플러그들(BCP1)의 각각의 폭(BCP1_W)은 관통 전극들(120)의 각각의 폭(120_W)보다 작을 수 있다. 제1 하부 콘택 플러그들(BCP1)을 형성하는 것은 제1 층간 절연막(140) 및 매립 절연 패턴(130)을 관통하여 관통 전극들(120)을 노출하는 제1 하부 콘택 홀들을 형성하는 것, 상기 제1 하부 콘택 홀들을 채우는 도전막(미도시)을 형성하는 것, 및 제1 층간 절연막(140)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
제1 층간 절연막(140)을 관통하여 제1 플로팅 확산 영역들(FD1)에 각각 연결되는 제2 하부 콘택 플러그들(BCP2) 및 제1 층간 절연막(140)을 관통하여 제2 플로팅 확산 영역들(FD2)에 각각 연결되는 제3 하부 콘택 플러그들(BCP3)이 형성될 수 있다. 제2 하부 콘택 플러그들(BCP2) 및 제3 하부 콘택 플러그들(BCP3)을 형성하는 것은 제1 층간 절연막(140)을 관통하여 제1 및 제2 플로팅 확산 영역들(FD1, FD2)을 노출하는 제2 및 제3 하부 콘택 홀들을 형성하는 것, 상기 제2 및 제3 하부 콘택 홀들을 채우는 도전막(미도시)을 형성하는 것, 및 제1 층간 절연막(140)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
제1 하부 콘택 플러그들(BCP1)의 제3 방향(D3)으로의 길이는 제2 하부 콘택 플러그들(BCP2)의 제3 방향(D3)으로의 길이 및 제3 하부 콘택 플러그들(BCP3)의 제3 방향(D3)으로의 길이보다 클 수 있다.
몇몇 실시예들에 따르면, 제1 하부 콘택 플러그들(BCP1)은 제2 및 제3 하부 콘택 플러그들(BCP2, BCP3)과는 별도의 공정으로 형성될 수 있다. 이는 제1 하부 콘택 플러그들(BCP1)의 제3 방향(D3)으로의 길이가 제2 하부 콘택 플러그들(BCP2)의 제3 방향(D3)으로의 길이 및 제3 하부 콘택 플러그들(BCP3)의 제3 방향(D3)으로의 길이보다 크기 때문일 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제1 하부 콘택 플러그들(BCP1)은 제2 및 제3 하부 콘택 플러그들(BCP2, BCP3)과 동시에 형성될 수 있다.
도 3 및 도 6g를 참조하면, 제1 층간 절연막(140) 상에 연결 배선들(CL1, CL2)이 형성될 수 있다. 연결 배선들(CL1)은 대응하는 한 쌍의 제1 하부 콘택 플러그(BCP1)와 제2 하부 콘택 플러그(BCP2)를 연결하는 제1 연결 배선(CL1) 및 제3 하부 콘택 플러그(BCP3)에 연결되는 제2 연결 배선(CL2)을 포함할 수 있다.
제1 층간 절연막(140) 상에, 연결 배선들(CL1, CL2)을 덮는 제2 층간 절연막(142)이 형성될 수 있다.
도 3 및 도 6h를 참조하면, 기판(110)의 제2 면(110b) 상에, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 관통 전극들(120)의 일단들(120b)이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해, 희생 기판(100)이 제거되고 기판(110)의 제2 면(110b)이 노출될 수 있다. 이에 따라, 기판(110)의 제2 면(110b)과 관통 전극들(120)의 일단들(120b)은 실질적으로 공면을 이룰 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 공정을 이용하여 수행될 수 있다.
기판(110)의 제2 면(110b) 상에, 버퍼 층(BL) 및 절연막(225)이 차례로 형성될 수 있다. 버퍼 층(BL)은, 예를 들어, 알루미늄 산화물 및/또는 하프늄 산화물을 포함할 수 있다. 절연막(225)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 3 및 도 6h를 참조하면, 절연막(225) 및 버퍼 층(BL)을 관통하여 관통 전극들(120)에 각각 연결되는 상부 콘택 플러그들(TCP)이 형성될 수 있다. 단면적 관점에서, 상부 콘택 플러그들(TCP)의 각각의 폭(TCP_W)은 관통 전극들(120)의 각각의 폭(120_W)보다 작을 수 있다. 상부 콘택 플러그들(TCP)을 형성하는 것은 절연막(225) 및 버퍼 층(BL)을 관통하여 관통 전극들(120)을 노출하는 상부 콘택 홀들을 형성하는 것, 상기 상부 콘택 홀들을 채우는 도전막(미도시)을 형성하는 것, 및 절연막(225)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 상부 콘택 플러그들(TCP)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
도 3 및 도 6j를 참조하면, 컬러 필터들(212, 214)이 절연 구조체(220) 내에 매립되도록 형성될 수 있다.
구체적으로, 절연막(225)을 패터닝하여 리세스 영역들(222r)을 갖는 제1 절연 패턴(222)을 형성할 수 있다. 평면적 관점에서, 제1 절연 패턴(222)의 리세스 영역들(222r)은 기판(110)의 픽셀 영역들(PXR)에 대응될 수 있다. 리세스 영역들(212r)에 의하여 버퍼 층(BL)이 노출될 수 있다.
리세스 영역들(222r) 내에 컬러 필터들(212, 214)이 형성될 수 있다. 리세스 영역들(212r)의 각각 내에, 제1 컬러 필터(212) 및 제2 컬러 필터(214) 중에서 어느 하나가 형성될 수 있다. 평면적 관점에서, 제1 컬러 필터들(212)은 제1 광전 변환 영역들(PD1)에 대응되도록 형성될 수 있고, 제2 컬러 필터들(214)은 제2 광전 변환 영역들(PD2)에 대응되도록 형성될 수 있다.
컬러 필터들(212, 214) 상에 제2 절연 패턴들(224)이 형성될 수 있다. 제1 절연 패턴(222) 및 제2 절연 패턴들(224)은 절연 구조체(220)로 정의될 수 있다. 이에 따라, 절연 구조체(220) 내에 컬러 필터들(212, 214)이 매립될 수 있다.
도 3 및 도 6k를 참조하면, 절연 구조체(220) 상에 하부 전극들(230)이 형성될 수 있다. 평면적 관점에서, 하부 전극들(230)은 기판(110)의 픽셀 영역들(PXR)에 각각 대응되도록 형성될 수 있다. 하부 전극들(230)의 각각은 상부 콘택 플러그들(TCP) 중에서 대응하는 하나에 연결될 수 있다. 하부 전극들(230)을 형성하는 것은 절연 구조체(220) 상에 예비 하부 전극 막(미도시)을 형성하는 것, 및 상기 예비 하부 전극 막을 패터닝하는 것을 포함할 수 있다.
하부 전극들(230) 사이의 갭을 채우는 제3 절연 패턴(226)이 형성될 수 있다. 제3 절연 패턴(226)을 형성하는 것은 하부 전극들(230) 사이의 갭을 채우는 절연막(미도시)을 형성하는 것, 및 하부 전극들(230)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 3 및 도 4a를 다시 참조하면, 하부 전극들(230) 상에 광전 변환 층(PD3), 상부 전극(240), 캡핑 층(250), 및 마이크로 렌즈들(260)이 차례로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 기판;
    상기 기판 내부에 제공되고 상기 제1 면에 인접하는 제1 플로팅 확산 영역;
    상기 기판 내에 제공되는 관통 전극, 상기 관통 전극은 상기 제1 플로팅 확산 영역에 전기적으로 연결되는 것;
    상기 제2 면 상에 차례로 배치되는 절연 구조체, 하부 전극, 광전 변환 층, 및 상부 전극;
    상기 절연 구조체 내에 매립되는 컬러 필터; 및
    상기 절연 구조체를 관통하여, 상기 하부 전극과 상기 관통 전극을 연결하는 제1 콘택 플러그를 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제1 콘택 플러그의 폭은 상기 관통 전극의 폭보다 작은 이미지 센서.
  3. 제1 항에 있어서,
    상기 제1 콘택 플러그는 상기 제2 면에 인접할수록 작아지는 폭을 갖는 이미지 센서.
  4. 제1 항에 있어서,
    상기 컬러 필터와 상기 제2 면 사이의 버퍼 층을 더 포함하되,
    상기 제1 콘택 플러그는 상기 버퍼 층을 관통하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 절연 구조체는:
    리세스 영역을 갖는 제1 절연 패턴, 상기 리세스 영역 내에 상기 컬러 필터가 제공되는 것; 및
    상기 컬러 필터 상에 배치되는 제2 절연 패턴을 포함하는 이미지 센서.
  6. 제1 항에 있어서,
    상기 관통 전극은 도핑된 폴리 실리콘을 포함하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 관통 전극의 일단은 상기 제2 면과 공면을 이루는 이미지 센서.
  8. 제7 항에 있어서,
    상기 관통 전극의 상기 일단과 타단 사이의 거리는 상기 제2 면과 상기 제1 면 사이의 거리보다 작은 이미지 센서.
  9. 제1 항에 있어서,
    상기 제1 면 상에 제공되는 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 관통 전극에 연결되는 제2 콘택 플러그를 더 포함하는 이미지 센서.
  10. 제9 항에 있어서,
    상기 관통 전극과 상기 층간 절연막 사이에 제공되는 매립 절연 패턴을 더 포함하되,
    상기 제2 콘택 플러그는 상기 매립 절연 패턴을 관통하는 이미지 센서.
  11. 제9 항에 있어서,
    상기 층간 절연막을 관통하여 상기 제1 플로팅 확산 영역에 연결되는 제3 콘택 플러그; 및
    상기 층간 절연막 상에 제공되어 상기 제2 콘택 플러그와 상기 제3 콘택 플러그를 연결하는 연결 배선을 더 포함하는 이미지 센서.
  12. 제11 항에 있어서,
    상기 제2 콘택 플러그의 수직적 길이는 상기 제3 콘택 플러그의 수직적 길이보다 큰 이미지 센서.
  13. 제1 항에 있어서,
    상기 기판 내에 제공되고 상기 제1 면에 인접하는 웰 불순물 영역, 상기 웰 불순물 영역은 제1 도전형을 갖는 것;
    상기 기판 내에 제공되고 상기 제2 면과 상기 기판 사이에 위치하는 광전 변환 영역, 상기 광전 변환 영역은 상기 제1 도전형과 다른 제2 도전형을 갖는 것; 및
    상기 웰 불순물 영역 내에 제공되고 상기 제2 도전형을 갖는 제2 플로팅 확산 영역을 더 포함하는 이미지 센서.
  14. 제13 항에 있어서,
    상기 제1 플로팅 확산 영역은 상기 웰 불순물 영역 내에 제공되되,
    상기 제1 및 제2 플로팅 확산 영역들은 서로 이격하는 이미지 센서.
  15. 서로 대향하는 제1 면 및 제2 면을 갖는 기판, 상기 기판은 제1 방향을 따라 배열되는 픽셀 영역들을 포함하는 것;
    상기 기판 내에 제공되는 제1 및 제2 깊은 소자 분리 패턴들, 상기 제1 및 제2 깊은 소자 분리 패턴들은 상기 제1 방향으로 연장되는 제1 및 제2 연장부들을 각각 포함하되, 상기 제1 및 제2 연장부들은 상기 픽셀 영역들을 사이에 두고 서로 이격하는 것;
    상기 기판 내에 제공되는 관통 전극들, 평면적 관점에서 상기 관통 전극들은 상기 픽셀 영역들 사이에 배치되는 것;
    상기 제2 면 상에 차례로 제공되는 절연 구조체, 광전 변환 층, 및 상부 전극;
    상기 절연 구조체와 상기 광전 변환 층 사이에 제공되는 하부 전극들;
    상기 절연 구조체 내에 제공되어 상기 하부 전극들을 상기 관통 전극들에 각각 연결하는 제1 콘택 플러그들; 및
    상기 절연 구조체 내에 매립되는 컬러 필터들을 포함하는 이미지 센서.
  16. 제15 항에 있어서,
    상기 제1 깊은 소자 분리 패턴들은 상기 제1 연장부로부터 상기 픽셀 영역들 사이로 연장되는 제1 돌출부들을 더 포함하고,
    상기 제2 깊은 소자 분리 패턴들은 상기 제2 연장부로부터 상기 픽셀 영역들 사이로 연장되는 제2 돌출부들을 더 포함하고, 그리고
    상기 관통 전극들의 각각은 서로 마주보는 한 쌍의 제1 및 제2 돌출부들 사이에 배치되는 이미지 센서.
  17. 제16 항에 있어서,
    상기 관통 전극들의 상기 제1 방향으로의 폭은 상기 제1 돌출부들의 상기 제1 방향으로의 폭 및 상기 제2 돌출부들의 상기 제1 방향으로의 폭보다 큰 이미지 센서.
  18. 제15 항에 있어서,
    상기 픽셀 영역들 내부에 각각 제공되고, 상기 제1 면에 인접하는 제1 플로팅 확산 영역들을 더 포함하되,
    상기 관통 전극들은 상기 제1 플로팅 확산 영역들에 각각 전기적으로 연결되는 이미지 센서.
  19. 제18 항에 있어서,
    상기 제1 면 상에 제공되는 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 관통 전극들에 각각 연결되는 제2 콘택 플러그들을 더 포함하는 이미지 센서.
  20. 제18 항에 있어서,
    상기 픽셀 영역들의 각각의 내부에 제공되고 상기 제1 면에 인접하는 웰 불순물 영역, 상기 웰 불순물 영역은 제1 도전형을 갖는 것;
    상기 픽셀 영역들의 각각의 내부에 제공되고 상기 제2 면과 상기 웰 불순물 영역 사이에 위치하는 광전 변환 영역, 상기 광전 변환 영역은 상기 제1 도전형과 다른 제2 도전형을 갖는 것; 및
    상기 웰 불순물 영역 내에 제공되고 상기 제2 도전형을 갖는 제2 플로팅 확산 영역들 더 포함하는 이미지 센서.
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