KR20230021428A - 이미지 센서 - Google Patents

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KR20230021428A
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pixel area
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device isolation
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박해용
최성수
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삼성전자주식회사
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Abstract

이미지 센서는, 복수의 픽셀 영역들을 포함하는 기판, 및 상기 복수의 픽셀 영역들 사이의 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함한다. 상기 복수의 픽셀 영역들은 상기 기판의 제1 면에 평행하고 서로 교차하는 제1 방향 및 제2 방향을 따라 서로 이웃하는 제1 픽셀 영역, 제2 픽셀 영역, 제3 픽셀 영역 및 제4 픽셀 영역을 포함한다. 상기 깊은 소자분리패턴은 상기 제1 픽셀 영역과 상기 제2 픽셀 영역 사이 및 상기 제3 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제2 방향으로 서로 이격되는 제1 부분들, 및 상기 제1 픽셀 영역과 상기 제3 픽셀 영역 사이 및 상기 제2 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제1 방향 서로 이격되는 제2 부분들을 포함한다. 상기 제1 픽셀 영역은 제1 연장 활성 패턴을 포함하되, 상기 제1 연장 활성 패턴은 상기 제1 방향을 따라 상기 제2 픽셀 영역 상으로 연장되고 상기 깊은 소자분리패턴의 상기 제1 부분들 사이에 배치된다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 대한 것으로서, 보다 상세하게는 씨모스(CMOS) 이미지 센서에 대한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 최근 들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다. 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수 개의 픽셀들을 구비한다. 상기 픽셀들 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다. 상기 복수 개의 픽셀들은 이들 사이에 배치되는 깊은 소자분리패턴(deep isolation pattern)에 의해 정의된다.
본 발명에 이루고자 하는 일 기술적 과제는 픽셀들 사이의 크로스토크를 최소화함과 동시에 게이트 전극의 크기를 증가시킬 수 있는 이미지 센서 및 그 제조방법을 제공하는데 있다.
본 발명에 이루고자 하는 다른 기술적 과제는 고집적화가 용이한 이미지 센서 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 이미지 센서는, 복수의 픽셀 영역들을 포함하는 기판; 및 상기 복수의 픽셀 영역들 사이의 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함할 수 있다. 상기 복수의 픽셀 영역들은 상기 기판의 제1 면에 평행한 제1 방향으로 서로 이웃하는 제1 픽셀 영역 및 제2 픽셀 영역; 상기 기판의 상기 제1 면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 픽셀 영역에 이웃하는 제3 픽셀 영역; 및 상기 제2 방향을 따라 상기 제2 픽셀 영역에 이웃하고, 상기 제1 방향을 따라 상기 제3 픽셀 영역에 이웃하는 제4 픽셀 영역을 포함할 수 있다. 상기 깊은 소자분리패턴은 상기 제1 픽셀 영역과 상기 제2 픽셀 영역 사이 및 상기 제3 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제2 방향으로 서로 이격되는 제1 부분들; 및 상기 제1 픽셀 영역과 상기 제3 픽셀 영역 사이 및 상기 제2 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제1 방향 서로 이격되는 제2 부분들을 포함할 수 있다. 상기 제1 픽셀 영역은 제1 연장 활성 패턴을 포함할 수 있고, 상기 제1 연장 활성 패턴은 상기 제1 방향을 따라 상기 제2 픽셀 영역 상으로 연장되고 상기 깊은 소자분리패턴의 상기 제1 부분들 사이에 배치될 수 있다.
본 발명에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 및 상기 기판을 관통하는 깊은 소자분리패턴을 포함할 수 있다. 상기 기판의 상기 제1 면은 상기 깊은 소자분리패턴의 상면을 노출할 수 있고, 상기 기판의 상기 제2 면은 상기 깊은 소자분리패턴의 하면을 노출할 수 있다. 상기 기판은 상기 제1 면에 평행한 제1 방향으로 서로 이웃하는 제1 픽셀 영역 및 제2 픽셀 영역; 상기 제1 면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 픽셀 영역에 이웃하는 제3 픽셀 영역; 및 상기 제2 방향을 따라 상기 제2 픽셀 영역에 이웃하고, 상기 제1 방향을 따라 상기 제3 픽셀 영역에 이웃하는 제4 픽셀 영역을 포함할 수 있다. 상기 깊은 소자분리패턴은 상기 제1 픽셀 영역과 상기 제2 픽셀 영역 사이 및 상기 제3 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제2 방향으로 서로 이격되는 제1 부분들; 및 상기 제1 픽셀 영역과 상기 제3 픽셀 영역 사이 및 상기 제2 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제1 방향 서로 이격되는 제2 부분들을 포함할 수 있다.
본 발명의 개념에 따르면, 깊은 소자분리패턴은 제1 픽셀 영역과 제2 픽셀 영역 사이 및 제3 픽셀 영역과 제4 픽셀 영역 사이에 개재되고 제2 방향으로 서로 이격되는 제1 부분들, 및 상기 제1 픽셀 영역과 제3 픽셀 영역 사이 및 상기 제2 픽셀 영역과 제4 픽셀 영역 사이에 개재되고 제1 방향 서로 이격되는 제2 부분들을 포함할 수 있다. 상기 제1 내지 제4 픽셀 영역들은 상기 깊은 소자분리패턴의 상기 제1 부분들 및 상기 제2 부분들에 의해 부분적으로 서로 분리될 수 있고, 이에 따라, 상기 제1 내지 제4 픽셀 영역들 사이의 크로스토크가 최소화될 수 있다.
더하여, 상기 깊은 소자분리패턴의 상기 제1 부분들이 상기 제2 방향으로 서로 이격됨에 따라, 상기 제1 픽셀 영역 상에서 상기 제2 픽셀 영역 상으로 연장되는 제1 연장 활성패턴, 및 상기 제3 픽셀 영역 상에서 상기 제4 픽셀 영역 상으로 연장되는 제2 연장 활성패턴이 상기 제1 부분들 사이에 배치될 수 있다. 상기 제1 연장 활성패턴 및 상기 제2 연장 활성패턴의 각각이 서로 이웃하는 픽셀 영역들 상으로 연장됨에 따라, 상기 제1 연장 활성패턴 및 상기 제2 연장 활성패턴의 각각 상에 배치되는 게이트 전극들의 크기를 증가시키는 것이 용이할 수 있다.
따라서, 서로 이웃하는 픽셀들 사이의 크로스토크를 최소화함과 동시에 게이트 전극의 크기를 증가시킬 수 있는 이미지 센서가 제공될 수 있고, 이로 인해, 상기 이미지 센서의 고집적화가 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다.
도 4a, 도 4b 및 도 4c는 각각 도 3의 A-A', B-B' 및 C-C'에 따른 단면도들이다.
도 5a 내지 도 7a는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타내는 도면들로, 도 3의 A-A' 선에 대응하는 단면도들이다.
도 5b 내지 도 7b는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타내는 도면들로, 도 3의 B-B' 선에 대응하는 단면도들이다.
도 5c 내지 도 7c는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타내는 도면들로, 도 3의 C-C' 선에 대응하는 단면도들이다.
도 8은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다.
도 9a, 도 9b 및 도 9c는 각각 도 8의 A-A', B-B' 및 C-C'에 따른 단면도들이다.
도 10은 본 발명의 일부 실시예들에 따른 이미지 센서를 나타내는 도면으로, 도 3의 B-B'에 따른 단면도이다.
도 11 내지 도 16은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도들이다.
도 17a, 도 17b 및 도 17c는 본 발명의 일부 실시예들에 따른 이미지 센서를 나타내는 도면들로, 각각 도 3의 A-A', B-B' 및 C-C'에 따른 단면도들이다.
도 18은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다.
도 19는 도 18의 I-I'선을 따라 자른 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1), 행 디코더(row decoder; 2), 행 드라이버(row driver; 3), 열 디코더(column decoder; 4), 타이밍 발생기(timing generator; 5), 상관 이중 샘플러(CDS: Correlated Double Sampler; 6), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 7) 및 입출력 버퍼(I/O buffer; 8)를 포함할 수 있다.
상기 액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 픽셀들을 포함할 수 있고, 광 신호를 전기적 신호로 변환할 수 있다. 상기 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 제공되는, 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 상기 액티브 픽셀 센서 어레이(1)에 의해 변환된 전기적 신호는 상관 이중 샘플러(6)에 제공될 수 있다.
상기 행 드라이버(3)는, 상기 행 디코더(2)에서 디코딩된 결과에 따라, 상기 복수의 픽셀들을 구동하기 위한 다수의 구동 신호들을 상기 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 상기 복수의 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
상기 타이밍 발생기(5)는 상기 행 디코더(2) 및 상기 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상기 상관 이중 샘플러(CDS; 6)는 상기 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상기 상관 이중 샘플러(6)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
상기 아날로그 디지털 컨버터(ADC; 7)는 상기 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
상기 입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호를 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 상기 액티브 픽셀 센서 어레이(1)는 복수의 픽셀들(PX)을 포함할 수 있고, 상기 픽셀들(PX)은 매트릭스 형태로 배열될 수 있다. 상기 픽셀들(PX)의 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 상기 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)를 포함할 수 있다. 상기 전송 트랜지스터(TX), 상기 리셋 트랜지스터(RX), 및 상기 선택 트랜지스터(SX)는 각각 전송 게이트(TG), 리셋 게이트(RG), 및 선택 게이트(SG)를 포함할 수 있다. 상기 픽셀들(PX)의 각각은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다.
상기 광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 상기 광전 변환 소자(PD)는 P형 불순물 영역과 N형 불순물 영역을 포함하는 포토다이오드일 수 있다. 상기 전송 트랜지스터(TX)는 광전 변환 소자(PD)에서 생성된 전하를 상기 플로팅 확산 영역(FD)으로 전송할 수 있다. 상기 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 상기 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 상기 드라이브 트랜지스터(DX)가 제어될 수 있다.
상기 리셋 트랜지스터(RX)는 상기 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상기 리셋 트랜지스터(RX)의 드레인 전극은 상기 플로팅 확산 영역(FD)과 연결되고, 상기 리셋 트랜지스터(RX)의 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 상기 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 상기 리셋 트랜지스터(RX)의 소스 전극에 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)으로 인가될 수 있다. 따라서, 상기 리셋 트랜지스터(RX)가 턴 온되면, 상기 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 상기 플로팅 확산 영역(FD)이 리셋될 수 있다.
상기 드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 상기 드라이브 트랜지스터(DX)는 상기 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
상기 선택 트랜지스터(SX)는 행 단위로 읽어낼 픽셀들(PX)을 선택할 수 있다. 상기 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 상기 드라이브 트랜지스터(DX)의 드레인 전극으로 인가될수 있다.
도 2에서 하나의 광전 변환 소자(PD)와 4개의 트랜지스터들(TX, RX, Dx, Sx)을 구비하는 단위 픽셀(PX)을 예시하고 있지만, 본 발명에 따른 이미지 센서는 이에 한정되지 않는다. 일 예로, 상기 리셋 트랜지스터(RX), 상기 드라이브 트랜지스터(DX), 또는 상기 선택 트랜지스터(SX)는 이웃하는 픽셀들(PX)에 의해 서로 공유될 수 있다. 이에 따라, 상기 이미지 센서의 집적도가 향상될 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다. 도 4a, 도 4b 및 도 4c는 각각 도 3의 A-A', B-B' 및 C-C'에 따른 단면도들이다.
도 3, 도 4a 내지 도 4c를 참조하면, 이미지 센서는 광전 변환층(10), 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 상기 광전 변환층(10)은 상기 배선층(20)과 상기 광 투과층(30) 사이에 배치될 수 있다.
상기 광전 변환층(10)은 기판(100)을 포함할 수 있고, 상기 기판(100)은 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)을 포함할 수 있다. 상기 기판(100)은 반도체 기판 (일 예로, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 기판) 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 기판(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)은 상기 기판(100)의 상기 제1 면(100a)에 평행한 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 서로 교차할 수 있다.
상기 광전 변환층(10)은 상기 기판(100)을 관통하고 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 사이에 배치되는 깊은 소자분리패턴(150)을 더 포함할 수 있다. 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 상기 제1 면(100a)에 수직한 제3 방향(D3)을 따라 상기 기판(100)을 관통할 수 있다. 상기 깊은 소자분리패턴(150)은 상기 기판(100)의 상기 제1 면(100a)으로부터 상기 기판(100)의 상기 제2 면(100b)을 향하여 연장될 수 있다. 상기 기판(100)의 상기 제1 면(100a)은 상기 깊은 소자분리패턴(150)의 상면(150U)을 노출할 수 있고, 상기 기판(100)의 상기 제2 면(100b)은 상기 깊은 소자분리패턴(150)의 하면(150B)을 노출할 수 있다. 상기 깊은 소자분리패턴(150)의 상면(150U)은 상기 기판(100)의 상기 제1 면(100a)과 실질적으로 공면을 이룰 수 있고, 상기 깊은 소자분리패턴(150)의 하면(150B)은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다. 상기 깊은 소자분리패턴(150)은 서로 이웃하는 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 사이의 크로스 토크(cross-talk)를 방지할 수 있다.
상기 깊은 소자분리패턴(150)은 상기 기판(100)의 적어도 일부를 관통하는 반도체 패턴(152, 154), 상기 반도체 패턴(152, 154) 상의 매립 절연 패턴(158), 및 상기 반도체 패턴(152, 154)과 상기 기판(100) 사이에 개재되는 측면 절연 패턴(156)을 포함할 수 있다. 상기 측면 절연 패턴(156)은 상기 반도체 패턴(152, 154)의 측면으로부터 상기 매립 절연 패턴(158)의 측면 상으로 연장될 수 있다. 상기 반도체 패턴(152, 154)은 상기 기판(100)의 적어도 일부를 관통하는 제1 반도체 패턴(152), 및 상기 제1 반도체 패턴(152)과 상기 측면 절연 패턴(156) 사이의 제2 반도체 패턴(154)을 포함할 수 있다. 상기 제1 반도체 패턴(152)은 상기 제2 반도체 패턴(154)의 최상부면을 덮을 수 있고 상기 측면 절연 패턴(156)과 접촉할 수 있다. 상기 매립 절연 패턴(158)은 상기 제1 반도체 패턴(152) 상에 배치될 수 있다. 상기 제1 반도체 패턴(152)은 상기 매립 절연 패턴(158)과 상기 제2 반도체 패턴(154) 사이로 연장될 수 있고, 상기 측면 절연 패턴(156)과 접촉할 수 있다.
상기 제1 반도체 패턴(152) 및 상기 제2 반도체 패턴(154)의 각각은 불순물로 도핑된 반도체 물질을 포함할 수 있다. 상기 불순물은 P형 또는 N형의 도전형을 가질 수 있다. 일 예로, 상기 제1 반도체 패턴(152) 및 상기 제2 반도체 패턴(154)의 각각은 보론 도핑된 다결정 실리콘을 포함할 수 있다. 상기 측면 절연 패턴(156) 및 상기 매립 절연 패턴(158)의 각각은 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이웃하는 제1 픽셀 영역(PXR1), 제2 픽셀 영역(PXR2), 제3 픽셀 영역(PXR3) 및 제4 픽셀 영역(PXR4)을 포함할 수 있다. 일 예로, 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)은 상기 제1 방향(D1)으로 서로 이웃할 수 있고, 상기 제3 픽셀 영역(PXR3)은 상기 제2 방향(D2)을 따라 상기 제1 픽셀 영역(PXR1)에 이웃할 수 있다. 상기 제4 픽셀 영역(PXR4)은 상기 제2 방향(D2)을 따라 상기 제2 픽셀 영역(PXR2)에 이웃할 수 있고, 상기 제1 방향(D1)을 따라 상기 제3 픽셀 영역(PXR3)에 이웃할 수 있다. 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 배열 방향을 상술한 개시에 한정되지 않는다. 다른 예로, 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)은 상기 제2 방향(D2)으로 서로 이웃할 수 있고, 상기 제3 픽셀 영역(PXR3)은 상기 제1 방향(D1)을 따라 상기 제1 픽셀 영역(PXR1)에 이웃할 수 있다. 상기 제4 픽셀 영역(PXR4)은 상기 제1 방향(D1)을 따라 상기 제2 픽셀 영역(PXR2)에 이웃할 수 있고, 상기 제2 방향(D2)을 따라 상기 제3 픽셀 영역(PXR3)에 이웃할 수 있다. 이하에서, 설명의 간소화를 위해, 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)이 상기 제1 방향(D1)으로 서로 이웃하는, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 배열 방향을 기준으로 설명한다.
상기 깊은 소자분리패턴(150)은 평면적 관점에서 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)을 둘러쌀 수 있다. 상기 깊은 소자분리패턴(150)은 상기 제1 픽셀 영역(PXR1)과 상기 제2 픽셀 영역(PXR2) 사이, 및 상기 제3 픽셀 영역(PXR3)과 상기 제4 픽셀 영역(PXR4) 사이로 각각 연장되는 제1 부분들(150P1), 및 상기 제1 픽셀 영역(PXR1)과 상기 제3 픽셀 영역(PXR3) 사이, 및 상기 제2 픽셀 영역(PXR2)과 상기 제4 픽셀 영역(PXR4) 사이로 각각 연장되는 제2 부분들(150P2)을 포함할 수 있다. 상기 제1 부분들(150P1)은 상기 제1 픽셀 영역(PXR1)과 상기 제2 픽셀 영역(PXR2) 사이, 및 상기 제3 픽셀 영역(PXR3)과 상기 제4 픽셀 영역(PXR4) 사이에 각각 개재될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 부분들(150P1)의 각각은 상기 제2 방향(D2)으로 길게 연장되는 바(bar) 형태를 가질 수 있다. 상기 제2 부분들(150P2)은 상기 제1 픽셀 영역(PXR1)과 상기 제3 픽셀 영역(PXR3) 사이, 및 상기 제2 픽셀 영역(PXR2)과 상기 제4 픽셀 영역(PXR4) 사이에 각각 개재될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 부분들(150P2)의 각각은 상기 제1 방향(D1)으로 길게 연장되는 바(bar) 형태를 가질 수 있다.
상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)은 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 및 상기 제2 부분들(P2)에 의해 부분적으로 서로 분리될 수 있다. 일 예로, 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)은 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 중 하나에 의해 부분적으로 서로 분리될 수 있고, 상기 제3 픽셀 영역(PXR3) 및 상기 제4 픽셀 영역(PXR4)은 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 중 다른 하나에 의해 부분적으로 서로 분리될 수 있다. 상기 제1 픽셀 영역(PXR1) 및 상기 제3 픽셀 영역(PXR3)은 상기 깊은 소자분리패턴(150)의 상기 제2 부분들(150P2) 중 하나에 의해 부분적으로 서로 분리될 수 있고, 상기 제2 픽셀 영역(PXR2) 및 상기 제4 픽셀 영역(PXR4)은 상기 깊은 소자분리패턴(150)의 상기 제2 부분들(150P2) 중 다른 하나에 의해 부분적으로 서로 분리될 수 있다. 상기 제1 부분들(150P1)이 상기 제2 방향(D2)으로 서로 이격되고 상기 제2 부분들(150P2)이 상기 제1 방향(D1)으로 서로 이격됨에 따라, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 상기 기판(100)의 부분들은 서로 연결될 수 있다.
상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각은 광전 변환 영역(110)을 포함할 수 있다. 상기 기판(100)은 제1 도전형을 가질 수 있고, 상기 광전 변환 영역(110)은 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 영역일 수 있다. 일 예로, 상기 제1 도전형 및 상기 제2 도전형은 각각 P형 및 N형일 수 있다. 이 경우, 상기 제2 도전형의 불순물은 인, 비소, 비스무스, 및/또는 안티몬과 같은 N형 불순물을 포함할 수 있다. 상기 광전 변환 영역(110)은 상기 기판(100)과 PN접합을 이루어 포토다이오드를 구성할 수 있다. 일부 실시예들에 따르면, 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)은 상기 제1 도전형의 불순물(일 예로, P형 불순물)로 도핑된 반도체 물질을 포함할 수 있다.
얕은 소자분리패턴(105)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각은 상기 얕은 소자분리패턴(105)에 의해 정의되는 활성패턴들(ACT, EACT1, EACT2)을 포함할 수 있다. 상기 얕은 소자분리패턴(105) 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각은 상기 얕은 소자분리패턴(105)에 의해 정의되는 활성패턴(ACT)을 포함할 수 있다. 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)은 상기 얕은 소자분리패턴(105)에 의해 정의되는 제1 연장 활성패턴(EACT1)을 더 포함할 수 있다. 상기 제1 연장 활성패턴(EACT1)은 상기 제1 방향(D1)을 따라 상기 제1 픽셀 영역(PXR1) 상에서 상기 제2 픽셀 영역(PXR2) 상으로 연장될 수 있다. 상기 제3 픽셀 영역(PXR3) 및 상기 제4 픽셀 영역(PXR4)은 상기 얕은 소자분리패턴(105)에 의해 정의되는 제2 연장 활성패턴(EACT2)을 더 포함할 수 있다. 상기 제2 연장 활성패턴(EACT2)은 상기 제1 방향(D1)을 따라 상기 제3 픽셀 영역(PXR3) 상에서 상기 제4 픽셀 영역(PXR4) 상으로 연장될 수 있다.
상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2)은 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 사이에 배치될 수 있다. 상기 깊은 소자분리패턴(150)의 상기 제2 부분들(150P2)은 상기 제1 연장 활성패턴(EACT1)과 상기 제2 연장 활성패턴(EACT2) 사이에 배치될 수 있다. 상기 얕은 소자분리패턴(105)은 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 사이, 상기 제1 연장 활성패턴(EACT1)과 상기 제2 연장 활성패턴(EACT2) 사이, 및 상기 깊은 소자분리패턴(150)의 상기 제2 부분들(150P2) 사이에 개재될 수 있다.
상기 깊은 소자분리패턴(150)은 상기 얕은 소자분리패턴(105)을 관통하여 상기 기판(100) 내로 연장될 수 있다. 상기 깊은 소자분리패턴(150)의 상기 매립 절연 패턴(158)은 상기 얕은 소자분리패턴(105) 내에 배치될 수 있다. 상기 매립 절연 패턴(158)은 상기 얕은 소자분리패턴(105)을 관통하여 상기 반도체 패턴(152, 154)과 접촉할 수 있다. 상기 깊은 소자분리패턴(150)의 상기 측면 절연 패턴(156)은 상기 얕은 소자분리패턴(105)과 상기 매립 절연 패턴(158) 사이로 연장될 수 있다.
전송 게이트 전극(TG) 및 플로팅 확산 영역(FD)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각 상에 배치될 수 있다. 일 예로, 상기 전송 게이트 전극(TG) 및 상기 플로팅 확산 영역(FD)은 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각의 상기 활성패턴(ACT) 상에 배치될 수 있다. 상기 전송 게이트 전극(TG) 및 상기 플로팅 확산 영역(FD)은 도 2의 상기 전송 트랜지스터(TX)를 구성할 수 있다. 상기 전송 게이트 전극(TG)의 하부는 상기 활성패턴(ACT)을 관통할 수 있고, 상기 기판(100) 내부로 연장될 수 있다. 상기 전송 게이트 전극(TG)의 상부는 상기 활성패턴(ACT)의 상면(즉, 상기 기판(100)의 상기 제1 면(100a)) 위로 돌출될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 전송 게이트 전극(TG)의 일 측에 상기 활성패턴(ACT) 내에 배치될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역일 수 있다.
복수의 게이트 전극들(EG1, G1, EG2, G2)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2) 상에 배치될 수 있다. 상기 복수의 게이트 전극들(EG1, G1, EG2, G2)은 상기 제1 연장 활성패턴(EACT1) 상의 제1 게이트 전극(G1) 및 제1 연장 게이트 전극(EG1), 및 상기 제2 연장 활성패턴(EACT2) 상의 제2 게이트 전극(G2) 및 제2 연장 게이트 전극(EG2)을 포함할 수 있다. 상기 제1 게이트 전극(G1) 및 상기 제1 연장 게이트 전극(EG1)은 상기 제1 연장 활성패턴(EACT1) 상에서 서로 이격될 수 있다. 상기 제1 연장 게이트 전극(EG1)은 상기 제1 픽셀 영역(PXR1) 상에서 상기 제2 픽셀 영역(PXR2) 상으로 연장될 수 있다. 즉, 상기 제1 연장 게이트 전극(EG1)의 일부는 상기 제1 픽셀 영역(PXR1)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩할 수 있고, 상기 제1 연장 게이트 전극(EG1)의 다른 일부는 상기 제2 픽셀 영역(PXR2)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩할 수 있다. 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2)은 상기 제2 연장 활성패턴(EACT2) 상에서 서로 이격될 수 있다. 상기 제2 연장 게이트 전극(EG2)은 상기 제3 픽셀 영역(PXR3) 상에서 상기 제4 픽셀 영역(PXR4) 상으로 연장될 수 있다. 즉, 상기 제2 연장 게이트 전극(EG2)의 일부는 상기 제3 픽셀 영역(PXR3)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩할 수 있고, 상기 제2 연장 게이트 전극(EG2)의 다른 일부는 상기 제4 픽셀 영역(PXR4)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩할 수 있다.
소스/드레인 영역들(SD)이 상기 제1 게이트 전극(G1) 및 상기 제1 연장 게이트 전극(EG1)의 각각의 양 측의 상기 제1 연장 활성패턴(EACT1) 내에, 그리고 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2)의 각각의 양 측의 상기 제2 연장 활성패턴(EACT2) 내에 배치될 수 있다. 상기 소스/드레인 영역들(SD)은 일 예로, 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역들일 수 있다.
상기 제1 게이트 전극(G1), 상기 제1 연장 게이트 전극(EG1), 상기 제2 게이트 전극(G2), 상기 제2 연장 게이트 전극(EG2) 및 상기 소스/드레인 영역들(SD)은 도 2의 상기 드라이브 트랜지스터(DX), 상기 선택 트랜지스터(SX) 및 상기 리셋 트랜지스터(RX)를 구성할 수 있다. 일 예로, 상기 제1 게이트 전극(G1), 상기 제1 연장 게이트 전극(EG1), 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2) 중 적어도 하나는 도 2의 상기 드라이브 트랜지스터(DX)의 드라이브 게이트 전극일 수 있고, 상기 제1 게이트 전극(G1), 상기 제1 연장 게이트 전극(EG1), 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2) 중 적어도 다른 하나는 도 2의 상기 선택 트랜지스터(SX)의 선택 게이트 전극일 수 있다. 상기 제1 게이트 전극(G1), 상기 제1 연장 게이트 전극(EG1), 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2) 중 적어도 또 다른 하나는 도 2의 상기 리셋 트랜지스터(RX)의 리셋 게이트 전극일 수 있다.
게이트 유전막(GI)이 상기 전송 게이트 전극(TG)과 상기 기판(100, 즉, 상기 활성패턴(ACT)) 사이, 상기 제1 게이트 전극(G1) 및 상기 제1 연장 게이트 전극(EG1)의 각각과 상기 기판(100, 즉, 상기 제1 연장 활성패턴(EACT1)) 사이, 및 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2)의 각각과 상기 기판(100, 즉, 상기 제2 연장 활성패턴(EACT2)) 사이에 개재할 수 있다.
상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a) 상에 차례로 적층된 제1 층간 절연막(210) 및 제2 층간 절연막(240)을 포함할 수 있다. 상기 제1 층간 절연막(210)은 상기 기판(100)의 상기 제1 면(100a) 상에 배치되어 상기 게이트 전극들(TG, G1, EG1, G2, EG2)을 덮을 수 있다. 상기 배선층(20)은 상기 게이트 전극들(TG, G1, EG1, G2, EG2). 상기 플로팅 확산 영역(FD) 및 상기 소스/드레인 영역들(SD)에 연결되는 콘택 플러그들(220), 및 상기 콘택 플러그들(220)에 연결되는 도전 라인들(230)을 더 포함할 수 있다. 상기 콘택 플러그들(220)은 상기 제1 층간 절연막(210)을 관통하여 상기 게이트 전극들(TG, G1, EG1, G2, EG2), 상기 플로팅 확산 영역(FD) 및 상기 소스/드레인 영역들(SD)에 연결될 수 있다. 상기 도전 라인들(230)은 상기 제2 층간 절연막(240) 내에 배치될 수 있다. 상기 콘택 플러그들(220) 중 적어도 일부는 상기 제2 층간 절연막(240) 내로 연장되어 상기 도전 라인들(230)에 연결될 수 있다. 상기 제1 층간 절연막(210) 및 상기 제2 층간 절연막(240)은 절연 물질을 포함할 수 있고, 상기 콘택 플러그들(220) 및 상기 도전 라인들(230)은 도전 물질을 포함할 수 있다.
상기 광 투과층(30)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 광 투과층(30)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 컬러 필터 어레이(320) 및 마이크로 렌즈 어레이(330)를 포함할 수 있다. 상기 컬러 필터 어레이(320)는 상기 기판(100)의 상기 제2 면(100b)과 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링할 수 있고, 상기 광을 상기 광전 변환층(10)으로 제공할 수 있다.
상기 컬러 필터 어레이(320)는 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 상에 각각 배치되는 복수의 컬러 필터들(320)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 상의 컬러 필터들(320)은 동일한 색상을 구현하도록 구성될 수 있다. 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 각각 배치되는 복수의 마이크로 렌즈들(330)을 포함할 수 있다. 상기 복수의 마이크로 렌즈들(330)의 각각은 대응하는 픽셀 영역(PXR1/PXR2/PXR3/PXR4)의 상기 광전 변환 영역(110)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 배치될 수 있다.
반사 방지막(310)이 상기 기판(100)의 상기 제2 면(100b)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있다. 상기 반사 방지막(310)은 상기 기판(100)의 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(110)에 원활히 도달할 수 있도록 상기 광의 반사를 방지할 수 있다. 제1 절연막(312)이 상기 반사 방지막(310)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있고, 제2 절연막(322)이 상기 컬러 필터 어레이(320)와 상기 마이크로 렌즈 어레이(330) 사이에 개재될 수 있다. 그리드(315)가 상기 제1 절연막(312)과 상기 컬러 필터 어레이(320) 사이에 개재될 수 있다. 상기 그리드(315)는 상기 깊은 소자분리패턴(150)과 수직적으로 중첩하도록 배치될 수 있다. 상기 그리드(315)는 상기 기판(100)의 상기 제2 면(100b)으로 입사되는 광이 상기 광전 변환 영역(110) 내로 입사되도록 상기 광을 가이드할 수 있다. 상기 그리드(315)는 일 예로, 금속을 포함할 수 있다. 상기 컬러 필터 어레이(320)는 인접하는 그리드들(315) 사이로 연장되어 상기 제1 절연막(312)과 접촉할 수 있다.
본 발명의 개념에 따르면, 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1)은 상기 제1 픽셀 영역(PXR1)과 상기 제2 픽셀 영역(PXR2) 사이, 및 상기 제3 픽셀 영역(PXR3)과 상기 제4 픽셀 영역(PXR4) 사이에 각각 개재될 수 있고, 상기 깊은 소자분리패턴(150)의 상기 제2 부분들(150P2)은 상기 제1 픽셀 영역(PXR1)과 상기 제3 픽셀 영역(PXR3) 사이, 및 상기 제2 픽셀 영역(PXR2)과 상기 제4 픽셀 영역(PXR4) 사이에 각각 개재될 수 있다. 이에 따라, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 사이의 크로스토크가 최소화될 수 있다.
더하여, 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1)은 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2)이 상기 제1 부분들(150P1) 사이에 배치될 수 있다. 상기 제1 연장 활성패턴(EACT1)은 상기 제1 방향(D1)을 따라 상기 제1 픽셀 영역(PXR1) 상에서 상기 제2 픽셀 영역(PXR2) 상으로 연장될 수 있고, 상기 제2 연장 활성패턴(EACT2)은 상기 제1 방향(D1)을 따라 상기 제3 픽셀 영역(PXR3) 상에서 상기 제4 픽셀 영역(PXR4) 상으로 연장될 수 있다. 상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2)의 각각이 서로 이웃하는 픽셀 영역들 상으로 연장됨에 따라, 상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2)의 각각 상에 배치되는 게이트 전극(일 예로, 상기 제1 및 제2 연장 게이트 전극들(EG1, EG2))의 크기를 증가시키는 것이 용이할 수 있다. 그 결과, 이미지 센서의 고집적화에 따른 게이트 전극의 크기 감소, 및 이에 따른 상기 게이트 전극의 특성 열화가 방지될 수 있다.
따라서, 서로 이웃하는 픽셀들 사이의 크로스토크를 최소화함과 동시에 게이트 전극의 크기를 증가시킬 수 있는 이미지 센서가 제공될 수 있고, 이로 인해, 상기 이미지 센서의 고집적화가 용이할 수 있다.
도 5a 내지 도 7a는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타내는 도면들로, 도 3의 A-A' 선에 대응하는 단면도들이다. 도 5b 내지 도 7b는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타내는 도면들로, 도 3의 B-B' 선에 대응하는 단면도들이다. 도 5c 내지 도 7c는 본 발명의 일부 실시예들에 따른 이미지 센서의 제조방법을 나타내는 도면들로, 도 3의 C-C' 선에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 3, 도 4a 내지 도 4c를 참조하여 설명한 이미지 센서와 중복되는 설명은 생략된다.
도 3, 도 5a 내지 도 5c를 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 기판(100)이 제공될 수 있다. 상기 기판(100)은 제1 도전형(일 예로, P형)을 가질 수 있다. 제1 트렌치(T1)가 상기 기판(100)의 상기 제1 면(100a)에 인접하게 형성될 수 있다. 상기 제1 트렌치(T1)를 형성하는 것은, 상기 기판(100)의 상기 제1 면(100a) 상에 제1 마스크 패턴(103)을 형성하는 것, 및 상기 제1 마스크 패턴(103)을 식각 마스크로 이용하여 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 제1 트렌치(T1)은 상기 기판(100) 내에 활성 패턴들(ACT, EACT1, EACT2)을 정의할 수 있다.
소자분리막(105L)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 상기 소자분리막(105L)은 상기 제1 마스크 패턴(103)을 덮을 수 있고, 상기 제1 트렌치(T1)를 채울 수 있다. 상기 소자분리막(105L)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
제2 트렌치(T2)가 상기 기판(100) 내에 형성될 수 있다. 상기 제2 트렌치(T2)를 형성하는 것은, 상기 소자분리막(105L) 상에 상기 제2 트렌치(T2)가 형성될 영역을 정의하는 제2 마스크 패턴(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴을 식각 마스크로 이용하여 상기 소자분리막(105L) 및 상기 기판(100)을 식각하는 것을 포함할 수 있다. 상기 제2 트렌치(T2)는 상기 기판(100) 내에 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)을 정의할 수 있다. 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각은 상기 제1 트렌치(T1)에 의해 정의된 상기 활성 패턴들(ACT, EACT1, EACT2)을 포함할 수 있다.
상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이웃하는 제1 픽셀 영역(PXR1), 제2 픽셀 영역(PXR2), 제3 픽셀 영역(PXR3) 및 제4 픽셀 영역(PXR4)을 포함할 수 있다. 일 예로, 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)은 상기 제1 방향(D1)으로 서로 이웃할 수 있고, 상기 제3 픽셀 영역(PXR3)은 상기 제2 방향(D2)을 따라 상기 제1 픽셀 영역(PXR1)에 이웃할 수 있다. 상기 제4 픽셀 영역(PXR4)은 상기 제2 방향(D2)을 따라 상기 제2 픽셀 영역(PXR2)에 이웃할 수 있고, 상기 제1 방향(D1)을 따라 상기 제3 픽셀 영역(PXR3)에 이웃할 수 있다. 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 배열 방향을 상술한 개시에 한정되지 않는다.
상기 제2 트렌치(T2)는 평면적 관점에서 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)을 둘러쌀 수 있다. 상기 제2 트렌치(T2)는 상기 제1 픽셀 영역(PXR1)과 상기 제2 픽셀 영역(PXR2) 사이, 및 상기 제3 픽셀 영역(PXR3)과 상기 제4 픽셀 영역(PXR4) 사이에서 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제1 픽셀 영역(PXR1)과 상기 제3 픽셀 영역(PXR3) 사이, 및 상기 제2 픽셀 영역(PXR2)과 상기 제4 픽셀 영역(PXR4) 사이에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)은 상기 제2 트렌치(T2)에 의해 부분적으로 서로 분리될 수 있고, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 상기 기판(100)의 부분들은 서로 연결될 수 있다.
상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각은 상기 제1 트렌치(T1)에 의해 정의된 활성패턴(ACT)을 포함할 수 있다. 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)은 상기 제1 트렌치(T1)에 의해 정의된 제1 연장 활성패턴(EACT1)을 더 포함할 수 있다. 상기 제1 연장 활성패턴(EACT1)은 상기 제1 방향(D1)을 따라 상기 제1 픽셀 영역(PXR1) 상에서 상기 제2 픽셀 영역(PXR2) 상으로 연장될 수 있다. 상기 제3 픽셀 영역(PXR3) 및 상기 제4 픽셀 영역(PXR4)은 상기 제1 트렌치(T1)에 의해 정의된 제2 연장 활성패턴(EACT2)을 더 포함할 수 있다. 상기 제2 연장 활성패턴(EACT2)은 상기 제1 방향(D1)을 따라 상기 제3 픽셀 영역(PXR3) 상에서 상기 제4 픽셀 영역(PXR4) 상으로 연장될 수 있다.
도 3, 도 6a 내지 도 6c를 참조하면, 상기 제2 트렌치(T2)를 채우는 깊은 소자분리패턴(150)이 형성될 수 있다. 상기 깊은 소자분리패턴(150)은 상기 제2 트렌치(T2)의 내면을 컨포멀하게 덮는 측면 절연 패턴(156), 상기 제2 트렌치(T2)의 하부를 채우는 반도체 패턴(152, 154), 및 상기 반도체 패턴(152, 154) 상에 상기 제2 트렌치(T2)의 잔부를 채우는 매립 절연 패턴(158)을 포함할 수 있다. 상기 반도체 패턴(152, 154)은 상기 제2 트렌치(T2)의 일부를 채우는 제1 반도체 패턴(152), 및 상기 제1 반도체 패턴(152)과 상기 측면 절연 패턴(156) 사이의 제2 반도체 패턴(154)을 포함할 수 있다.
상기 깊은 소자분리패턴(150)을 형성하는 것은, 일 예로, 상기 소자분리막(105L) 상에 상기 제2 트렌치(T2)의 내면을 컨포멀하게 덮는 측면 절연막을 형성하는 것, 상기 측면 절연막 상에 상기 제2 트렌치(T2)의 일부를 채우는 제2 반도체 막을 형성하는 것, 상기 제2 반도체 막을 이방성 식각하여 상기 제2 반도체 패턴(154)을 형성하는 것, 상기 제2 반도체 패턴(154) 상에 상기 제2 트렌치(T2)를 채우는 제1 반도체 막을 형성하는 것, 상기 제1 반도체 막을 에치-백하여 상기 제1 반도체 패턴(152)을 형성하는 것, 상기 제2 트렌치(T2)의 잔부를 채우는 매립 절연막을 형성하는 것, 및 상기 매립 절연막 및 상기 측면 절연막을 평탄화하여 상기 매립 절연 패턴(158) 및 상기 측면 절연 패턴(156)을 형성하는 것을 포함할 수 있다. 상기 제2 반도체 패턴(154)을 형성하는 것은, 일 예로, 상기 제2 반도체 패턴(154) 내에 상기 제1 도전형의 불순물(일 예로, P형 불순물)을 주입하는 것을 더 포함할 수 있다. 상기 매립 절연 패턴(158) 및 상기 측면 절연 패턴(156)을 형성하기 위한 상기 평탄화 공정은, 상기 기판(100)의 상기 제1 면(100a)이 노출될 때까지 상기 매립 절연막, 상기 측면 절연막 및 상기 소자분리막(105L)을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 마스크 패턴(103)이 제거될 수 있고, 상기 제1 트렌치(T1)를 채우는 얕은 소자분리패턴(105)이 형성될 수 있다.
도 3, 도 7a 내지 도 7c를 참조하면, 광전 변환 영역(110)이 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각 내에 형성될 수 있다. 상기 광전 변환 영역(110)을 형성하는 것은, 일 예로, 상기 기판(100) 내에 상기 제1 도전형(일 예로, P형)과 다른 제2 도전형(일 예로, N형)의 불순물을 주입하는 것을 포함할 수 있다.
박막화 공정이 상기 기판(100)의 상기 제2 면(100b) 상에 수행될 수 있고, 상기 박막화 공정에 의해 상기 기판(100) 및 상기 깊은 소자분리패턴(150)의 일부가 제거될 수 있다. 상기 박막화 공정은 일 예로, 상기 기판(100)의 상기 제2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것, 및 이방성 및/또는 등방성 식각하는 것을 포함할 수 있다. 상기 박막화 공정에 의해 상기 깊은 소자분리패턴(150)의 하부가 제거될 수 있고, 상기 깊은 소자분리패턴(150)의 하면(150B)은 상기 기판(100)의 상기 제2 면(100b)과 실질적으로 공면을 이룰 수 있다.
전송 게이트 전극(TG) 및 플로팅 확산 영역(FD)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각 상에 형성될 수 있다. 일 예로, 상기 전송 게이트 전극(TG) 및 상기 플로팅 확산 영역(FD)은 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각의 상기 활성패턴(ACT) 상에 형성될 수 있다. 상기 전송 게이트 전극(TG)의 하부는 상기 활성패턴(ACT)을 관통할 수 있고, 상기 기판(100) 내부로 연장될 수 있다. 상기 전송 게이트 전극(TG)의 상부는 상기 활성패턴(ACT)의 상면(즉, 상기 기판(100)의 상기 제1 면(100a)) 위로 돌출될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 전송 게이트 전극(TG)의 일 측에 상기 활성패턴(ACT) 내에 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 불순물(일 예로, N형 불순물)을 도핑함으로써 형성될 수 있다.
복수의 게이트 전극들(EG1, G1, EG2, G2)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2) 상에 형성될 수 있다. 상기 복수의 게이트 전극들(EG1, G1, EG2, G2)은 상기 제1 연장 활성패턴(EACT1) 상의 제1 게이트 전극(G1) 및 제1 연장 게이트 전극(EG1), 및 상기 제2 연장 활성패턴(EACT2) 상의 제2 게이트 전극(G2) 및 제2 연장 게이트 전극(EG2)을 포함할 수 있다. 상기 제1 연장 게이트 전극(EG1)은 상기 제1 픽셀 영역(PXR1) 상에서 상기 제2 픽셀 영역(PXR2) 상으로 연장되도록 형성될 수 있고, 상기 제2 연장 게이트 전극(EG2)은 상기 제3 픽셀 영역(PXR3) 상에서 상기 제4 픽셀 영역(PXR4) 상으로 연장되도록 형성될 수 있다.
소스/드레인 영역들(SD)이 상기 제1 게이트 전극(G1) 및 상기 제1 연장 게이트 전극(EG1)의 각각의 양 측의 상기 제1 연장 활성패턴(EACT1) 내에, 그리고 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2)의 각각의 양 측의 상기 제2 연장 활성패턴(EACT2) 내에 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2) 내에 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑함으로써 형성될 수 있다.
게이트 유전막(GI)이 상기 전송 게이트 전극(TG)과 상기 기판(100, 즉, 상기 활성패턴(ACT)) 사이, 상기 제1 게이트 전극(G1) 및 상기 제1 연장 게이트 전극(EG1)의 각각과 상기 기판(100, 즉, 상기 제1 연장 활성패턴(EACT1)) 사이, 및 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2)의 각각과 상기 기판(100, 즉, 상기 제2 연장 활성패턴(EACT2)) 사이에 형성될 수 있다.
상술한 제조공정에 의해 광전 변환층(10)이 형성될 수 있다. 배선층(20)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 일 예로, 제1 층간 절연막(210)이 상기 기판(100)의 상기 제1 면(100a) 상에 형성될 수 있고, 상기 게이트 전극들(TG, G1, EG1, G2, EG2)을 덮을 수 있다. 콘택 플러그들(220) 중 일부가 상기 제1 층간 절연막(210) 내에 형성될 수 있고, 상기 제1 층간 절연막(210)을 관통하여 상기 플로팅 확산 영역(FD) 및 상기 소스/드레인 영역들(SD) 중 대응하는 소스/드레인 영역들(SD)에 연결될 수 있다. 제2 층간 절연막(140)이 상기 제1 층간 절연막(210) 상에 형성될 수 있다. 상기 콘택 플러그들(220) 중 나머지 및 도전 라인들(230)이 상기 제2 층간 절연막(240) 내에 형성될 수 있다. 상기 콘택 플러그들(220) 중 나머지는 상기 제1 층간 절연막(210) 및 상기 제2 층간 절연막(240)을 관통하여 상기 소스/드레인 영역들(SD) 중 대응하는 소스/드레인 영역들(SD), 및 상기 게이트 전극들(TG, G1, EG1, G2, EG2)에 연결될 수 있다. 상기 도전 라인들(230)은 상기 콘택 플러그들(220)에 연결될 수 있다.
도 3, 도 4a 내지 도 4c를 다시 참조하면, 광 투과층(30)이 상기 기판(100)의 상기 제2 면(100b) 상에 형성될 수 있다. 일 예로, 반사 방지막(310) 및 제1 절연막(312)이 상기 기판(100)의 상기 제2 면(100b) 상에 순차로 형성될 수 있다. 그리드(315)가 상기 제1 절연막(312) 상에 형성될 수 있고, 상기 깊은 소자분리패턴(150)과 수직적으로 중첩할 수 있다. 상기 그리드(315)를 형성하는 것은, 일 예로, 상기 제1 절연막(312) 상에 금속막을 증착하는 것, 및 상기 금속막을 패터닝하는 것을 포함할 수 있다.
컬러 필터 어레이(320)가 상기 제1 절연막(312) 상에 상기 그리드(315)를 덮도록 형성될 수 있다. 상기 컬러 필터 어레이(320)는 복수의 컬러 필터들(320)을 포함할 수 있고, 상기 복수의 컬러 필터들(320)은 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 상에 각각 배치될 수 있다. 제2 절연막(322)이 상기 컬러 필터 어레이(320) 상에 형성될 수 있고, 마이크로 렌즈 어레이(330)가 상기 제2 절연막(322) 상에 형성될 수 있다. 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 각각 배치되는 복수의 마이크로 렌즈들(330)을 포함할 수 있다. 상기 복수의 마이크로 렌즈들(330)의 각각은 대응하는 픽셀 영역(PXR1/PXR2/PXR3/PXR4)의 상기 광전 변환 영역(110)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 형성될 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이다. 도 9a, 도 9b 및 도 9c는 각각 도 8의 A-A', B-B' 및 C-C'에 따른 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 3, 도 4a 내지 도 4c를 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 8, 도 9a 내지 도 9c를 참조하면, 얕은 소자분리패턴(105)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있다. 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각은 상기 얕은 소자분리패턴(105)에 의해 정의되는 연장 활성패턴(EACT1/EACT2)을 포함할 수 있다. 일 예로, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각은 상기 얕은 소자분리패턴(105)에 의해 정의되는 연장 활성패턴(EACT1/EACT2)을 포함할 수 있다. 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)은 상기 얕은 소자분리패턴(105)에 의해 정의되는 제1 연장 활성패턴(EACT1)을 포함할 수 있다. 상기 제1 연장 활성패턴(EACT1)은 상기 제1 방향(D1)을 따라 상기 제1 픽셀 영역(PXR1) 상에서 상기 제2 픽셀 영역(PXR2) 상으로 연장될 수 있다. 상기 제3 픽셀 영역(PXR3) 및 상기 제4 픽셀 영역(PXR4)은 상기 얕은 소자분리패턴(105)에 의해 정의되는 제2 연장 활성패턴(EACT2)을 포함할 수 있다. 상기 제2 연장 활성패턴(EACT2)은 상기 제1 방향(D1)을 따라 상기 제3 픽셀 영역(PXR3) 상에서 상기 제4 픽셀 영역(PXR4) 상으로 연장될 수 있다.
상기 제1 연장 활성패턴(EACT1)은 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 중 하나의 양 측으로 연장될 수 있다. 이에 따라, 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 중 상기 하나는 상기 제1 픽셀 영역(PXR1) 상의 상기 제1 연장 활성패턴(EACT1)과 상기 제2 픽셀 영역(PXR2) 상의 상기 제1 연장 활성패턴(EACT1) 사이에 개재될 수 있다. 상기 제2 연장 활성패턴(EACT2)은 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 중 다른 하나의 양 측으로 연장될 수 있다. 이에 따라, 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 중 상기 다른 하나는 상기 제3 픽셀 영역(PXR3) 상의 상기 제2 연장 활성패턴(EACT2)과 상기 제4 픽셀 영역(PXR4) 상의 상기 제2 연장 활성패턴(EACT2) 사이에 개재될 수 있다.
상기 제1 연장 활성패턴(EACT1)의 일부 및 상기 제2 연장 활성패턴(EACT2)의 일부는 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 사이에 배치될 수 있고, 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 사이에서 상기 제1 방향(D1)으로 연장될 수 있다. 상기 깊은 소자분리패턴(150)의 상기 제2 부분들(150P2)은 상기 제1 연장 활성패턴(EACT1)과 상기 제2 연장 활성패턴(EACT2) 사이에 배치될 수 있다. 상기 얕은 소자분리패턴(105)은 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 사이, 상기 제1 연장 활성패턴(EACT1)과 상기 제2 연장 활성패턴(EACT2) 사이, 및 상기 깊은 소자분리패턴(150)의 상기 제2 부분들(150P2) 사이에 개재될 수 있다.
전송 게이트 전극(TG) 및 플로팅 확산 영역(FD)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각 상에 배치될 수 있다. 일 예로, 상기 전송 게이트 전극(TG) 및 상기 플로팅 확산 영역(FD)은 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)의 각각의 상기 제1 연장 활성패턴(EACT1) 상에 배치될 수 있고, 상기 제3픽셀 영역(PXR3) 및 상기 제4 픽셀 영역(PXR4)의 각각의 상기 제2 연장 활성패턴(EACT2) 상에 배치될 수 있다. 상기 전송 게이트 전극(TG) 및 상기 플로팅 확산 영역(FD)은 도 2의 상기 전송 트랜지스터(TX)를 구성할 수 있다. 상기 전송 게이트 전극(TG)의 하부는 상기 제1 연장 활성패턴(EACT1) 또는 상기 제2 연장 활성패턴(EACT2)을 관통할 수 있고, 상기 기판(100) 내부로 연장될 수 있다. 상기 전송 게이트 전극(TG)의 상부는 상기 제1 연장 활성패턴(EACT1) 또는 상기 제2 연장 활성패턴(EACT2)의 상면(즉, 상기 기판(100)의 상기 제1 면(100a)) 위로 돌출될 수 있다. 상기 플로팅 확산 영역(FD)은 상기 전송 게이트 전극(TG)의 일 측에 배치될 수 있고, 상기 제1 연장 활성패턴(EACT1) 또는 상기 제2 연장 활성패턴(EACT2) 내에 배치될 수 있다.
복수의 게이트 전극들(EG1, G1, EG2, G2)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2) 상에 배치될 수 있다. 상기 복수의 게이트 전극들(EG1, G1, EG2, G2)은 상기 제1 연장 활성패턴(EACT1) 상의 제1 게이트 전극(G1) 및 제1 연장 게이트 전극(EG1), 및 상기 제2 연장 활성패턴(EACT2) 상의 제2 게이트 전극(G2) 및 제2 연장 게이트 전극(EG2)을 포함할 수 있다. 상기 제1 연장 게이트 전극(EG1)은 상기 제1 픽셀 영역(PXR1) 상에서 상기 제2 픽셀 영역(PXR2) 상으로 연장될 수 있고, 상기 제2 연장 게이트 전극(EG2)은 상기 제3 픽셀 영역(PXR3) 상에서 상기 제4 픽셀 영역(PXR4) 상으로 연장될 수 있다. 소스/드레인 영역들(SD)이 상기 제1 게이트 전극(G1) 및 상기 제1 연장 게이트 전극(EG1)의 각각의 양 측의 상기 제1 연장 활성패턴(EACT1) 내에, 그리고 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2)의 각각의 양 측의 상기 제2 연장 활성패턴(EACT2) 내에 배치될 수 있다. 상기 제1 게이트 전극(G1), 상기 제1 연장 게이트 전극(EG1), 상기 제2 게이트 전극(G2), 상기 제2 연장 게이트 전극(EG2) 및 상기 소스/드레인 영역들(SD)은 도 2의 상기 드라이브 트랜지스터(DX), 상기 선택 트랜지스터(SX) 및 상기 리셋 트랜지스터(RX)를 구성할 수 있다.
게이트 유전막(GI)이 상기 전송 게이트 전극(TG)과 상기 기판(100, 즉, 상기 제1 연장 활성패턴(EACT1) 또는 상기 제2 연장 활성패턴(EACT2)) 사이, 상기 제1 게이트 전극(G1) 및 상기 제1 연장 게이트 전극(EG1)의 각각과 상기 기판(100, 즉, 상기 제1 연장 활성패턴(EACT1)) 사이, 및 상기 제2 게이트 전극(G2) 및 상기 제2 연장 게이트 전극(EG2)의 각각과 상기 기판(100, 즉, 상기 제2 연장 활성패턴(EACT2)) 사이에 개재할 수 있다.
본 실시예들에 따르면, 상기 제1 연장 활성패턴(EACT1)의 면적이 최대화될 수 있고, 서로 이웃하는 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)은 상기 제1 연장 활성패턴(EACT1)을 공유할 수 있다. 또한, 상기 제2 연장 활성패턴(EACT2)의 면적이 최대화될 수 있고, 서로 이웃하는 상기 제3 픽셀 영역(PXR3) 및 상기 제4 픽셀 영역(PXR4)은 상기 제2 연장 활성패턴(EACT2)을 공유할 수 있다. 상기 제1 연장 활성패턴(EACT1) 및 상기 제2 연장 활성패턴(EACT2)의 면적이 최대화됨에 따라, 상기 게이트 전극들(TG, G1, EG1, G2, EG2)의 배치가 자유로울 수 있고, 상기 게이트 전극들(TG, G1, EG1, G2, EG2)의 크기를 증시키는 것이 용이할 수 있다.
더하여, 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1)은 상기 제1 픽셀 영역(PXR1)과 상기 제2 픽셀 영역(PXR2) 사이, 및 상기 제3 픽셀 영역(PXR3)과 상기 제4 픽셀 영역(PXR4) 사이에 각각 개재될 수 있고, 상기 깊은 소자분리패턴(150)의 상기 제2 부분들(150P2)은 상기 제1 픽셀 영역(PXR1)과 상기 제3 픽셀 영역(PXR3) 사이, 및 상기 제2 픽셀 영역(PXR2)과 상기 제4 픽셀 영역(PXR4) 사이에 각각 개재될 수 있다. 이에 따라, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 사이의 크로스토크가 최소화될 수 있다.
따라서, 서로 이웃하는 픽셀들 사이의 크로스토크를 최소화함과 동시에 게이트 전극의 크기를 증가시킬 수 있는 이미지 센서가 제공될 수 있고, 이로 인해, 상기 이미지 센서의 고집적화가 용이할 수 있다.
도 10은 본 발명의 일부 실시예들에 따른 이미지 센서를 나타내는 도면으로, 도 3의 B-B'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3, 도 4a 내지 도 4c를 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 3 및 도 10을 참조하면, 일부 실시예들에 따르면, 도핑 영역(IM)이 상기 제1 연장 활성패턴(EACT1) 또는 상기 제2 연장 활성패턴(EACT2) 내에 배치될 수 있다. 상기 도핑 영역(IM)은 상기 기판(100)과 동일한 도전형을 가질 수 있다. 상기 도핑 영역(IM)은 상기 제1 도전형의 불순물(일 예로, P형 불순물)이 도핑된 영역일 수 있다. 상기 도핑 영역(IM)은 상기 콘택 플러그들(220) 중 대응하는 콘택 플러그(220), 및 상기 도전 라인들(230) 중 대응하는 도전 라인(230)에 전기적으로 연결될 수 있다. 접지 전압이 상기 대응하는 도전 라인(230), 상기 대응하는 콘택 플러그(220) 및 상기 도핑 영역(IM)을 통해 상기 기판(100)에 인가될 수 있다. 본 발명의 실시예들에 따르면, 상기 깊은 소자분리패턴(150)의 상기 제1 부분들(150P1) 및 상기 제2 부분들(150P2)이 서로 이격됨에 따라, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 상기 기판(100)의 부분들은 서로 연결될 수 있다. 이 경우, 상기 접지전압은 상기 대응하는 도전 라인(230), 상기 대응하는 콘택 플러그(220) 및 상기 도핑 영역(IM)을 통해 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 상기 기판(100)의 상기 부분들에 공통으로 인가될 수 있다.
도 11 내지 도 16은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도들이다. 설명의 간소화를 위해, 도 1 내지 도 3, 도 4a 내지 도 4c를 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 11 내지 도 16을 참조하면, 마이크로 렌즈 어레이(330)는 복수의 마이크로 렌즈들(330)을 포함할 수 있다.
일부 실시예들에 따르면, 도 11에 도시된 바와 같이, 상기 복수의 마이크로 렌즈들(330)은 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 상에 각각 배치될 수 있다. 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각의 상기 광전 변환 영역(110)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩하도록 배치될 수 있다.
다른 실시예들에 따르면, 도 12 내지 도 14에 도시된 바와 같이, 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 중 서로 이웃하는 두 개의 픽셀 영역들 상에 배치될 수 있다. 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 두 개의 픽셀 영역들과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩할 수 있고, 상기 두 개의 픽셀 영역들의 광전 변환 영역들(110)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩할 수 있다. 일 예로, 도 12를 참조하면, 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 중, 상기 제1 방향(D1)으로 서로 이웃하는 두 개의 픽셀 영역들(일 예로, 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)) 상에 배치될 수 있고, 상기 제1 방향(D1)으로 서로 이웃하는 상기 두 개의 픽셀 영역들과 수직적으로 중첩할 수 있다. 다른 예로, 도 13을 참조하면, 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 중, 상기 제2 방향(D1)으로 서로 이웃하는 두 개의 픽셀 영역들(일 예로, 상기 제1 픽셀 영역(PXR1) 및 상기 제3 픽셀 영역(PXR3)) 상에 배치될 수 있고, 상기 제2 방향(D2)으로 서로 이웃하는 상기 두 개의 픽셀 영역들과 수직적으로 중첩할 수 있다. 또 다른 예로, 도 14를 참조하면, 상기 복수의 마이크로 렌즈들(330) 중 하나는 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 중, 상기 제1 방향(D1)으로 서로 이웃하는 두 개의 픽셀 영역들(일 예로, 상기 제1 픽셀 영역(PXR1) 및 상기 제2 픽셀 영역(PXR2)) 상에 배치될 수 있고, 상기 제1 방향(D1)으로 서로 이웃하는 상기 두 개의 픽셀 영역들과 수직적으로 중첩할 수 있다. 상기 복수의 마이크로 렌즈들(330) 중 다른 하나는 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 중, 상기 제2 방향(D1)으로 서로 이웃하는 두 개의 픽셀 영역들(일 예로, 상기 제1 픽셀 영역(PXR1) 및 상기 제3 픽셀 영역(PXR3)) 상에 배치될 수 있고, 상기 제2 방향(D2)으로 서로 이웃하는 상기 두 개의 픽셀 영역들과 수직적으로 중첩할 수 있다.
또 다른 실시예들에 따르면, 도 15에 도시된 바와 같이, 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 중 서로 이웃하는 네 개의 픽셀 영역들(일 예로, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)) 상에 배치될 수 있다. 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 네 개의 픽셀 영역들(일 예로, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4))과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩할 수 있고, 상기 네 개의 픽셀 영역들(일 예로, 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4))의 광전 변환 영역들(110)과 수직적으로(일 예로, 상기 제3 방향(D3)으로) 중첩할 수 있다.
또 다른 실시예들에 따르면, 도 16에 도시된 바와 같이, 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 중 서로 이웃하는 16개의 픽셀 영역들 상에 배치될 수 있고, 상기 16개의 픽셀 영역들과 수직적으로 중첩할 수 있다. 일 예로, 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 배열된 복수의 픽셀 그룹들을 포함할 수 있다. 상기 복수의 픽셀 그룹들의 각각은 서로 이웃하는 상기 제1 내지 제4 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)을 포함할 수 있다. 상기 복수의 마이크로 렌즈들(330)의 각각은 상기 복수의 픽셀 그룹들 중 적어도 4개의 픽셀 그룹 상에 배치될 수 있고, 상기 적어도 4개의 픽셀 그룹들과 수직적으로 중첩할 수 있다.
도 17a, 도 17b 및 도 17c는 본 발명의 일부 실시예들에 따른 이미지 센서를 나타내는 도면들로, 각각 도 3의 A-A', B-B' 및 C-C'에 따른 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 3, 도 4a 내지 도 4c를 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 3, 도 17a 내지 도 17c를 참조하면, 분리 절연패턴(108)이 상기 기판(100)의 상기 제1 면(100a)에 인접하게 배치될 수 있고, 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각의 상기 활성패턴(ACT) 내에 배치될 수 있다. 상기 분리 절연패턴(108)은 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
전송 게이트 전극(TG) 및 제1 플로팅 확산 영역(FD1)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각의 상기 활성패턴(ACT) 상에 배치될 수 있다. 상기 전송 게이트 전극(TG) 및 상기 제1 플로팅 확산 영역(FD1)은 도 2의 상기 전송 트랜지스터(TX)를 구성할 수 있다. 제2 플로팅 확산 영역(FD2)이 상기 기판(100)의 상기 제1 면(100a) 상에, 그리고 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각의 상기 활성패턴(ACT) 상에 배치될 수 있다. 상기 분리 절연패턴(108)은 상기 제1 플로팅 확산 영역(FD1)과 상기 제2 플로팅 확산 영역(FD2) 사이에 개재될 수 있다. 상기 제1 및 제2 플로팅 확산 영역들(FD1, FD2)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역들일 수 있다.
상기 제2 플로팅 확산 영역(FD2)은 상기 배선층(20) 내 상기 콘택 플러그들(220) 중 대응하는 콘택 플러그(220)에 연결될 수 있다. 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)은 상기 배선층(20) 내 상기 콘택 플러그들(220) 중 대응하는 콘택 플러그(220)에 연결된 수 있다. 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)은 상기 대응하는 콘택 플러그들(220) 및 상기 도전 라인들(230) 중 대응하는 도전 라인(230)을 통해 상기 제2 플로팅 확산 영역(FD2)에 전기적으로 연결될 수 있다.
상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4)의 각각은 제1 광전 변환 영역(110a)을 포함할 수 있다. 상기 제1 광전 변환 영역(110a)은 상기 기판(100)의 상기 제1 도전형과 다른 상기 제2 도전형의 불순물(일 예로, N형 불순물)이 도핑된 영역일 수 있다. 상기 제1 광전 변환 영역(110a)은 상기 기판(100)과 PN접합을 이루어 포토다이오드를 구성할 수 있다.
광 투과층(30)이 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 광 투과층(30)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치되는 컬러 필터 어레이(320) 및 마이크로 렌즈 어레이(330)를 포함할 수 있다. 상기 컬러 필터 어레이(320)는 상기 기판(100)의 상기 제2 면(100b)과 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 컬러 필터 어레이(320)는 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 상에 각각 배치되는 복수의 컬러 필터들(320)을 포함할 수 있고, 상기 마이크로 렌즈 어레이(330)는 상기 복수의 컬러 필터들(320) 상에 각각 배치되는 복수의 마이크로 렌즈들(330)을 포함할 수 있다.
제1 절연막(312)이 상기 기판(100)의 상기 제2 면(100b)과 상기 컬러 필터 어레이(320) 사이에 배치될 수 있다. 차광 패턴들(314a)이 상기 복수의 컬러 필터들(320) 사이의 상기 제1 절연막(312) 상에 배치될 수 있다. 저굴절 패턴들(314b)이 상기 복수의 컬러 필터들(320) 사이에 배치될 수 있고, 상기 차광 패턴들(314a) 상에 각각 배치될 수 있다. 제3 절연막(316)이 상기 차광 패턴들(314a)의 각각과 상기 저굴절 패턴들(314b)의 각각 사이에 개재될 수 있고, 상기 복수의 컬러 필터들(320)의 각각과 상기 저굴절 패턴들(314b)의 각각 사이로 연장될 수 있다. 상기 제3 절연막(316)은 상기 복수의 컬러 필터들(320)의 각각과 상기 마이크로 렌즈 어레이(330) 사이로 연장될 수 있다.
픽셀 전극들(350)이 상기 복수의 픽셀 영역들(PXR1, PXR2, PXR3, PXR4) 상에 각각 배치될 수 있다. 상기 픽셀 전극들(350)은 상기 복수의 컬러 필터들(320) 상에 각각 배치될 수 있고, 상기 제3 절연막(316)이 상기 픽셀 전극들(350)과 상기 복수의 컬러 필터들(320) 사이에 개재될 수 있다. 전극 분리 패턴들(354)이 상기 픽셀 전극들(350) 사이에 배치될 수 있다. 제4 절연막(318)이 상기 픽셀 전극들(350)과 상기 제3 절연막(316) 사이에 배치될 수 있고, 상기 전극 분리 패턴들(354)과 상기 저굴절 패턴들(314b) 사이로 연장될 수 있다.
제2 광전 변환층(110b)이 상기 픽셀 전극들(350) 및 상기 전극 분리 패턴들(354) 상에 배치될 수 있고, 공통 전극(356)이 상기 제2 광전 변환층(110b) 상에 배치될 수 있다. 상기 제2 광전 변환층(110b)은 상기 픽셀 전극들(350)과 상기 공통 전극(356) 사이, 및 상기 전극 분리 패턴들(354)과 상기 공통 전극(356) 사이에 배치될 수 있다. 상기 픽셀 전극들(350), 상기 전극 분리 패턴들(354), 상기 제2 광전 변환층(110b), 및 상기 공통 전극(356)은 상기 컬러 필터 어레이(320)와 상기 마이크로 렌즈 어레이(330) 사이에 배치될 수 있다. 상기 제2 광전 변환층(110b)은 일 예로, 유기 광전변환층일 수 있다. 상기 제2 광전 변환층(110b)은 P형 유기 반도체 물질 및 N형 유기 반도체 물질을 포함할 수 있고, 상기 P형 유기 반도체 물질과 상기 N형 유기 반도체 물질은 PN접합을 형성할 수 있다. 또는 상기 제2 광전 변환층(110b)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 픽셀 전극들(350) 및 상기 공통 전극(356)은 일 예로, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
상기 픽셀 전극들(350)의 각각은 비아 플러그(340)에 의해 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)에 전기적으로 연결될 수 있다. 상기 비아 플러그(340)는 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)에 연결될 수 있고, 상기 제1 절연막(312), 대응하는 차광 패턴(314a), 상기 제3 절연막(316), 대응하는 저굴절 패턴(314b), 및 상기 제4 절연막(318)을 관통하여 상기 픽셀 전극들(350) 중 대응하는 픽셀 전극(350)에 연결될 수 있다. 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)은 상기 대응하는 콘택 플러그들(220) 및 상기 대응하는 도전 라인(230)을 통해 상기 제2 플로팅 확산 영역(FD2)에 전기적으로 연결될 수 있다.
제2 절연막(322)이 상기 공통 전극(356)과 상기 마이크로 렌즈 어레이(330) 사이에 개재될 수 있다. 상기 제1 내지 제4 절연막들(312, 316, 318, 322) 및 상기 전극 분리 패턴들(354)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 이미지 센서는 도 1 내지 도 3, 도 4a 내지 도 4c를 참조하여 설명한 이미지 센서와 실질적으로 동일하다.
도 18은 본 발명의 일부 실시예들에 따른 이미지 센서의 평면도이고, 도 19는 도 18의 I-I'선을 따라 자른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3, 도 4a 내지 도 4c를 참조하여 설명한 이미지 센서와 차이점을 주로 설명한다.
도 18 및 도 19를 참조하면, 이미지 센서는 픽셀 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PR)을 포함하는 기판(100), 상기 기판(100)의 제1 면(100a) 상의 배선층(20), 상기 배선층(20) 상의 베이스 기판(40), 및 상기 기판(100)의 제2 면(100b) 상의 광 투과층(30)을 포함할 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a)과 상기 베이스 기판(40) 사이에 배치될 수 있다. 상기 배선층(20)은 상기 기판(100)의 상기 제1 면(100a)에 인접하는 상부 배선층(21), 및 상기 상부 배선층(21)과 상기 베이스 기판(40) 사이의 하부 배선층(23)을 포함할 수 있다. 상기 픽셀 어레이 영역(AR)은 복수의 픽셀 영역들(PXR), 및 이들 사이에 배치되는 깊은 소자분리패턴(150)을 포함할 수 있다. 상기 픽셀 어레이 영역은 도 1 내지 도 17c를 참조하여 설명한 이미지 센서와 실질적으로 동일하게 구성될 수 있다.
제1 연결 구조체(50), 제1 콘택(81), 및 벌크 컬러 필터(90)가 상기 기판(100)의 상기 광학 블랙 영역(OB) 상에 배치될 수 있다. 상기 제1 연결 구조체(50)는 제1 차광 패턴(51), 제1 분리 패턴(53), 및 제1 캐핑 패턴(55)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제1 차광 패턴(51)은 상기 제1 절연막(312)을 덮을 수 있고, 제3 트렌치(TR3) 및 제4 트렌치(TR4)의 각각의 내벽을 콘포말 하게 덮을 수 있다. 상기 제1 차광 패턴(51)은 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제1 차광 패턴(51)은 상기 광전 변환층(10)의 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)에 연결될 수 있고, 상기 상부 배선층(21) 및 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제1 연결 구조체(50)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제1 차광 패턴(51)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제1 차광 패턴(51)은 상기 광학 블랙 영역(OB) 내로 입사되는 빛을 차단할 수 있다.
상기 제1 콘택(81)은 상기 제3 트렌치(TR3)의 잔부를 채울 수 있다. 상기 제1 콘택(81)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제1 콘택(81)은 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)에 연결될 수 있다. 상기 제1 콘택(81)을 통해 상기 반도체 패턴(152, 154)에 바이어스가 인가될 수 있다. 상기 제1 분리 패턴(53)은 상기 제4 트렌치(TR4)의 잔부를 채울 수 있다. 상기 제1 분리 패턴(53)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제1 분리 패턴(53)은 절연 물질을 포함할 수 있다. 상기 제1 캐핑 패턴(55)은 상기 제1 분리 패턴(53) 상에 배치될 수 있다. 상기 제1 캐핑 패턴(55)은 상기 깊은 소자분리패턴(150)의 상기 매립 절연 패턴(158)과 동일한 물질을 포함할 수 있다.
상기 벌크 컬러 필터(90)가 상기 제1 연결 구조체(50) 및 상기 제1 콘택(81) 상에 배치될 수 있다. 상기 벌크 컬러 필터(90)는 상기 제1 연결 구조체(50) 및 상기 제1 콘택(81)을 덮을 수 있다. 제1 보호막(71)이 상기 벌크 컬러 필터(90) 상에 배치되어 상기 벌크 컬러 필터(90)를 밀봉할 수 있다.
추가적인 광전 변환 영역(110') 및 더미 영역(111)이 상기 광학 블랙 영역(OB)의 대응하는 픽셀 영역들(PXR) 내에 제공될 수 있다. 상기 추가적인 광전 변환 영역(110')은 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 불순물(일 예로, N형 불순물)로 도핑된 영역일 수 있다. 상기 추가적인 광전 변환 영역(110')은 상기 픽셀 어레이 영역(AR)의 상기 복수의 픽셀 영역들(PXR) 내 광전 변환 영역들(110)과 유사한 구조를 가질 수 있으나, 상기 광전 변환 영역들(110)과 같은 동작(즉, 빛을 받아 전기적 신호를 발생시키는 동작)을 수행하지 않을 수 있다. 상기 더미 영역(111)은 불순물로 도핑되지 않을 수 있다.
제2 연결 구조체(60), 제2 콘택(83), 및 제2 보호막(73)이 상기 기판(100)의 상기 패드 영역(PR) 상에 배치될 수 있다. 상기 제2 연결 구조체(60)는 제2 차광 패턴(61), 제2 분리 패턴(63), 및 제2 캐핑 패턴(65)을 포함할 수 있다.
상기 제2 차광 패턴(61)은 상기 기판(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 제2 차광 패턴(61)은 상기 제1 절연막(312)을 덮을 수 있고, 제5 트렌치(TR5) 및 제6 트렌치(TR6)의 각각의 내벽을 콘포말 하게 덮을 수 있다. 상기 제2 차광 패턴(61)은 상기 광전 변환층(10) 및 상기 상부 배선층(21)을 관통할 수 있다. 상기 제2 차광 패턴(61)은 상기 하부 배선층(23) 내의 배선들에 연결될 수 있다. 이에 따라, 상기 제2 연결 구조체(60)는 상기 광전 변환층(10) 및 상기 배선층(20)을 전기적으로 연결할 수 있다. 상기 제2 차광 패턴(61)은 금속 물질(일 예로, 텅스텐)을 포함할 수 있다. 상기 제2 차광 패턴(61)은 상기 패드 영역(PR) 내로 입사되는 빛을 차단할 수 있다.
상기 제2 콘택(83)은 상기 제5 트렌치(TR5)의 잔부를 채울 수 있다. 상기 제2 콘택(83)은 금속 물질(일 예로, 알루미늄)을 포함할 수 있다. 상기 제2 콘택(83)은 이미지 센서와 외부 소자 사이의 전기적 연결 통로 역할을 할 수 있다. 상기 제2 분리 패턴(63)은 상기 제6 트렌치(TR6)의 잔부를 채울 수 있다. 상기 제2 분리 패턴(63)은 상기 광전 변환층(10)을 관통할 수 있고, 상기 배선층(20)의 일부를 관통할 수 있다. 상기 제2 분리 패턴(63)은 절연 물질을 포함할 수 있다. 상기 제2 캐핑 패턴(65)은 상기 제2 분리 패턴(63) 상에 배치될 수 있다. 상기 제2 캐핑 패턴(65) 상기 깊은 소자분리패턴(150)의 상기 매립 절연 패턴(158)과 동일한 물질을 포함할 수 있다. 상기 제2 보호막(73)은 상기 제2 연결 구조체(60)를 덮을 수 있다.
상기 제2 콘택(83)을 통해 인가된 전류는 상기 제2 차광 패턴(61), 상기 배선층(20) 내의 배선들, 및 상기 제1 차광 패턴(51)을 통해 상기 깊은 소자분리패턴(150)의 상기 반도체 패턴(152, 154)으로 흐를 수 있다. 상기 픽셀 어레이 영역(AR)의 상기 복수의 픽셀 영역들(PXR) 내 상기 광전 변환 영역들(110)로부터 발생한 전기적 신호는 상기 배선층(20) 내의 배선들, 상기 제2 차광 패턴(61), 및 상기 제2 콘택(83)을 통해 외부로 전송될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (10)

  1. 복수의 픽셀 영역들을 포함하는 기판; 및
    상기 복수의 픽셀 영역들 사이의 상기 기판 내에 배치되는 깊은 소자분리패턴을 포함하되,
    상기 복수의 픽셀 영역들은:
    상기 기판의 제1 면에 평행한 제1 방향으로 서로 이웃하는 제1 픽셀 영역 및 제2 픽셀 영역;
    상기 기판의 상기 제1 면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 픽셀 영역에 이웃하는 제3 픽셀 영역; 및
    상기 제2 방향을 따라 상기 제2 픽셀 영역에 이웃하고, 상기 제1 방향을 따라 상기 제3 픽셀 영역에 이웃하는 제4 픽셀 영역을 포함하고,
    상기 깊은 소자분리패턴은:
    상기 제1 픽셀 영역과 상기 제2 픽셀 영역 사이 및 상기 제3 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제2 방향으로 서로 이격되는 제1 부분들; 및
    상기 제1 픽셀 영역과 상기 제3 픽셀 영역 사이 및 상기 제2 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제1 방향 서로 이격되는 제2 부분들을 포함하고,
    상기 제1 픽셀 영역은 제1 연장 활성 패턴을 포함하되, 상기 제1 연장 활성 패턴은 상기 제1 방향을 따라 상기 제2 픽셀 영역 상으로 연장되고 상기 깊은 소자분리패턴의 상기 제1 부분들 사이에 배치되는 이미지 센서.
  2. 청구항 1에 있어서,
    상기 제3 픽셀 영역은 제2 연장 활성 패턴을 포함하되,
    상기 제2 연장 활성 패턴은 상기 제1 방향을 따라 상기 제4 픽셀 영역 상으로 연장되고 상기 깊은 소자분리패턴의 상기 제1 부분들 사이에 배치되는 이미지 센서.
  3. 청구항 2에 있어서,
    상기 깊은 소자분리패턴의 상기 제2 부분들은 상기 제1 연장 활성 패턴과 상기 제2 연장 활성 패턴 사이에 개재되는 이미지 센서.
  4. 청구항 3에 있어서,
    상기 제1 연장 활성 패턴과 상기 제2 연장 활성 패턴 사이, 및 상기 깊은 소자분리패턴의 상기 제2 부분들 사이에 개재되는 얕은 소자분리패턴을 더 포함하는 이미지 센서.
  5. 청구항 2에 있어서,
    상기 깊은 소자분리패턴의 상기 제1 부분들 사이, 및 상기 제1 연장 활성 패턴과 상기 제2 연장 활성 패턴 사이에 개재된 얕은 소자분리패턴을 더 포함하는 이미지 센서.
  6. 청구항 1에 있어서,
    상기 제1 연장 활성 패턴 상의 제1 연장 게이트 전극을 더 포함하되,
    상기 제1 연장 게이트 전극은 상기 제1 픽셀 영역 상에서 상기 제2 픽셀 영역 상으로 연장되는 이미지 센서.
  7. 청구항 1에 있어서,
    상기 제1 픽셀 영역은 상기 제1 연장 활성 패턴으로부터 이격된 활성 패턴을 더 포함하고,
    상기 활성 패턴 상의 전송 게이트 전극을 더 포함하는 이미지 센서
  8. 청구항 7에 있어서,
    상기 전송 게이트 전극의 하부는 상기 활성 패턴을 관통하여 상기 기판 내부로 연장되는 이미지 센서.
  9. 청구항 1에 있어서,
    상기 기판은 서로 대향하는 상기 제1 면 및 제2 면을 가지고,
    상기 기판의 상기 제1 면은 상기 깊은 소자분리패턴의 상면을 노출하고, 상기 기판의 상기 제2 면은 상기 깊은 소자분리패턴의 하면을 노출하고,
    상기 제1 연장 활성 패턴은 상기 제1 면에 인접하는 이미지 센서.
  10. 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 및
    상기 기판을 관통하는 깊은 소자분리패턴을 포함하되,
    상기 기판의 상기 제1 면은 상기 깊은 소자분리패턴의 상면을 노출하고, 상기 기판의 상기 제2 면은 상기 깊은 소자분리패턴의 하면을 노출하고,
    상기 기판은:
    상기 제1 면에 평행한 제1 방향으로 서로 이웃하는 제1 픽셀 영역 및 제2 픽셀 영역;
    상기 제1 면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 픽셀 영역에 이웃하는 제3 픽셀 영역; 및
    상기 제2 방향을 따라 상기 제2 픽셀 영역에 이웃하고, 상기 제1 방향을 따라 상기 제3 픽셀 영역에 이웃하는 제4 픽셀 영역을 포함하고,
    상기 깊은 소자분리패턴은:
    상기 제1 픽셀 영역과 상기 제2 픽셀 영역 사이 및 상기 제3 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제2 방향으로 서로 이격되는 제1 부분들; 및
    상기 제1 픽셀 영역과 상기 제3 픽셀 영역 사이 및 상기 제2 픽셀 영역과 상기 제4 픽셀 영역 사이에 개재되고 상기 제1 방향 서로 이격되는 제2 부분들을 포함하는 이미지 센서.
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