JP2023024327A - イメージセンサー - Google Patents

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Abstract

【課題】ピクセル間のクロストークを最小化すると共にゲート電極のサイズを増加させたイメージセンサーを提供する。【解決手段】イメージセンサ―３００は、複数のピクセル領域を含む基板と、複数のピクセル領域の間の深い素子分離パターン１５０と、を有する。複数のピクセル領域は、基板の第１面に平行であり、互いに直交する第１方向及び第２方向に沿って互いに隣接する第１～第４ピクセル領域ＰＸＲ１～４と、を含む。深い素子分離パターンは、第１・第２ピクセル領域間及び第３・第４ピクセル領域間に介在して第２方向に互いに離隔される第１部分１５０Ｐ１と、第１・第３ピクセル領域間及び第２・第４ピクセル領域間に介在して第１方向に互いに離隔される第２部分１５０Ｐ２と、を含む。第１ピクセル領域の第１延長活性パターンＥＡＣＴ１は、第１方向に沿って第２ピクセル領域上に延長され、深い素子分離パターンの第１部分の間に配置される。【選択図】図３

Description

本発明は、イメージセンサーに関し、より詳細には、ＣＭＯＳイメージセンサーに関する。
イメージセンサーは光学映像（Ｏｐｔｉｃａｌｉｍａｇｅ）を電気信号に変換する半導体素子である。最近になって、コンピュータ産業及び通信産業の発達につれてデジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等の様々な分野で性能が向上したイメージセンサーの需要が増大している。イメージセンサーはＣＣＤ（Ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）型及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類される。ＣＭＯＳ型イメージセンサーはＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称される。ＣＩＳは２次元的に配列された複数のピクセルを具備する。ピクセルの各々はフォトダイオード（ｐｈｏｔｏｄｉｏｄｅ：ＰＤ）を含む。フォトダイオードは入射する光を電気信号に変換する役割をする。複数のピクセルはこれらの間に配置される深い素子分離パターン（ｄｅｅｐ ｉｓｏｌａｔｉｏｎ ｐａｔｔｅｒｎ）によって定義される。
米国特許第１０，１２８，２８８号明細書
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、ピクセル間のクロストークを最小化すると共にゲート電極のサイズを増加させたイメージセンサーを提供することにある。
上記目的を達成するためになされた本発明の一態様によるイメージセンサーは、複数のピクセル領域を含む基板と、前記複数のピクセル領域の間の前記基板内に配置される深い素子分離パターンと、を有し、前記複数のピクセル領域は、前記基板の第１面に平行である第１方向に互いに隣接する第１ピクセル領域及び第２ピクセル領域と、前記基板の第１面に平行であり前記第１方向に直交する第２方向に沿って前記第１ピクセル領域に隣接する第３ピクセル領域と、前記第２方向に沿って前記第２ピクセル領域に隣接して前記第１方向に沿って前記第３ピクセル領域に隣接する第４ピクセル領域と、を含み、前記深い素子分離パターンは、前記第１ピクセル領域と前記第２ピクセル領域との間、及び前記第３ピクセル領域と前記第４ピクセル領域との間に介在して前記第２方向に互いに離隔される第１部分と、前記第１ピクセル領域と前記第３ピクセル領域との間、及び前記第２ピクセル領域と前記第４ピクセル領域との間に介在して前記第１方向に互いに離隔される第２部分と、を含み、前記第１ピクセル領域は、第１延長活性パターンを含み、前記第１延長活性パターンは、前記第１方向に沿って前記第２ピクセル領域上に延長され、前記深い素子分離パターンの第１部分間に配置される。
上記目的を達成するためになされた本発明の他の態様によるイメージセンサーは、互いに対向する第１面及び第２面を有する基板と、前記基板を貫通する深い素子分離パターンと、を有し、前記基板の第１面は、前記深い素子分離パターンの上面を露出し、前記基板の第２面は、前記深い素子分離パターンの下面を露出し、前記基板は、前記第１面に平行である第１方向に互いに隣接する第１ピクセル領域及び第２ピクセル領域と、前記第１面に平行であり前記第１方向に直交する第２方向に沿って前記第１ピクセル領域に隣接する第３ピクセル領域と、前記第２方向に沿って前記第２ピクセル領域に隣接して前記第１方向に沿って前記第３ピクセル領域に隣接する第４ピクセル領域と、を含み、前記深い素子分離パターンは、前記第１ピクセル領域と前記第２ピクセル領域との間、及び前記第３ピクセル領域と前記第４ピクセル領域との間に介在して前記第２方向に互いに離隔される第１部分と、前記第１ピクセル領域と前記第３ピクセル領域との間、及び前記第２ピクセル領域と前記第４ピクセル領域との間に介在して前記第１方向に互いに離隔される第２部分と、を含む。
本発明によれば、深い素子分離パターンが、第１ピクセル領域と第２ピクセル領域との間及び第３ピクセル領域と第４ピクセル領域との間に介在して第２方向に互いに離隔される第１部分並びに第１ピクセル領域と第３ピクセル領域との間及び第２ピクセル領域と第４ピクセル領域との間に介在して第１方向に互いに離隔される第２部分を含み、第１～第４ピクセル領域が深い素子分離パターンの第１部分及び第２部分によって部分的に互いに分離されることによって、第１～第４ピクセル領域の間のクロストークが最小化される。
更に、深い素子分離パターンの第１部分が第２方向に互いに離隔されることによって、第１ピクセル領域上で第２ピクセル領域上に延長される第１延長活性パターン、及び第３ピクセル領域上で第４ピクセル領域上に延長される第２延長活性パターンが第１部分の間に配置され、第１延長活性パターン及び第２延長活性パターンの各々が互いに隣接するピクセル領域上に延長されることによって、第１延長活性パターン及び第２延長活性パターンの各々の上に配置されるゲート電極のサイズを増加させることが容易になる。
従って、互いに隣接するピクセル間のクロストークを最小化すると共に、ゲート電極のサイズを増加させることができるイメージセンサーを提供することができ、これによって、イメージセンサーの高集積化が容易になる。
本発明の一実施形態によるイメージセンサーを概略的に示すブロック図である。 本発明の一実施形態によるイメージセンサーのアクティブピクセルセンサーアレイの回路図である。 本発明の一実施形態によるイメージセンサーの第１例の平面図である。 図３のＡ－Ａ’線に沿って切断した断面図である。 図３のＢ－Ｂ’線に沿って切断した断面図である。 図３のＣ－Ｃ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を順次的に示す図であり、図３のＡ－Ａ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示す図であり、図３のＢ－Ｂ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示す図であり、図３のＣ－Ｃ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を順次的に示す図であり、図３のＡ－Ａ’線に沿う断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示す図であり、図３のＢ－Ｂ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示す図であり、図３のＣ－Ｃ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を順次的に示す図であり、図３のＡ－Ａ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示す図であり、図３のＢ－Ｂ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を示す図であり、図３のＣ－Ｃ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの第２例の平面図である。 図８のＡ－Ａ’線に沿って切断した断面図である。 図８のＢ－Ｂ’線に沿って切断した断面図である。 図８のＣ－Ｃ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの第３例を示す図であり、図３のＢ－Ｂ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの多様な例の断面図である。 本発明の一実施形態によるイメージセンサーの多様な例の断面図である。 本発明の一実施形態によるイメージセンサーの多様な例の断面図である。 本発明の一実施形態によるイメージセンサーの多様な例の断面図である。 本発明の一実施形態によるイメージセンサーの多様な例の断面図である。 本発明の一実施形態によるイメージセンサーの多様な例の断面図である。 本発明の一実施形態によるイメージセンサーの第４例を示す図であり、図３のＡ－Ａ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの第４例を示す図であり、図３のＢ－Ｂ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの第４例を示す図であり、図３のＣ－Ｃ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの平面図である。 図１８のＩ－Ｉ’線に沿って切断した断面図である。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態によるイメージセンサーを概略的に示すブロック図である。
図１を参照すると、イメージセンサー１０１は、アクティブピクセルセンサーアレイ（Ａｃｔｉｖｅ ＰｉｘｅｌＳｅｎｓｏｒ ａｒｒａｙ）１、行デコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）２、行ドライバー（ｒｏｗ ｄｒｉｖｅｒ）３、列デコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）４、タイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）５、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）６、アナログデジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）７、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）８を含む。
アクティブピクセルセンサーアレイ１は、２次元的に配列された複数のピクセルを含み、光信号を電気的信号に変換する。アクティブピクセルセンサーアレイ１は、行ドライバー３から提供されるピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動される。また、アクティブピクセルセンサーアレイ１によって変換された電気的信号は相関二重サンプラー６に提供される。
行ドライバー３は、行デコーダー２でデコーディングされた結果に応じて、複数のピクセルを駆動するための多数の駆動信号をアクティブピクセルセンサーアレイ１に提供する。複数のピクセルが行列形状に配列された場合には各行別に駆動信号が提供される。
タイミング発生器５は行デコーダー２及び列デコーダー４にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供する。
相関二重サンプラー（ＣＤＳ）６はアクティブピクセルセンサーアレイ１で生成された電気信号を受信して維持（ｈｏｌｄ）及びサンプリングする。相関二重サンプラー６は、特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）及び電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルとの差に相当する差レベルを出力する。
アナログデジタルコンバータ（ＡＤＣ）７は相関二重サンプラー６から出力された差レベルに相当するアナログ信号をデジタル信号に変換して出力する。
入出力バッファ８は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号を列デコーダー４でのデコーディング結果に応じて順次的に映像信号処理部（図示せず）に出力する。
図２は、本発明の一実施形態によるイメージセンサーのアクティブピクセルセンサーアレイの回路図である。
図１及び図２を参照すると、アクティブピクセルセンサーアレイ１は複数のピクセルＰＸを含む部分２００を含み、ピクセルＰＸはマトリックス形状に配列され。ピクセルＰＸの各々は伝送トランジスタＴＸ及びロジックトランジスタ（ＲＸ、ＳＸ、ＡＸ）を含む。ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びドライブトランジスタＤＸを含む。伝送トランジスタＴＸ、リセットトランジスタＲＸ、及び選択トランジスタＳＸは、各々伝送ゲートＴＧ、リセットゲートＲＧ、及び選択ゲートＳＧを含む。ピクセルＰＸの各々は光電変換素子ＰＤ及びフローティング拡散領域ＦＤを更に含む。
光電変換素子ＰＤは外部から入射した光の量に比例して光電荷を生成及び蓄積する。光電変換素子ＰＤはＰ型不純物領域及びＮ型不純物領域を含むフォトダイオードである。伝送トランジスタＴＸは光電変換素子ＰＤで生成された電荷をフローティング拡散領域ＦＤに伝送する。フローティング拡散領域ＦＤは光電変換素子ＰＤで生成されて伝送された電荷を累積的に格納する。フローティング拡散領域ＦＤに蓄積された光電荷の量に応じてドライブトランジスタＤＸが制御される。
リセットトランジスタＲＸはフローティング拡散領域ＦＤに蓄積された電荷を周期的にリセットする。リセットトランジスタＲＸのドレーン電極はフローティング拡散領域ＦＤに連結され、リセットトランジスタＲＸのソース電極は電源電圧ＶＤＤに連結される。リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）すると、リセットトランジスタＲＸのソース電極に連結された電源電圧ＶＤＤがフローティング拡散領域ＦＤに印加される。従って、リセットトランジスタＲＸがターンオンすると、フローティング拡散領域ＦＤに蓄積された電荷が排出されてフローティング拡散領域ＦＤがリセットされる。
ドライブランジスタＤＸはソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割をする。ドライブトランジスタＤＸは、フローティング拡散領域ＦＤの電位変化を増幅して、これを出力ライン（ＶＯＵＴ）に出力する。
選択トランジスタＳＸは行単位に読み出すピクセルＰＸを選択する。選択トランジスタＳＸがターンオンすると、電源電圧ＶＤＤがドライブトランジスタＤＸのドレーン電極に印加される。
図２で、１つの光電変換素子ＰＤ及び４つのトランジスタ（ＴＸ、ＲＸ、ＤＸ、ＳＸ）を具備する単位ピクセルＰＸを例示しているが、本発明によるイメージセンサーはこれに限定されない。一例として、リセットトランジスタＲＸ、ドライブトランジスタＤＸ、又は選択トランジスタＳＸは隣接するピクセルＰＸによって互いに共有される。この場合、イメージセンサーの集積度が向上する。
図３は、本発明の一実施形態によるイメージセンサーの第１例の平面図である。図４Ａ、図４Ｂ、及び図４Ｃは、各々図３のＡ－Ａ’、Ｂ－Ｂ’、及びＣ－Ｃ’線に沿って切断した断面図である。
図３、図４Ａ～図４Ｃを参照すると、イメージセンサー３００は、４００Ａ、４００Ｂ、及び４００Ｃ部分のように、光電変換層１０、配線層２０、及び光透過層３０を含む。光電変換層１０は配線層２０と光透過層３０との間に配置される。
光電変換層１０は基板１００を含み、基板１００は複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）を含む。基板１００は半導体基板（一例として、シリコン基板、ゲルマニウム基板、シリコン－ゲルマニウム基板、ＩＩ－ＶＩ族化合物半導体基板、又はＩＩＩ－Ｖ族化合物半導体基板）又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板である。基板１００は互いに対向する第１面１００ａ及び第２面１００ｂを有する。複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）は基板１００の第１面１００ａに平行である第１方向Ｄ１及び第２方向Ｄ２に沿って二次元的に配列される。第１方向Ｄ１及び第２方向Ｄ２は互いに直交する。
光電変換層１０は、基板１００を貫通して、複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の間に配置される深い素子分離パターン１５０を更に含む。深い素子分離パターン１５０は基板１００の第１面１００ａに垂直になる第３方向Ｄ３に沿って基板１００を貫通する。深い素子分離パターン１５０は基板１００の第１面１００ａから基板１００の第２面１００ｂに向かって延長される。基板１００の第１面１００ａは深い素子分離パターン１５０の上面１５０Ｕを露出し、基板１００の第２面１００ｂは深い素子分離パターン１５０の下面１５０Ｂを露出する。深い素子分離パターン１５０の上面１５０Ｕは基板１００の第１面１００ａと実質的に共面をなし、深い素子分離パターン１５０の下面１５０Ｂは基板１００の第２面１００ｂと実質的に共面をなす。深い素子分離パターン１５０は互いに隣接するピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の間のクロストーク（ｃｒｏｓｓ－ｔａｌｋ）を防止する。
深い素子分離パターン１５０は、基板１００の少なくとも一部を貫通する半導体パターン（１５２、１５４）、半導体パターン（１５２、１５４）上の埋め込み絶縁パターン１５８、及び半導体パターン（１５２、１５４）と基板１００との間に介在する側面絶縁パターン１５６を含む。側面絶縁パターン１５６は半導体パターン（１５２、１５４）の側面から埋め込み絶縁パターン１５８の側面上に延長され。半導体パターン（１５２、１５４）は、基板１００の少なくとも一部を貫通する第１半導体パターン１５２、及び第１半導体パターン１５２と側面絶縁パターン１５６との間の第２半導体パターン１５４を含む。第１半導体パターン１５２は、第２半導体パターン１５４の最上部面を覆って、側面絶縁パターン１５６に接触する。埋め込み絶縁パターン１５８は第１半導体パターン１５２上に配置される。第１半導体パターン１５２は、埋め込み絶縁パターン１５８と第２半導体パターン１５４との間に延長されて、側面絶縁パターン１５６に接触する。
第１半導体パターン１５２及び第２半導体パターン１５４の各々は不純物でドーピングされた半導体物質を含む。不純物はＰ型又はＮ型の導電型を有する。一例として、第１半導体パターン１５２及び第２半導体パターン１５４の各々はボロンドーピングされた多結晶シリコンを含む。側面絶縁パターン１５６及び埋め込み絶縁パターン１５８の各々は、一例としてシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含む。
複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）は、第１方向Ｄ１及び第２方向Ｄ２に沿って互いに隣接する第１ピクセル領域ＰＸＲ１、第２ピクセル領域ＰＸＲ２、第３ピクセル領域ＰＸＲ３、及び第４ピクセル領域ＰＸＲ４を含む。一例として、第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２は第１方向Ｄ１に互いに隣接し、第３ピクセル領域ＰＸＲ３は第２方向Ｄ２に沿って第１ピクセル領域ＰＸＲ１に隣接する。第４ピクセル領域ＰＸＲ４は、第２方向Ｄ２に沿って第２ピクセル領域ＰＸＲ２に隣接し、第１方向Ｄ１に沿って第３ピクセル領域ＰＸＲ３に隣接する。第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の配列方向は、上述した例に限定されない。他の例として、第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２は第２方向Ｄ２に互いに隣接し、第３ピクセル領域ＰＸＲ３は第１方向Ｄ１に沿って第１ピクセル領域ＰＸＲ１に隣接する。第４ピクセル領域ＰＸＲ４は、第１方向Ｄ１に沿って第２ピクセル領域ＰＸＲ２に隣接し、第２方向Ｄ２に沿って第３ピクセル領域ＰＸＲ３に隣接する。以下では、説明の簡易化のために、第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２が第１方向Ｄ１に互いに隣接する第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の配列方向に基づいて説明する。
深い素子分離パターン１５０は、平面視で、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）を囲む。深い素子分離パターン１５０は、第１ピクセル領域ＰＸＲ１と第２ピクセル領域ＰＸＲ２との間、及び第３ピクセル領域ＰＸＲ３と第４ピクセル領域ＰＸＲ４との間に各々延長される第１部分１５０Ｐ１、並びに第１ピクセル領域ＰＸＲ１と第３ピクセル領域ＰＸＲ３との間、及び第２ピクセル領域ＰＸＲ２と第４ピクセル領域ＰＸＲ４との間に各々延長される第２部分１５０Ｐ２を含む。第１部分１５０Ｐ１は、第１ピクセル領域ＰＸＲ１と第２ピクセル領域ＰＸＲ２との間、及び第３ピクセル領域ＰＸＲ３と第４ピクセル領域ＰＸＲ４との間に各々介在してピクセル領域の各々を第２方向Ｄ２に互いに離隔する。第１部分１５０Ｐ１の各々は第２方向Ｄ２に長く延長されるバー（ｂａｒ）形状を有する。第２部分１５０Ｐ２は、第１ピクセル領域ＰＸＲ１と第３ピクセル領域ＰＸＲ３との間、及び第２ピクセル領域ＰＸＲ２と第４ピクセル領域ＰＸＲ４との間に各々介在してピクセル領域の各々を第１方向Ｄ１に互いに離隔する。第２部分１５０Ｐ２の各々は第１方向Ｄ１に長く延長されるバー（ｂａｒ）形状を有する。
第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）は深い素子分離パターン１５０の第１部分１５０Ｐ１及び第２部分Ｐ２によって部分的に互いに分離され。一例として、第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２は深い素子分離パターン１５０の第１部分１５０Ｐ１の中の１つによって部分的に互いに分離される、第３ピクセル領域ＰＸＲ３及び第４ピクセル領域ＰＸＲ４は深い素子分離パターン１５０の第１部分１５０Ｐ１の中の他の１つによって部分的に互いに分離される。第１ピクセル領域ＰＸＲ１及び第３ピクセル領域ＰＸＲ３は深い素子分離パターン１５０の第２部分１５０Ｐ２の中の１つによって部分的に互いに分離され、第２ピクセル領域ＰＸＲ２及び第４ピクセル領域ＰＸＲ４は深い素子分離パターン１５０の第２部分１５０Ｐ２の中の他の１つによって部分的に互いに分離される。第１部分１５０Ｐ１が第２方向Ｄ２に互いに離隔され、第２部分１５０Ｐ２が第１方向Ｄ１に互いに離隔されることによって、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の基板１００の部分は互いに連結される。
複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々は光電変換領域１１０を含む。基板１００は第１導電型を有し、光電変換領域１１０は第１導電型とは異なる第２導電型の不純物がドーピングされた領域である。一例として、第１導電型及び第２導電型は各々Ｐ型及びＮ型である。この場合、第２導電型の不純物は、リン、ヒ素、ビスマス、及び／又はアンチモンのようなｎ型不純物を含む。光電変換領域１１０は基板１００とＰＮ接合を成してフォトダイオードを構成する。一実施形態によると、深い素子分離パターン１５０の半導体パターン（１５２、１５４）は第１導電型の不純物（一例として、Ｐ型不純物）でドーピングされた半導体物質を含む。
浅い素子分離パターン１０５が基板１００の第１面１００ａに隣接するように配置される。複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々は浅い素子分離パターン１０５によって定義される活性パターン（ＡＣＴ、ＥＡＣＴ１、ＥＡＣＴ２）を含む。浅い素子分離膜１０５は、一例としてシリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の中の少なくとも１つを含む。
第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々は浅い素子分離パターン１０５によって定義される活性パターンＡＣＴを含む。第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２は浅い素子分離パターン１０５によって定義される第１延長活性パターンＥＡＣＴ１を更に含む。第１延長活性パターンＥＡＣＴ１は第１方向Ｄ１に沿って第１ピクセル領域ＰＸＲ１上から第２ピクセル領域ＰＸＲ２上に延長される。第３ピクセル領域ＰＸＲ３及び第４ピクセル領域ＰＸＲ４は浅い素子分離パターン１０５によって定義される第２延長活性パターンＥＡＣＴ２を更に含む。第２延長活性パターンＥＡＣＴ２は第１方向Ｄ１に沿って第３ピクセル領域ＰＸＲ３上から第４ピクセル領域ＰＸＲ４上に延長される。
第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２は深い素子分離パターン１５０の第１部分１５０Ｐ１の間に配置される。深い素子分離パターン１５０の第２部分１５０Ｐ２は第１延長活性パターンＥＡＣＴ１と第２延長活性パターンＥＡＣＴ２との間に配置される。浅い素子分離パターン１０５は、深い素子分離パターン１５０の第１部分１５０Ｐ１の間、第１延長活性パターンＥＡＣＴ１と第２延長活性パターンＥＡＣＴ２との間、及び深い素子分離パターン１５０の第２部分１５０Ｐ２の間に介在する。
深い素子分離パターン１５０は浅い素子分離パターン１０５を貫通して基板１００内に延長される。深い素子分離パターン１５０の埋め込み絶縁パターン１５８は浅い素子分離パターン１０５内に配置される。埋め込み絶縁パターン１５８は浅い素子分離パターン１０５を貫通して半導体パターン（１５２、１５４）に接触する。深い素子分離パターン１５０の側面絶縁パターン１５６は浅い素子分離パターン１０５と埋め込み絶縁パターン１５８との間に延長される。
伝送ゲート電極ＴＧ及びフローティング拡散領域ＦＤが、基板１００の第１面１００ａ上に、そして複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の上に配置される。一例として、伝送ゲート電極ＴＧ及びフローティング拡散領域ＦＤは第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の活性パターンＡＣＴ上に配置される。伝送ゲート電極ＴＧ及びフローティング拡散領域ＦＤは図２の伝送トランジスタＴＸを構成する。伝送ゲート電極ＴＧの下部は、活性パターンＡＣＴを貫通して、基板１００の内部に延長される。伝送ゲート電極ＴＧの上部は活性パターンＡＣＴの上面（即ち、基板１００の第１面１００ａ）上に突出する。フローティング拡散領域ＦＤは伝送ゲートＴＧの一側の第１活性パターンＡＣＴ１内に位置する。フローティング拡散領域ＦＤは基板１００の第１導電型とは異なる第２導電型の不純物（一例として、Ｎ型不純物）がドーピングされた領域である。
複数のゲート電極（ＥＧ１、Ｇ１、ＥＧ２、Ｇ２）が、基板１００の第１面１００ａ上に、そして第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２上に配置される。複数のゲート電極（ＥＧ１、Ｇ１、ＥＧ２、Ｇ２）は、第１延長活性パターンＥＡＣＴ１上の第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１、並びに第２延長活性パターンＥＡＣＴ２上の第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２を含む。第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１は第１延長活性パターンＥＡＣＴ１上で互いに離隔される。第１延長ゲート電極ＥＧ１は第１ピクセル領域ＰＸＲ１上から第２ピクセル領域ＰＸＲ２上に延長される。即ち、第１延長ゲート電極ＥＧ１の一部は第１ピクセル領域ＰＸＲ１に垂直に（一例として、第３方向Ｄ３に）重畳し、第１延長ゲート電極ＥＧ１の他の一部は第２ピクセル領域ＰＸＲ２に垂直に（一例として、第３方向Ｄ３に）重畳する。第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２は第２延長活性パターンＥＡＣＴ２上で互いに離隔される。第２延長ゲート電極ＥＧ２は第３ピクセル領域ＰＸＲ３上から第４ピクセル領域ＰＸＲ４上に延長される。即ち、第２延長ゲート電極ＥＧ２の一部は第３ピクセル領域ＰＸＲ３に垂直に（一例として、第３方向Ｄ３に）重畳し、第２延長ゲート電極ＥＧ２の他の一部は第４ピクセル領域ＰＸＲ４に垂直に（一例として、第３方向Ｄ３に）重畳する。
ソース／ドレーン領域ＳＤが、第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１の各々の両側の第１延長活性パターンＥＡＣＴ１内に、そして第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２の各々の両側の第２延長活性パターンＥＡＣＴ２内に配置される。ソース／ドレーン領域ＳＤは、一例として基板１００の第１導電型とは異なる第２導電型の不純物（一例として、Ｎ型不純物）がドーピングされた領域である。
第１ゲート電極Ｇ１、第１延長ゲート電極ＥＧ１、第２ゲート電極Ｇ２、第２延長ゲート電極ＥＧ２、及びソース／ドレーン領域ＳＤは、図２のドライブトランジスタＤＸ、選択トランジスタＳＸ、及びリセットトランジスタＲＸを構成する。一例として、第１ゲート電極Ｇ１、第１延長ゲート電極ＥＧ１、第２ゲート電極Ｇ２、及び第２延長ゲート電極ＥＧ２の中の少なくとも１つは図２のドライブトランジスタＤＸのドライブゲート電極であり、第１ゲート電極Ｇ１、第１延長ゲート電極ＥＧ１、第２ゲート電極Ｇ２、及び第２延長ゲート電極ＥＧ２の中の少なくとも他の１つは図２の選択トランジスタＳＸの選択ゲート電極である。第１ゲート電極Ｇ１、第１延長ゲート電極ＥＧ１、第２ゲート電極Ｇ２、及び第２延長ゲート電極ＥＧ２の中の少なくとも他の１つは図２のリセットトランジスタＲＸのリセットゲート電極である。
ゲート誘電膜ＧＩが、伝送ゲート電極ＴＧと基板１００（即ち、活性パターンＡＣＴ）との間、第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１の各々と基板１００（即ち、第１延長活性パターンＥＡＣＴ１）との間、並びに第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２の各々と基板１００（即ち、第２延長活性パターンＥＡＣＴ２）との間に介在する。
配線層２０が第１基板１００の第１面１００ａ上に配置される。配線層２０は基板１００の第１面１００ａ上に順に積層された第１層間絶縁膜２１０及び第２層間絶縁膜２４０を含む。第１層間絶縁膜２１０は基板１００の第１面１００ａ上に配置されてゲート電極（ＴＧ、Ｇ１、ＥＧ１、Ｇ２、ＥＧ２）を覆う。配線層２０は、ゲート電極（ＴＧ、Ｇ１、ＥＧ１、Ｇ２、ＥＧ２）、フローティング拡散領域ＦＤ、及びソース／ドレーン領域ＳＤに連結されるコンタクトプラグ２２０、並びにコンタクトプラグ２２０に連結される導電ライン２３０を更に含む。コンタクトプラグ２２０は、第１層間絶縁膜２１０を貫通してゲート電極（ＴＧ、Ｇ１、ＥＧ１、Ｇ２、ＥＧ２）、フローティング拡散領域ＦＤ、及びソース／ドレーン領域ＳＤに連結される。導電ライン２３０は第２層間絶縁膜２４０内に配置される。コンタクトプラグ２２０の中の少なくとも一部は第２層間絶縁膜２４０内に延長されて導電ライン２３０に連結される。第１層間絶縁膜２１０及び第２層間絶縁膜２４０は絶縁材料を含み、コンタクトプラグ２２０及び導電ライン２３０は導電物質を含む。
光透過層３０が基板１００の第２面１００ｂ上に配置される。光透過層３０は基板１００の第２面１００ｂ上に配置されたカラーフィルターアレイ３２０及びマイクロレンズアレイ３３０を含む。カラーフィルターアレイ３２０は基板１００の第２面１００ｂとマイクロレンズアレイ３３０との間に配置される。光透過層３０は、外部から入射する光を集光及びフィルタリングして、光を光電変換層１０に提供する。
カラーフィルターアレイ３２０は複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）上に各々配置された複数のカラーフィルター３２０を含む。一実施形態によると、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）上のカラーフィルター３２０は同一の色を具現するように構成される。マイクロレンズアレイ３３０は複数のカラーフィルター３２０上に各々配置された複数のマイクロレンズ３３０を含む。複数のマイクロレンズ３３０の各々は対応するピクセル領域（ＰＸＲ１／ＰＸＲ２／ＰＸＲ３／ＰＸＲ４）の光電変換領域１１０に垂直に（一例として、第３方向Ｄ３に）重畳するように配置される。
反射防止膜３１０が基板１００の第２面１００ｂとカラーフィルターアレイ３２０との間に介在する。反射防止膜３１０は第１基板１００の第２面１００ｂに入射する光が光電変換領域１１０に円滑に到達するように光の反射を防止する。第１絶縁膜３１２が反射防止膜３１０とカラーフィルターアレイ３２０との間に介在し、第２絶縁膜３２２がカラーフィルターアレイ３２０とマイクロレンズアレイ３３０との間に介在する。グリッド３１５が第１絶縁膜３１２とカラーフィルターアレイ３２０との間に介在する。グリッド３１５は深い素子分離パターン１５０に垂直に重畳するように配置される。グリッド３１５は基板１００の第２面１００ｂに入射する光が光電変換領域１１０内に入射するように光をガイドする。グリッド３１５は、一例として金属を含む。カラーフィルターアレイ３２０は隣接するグリッド３１５の間に延長されて第１絶縁膜３１２に接触する。
本発明によると、深い素子分離パターン１５０の第１部分１５０Ｐ１は、第１ピクセル領域ＰＸＲ１と第２ピクセル領域ＰＸＲ２との間、及び第３ピクセル領域ＰＸＲ３と第４ピクセル領域ＰＸＲ４との間に各々介在し、深い素子分離パターン１５０の第２部分１５０Ｐ２は、第１ピクセル領域ＰＸＲ１と第３ピクセル領域ＰＸＲ３との間、及び第２ピクセル領域ＰＸＲ２と第４ピクセル領域ＰＸＲ４との間に各々介在する。従って、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の間のクロストークが最小化される。
更に、深い素子分離パターン１５０の第１部分１５０Ｐ１は第２方向Ｄ２に互いに離隔され、第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２が第１部分１５０Ｐ１の間に配置される。第１延長活性パターンＥＡＣＴ１は第１方向Ｄ１に沿って第１ピクセル領域ＰＸＲ１上から第２ピクセル領域ＰＸＲ２上に延長され、第２延長活性パターンＥＡＣＴ２は第１方向Ｄ１に沿って第３ピクセル領域ＰＸＲ３上から第４ピクセル領域ＰＸＲ４上に延長される。第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２の各々が互いに隣接するピクセル領域上に延長されることによって、第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２の各々の上に配置されるゲート電極（一例として、第１及び第２延長ゲート電極（ＥＧ１、ＥＧ２））のサイズを増加させることが容易になる。その結果、イメージセンサーの高集積化に伴うゲート電極のサイズ減少、及びこれによるゲート電極の特性劣化が防止される。
従って、互いに隣接するピクセル間のクロストークを最小化すると共に、ゲート電極のサイズを増加させることができるイメージセンサーを提供することができ、これによって、イメージセンサーの高集積化が容易になる。
図５Ａ～図７Ａは、本発明の一実施形態によるイメージセンサーの製造方法を順次的に示す図であり、図３のＡ－Ａ’線に沿って切断した断面図である。図５Ｂ～図７Ｂは、本発明の一実施形態によるイメージセンサーの製造方法を示す図であり、図３のＢ－Ｂ’線に沿って切断した断面図である。図５Ｃ～図７Ｃは、本発明の一実施形態によるイメージセンサーの製造方法を示す図であり、図３のＣ－Ｃ’線に沿って切断した断面図である。説明の簡易化のために、図１～図３、図４Ａ～図４Ｃを参照して説明したイメージセンサーに重複する説明は省略する。
図３、図５Ａ～図５Ｃを参照すると、互いに対向する第１面１００ａ及び第２面１００ｂを有する基板１００が５００Ａ、５００Ｂ、及び５００Ｃ部分のように提供される。基板１００は第１導電型（一例として、Ｐ型）を有する。第１トレンチＴ１が基板１００の第１面１００ａに隣接するように形成される。第１トレンチＴ１を形成することは、基板１００の第１面１００ａ上に第１マスクパターン１０３を形成すること、及び第１マスクパターン１０３をエッチングマスクとして利用して基板１００をエッチングすることを含む。第１トレンチＴ１は基板１００内に活性パターン（ＡＣＴ、ＥＡＣＴ１、ＥＡＣＴ２）を定義する。
素子分離膜１０５Ｌが基板１００の第１面１００ａ上に形成される。素子分離膜１０５Ｌは、第１マスクパターン１０３を覆い、第１トレンチＴ１を満たす。素子分離膜１０５Ｌは、一例としてシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸化窒化膜の中の少なくとも１つを含む。
第２トレンチＴ２が基板１００内に形成される。第２トレンチＴ２を形成することは、素子分離膜１０５Ｌ上に第２トレンチＴ２が形成される領域を定義する第２マスクパターン（図示せず）を形成すること、及び第２マスクパターンをエッチングマスクとして利用して素子分離膜１０５Ｌ及び基板１００をエッチングすることを含む。第２トレンチＴ２は基板１００内に複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）を定義する。複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々は第１トレンチＴ１によって定義された活性パターン（ＡＣＴ、ＥＡＣＴ１、ＥＡＣＴ２）を含む。
複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）は、第１方向Ｄ１及び第２方向Ｄ２に沿って互いに隣接する第１ピクセル領域ＰＸＲ１、第２ピクセル領域ＰＸＲ２、第３ピクセル領域ＰＸＲ３、及び第４ピクセル領域ＰＸＲ４を含む。一例として、第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２は第１方向Ｄ１に互いに隣接し、第３ピクセル領域ＰＸＲ３は第２方向Ｄ２に沿って第１ピクセル領域ＰＸＲ１に隣接する。第４ピクセル領域ＰＸＲ４は、第２方向Ｄ２に沿って第２ピクセル領域ＰＸＲ２に隣接し、第１方向Ｄ１に沿って第３ピクセル領域ＰＸＲ３に隣接する。第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の配列方向は上述した例に限定されない。
第２トレンチＴ２は、平面視で、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）を囲む。第２トレンチＴ２は、第１ピクセル領域ＰＸＲ１と第２ピクセル領域ＰＸＲ２との間、及び第３ピクセル領域ＰＸＲ３と第４ピクセル領域ＰＸＲ４との間で第２方向Ｄ２に延長され、第１ピクセル領域ＰＸＲ１と第３ピクセル領域ＰＸＲ３との間、及び第２ピクセル領域ＰＸＲ２と第４ピクセル領域ＰＸＲ４との間で第１方向Ｄ１に延長される。第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）は第２トレンチＴ２によって部分的に互いに分離され、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の基板１００の部分は互いに連結される。
第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々は第１トレンチＴ１によって定義された活性パターンＡＣＴを含む。第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２は第１トレンチＴ１によって定義された第１延長活性パターンＥＡＣＴ１を更に含む。第１延長活性パターンＥＡＣＴ１は第１方向Ｄ１に沿って第１ピクセル領域ＰＸＲ１上から第２ピクセル領域ＰＸＲ２上に延長される。第３ピクセル領域ＰＸＲ３及び第４ピクセル領域ＰＸＲ４は第１トレンチＴ１によって定義された第２延長活性パターンＥＡＣＴ２を更に含む。第２延長活性パターンＥＡＣＴ２は第１方向Ｄ１に沿って第３ピクセル領域ＰＸＲ３上から第４ピクセル領域ＰＸＲ４上に延長される。
図３、図６Ａ～図６Ｃを参照すると、第２トレンチＴ２を満たす深い素子分離パターン１５０が６００Ａ、６００Ｂ、及び６００Ｃ部分のように形成される。深い素子分離パターン１５０は、第２トレンチＴ２の内面をコンフォーマルに覆う側面絶縁パターン１５６、第２トレンチＴ２の下部を満たす半導体パターン（１５２、１５４）、及び半導体パターン（１５２、１５４）上に第２トレンチＴ２の残部を満たす埋め込み絶縁パターン１５８を含む。半導体パターン（１５２、１５４）は第２トレンチＴ２の一部を満たす第１半導体パターン１５２、及び第１半導体パターン１５２と側面絶縁パターン１５６との間の第２半導体パターン１５４を含む。
深い素子分離パターン１５０を形成することは、一例として素子分離膜１０５Ｌ上に第２トレンチＴ２の内面をコンフォーマルに覆う側面絶縁膜を形成すること、側面絶縁膜上に第２トレンチＴ２の一部を満たす第２半導体膜を形成すること、第２半導体膜を異方性エッチングして第２半導体パターン１５４を形成すること、第２半導体パターン１５４上に第２トレンチＴ２を満たす第１半導体膜を形成すること、第１半導体膜をエッチバックして第１半導体パターン１５２を形成すること、第２トレンチＴ２の残部を満たす埋め込み絶縁膜を形成すること、並びに埋め込み絶縁膜及び側面絶縁膜を平坦化して埋め込み絶縁パターン１５８及び側面絶縁パターン１５６を形成することを含む。第２半導体パターン１５４を形成することは、一例として第２半導体パターン１５４内に第１導電型の不純物（一例として、Ｐ型不純物）を注入することを更に含む。埋め込み絶縁パターン１５８及び側面絶縁パターン１５６を形成するための平坦化工程は、基板１００の第１面１００ａが露出する時まで埋め込み絶縁膜、側面絶縁膜、及び素子分離膜１０５Ｌを平坦化することを含む。平坦化工程によって、第１マスクパターン１０３が除去され、第１トレンチＴ１を満たす浅い素子分離パターン１０５が形成される。
図３、図７Ａ～図７Ｃを参照すると、光電変換領域１１０が複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の内に７００Ａ、７００Ｂ、及び７００Ｃ部分のように形成される。光電変換領域１１０を形成することは、一例として基板１００内に第１導電型（一例として、Ｐ型）とは異なる第２導電型（一例として、Ｎ型）の不純物を注入することを含む。
薄膜化工程が基板１００の第２面１００ｂ上に遂行され、薄膜化工程によって基板１００及び深い素子分離パターン１５０の一部が除去される。薄膜化工程は、一例として基板１００の第２面１００ｂをグラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）すること、及び異方性及び／又は等方性エッチングすることを含む。薄膜化工程によって、深い素子分離パターン１５０の下部が除去され、深い素子分離パターン１５０の下面１５０Ｂは基板１００の第２面１００ｂと実質的に共面をなす。
伝送ゲート電極ＴＧ及びフローティング拡散領域ＦＤが、基板１００の第１面１００ａ上に、そして複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の上に形成される。一例として、伝送ゲート電極ＴＧ及びフローティング拡散領域ＦＤは第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の活性パターンＡＣＴ上に形成される。伝送ゲート電極ＴＧの下部は、活性パターンＡＣＴを貫通して、基板１００の内部に延長される。伝送ゲート電極ＴＧの上部は活性パターンＡＣＴの上面（即ち、基板１００の第１面１００ａ）上に突出する。フローティング拡散領域ＦＤは伝送ゲート電極ＴＧの一側の活性パターンＡＣＴ内に基板１００の第１導電型とは異なる第２導電型の不純物（一例として、Ｎ型不純物）をドーピングすることで形成される。
複数のゲート電極（ＥＧ１、Ｇ１、ＥＧ２、Ｇ２）が、基板１００の第１面１００ａ上に、そして第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２上に形成される。複数のゲート電極（ＥＧ１、Ｇ１、ＥＧ２、Ｇ２）は、第１延長活性パターンＥＡＣＴ１上の第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１、並びに第２延長活性パターンＥＡＣＴ２上の第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２を含む。第１延長ゲート電極ＥＧ１は第１ピクセル領域ＰＸＲ１上から第２ピクセル領域ＰＸＲ２上に延長されるように形成され、第２延長ゲート電極ＥＧ２は第３ピクセル領域ＰＸＲ３上から第４ピクセル領域ＰＸＲ４上に延長されるように形成される。
ソース／ドレーン領域ＳＤが、第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１の各々の両側の第１延長活性パターンＥＡＣＴ１内に、そして第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２の各々の両側の第２延長活性パターンＥＡＣＴ２内に形成される。ソース／ドレーン領域ＳＤは第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２内に第２導電型の不純物（一例として、Ｎ型不純物）をドーピングすることによって形成される。
ゲート誘電膜ＧＩが、伝送ゲート電極ＴＧと基板１００（即ち、活性パターンＡＣＴ）との間、第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１の各々と基板１００（即ち、第１延長活性パターンＥＡＣＴ１）との間、並びに第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２の各々と基板１００（即ち、第２延長活性パターンＥＡＣＴ２）との間に形成される。
上述した製造工程によって、光電変換層１０が形成される。配線層２０が基板１００の第１面１００ａ上に形成される。一例として、第１層間絶縁膜２１０が、基板１００の第１面１００ａ上に形成されて、ゲート電極（ＴＧ、Ｇ１、ＥＧ１、Ｇ２、ＥＧ２）を覆う。コンタクトプラグ２２０の中の一部が、第１層間絶縁膜２１０内に形成されて、第１層間絶縁膜２１０を貫通してフローティング拡散領域ＦＤ及びソース／ドレーン領域ＳＤの中の対応するソース／ドレーン領域ＳＤに連結される。第２層間絶縁膜２４０が第１層間絶縁膜２１０上に形成される。コンタクトプラグ２２０の中の残り及び導電ライン２３０が第２層間絶縁膜２４０内に形成される。コンタクトプラグ２２０の中の残りは、第１層間絶縁膜２１０及び第２層間絶縁膜２４０を貫通してソース／ドレーン領域ＳＤの中の対応するソース／ドレーン領域ＳＤ、及びゲート電極（ＴＧ、Ｇ１、ＥＧ１、Ｇ２、ＥＧ２）に連結される。導電ライン２３０はコンタクトプラグ２２０に連結される。
図３、図４Ａ～図４Ｃを再び参照すると、光透過層３０が基板１００の第２面１００ｂ上に形成される。一例として、反射防止膜３１０及び第１絶縁膜３１２が基板１００の第２面１００ｂ上に順に形成される。グリッド３１５が、第１絶縁膜３１２上に形成されて、深い素子分離パターン１５０に垂直に重畳する。グリッド３１５を形成することは、一例として第１絶縁膜３１２上に金属膜を蒸着すること、及び金属膜をパターニングすることを含む。
カラーフィルターアレイ３２０が第１絶縁膜３１２上にグリッド３１５を覆うように形成される。カラーフィルターアレイ３２０は複数のカラーフィルター３２０を含み、複数のカラーフィルター３２０は複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）上に各々配置される。第２絶縁膜３２２がカラーフィルターアレイ３２０上に形成され、マイクロレンズアレイ３３０が第２絶縁膜３２２上に形成される。マイクロレンズアレイ３３０は複数のカラーフィルター３２０上に各々配置された複数のマイクロレンズ３３０を含む。複数のマイクロレンズ３３０の各々は対応するピクセル領域（ＰＸＲ１／ＰＸＲ２／ＰＸＲ３／ＰＸＲ４）の光電変換領域１１０に垂直に（一例として、第３方向Ｄ３に）重畳するように形成される。
図８は、本発明の一実施形態によるイメージセンサーの第２例の平面図である。図９Ａ、図９Ｂ、及び図９Ｃは、各々図８のＡ－Ａ’、Ｂ－Ｂ’、及びＣ－Ｃ’線に沿って切断した断面図である。説明の簡易化のために、図１～図３、図４Ａ～図４Ｃを参照して説明したイメージセンサーとの相違点を主に説明する。
図８、図９Ａ～図９Ｃを参照すると、イメージセンサー８００の浅い素子分離パターン１０５が９００Ａ、９００Ｂ、及び９００Ｃ部分のように基板１００の第１面１００ａに隣接するように配置される。複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々は浅い素子分離パターン１０５によって定義される延長活性パターン（ＥＡＣＴ１／ＥＡＣＴ２）を含む。一例として、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々は浅い素子分離パターン１０５によって定義される延長活性パターン（ＥＡＣＴ１／ＥＡＣＴ２）を含む。第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２は浅い素子分離パターン１０５によって定義される第１延長活性パターンＥＡＣＴ１を含む。第１延長活性パターンＥＡＣＴ１は第１方向Ｄ１に沿って第１ピクセル領域ＰＸＲ１上から第２ピクセル領域ＰＸＲ２上に延長される。第３ピクセル領域ＰＸＲ３及び第４ピクセル領域ＰＸＲ４は浅い素子分離パターン１０５によって定義される第２延長活性パターンＥＡＣＴ２を含む。第２延長活性パターンＥＡＣＴ２は第１方向Ｄ１に沿って第３ピクセル領域ＰＸＲ３上から第４ピクセル領域ＰＸＲ４上に延長される。
第１延長活性パターンＥＡＣＴ１は深い素子分離パターン１５０の第１部分１５０Ｐ１の中の１つの両側に延長される。従って、深い素子分離パターン１５０の第１部分１５０Ｐ１の中の１つは第１ピクセル領域ＰＸＲ１上の第１延長活性パターンＥＡＣＴ１と第２ピクセル領域ＰＸＲ２上の第１延長活性パターンＥＡＣＴ１との間に介在する。第２延長活性パターンＥＡＣＴ２は深い素子分離パターン１５０の第１部分１５０Ｐ１の中の他の１つの両側に延長される。従って、深い素子分離パターン１５０の第１部分１５０Ｐ１の中の他の１つは第３ピクセル領域ＰＸＲ３上の第２延長活性パターンＥＡＣＴ２と第４ピクセル領域ＰＸＲ４上の第２延長活性パターンＥＡＣＴ２との間に介在する。
第１延長活性パターンＥＡＣＴ１の一部及び第２延長活性パターンＥＡＣＴ２の一部は、深い素子分離パターン１５０の第１部分１５０Ｐ１の間に配置され、深い素子分離パターン１５０の第１部分１５０Ｐ１の間で第１方向Ｄ１に延長される。深い素子分離パターン１５０の第２部分１５０Ｐ２は第１延長活性パターンＥＡＣＴ１と第２延長活性パターンＥＡＣＴ２との間に配置される。浅い素子分離パターン１０５は、深い素子分離パターン１５０の第１部分１５０Ｐ１の間、第１延長活性パターンＥＡＣＴ１と第２延長活性パターンＥＡＣＴ２との間、及び深い素子分離パターン１５０の第２部分１５０Ｐ２の間に介在する。
伝送ゲート電極ＴＧ及びフローティング拡散領域ＦＤが、基板１００の第１面１００ａ上に、そして複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の上に配置される。一例として、伝送ゲート電極ＴＧ及びフローティング拡散領域ＦＤは、第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２の各々の第１延長活性パターンＥＡＣＴ１上に配置され、第３ピクセル領域ＰＸＲ３及び第４ピクセル領域ＰＸＲ４の各々の第２延長活性パターンＥＡＣＴ２上に配置される。伝送ゲート電極ＴＧ及びフローティング拡散領域ＦＤは図２の伝送トランジスタＴＸを構成する。伝送ゲート電極ＴＧの下部は、第１延長活性パターンＥＡＣＴ１又は第２延長活性パターンＥＡＣＴ２を貫通して、基板１００内部に延長される。伝送ゲート電極ＴＧの上部は第１延長活性パターンＥＡＣＴ１又は第２延長活性パターンＥＡＣＴ２の上面（即ち、基板１００の第１面１００ａ）上に突出する。フローティング拡散領域ＦＤは、伝送ゲート電極ＴＧの一側に配置さ、第１延長活性パターンＥＡＣＴ１又は第２延長活性パターンＥＡＣＴ２内に配置される。
複数のゲート電極（ＥＧ１、Ｇ１、ＥＧ２、Ｇ２）が、基板１００の第１面１００ａ上に、そして第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２上に配置される。複数のゲート電極（ＥＧ１、Ｇ１、ＥＧ２、Ｇ２）は、第１延長活性パターンＥＡＣＴ１上の第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１、並びに第２延長活性パターンＥＡＣＴ２上の第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２を含む。第１延長ゲート電極ＥＧ１は第１ピクセル領域ＰＸＲ１上から第２ピクセル領域ＰＸＲ２上に延長され、第２延長ゲート電極ＥＧ２は第３ピクセル領域ＰＸＲ３上から第４ピクセル領域ＰＸＲ４上に延長される。ソース／ドレーン領域ＳＤが、第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１の各々の両側の第１延長活性パターンＥＡＣＴ１内に、そして第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２の各々の両側の第２延長活性パターンＥＡＣＴ２内に配置される。第１ゲート電極Ｇ１、第１延長ゲート電極ＥＧ１、第２ゲート電極Ｇ２、第２延長ゲート電極ＥＧ２、及びソース／ドレーン領域ＳＤは、図２のドライブトランジスタＤＸ、選択トランジスタＳＸ、及びリセットトランジスタＲＸを構成する。
ゲート誘電膜ＧＩが、伝送ゲート電極ＴＧと基板１００（即ち、第１延長活性パターンＥＡＣＴ１又は第２延長活性パターンＥＡＣＴ２）との間、第１ゲート電極Ｇ１及び第１延長ゲート電極ＥＧ１の各々と基板１００（即ち、第１延長活性パターンＥＡＣＴ１）との間、並びに第２ゲート電極Ｇ２及び第２延長ゲート電極ＥＧ２の各々と基板１００（即ち、第２延長活性パターンＥＡＣＴ２）との間に介在する。
本実施形態によると、第１延長活性パターンＥＡＣＴ１の面積が最大化され、互いに隣接する第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２は第１延長活性パターンＥＡＣＴ１を共有する。また、第２延長活性パターンＥＡＣＴ２の面積が最大化され、互いに隣接する第３ピクセル領域ＰＸＲ３及び第４ピクセル領域ＰＸＲ４は第２延長活性パターンＥＡＣＴ２を共有する。第１延長活性パターンＥＡＣＴ１及び第２延長活性パターンＥＡＣＴ２の面積が最大化されることによって、ゲート電極（ＴＧ、Ｇ１、ＥＧ１、Ｇ２、ＥＧ２）の配置が自由になり、ゲート電極（ＴＧ、Ｇ１、ＥＧ１、Ｇ２、ＥＧ２）のサイズを増加させることが容易になる。
加えて、深い素子分離パターン１５０の第１部分１５０Ｐ１は、第１ピクセル領域ＰＸＲ１と第２ピクセル領域ＰＸＲ２との間、及び第３ピクセル領域ＰＸＲ３と第４ピクセル領域ＰＸＲ４との間に各々介在し、深い素子分離パターン１５０の第２部分１５０Ｐ２は、第１ピクセル領域ＰＸＲ１と第３ピクセル領域ＰＸＲ３との間、及び第２ピクセル領域ＰＸＲ２と第４ピクセル領域ＰＸＲ４との間に各々介在する。これによって、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の間のクロストークが最小化される。
従って、互いに隣接するピクセル間のクロストークを最小化すると共にゲート電極のサイズを増加させることができるイメージセンサーを提供することができ、これによって、イメージセンサーの高集積化が容易になる。
図１０は、本発明の一実施形態によるイメージセンサーの第３例を示す図であり、図３のＢ－Ｂ’線に沿って切断した断面図である。説明の簡易化のために、図１～図３、図４Ａ～図４Ｃを参照して説明したイメージセンサーとの相違点を主に説明する。
図３及び図１０を参照すると、一実施形態において、ドーピング領域ＩＭが１０００部分のように第１延長活性パターンＥＡＣＴ１又は第２延長活性パターンＥＡＣＴ２内に配置される。ドーピング領域ＩＭは基板１００と同一の導電型を有する。ドーピング領域ＩＭは第１導電型の不純物（一例として、Ｐ型不純物）がドーピングされた領域である。ドーピング領域ＩＭは、コンタクトプラグ２２０の中の対応するコンタクトプラグ２２０、及び導電ライン２３０の中の対応する導電ライン２３０に電気的に連結される。接地電圧が、対応する導電ライン２３０、対応するコンタクトプラグ２２０、及びドーピング領域ＩＭを通じて基板１００に印加される。本実施形態によると、深い素子分離パターン１５０の第１部分１５０Ｐ１及び第２部分１５０Ｐ２が互いに離隔されることによって、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の基板１００の部分は互いに連結される。この場合、接地電圧は、対応する導電ライン２３０、対応するコンタクトプラグ２２０、及びドーピング領域ＩＭを通じて第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の基板１００の部分に共通に印加される。
図１１～図１６は、本発明の一実施形態によるイメージセンサーの多様な例の断面図である。説明の簡易化のために、図１～図３、図４Ａ～図４Ｃを参照して説明したイメージセンサーとの相違点を主に説明する。
図１１～図１６を参照すると、マイクロレンズアレイ３３０は、１１００、１２００、１３００、１４００、１５００、及び１６００イメージセンサーに示したように、複数のマイクロレンズ３３０を含む。
一実施形態によると、図１１に示したように、複数のマイクロレンズ３３０は複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）上に各々配置される。複数のマイクロレンズ３３０の各々は複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の光電変換領域１１０に垂直に（一例として、第３方向Ｄ３に）重畳するように配置される。
図１１で、第１ピクセル領域ＰＸＲ１が第１列内で複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の上部左側コーナーに配置され、第２列内で複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の下部左側コーナーに配置されるものとして図示したが、これは説明を簡単にするためのものであり、本発明の実施形態はこれに限定されない。
他の実施形態によると、図１２～図１４に示したように、複数のマイクロレンズ３３０の各々は複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の互いに隣接する２つのピクセル領域上に配置される。複数のマイクロレンズ３３０の各々は、２つのピクセル領域に垂直に（一例として、第３方向Ｄ３に）重畳し、２つのピクセル領域の光電変換領域１１０に垂直に（一例として、第３方向Ｄ３に）重畳する。一例として、図１２を参照すると、複数のマイクロレンズ３３０の各々は、複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の第１方向Ｄ１に互いに隣接する２つのピクセル領域（一例として、第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２）上に配置され、第１方向Ｄ１に互いに隣接する２つのピクセル領域に垂直に重畳する。他の例として、図１３を参照すると、複数のマイクロレンズ３３０の各々は、複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の第２方向Ｄ１に互いに隣接する２つのピクセル領域（一例として、第１ピクセル領域ＰＸＲ１及び第３ピクセル領域ＰＸＲ３）上に配置され、第２方向Ｄ２に互いに隣接する２つのピクセル領域に垂直に重畳する。更に他の例として、図１４を参照すると、複数のマイクロレンズ３３０の中の１つは、複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の第１方向Ｄ１に互いに隣接する２つのピクセル領域（一例として、第１ピクセル領域ＰＸＲ１及び第２ピクセル領域ＰＸＲ２）上に配置され、第１方向Ｄ１に互いに隣接する２つのピクセル領域に垂直に重畳する。複数のマイクロレンズ３３０の中の他の１つは、複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の第２方向Ｄ１に互いに隣接する２つのピクセル領域（一例として、第１ピクセル領域ＰＸＲ１及び第３ピクセル領域ＰＸＲ３）上に配置され、第２方向Ｄ２に互いに隣接する２つのピクセル領域に垂直に重畳する。
その他の実施形態によると、図１５に示したように、複数のマイクロレンズ３３０の各々は複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の互いに隣接する４つのピクセル領域（一例として、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４））上に配置される。複数のマイクロレンズ３３０の各々は、４つのピクセル領域（一例として、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４））に垂直に（一例として、第３方向Ｄ３に）重畳し、４つのピクセル領域（一例として、第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４））の光電変換領域１１０に垂直に（一例として、第３方向Ｄ３に）重畳する。
更にその他の実施形態によると、図１６に示したように、複数のマイクロレンズ３３０の各々は、複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の中の互いに隣接する１６のピクセル領域上に配置され、１６のピクセル領域に垂直に重畳する。一例として、複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）は第１方向Ｄ１及び第２方向Ｄ２に沿って配列された複数のピクセルグループを含む。複数のピクセルグループの各々は互いに隣接する第１～第４ピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）を含む。複数のマイクロレンズ３３０の各々は、複数のピクセルグループの中の少なくとも４つのピクセルグループ上に配置され、少なくとも４つのピクセルグループに垂直に重畳する。
図１７Ａ、図１７Ｂ、及び図１７Ｃは、本発明の一実施形態によるイメージセンサーの第４例を示す図であり、各々図３のＡ－Ａ’、Ｂ－Ｂ’、及びＣ－Ｃ’線に沿って切断した断面図である。説明の簡易化のために、図１～図３、図４Ａ～図４Ｃを参照して説明したイメージセンサーとの相違点を主に説明する。
図３、図１７Ａ～図１７Ｃを参照すると、１７００Ａ、１７００Ｂ、及び１７００Ｃ部分のように、分離絶縁パターン１０８が、基板１００の第１面１００ａに隣接するように配置されて、複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の活性パターンＡＣＴ内に配置される。分離絶縁パターン１０８は、例えばシリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含む。
伝送ゲート電極ＴＧ及び第１フローティング拡散領域ＦＤ１が、基板１００の第１面１００ａ上に、そして複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の活性パターンＡＣＴ上に配置される。伝送ゲート電極ＴＧ及び第１フローティング拡散領域ＦＤ１は図２の伝送トランジスタＴＸを構成する。第２フローティング拡散領域ＦＤ２が、基板１００の第１面１００ａ上に、そして複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々の活性パターンＡＣＴ上に配置される。分離絶縁パターン１０８は第１フローティング拡散領域ＦＤ１と第２フローティング拡散領域ＦＤ２との間に介在する。第１及び第２フローティング拡散領域（ＦＤ１、ＦＤ２）は基板１００の第１導電型とは異なる第２導電型の不純物（一例として、Ｎ型不純物）がドーピングされた領域である。
第２フローティング拡散領域ＦＤ２は配線層２０内のコンタクトプラグ２２０の中の対応するコンタクトプラグ２２０に連結される。深い素子分離パターン１５０の半導体パターン（１５２、１５４）は配線層２０内のコンタクトプラグ２２０の中の対応するコンタクトプラグ２２０に連結される。深い素子分離パターン１５０の半導体パターン（１５２、１５４）は対応するコンタクトプラグ２２０及び導電ライン２３０の中の対応する導電ライン２３０を通じて第２フローティング拡散領域ＦＤ２に電気的に連結される。
複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）の各々は第１光電変換領域１１０ａを含む。第１光電変換領域１１０ａは基板１００の第１導電型とは異なる第２導電型の不純物（一例として、Ｎ型不純物）がドーピングされた領域である。第１光電変換領域１１０ａは基板１００とＰＮ接合を成してフォトダイオードを構成する。
光透過層３０が基板１００の第２面１００ｂ上に配置される。光透過層３０は基板１００の第２面１００ｂ上に配置されたカラーフィルターアレイ３２０及びマイクロレンズアレイ３３０を含む。カラーフィルターアレイ３２０は基板１００の第２面１００ｂとマイクロレンズアレイ３３０との間に配置される。カラーフィルターアレイ３２０は複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）上に各々配置された複数のカラーフィルター３２０を含み、マイクロレンズアレイ３３０は複数のカラーフィルター３２０上に各々配置された複数のマイクロレンズ３３０を含む。
第１絶縁膜３１２が基板１００の第２面１００ｂとカラーフィルターアレイ３２０との間に配置される。遮光パターン３１４ａが複数のカラーフィルター３２０の間の第１絶縁膜３１２上に配置される。低屈折パターン３１４ｂが、複数のカラーフィルター３２０の間に配置され、遮光パターン３１４ａ上に各々配置される。第３絶縁膜３１６が、遮光パターン３１４ａの各々と低屈折パターン３１４ｂの各々との間に介在し、複数のカラーフィルター３２０の各々と低屈折パターン３１４ｂの各々との間に延長される。第３絶縁膜３１６は複数のカラーフィルター３２０の各々とマイクロレンズアレイ３３０のとの間に延長される。
ピクセル電極３５０が複数のピクセル領域（ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４）上に各々配置される。ピクセル電極３５０は複数のカラーフィルター３２０上に各々配置され、第３絶縁膜３１６がピクセル電極３５０と複数のカラーフィルター３２０との間に介在する。電極分離パターン３５４がピクセル電極３５０の間に配置される。第４絶縁膜３１８が、ピクセル電極３５０と第３絶縁膜３１６との間に配置され、電極分離パターン３５４と低屈折パターン３１４ｂのとの間に延長される。
第２光電変換層１１０ｂがピクセル電極３５０及び電極分離パターン３５４上に配置され、共通電極３５６が第２光電変換層１１０ｂ上に配置される。第２光電変換層１１０ｂは、ピクセル電極３５０と共通電極３５６との間、及び電極分離パターン３５４と共通電極３５６との間に配置される。ピクセル電極３５０、電極分離パターン３５４、第２光電変換層１１０ｂ、及び共通電極３５６はカラーフィルターアレイ３２０とマイクロレンズアレイ３３０との間に配置される。第２光電変換層１１０ｂは、一例として有機光電変換層である。第２光電変換層１１０ｂはＰ型有機半導体物質及びＮ型有機半導体物質を含み、Ｐ型有機半導体物質とＮ型有機半導体物質とはＰＮ接合を形成する。或いは第２光電変換層１１０ｂは量子ドット（ｑｕａｎｔｕｍ ｄｏｔ）又はカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）物質を含む。ピクセル電極３５０及び共通電極３５６は、一例としてＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）、及び／又は有機透明導電物質を含む。
ピクセル電極３５０の各々はビアプラグ３４０によって深い素子分離パターン１５０の半導体パターン（１５２、１５４）に電気的に連結される。ビアプラグ３４０は、深い素子分離パターン１５０の半導体パターン（１５２、１５４）に連結され、第１絶縁膜３１２、対応する遮光パターン３１４ａ、第３絶縁膜３１６、対応する低屈折パターン３１４ｂ、及び第４絶縁膜３１８を貫通してピクセル電極３５０の中の対応するピクセル電極３５０に連結される。深い素子分離パターン１５０の半導体パターン（１５２、１５４）は対応するコンタクトプラグ２２０及び対応する導電ライン２３０を通じて第２フローティング拡散領域ＦＤ２に電気的に連結される。
第２絶縁膜３２２が共通電極３５６とマイクロレンズアレイ３３０との間に介在する。第１～第４絶縁膜（３１２、３２２、３１６、３１８）及び電極分離パターン３５４は、一例としてシリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
上述した相違点を除く本実施形態によるイメージセンサーは、図１～図３、図４Ａ～図４Ｃを参照して説明したイメージセンサーと実質的に同一である。
図１８は、本発明の一実施形態によるイメージセンサーの平面図であり、図１９は、図１８のＩ－Ｉ’線に沿って切断した断面図である。説明の簡易化のために、図１～図３、図４Ａ～図４Ｃを参照して説明したイメージセンサーとの相違点を主に説明する。
図１８及び図１９を参照すると、イメージセンサー１８００は、１９００部分のように、ピクセルアレイ領域ＡＲ、光学ブラック領域ＯＢ、及びパッド領域ＰＲを含む基板１００、基板１００の第１面１００ａ上の配線層２０、配線層２０上のベース基板４０、及び基板１００の第２面１００ｂ上の光透過層３０を含む。配線層２０は基板１００の第１面１００ａとベース基板４０との間に配置される。配線層２０は、基板１００の第１面１００ａに隣接する上部配線層２１、及び上部配線層２１とベース基板４０との間の下部配線層２３を含む。ピクセルアレイ領域ＡＲは、複数のピクセル領域ＰＸＲ、及びこれらの間に配置される深い素子分離パターン１５０を含む。ピクセルアレイ領域は図１～図１７Ｃを参照して説明したイメージセンサーと実質的に同様に構成される。
第１連結構造体５０、第１コンタクト８１、及びバルクカラーフィルター９０が基板１００の光学ブラック領域ＯＢ上に配置される。第１連結構造体５０は、第１遮光パターン５１、第１分離パターン５３、及び第１キャッピングパターン５５を含む。第１遮光パターン５１が第１基板１００の第２面１００ｂ上に提供される。第１遮光パターン５１は、第１絶縁膜３１２を覆い、第３トレンチＴＲ３及び第４トレンチＴＲ４の各々の内壁をコンフォーマルに覆う。第１遮光パターン５１は光電変換層１０及び上部配線層２１を貫通する。第１遮光パターン５１は、光電変換層１０の深い素子分離パターン１５０の半導体パターン（１５２、１５４）に連結され、上部配線層２１及び下部配線層２３内の配線に連結される。従って、第１連結構造体５０は光電変換層１０と配線層２０とを電気的に連結する。第１遮光パターン５１は金属物質（一例として、タングステン）を含む。第１遮光パターン５１は光学ブラック領域ＯＢ内に入射する光を遮断する。
第１コンタクト８１は第３トレンチＴＲ３の残部を満たす。第１コンタクト８１は金属物質（一例として、アルミニウム）を含む。第１コンタクト８１は深い素子分離パターン１５０の半導体パターン（１５２、１５４）に連結される。第１コンタクト８１を通じて半導体パターン（１５２、１５４）にバイアスが印加される。第１分離パターン５３は第４トレンチＴＲ４の残部を満たす。第１分離パターン５３は、光電変換層１０を貫通して、配線層２０の一部を貫通する。第１分離パターン５３は絶縁材料を含む。第１キャッピングパターン５５は第１分離パターン５３上に配置される。第１キャッピングパターン５５は深い素子分離パターン１５０の埋め込み絶縁パターン１５８と同一の物質を含む。
バルクカラーフィルター９０が第１連結構造体５０及び第１コンタクト８１上に配置される。バルクカラーフィルター９０は第１連結構造体５０及び第１コンタクト８１を覆う。第１保護膜７１がバルクカラーフィルター９０上に配置されてバルクカラーフィルター９０を密封する。
追加的な光電変換領域１１０’及びダミー領域１１１が光学ブラック領域ＯＢの対応するピクセル領域ＰＸＲ内に提供される。追加的な光電変換領域１１０’は基板１００の第１導電型とは異なる第２導電型の不純物（一例として、Ｎ型不純物）でドーピングされた領域である。追加的な光電変換領域１１０’はピクセルアレイ領域ＡＲの複数のピクセル領域ＰＸＲ内の光電変換領域１１０と類似な構造を有するが、光電変換領域１１０のような動作（即ち、光を受けて電気的信号を発生させる動作）を遂行しない。ダミー領域１１１は不純物でドーピングされない。
第２連結構造体６０、第２コンタクト８３、及び第２保護膜７３が基板１００のパッド領域ＰＲ上に配置される。第２連結構造体６０は、第２遮光パターン６１、第２絶縁パターン６３、及び第２キャッピングパターン６５を含む。
第２遮光パターン６１が第１基板１００の第２面１００ｂ上に提供される。第２遮光パターン６１は、第１絶縁膜３１２を覆い、第５トレンチＴＲ５及び第６トレンチＴＲ６の各々の内壁をコンフォーマルに覆う。第２遮光パターン６１は光電変換層１０及び第１配線層２１の一部を貫通する。第２遮光パターン６１は下部配線層２３内の配線に連結される。従って、第２連結構造体６０は光電変換層１０と配線層２０とを電気的に連結する。第２遮光パターン６１は、金属物質、タングステン（Ｗ）を含む。第２遮光パターン６１はパッド領域ＰＲ内に入射する光を遮断する。
第２コンタクト８３は第５トレンチＴＲ５の残部を満たす。第２コンタクト８３は金属物質（一例として、アルミニウム）を含む。第２コンタクト８３はイメージセンサーと外部素子との間の電気的連結通路の役割をする。第２分離パターン６３は第６トレンチＴＲ６の残部を満たす。第２分離パターン６３は、光電変換層１０を貫通して、配線層２０の一部を貫通する。第２分離パターン６３は絶縁材料を含む。第２キャッピングパターン６５は第２分離パターン６３上に配置される。第２キャッピングパターン６５は深い素子分離パターン１５０の埋め込み絶縁パターン１５８と同一の物質を含む。第２保護膜７３は第２連結構造体６０を覆う。
第２コンタクト８３を通じて印加された電流は、第２遮光パターン６１、配線層２０内の配線、及び第１遮光パターン５１を通じて深い素子分離パターン１５０の半導体パターン（１５２、１５４）に流れる。ピクセルアレイ領域ＡＲの複数のピクセル領域ＰＸＲ内の光電変換領域１１０から発生した電気的信号は、配線層２０内の配線、第２遮光パターン６１、及び第２コンタクト８３を通じて外部に伝送される。
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲で多様に変更実施することが可能である。
１ アクティブピクセルセンサーアレイ
２ 行デコーダー
３ 行ドライバー
４ 列デコーダー４
５ タイミング発生器
６ 相関二重サンプラー（ＣＤＳ）
７ アナログデジタルコンバータ（ＡＤＣ）
８ 入出力バッファ
１０ 光電変換層
２０ 配線層
２１、２３ 上部、下部配線層
３０ 光透過層
４０ ベース基板
５０、６０ 第１、第２連結構造体
５１、６１ 第１、第２遮光パターン
５３、６３ 第１、第２分離パターン
５５、６５ 第１、第２キャッピングパターン
７１、７３ 第１、第２保護膜
８１、８３ 第１、第２コンタクト
９０ バルクカラーフィルター
１００ 基板
１００ａ、１００ｂ 第１、第２面
１０１ イメージセンサー
１０３ 第１マスクパターン
１０５ 浅い素子分離パターン
１０５Ｌ 素子分離膜
１０８ 分離絶縁パターン
１１０ 光電変換領域
１１０’ 追加的な光電変換領域
１１０ａ、１１０ｂ 第１、第２光電変換領域
１１１ ダミー領域
１５０ 深い素子分離パターン
１５０Ｂ、１５０Ｕ 深い素子分離パターンの下面、上面
１５０Ｐ１、１５０Ｐ２ 第１、第２部分
１５２、１５４ 第１、第２半導体パターン
１５６ 側面絶縁パターン
１５８ 埋め込み絶縁パターン
２００ ピクセルの部分
２１０、２４０ 第１、第２層間絶縁膜
２２０ コンタクトプラグ
２３０ 導電ライン
３００、８００、１１００、１２００、１３００、１４００、１５００、１６００、１８００ イメージセンサー
３１０ 反射防止膜
３１２、３２２ 第１、第２絶縁膜
３１４ａ 遮光パターン
３１４ｂ 低屈折パターン
３１５ グリッド
３１６、３１８ 第３、第４絶縁膜
３２０ カラーフィルターアレイ（複数のカラーフィルター）
３３０ マイクロレンズアレイ（複数のマイクロレンズ）
３４０ ビアプラグ
３５０ ピクセル電極
３５４ 電極分離パターン
３５６ 共通電極
４００Ａ、４００Ｂ、４００Ｃ、１９００ イメージセンサーの部分
５００Ａ、５００Ｂ、５００Ｃ 基板の部分
６００Ａ、６００Ｂ、６００Ｃ 深い素子分離パターンの部分
７００Ａ、７００Ｂ、７００Ｃ 光電変換領域の部分
９００Ａ、９００Ｂ、９００Ｃ 浅い素子分離パターンの部分
１０００ ドーピング領域の部分
１７００Ａ、１７００Ｂ、１７００Ｃ 分離絶縁パターンの部分
ＡＣＴ 活性パターン
ＡＲ ピクセルアレイ領域
ＤＸ ドライブトランジスタ
ＥＡＣＴ１、ＥＡＣＴ２ 第１、第２延長活性パターン
ＥＧ１、ＥＧ２ 第１、第２延長ゲート電極
Ｇ１、Ｇ２ 第１、第２ゲート電極
ＦＤ フローティング拡散領域
ＦＤ１、ＦＤ２ 第１、第２フローティング拡散領域
ＧＩ ゲート誘電膜
ＩＭ ドーピング領域
ＯＢ 光学ブラック領域
ＰＤ 光電変換素子
ＰＲ パッド領域
ＰＸ ピクセル
ＰＸＲ ピクセル領域
ＰＸＲ１、ＰＸＲ２、ＰＸＲ３、ＰＸＲ４ 第１～第４ピクセル領域
ＲＧ リセットゲート
ＲＸ リセットトランジスタ
ＳＤ ソース／ドレーン領域
ＳＧ 選択ゲート
ＳＸ 選択トランジス
Ｔ１、Ｔ２ 第１、第２トレンチ
ＴＧ 伝送ゲート
ＴＲ３～ＴＲ６ 第３～第６トレンチ
ＴＸ 伝送トランジスタ
ＶＤＤ 電源電圧
ＶＯＵＴ 出力ライン

Claims (10)

  1. 複数のピクセル領域を含む基板と、
    前記複数のピクセル領域の間の前記基板内に配置される深い素子分離パターンと、を有し、
    前記複数のピクセル領域は、
    前記基板の第１面に平行である第１方向に互いに隣接する第１ピクセル領域及び第２ピクセル領域と、
    前記基板の第１面に平行であり前記第１方向に直交する第２方向に沿って前記第１ピクセル領域に隣接する第３ピクセル領域と、
    前記第２方向に沿って前記第２ピクセル領域に隣接して前記第１方向に沿って前記第３ピクセル領域に隣接する第４ピクセル領域と、を含み、
    前記深い素子分離パターンは、
    前記第１ピクセル領域と前記第２ピクセル領域との間、及び前記第３ピクセル領域と前記第４ピクセル領域との間に介在して前記第２方向に互いに離隔される第１部分と、
    前記第１ピクセル領域と前記第３ピクセル領域との間、及び前記第２ピクセル領域と前記第４ピクセル領域との間に介在して前記第１方向に互いに離隔される第２部分と、を含み、
    前記第１ピクセル領域は、第１延長活性パターンを含み、
    前記第１延長活性パターンは、前記第１方向に沿って前記第２ピクセル領域上に延長され、前記深い素子分離パターンの第１部分の間に配置されることを特徴とするイメージセンサー。
  2. 前記第３ピクセル領域は、第２延長活性パターンを含み、
    前記第２延長活性パターンは、前記第１方向に沿って前記第４ピクセル領域上に延長され、前記深い素子分離パターンの第１部分の間に配置されることを特徴とする請求項１に記載のイメージセンサー。
  3. 前記深い素子分離パターンの第２部分は、前記第１延長活性パターンと前記第２延長活性パターンとの間に介在することを特徴とする請求項２に記載のイメージセンサー。
  4. 前記第１延長活性パターンと前記第２延長活性パターンとの間、及び前記深い素子分離パターンの第２部分の間に介在する浅い素子分離パターンを更に含むことを特徴とする請求項３に記載のイメージセンサー。
  5. 前記深い素子分離パターンの第１部分の間、及び前記第１延長活性パターンと前記第２延長活性パターンとの間に介在する浅い素子分離パターンを更に含むことを特徴とする請求項２に記載のイメージセンサー。
  6. 前記第１延長活性パターン上の第１延長ゲート電極を更に含み、
    前記第１延長ゲート電極は、前記第１ピクセル領域上から前記第２ピクセル領域上に延長されることを特徴とする請求項１に記載のイメージセンサー。
  7. 前記第１ピクセル領域は、前記第１延長活性パターンから離隔された活性パターンを更に含み、
    前記活性パターン上の伝送ゲート電極を更に含むことを特徴とする請求項１に記載のイメージセンサー。
  8. 前記伝送ゲート電極の下部は、前記活性パターンを貫通して前記基板の内部に延長されることを特徴とする請求項７に記載のイメージセンサー。
  9. 前記基板は、互いに対向する第１面及び第２面を有し、
    前記基板の第１面は、前記深い素子分離パターンの上面を露出し、
    前記基板の第２面は、前記深い素子分離パターンの下面を露出し、
    前記第１延長活性パターンは、前記基板の第１面に隣接することを特徴とする請求項１に記載のイメージセンサー。
  10. 互いに対向する第１面及び第２面を有する基板と、
    前記基板を貫通する深い素子分離パターンと、を有し、
    前記基板の第１面は、前記深い素子分離パターンの上面を露出し、
    前記基板の第２面は、前記深い素子分離パターンの下面を露出し、
    前記基板は、
    前記第１面に平行である第１方向に互いに隣接する第１ピクセル領域及び第２ピクセル領域と、
    前記第１面に平行であり前記第１方向に直交する第２方向に沿って前記第１ピクセル領域に隣接する第３ピクセル領域と、
    前記第２方向に沿って前記第２ピクセル領域に隣接して前記第１方向に沿って前記第３ピクセル領域に隣接する第４ピクセル領域と、を含み、
    前記深い素子分離パターンは、
    前記第１ピクセル領域と前記第２ピクセル領域との間、及び前記第３ピクセル領域と前記第４ピクセル領域との間に介在して前記第２方向に互いに離隔される第１部分と、
    前記第１ピクセル領域と前記第３ピクセル領域との間、及び前記第２ピクセル領域と前記第４ピクセル領域との間に介在して前記第１方向に互いに離隔される第２部分と、を含むことを特徴とするイメージセンサー。
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