KR20200096404A - 이미지 센서, 이미지 센서의 제조방법 및 이미지 센서의 계측 방법 - Google Patents

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엄다일
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배병택
이민경
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Abstract

본 발명은 이미지 센서의 계측 방법을 제공한다. 본 발명은 이미지 센서에 계측 유닛을 연결하는 것, 상기 계측 유닛을 이용하여 상기 제2 연결 배선, 상기 제2 하부 전극들, 상기 상부 전극, 상기 제1 하부 전극들 및 상기 제1 연결 배선을 순차적으로 흐르는 전류를 흘려보내는 것; 및 상기 하부 전극들, 상기 광전 변환 층 및 상기 상부 전극의 정렬 상태를 계측하는 것을 포함하는 이미지 센서의 계측 방법을 제공한다.

Description

이미지 센서, 이미지 센서의 제조방법 및 이미지 센서의 계측 방법 {Image Sensor, Manufacturing Method of Image Sensor and Measurement Method of Image Sensor}
본 발명은 이미지 센서, 이미지 센서의 제조방법 및 이미지 센서의 계측 방법에 관한 것이다. 더욱 상세하게는, 이미지 센서의 광전 변환 층 및 전극들의 정렬 상태를 계측하는 방법에 관한 것이다.
이미지 센서는 광학 이미지(optical image)을 전기적 신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(charge coupled device) 형 및 CMOS(complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 픽셀들 각각은 포토 다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 광전 변환 층 및 전극들의 정렬 상태를 계측할 수 있는 이미지 센서를 제공하는 것을 목적으로 한다.
본 발명은 이미지 센서에 계측 유닛을 연결하는 것, 상기 이미지 센서는: 기판, 상기 기판 상의 제1 하부 전극들, 상기 기판 상의 제2 하부 전극들, 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층, 상기 광전 변환 층 및 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 상부 전극, 상기 제1 하부 전극들과 연결되는 제1 연결 배선 및 상기 제2 하부 전극들과 연결되는 제2 연결 배선을 포함하고; 상기 계측 유닛을 이용하여 상기 제2 연결 배선, 상기 제2 하부 전극들, 상기 상부 전극, 상기 제1 하부 전극들 및 상기 제1 연결 배선을 순차적으로 흐르는 전류를 흘려 보내는 것; 및 상기 하부 전극들, 상기 광전 변환 층 및 상기 상부 전극의 정렬 상태를 계측하는 것을 포함하는 이미지 센서의 계측 방법을 제공한다.
본 발명은 이미지 센서에 계측 유닛을 연결하는 것, 상기 이미지 센서는: 기판, 상기 기판 상의 제1 하부 전극들, 상기 기판 상의 제2 하부 전극들, 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층, 및 상기 광전 변환 층과 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 상부 전극을 포함하고, 상기 계측 유닛을 이용하여 상기 제2 하부 전극들, 상기 상부 전극 및 상기 제1 하부 전극들을 순차적으로 흐르는 전류를 흘려 보내는 것; 및 상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수를 계측하는 것을 포함하는 이미지 센서의 제조방법을 제공한다.
본 발명은 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 상기 제1 면 상에 제공되는 제1 하부 전극들 및 제2 하부 전극들; 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층; 상기 광전 변환 층과 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는상부 전극; 상기 제1 하부 전극들과 연결되는 제1 연결 배선; 및 상기 제2 하부 전극들과 연결되는 제2 연결 배선을 포함하는 이미지 센서를 제공한다.
본 발명에 따른 이미지 센서는 광전 변환 층의 상부 및 하부에 제공되는 전극들로 전류를 흘려 보냄으로써, 광전 변환 층 및 전극들의 정렬 상태를 계측할 수 있다.
도 1은 본 발명의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2a는 본 발명의 실시예에 따른 이미지 센서의 광전 변환 층의 동작을 설명하기 위한 회로도이다.
도 2b는 본 발명의 실시예에 따른 이미지 센서의 광전 변환 영역의 동작을 설명하기 위한 회로도이다.
도 3 내지 도 5는 본 발명의 실시예에 따른 이미지 센서의 계측 방법을 설명하기 위한 평면도들이다.
도 6a는 도 3 내지 도 5 각각의 이미지 센서에 대해 계측 유닛을 이용하여 전류의 크기를 측정한 결과이다.
도 6b는 도 3 내지 도 5 각각의 이미지 센서에 대해 계측 유닛을 이용하여 저항의 크기를 측정한 결과이다.
도 7은 본 발명의 다른 실시예에 따른 이미지 센서의 계측 방법을 설명하기 위한 평면도이다.
도 8은 본 발명의 실시예에 따른 이미지 센서의 평면도이다.
도 9a는 도 8의 A-A'선에 따른 단면도이다.
도 9b는 도 8의 B-B'선에 따른 단면도이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 각각 도 8의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 1은 본 발명의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서는 광전 변환 영역들(PD1, PD2), 컬러 필터들(212, 214), 및 광전 변환 층(PD3)을 포함할 수 있다. 광전 변환 영역들(PD1, PD2)은 기판(110) 내에 제공될 수 있다. 광전 변환 층(PD3)은 기판(110)의 일면 상에 제공될 수 있으며, 컬러 필터들(212, 214)은 광전 변환 층(PD3)과 기판(110) 사이에 제공될 수 있다.
제1 내지 제3 파장의 빛들(L1, L2, L3)이 광전 변환 층(PD3)으로 입사될 수 있다. 제1 내지 제3 파장들은 서로 다를 수 있다. 예를 들어, 제1 파장의 빛(L1)은 붉은 색에 해당할 수 있고, 제2 파장의 빛(L2)은 푸른 색에 해당할 수 있고, 제3 파장의 빛(L3)은 녹색에 해당할 수 있다.
광전 변환 층(PD3)은 제3 파장의 빛(L3)으로부터 제3 광전 신호(S3)를 발생시킬 수 있다. 광전 변환 층(PD3)은 제1 파장의 빛(L1) 및 제2 파장의 빛(L2)을 투과시킬 수 있다. 광전 변환 층(PD3)은 복수의 픽셀들(Px)에 의해서 공유될 수 있다.
광전 변환 층(PD3)을 투과한 빛들(L1, L2)은 컬러 필터들(212, 214)에 입사될 수 있다. 컬러 필터들(212, 214)은 제1 컬러 필터들(212) 및 제2 컬러 필터들(214)을 포함할 수 있다. 픽셀들(Px)의 각각은 제1 컬러 필터(212) 및 제2 컬러 필터(214) 중에서 어느 하나를 포함할 수 있다. 제1 파장의 빛(L1)은 제1 컬러 필터(212)를 투과하되, 제2 컬러 필터(214)를 투과하지 못할 수 있다. 제2 파장의 빛(L2)은 제2 컬러 필터(214)를 투과하되, 제1 컬러 필터(212)를 투과하지 못할 수 있다.
광전 변환 영역들(PD1, PD2)은 제1 광전 변환 영역들(PD1) 및 제2 광전 변환 영역들(PD2)을 포함할 수 있다. 픽셀들(Px)의 각각은 제1 광전 변환 영역(PD1) 및 제2 광전 변환 영역(PD2) 중에서 어느 하나를 포함할 수 있다. 제1 컬러 필터(212)를 포함하는 픽셀(Px)은 제1 광전 변환 영역(PD1)을 포함할 수 있고, 제2 컬러 필터(214)를 포함하는 픽셀(Px)은 제2 광전 변환 영역(PD2)을 포함할 수 있다. 예를 들어, 제1 광전 변환 영역(PD1)은 제1 컬러 필터(212)의 아래에 제공될 수 있고, 제2 광전 변환 영역(PD2)은 제2 컬러 필터(214)의 아래에 제공될 수 있다.
제1 컬러 필터(212)에 의해 제1 파장의 빛(L1)이 제1 광전 변환 영역(PD1)에 입사될 수 있다. 제1 광전 변환 영역(PD1)은 제1 파장의 빛(L1)으로부터 제1 광전 신호(S1)를 발생시킬 수 있다. 제2 컬러 필터(214)에 의해 제2 파장의 빛(L2)이 제2 광전 변환 영역(PD2)에 입사될 수 있다. 제2 광전 변환 영역(PD2)은 제2 파장의 빛(L2)으로부터 제2 광전 신호(S2)를 발생시킬 수 있다.
본 발명의 실시예들에 따르면, 광전 변환 층(PD3)이 광전 변환 영역들(PD1, PD2)과 동일 평면상이 아닌 상부에 배치되게 되어, 이미지 센서의 집적도가 향상될 수 있다.
도 2a는 본 발명의 실시예에 따른 이미지 센서의 광전 변환 층의 동작을 설명하기 위한 회로도이다. 도 2b는 본 발명의 실시예에 따른 이미지 센서의 광전 변환 영역의 동작을 설명하기 위한 회로도이다.
도 2a를 참조하면, 픽셀들의 각각은 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)를 포함할 수 있다. 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)는 각각 제1 소스 팔로워 게이트(SG), 제1 리셋 게이트(RG) 및 제1 선택 게이트(AG)를 포함할 수 있다.
제1 플로팅 확산 영역(FD1)은 제1 리셋 트랜지스터(Rx)의 소스로 기능할 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 소스 팔로워 트랜지스터(Sx)의 제1 소스 팔로워 게이트(SG)에 전기적으로 연결될 수 있다. 제1 소스 팔로워 트랜지스터(Sx)는 제1 선택 트랜지스터(Ax)에 연결될 수 있다.
광전 변환 층(PD3)과 관련하여 각 픽셀은 아래와 같이 동작할 수 있다.
먼저, 빛이 차단된 상태에서, 제1 리셋 트랜지스터(Rx)의 드레인과 제1 소스 팔로워 트랜지스터(Sx)의 드레인에 전원 전압(VDD)을 인가하고 제1 리셋 트랜지스터(Rx)를 턴-온(turn-on)시킴으로써, 제1 플로팅 확산 영역(FD1)에 잔류하는 전하들이 방출될 수 있다. 제1 플로팅 확산 영역(FD1)에 잔류하는 전하들이 방출된 후, 제1 리셋 트랜지스터(Rx)는 턴-오프(turn-off)될 수 있다.
외부로부터 빛이 광전 변환 층(PD3)에 입사되면, 광전 변환 층(PD3)에서 광 전하가 생성될 수 있다. 생성된 광 전하는 제1 플로팅 확산 영역(FD1)으로 전송되어 축적될 수 있다. 제1 플로팅 확산 영역(FD1)에 축적된 전하량에 비례하여 제1 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변할 수 있으며, 이는 제1 소스 팔로워 트랜지스터(Sx)의 소스 전위의 변화를 초래할 수 있다. 이때, 제1 선택 트랜지스터(Ax)를 턴-온 시키면, 광전 변환 층(PD3)에 입사된 빛에 의한 신호가 출력 라인(Vout)으로 출력될 수 있다.
도 2a에는 하나의 픽셀이 세 개의 트랜지스터들(Rx, Sx, Ax)를 구비하는 것을 예시하고 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들어, 제1 리셋 트랜지스터(Rx), 제1 소스 팔로워 트랜지스터(Sx), 또는 제1 선택 트랜지스터(Ax)는 서로 이웃하는 픽셀들에 의해 서로 공유될 수 있다. 이에 따라, 이미지 센서의 집적도가 향상될 수 있다.
도 2b는 본 발명의 실시예들에 따른 이미지 센서의 광전 변환 영역의 동작을 설명하기 위한 회로도이다.
도 2b를 참조하면, 픽셀들의 각각은 트랜스퍼 트랜지스터(Tx'), 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')를 더 포함할 수 있다. 트랜스퍼 트랜지스터(Tx'), 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')는 각각 트랜스퍼 게이트(TG'), 제2 소스 팔로워 게이트(SG'), 제2 리셋 게이트(RG') 및 제2 선택 게이트(AG')를 포함할 수 있다.
제2 플로팅 확산 영역(FD2)은 트랜스퍼 트랜지스터(Tx')의 드레인으로 기능할 수 있다. 제2 플로팅 확산 영역(FD2)은 제2 리셋 트랜지스터(Rx')의 소스로 기능할 수 있다. 제2 플로팅 확산 영역(FD2)은 제2 소스 팔로워 트랜지스터(Sx')의 제2 소스 팔로워 게이트(SG')에 전기적으로 연결될 수 있다. 제2 소스 팔로워 트랜지스터(Sx')는 제2 선택 트랜지스터(Ax')에 연결될 수 있다.
외부로부터 빛이 광전 변환 영역(PD1/PD2)에 입사되면, 광전 변환 영역(PD1/PD2)에서 전자-정공 쌍이 생성될 수 있다. 생성된 정공은 광전 변환 영역(PD1/PD2)의 p형 불순물 영역으로, 생성된 전자는 n형 불순물 영역으로 이동하여 축적될 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다.
제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')의 동작 및 역할은 도 2a를 참조하여 설명한 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)와 실질적으로 동일할 수 있다.
일 실시예들에서, 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')는 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)와 별도로 제공되며, 독립적으로 동작할 수 있다.
다른 실시예들에서, 광전 변환 영역(PD1/PD2)은 광전 변환 층(PD3)과 도 2a를 참조하여 설명한 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및/또는 제1 선택 트랜지스터(Ax)를 공유할 수 있다. 이 경우, 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 또는 제2 선택 트랜지스터(Ax')는 별도로 제공되지 않을 수 있다.
도 3 내지 도 5는 본 발명의 실시예에 따른 이미지 센서의 계측 방법을 설명하기 위한 평면도들이다.
도 3을 참조하면, 본 발명의 실시예에 따른 이미지 센서는 광전 변환 층(PD3), 복수개의 하부 전극들(230), 상부 전극(240), 제1 연결 배선(CL1), 제2 연결 배선(CL2), 제1 패드(330) 및 제2 패드(340)를 포함할 수 있다.
하부 전극들(230) 상에 광전 변환 층(PD3)이 배치될 수 있다. 도 3에 따른 평면적 관점에서, 광전 변환 층(PD3)은 하부 전극들(230)의 일부를 덮을 수 있다.
광전 변환 층(PD3) 상에 상부 전극(240)이 배치될 수 있다. 도 3에 따른 평면적 관점에서, 상부 전극(240)은 광전 변환 층(PD3) 및 하부 전극들(230)의 일부를 덮을 수 있다. 상부 전극(240)의 일 측면이 제1 측면(240a)으로 정의될 수 있다. 광전 변환 층(PD3)은 하부 전극들(230)과 상부 전극(240) 사이에 개재될 수 있다.
복수개의 하부 전극들(230) 중 일부는 상부 전극(240)과 접촉할 수 있다. 복수개의 하부 전극들(230) 중 다른 일부는 광전 변환 층(PD3)과 접촉할 수 있다. 복수개의 하부 전극들(230) 중 또 다른 일부는 상부 전극(240) 및 광전 변환 층(PD3)과 접촉하지 않을 수 있다.
하부 전극들(230), 광전 변환 층(PD3) 및 상부 전극(240)의 정렬 상태에 따라, 상부 전극(240)과 접촉하는 하부 전극들(230)의 개수, 광전 변환 층(PD3)과 접촉하는 하부 전극들(230)의 개수, 및 상부 전극(240) 및 광전 변환 층(PD3)과 접촉하지 않는 하부 전극들(230)의 개수가 달라질 수 있다.
하부 전극들(230) 중 일부는 제1 연결 배선(CL1)과 연결될 수 있다. 하부 전극들(230) 중 제1 연결 배선(CL1)과 연결되는 것들이 제1 하부 전극들(230a)로 정의될 수 있다. 제1 하부 전극들(230a)은 제1 연결 배선(CL1)을 통해 제1 패드(330)와 전기적으로 연결될 수 있다. 제1 하부 전극들(230a)은 상부 전극(240)에 의해 덮힐 수 있다. 다시 말하면, 제1 하부 전극들(230a)은 상부 전극(240)과 접촉할 수 있다. 제1 하부 전극들(230a)은 광전 변환 층(PD3)에 의해 덮히지 않을 수 있다. 다시 말하면, 제1 하부 전극들(230a)은 광전 변환층(PD3)과 접촉하지 않을 수 있다.
하부 전극들(230) 중 일부는 제2 연결 배선(CL2)과 연결될 수 있다. 하부 전극들(230) 중 제2 연결 배선(CL2)과 연결되는 것들이 제2 하부 전극들(230b)로 정의될 수 있다. 제2 하부 전극들(230b)은 제2 연결 배선(CL2)을 통해 제2 패드(340)와 전기적으로 연결될 수 있다. 제2 하부 전극들(230b)은 상부 전극(240)에 의해 덮힐 수 있다. 제2 하부 전극들(230b) 중 일부는 상부 전극(240)과 접촉할 수 있고, 다른 일부는 상부 전극(240)과 접촉하지 않을 수 있다. 제2 하부 전극들(230b) 중 상기 다른 일부는 광전 변환 층(PD3)에 의해 상부 전극(240)과 접촉하지 않을 수 있다. 제2 하부 전극들(230b) 중 일부는 광전 변환 층(PD3)에 의해 덮힐 수 있다. 다시 말하면, 제2 하부 전극들(230b) 중 일부는 광전 변환 층(PD3)과 접촉할 수 있다.
하부 전극들(230), 광전 변환 층(PD3) 및 상부 전극(240)의 정렬 상태에 따라, 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 달라질 수 있다. 예를 들면, 상부 전극(240) 및 하부 전극들(230)이 고정된 상태에서, 광전 변환 층(PD3)이 상부 전극(240)의 제1 측면(240a)에 가깝게 배치될수록, 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 적어질 수 있다.
계측 유닛(400)을 제1 및 제2 패드들(330, 340)과 연결할 수 있다. 일 예로, 계측 유닛(400)은 저항 및 전압원을 포함할 수 있다. 계측 유닛(400)을 이용하여, 제1 패드(330), 제1 하부 전극들(230a), 상부 전극(240), 제2 하부 전극들(230b), 및 제2 패드(340)를 순차적으로 흐르는 전류를 흘려보낼 수 있다. 또는, 계측 유닛(400)을 이용하여, 제2 패드(340), 제2 하부 전극들(230b), 상부 전극(240), 제1 하부 전극들(230a), 및 제1 패드(330)를 순차적으로 흐르는 전류를 흘려보낼 수 있다.
계측 유닛(400)은 상기 전류의 크기를 측정하여, 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수를 계측할 수 있다. 구체적으로, 상기 전류의 크기가 클수록 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 많은 것으로 계측될 수 있고, 상기 전류의 크기가 작을수록 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 적은 것으로 계측될 수 있다. 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수의 계측 정보를 이용하여, 상부 전극(240) 및 광전 변환 층(PD3)의 정렬 상태를 계측할 수 있다. 하부 전극들(230), 광전 변환 층(PD3) 및 상부 전극(240)의 정렬 상태를 계측하여, 오정렬 상태로 계측되면, 광전 변환 층(PD3) 및 상부 전극(240)의 정렬 상태를 조정(adjustment)할 수 있다.
본 실시예에서는 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수의 계측 정보를 이용하여 정렬 상태를 계측하는 것으로 설명하였지만, 이에 한정되지 않을 수 있다.
일 예로, 상부 전극(240) 및 광전 변환 층(PD3)의 정렬 상태에 따라 상부 전극(240)과 접촉하는 제1 하부 전극들(230a) 및 제2 하부 전극들(230b)의 개수가 달라질 수 있다. 이 경우, 계측 유닛(400)에서 측정되는 전류의 크기를 이용하여, 상부 전극(240)과 접촉하는 제1 하부 전극들(230a) 및 제2 하부 전극들(230b)의 개수를 계측하여, 상부 전극(240)과 광전 변환 층(PD3)의 정렬 상태를 계측할 수 있다.
도 3에 나타난 이미지 센서의 광전 변환 층(PD3)은 기 결정된 위치에 정렬된 것일 수 있다. 다시 말하면, 도 3의 광전 변환 층(PD3)의 위치는 기준 상태로 정의될 수 있다.
도 4에 나타난 이미지 센서의 광전 변환 층(PD3)은, 도 3의 기준 상태로부터 제2 방향(D2)으로 오프셋될 수 있다. 다시 말하면, 도 4의 광전 변환 층(PD3)은 기준 상태로부터 제2 방향(D2)으로 오정렬된 것일 수 있다. 도 4의 광전 변환 층(PD3)은 제1 오정렬 상태로 정의될 수 있다.
도 5에 나타난 이미지 센서의 광전 변환 층(PD3)은, 도 3의 기준 상태로부터 제2 방향(D2)의 반대 방향으로 오프셋될 수 있다. 다시 말하면, 도 5의 광전 변환 층(PD3)은 제2 방향(D2)의 반대 방향으로 오정렬된 것일 수 있다. 도 5의 광전 변환 층(PD3)은 제2 오정렬 상태로 정의될 수 있다.
도 3, 도 4 및 도 5 각각의 이미지 센서에 대해 계측 유닛(400)을 이용하여 전류의 크기 및 저항의 크기를 측정하여 각각 도 6a 및 도 6b에 나타내었다.
도 6a 및 도 6b를 참조하면, 도 4의 제1 오정렬 상태는 도 3의 기준 상태에 비해 전류의 크기가 감소할 수 있다. 도 4의 제1 오정렬 상태는 도 3의 기준 상태에 비해 저항의 크기가 증가할 수 있다. 이는 제1 오정렬 상태가 기준 상태에 비해 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 감소하기 때문이다. 결론적으로, 계측 유닛(400)을 통해 측정된 전류의 크기가 기준 전류보다 작을 경우, 광전 변환 층(PD3)이 제2 방향(D2)으로 오정렬된 것으로 판단할 수 있다. 계측 유닛(400)을 통해 측정된 저항의 크기가 기준 저항보다 클 경우, 광전 변환 층(PD3)이 제2 방향(D2)으로 오정렬된 것으로 판단할 수 있다.
도 5의 제2 오정렬 상태는 도 3의 기준 상태에 비해 전류의 크기가 증가할 수 있다. 도 5의 제2 오정렬 상태는 도 3의 기준 상태에 비해 저항의 크기가 감소할 수 있다. 이는 제2 오정렬 상태가 기준 상태에 비해 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 증가하기 때문이다. 결론적으로, 계측 유닛(400)을 통해 측정된 전류의 크기가 기준 전류보다 클 경우, 광전 변환 층(PD3)이 제2 방향(D2)의 반대 방향으로 오정렬된 것으로 판단할 수 있다. 계측 유닛(400)을 통해 측정된 저항의 크기가 기준 저항보다 작을 경우, 광전 변환 층(PD3)이 제2 방향(D2)의 반대 방향으로 오정렬된 것으로 판단할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 이미지 센서의 계측 방법을 설명하기 위한 평면도이다.
도 7을 참조하면, 제3 하부 전극들(230c)과 전기적으로 연결된 제3 패드(350), 및 제4 하부 전극들(230d)과 전기적으로 연결된 제4 패드(360)가 추가로 제공될 수 있다. 제3 패드(350)는 제1 방향(D1)으로 배열된 제3 하부 전극들(230c)과 전기적으로 연결될 수 있다. 제4 패드(360)는 제1 방향(D1)으로 배열된 제4 하부 전극들(230d)과 전기적으로 연결될 수 있다. 제3 및 제4 패드들(350, 360)과 연결된 추가 계측 유닛(410)이 제공될 수 있다. 따라서, 추가 계측 유닛(410)을 통해 광전 변환 층(PD3)의 제1 방향(D1)으로의 오정렬을 계측할 수 있으며, 앞서 설명한 바와 같이, 계측 유닛(400)을 통해서는 광전 변환 층(PD3)의 제2 방향(D2)으로의 오정렬을 계측할 수 있다.
도 8는 본 발명의 실시예에 따른 이미지 센서의 평면도이다. 도 9a는 도 8의 A-A'선에 따른 단면도이다. 도 9b는 도 8의 B-B'선에 따른 단면도이다.
도 8, 9a 및 9b를 참조하면, 평면적 관점에서, 이미지 센서(10)는 픽셀 어레이 영역(AR, DR) 및 픽셀 어레이 영역(AR, DR)을 둘러싸는 주변 영역(PR)을 포함할 수 있다. 픽셀 어레이 영역(AR, DR)은, 평면적 관점에서, 중앙의 활성 영역(AR), 및 활성 영역(AR)을 둘러싸는 더미 영역(DR)을 포함할 수 있다. 평면적 관점에서, 더미 영역(DR)은 활성 영역(AR)과 주변 영역(PR) 사이에 위치할 수 있다. 활성 영역(AR)은 활성 픽셀들이 배치되는 영역일 수 있고, 더미 영역(DR)은 더미 픽셀들이 배치되는 영역일 수 있다. 활성 픽셀들은 도 1, 도 2a 및 도 2b를 참조하여 설명한 픽셀들(Px)에 해당할 수 있다. 더미 픽셀들은 활성 픽셀들과 유사한 구조를 갖지만, 활성 픽셀들과 같은 동작(즉, 빛을 받아 광전 신호를 발생시키는 동작)은 수행하지 않는 픽셀들일 수 있다. 주변 영역(PR)은 주변 회로가 배치되는 영역일 수 있다.
이미지 센서(10)는 기판(110)을 포함할 수 있다. 기판(110)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 기판(110)은 서로 대향하는 제1 면(110a) 및 제2 면(110b)을 가질 수 있다. 기판(110)의 제1 면(110a)은 전면이고, 기판(110)의 제2 면(110b)은 후면일 수 있다. 예를 들어, 기판(110)은 벌크 실리콘 기판, SOI(silicon on insulator) 기판, 또는 반도체 에피택시얼 층일 수 있다. 기판(110)은 제1 도전형(예를 들어, p형)을 가질 수 있다.
활성 영역(AR) 및 더미 영역(DR)의 기판(110)은 2차원적으로 배열되는 복수의 픽셀 영역들(PXR)을 포함할 수 있다. 예를 들어, 픽셀 영역들(PXR)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 주변 영역(PR)의 기판(110)은 픽셀 영역(PXR)을 포함하지 않을 수 있다.
활성 영역(AR) 및 더미 영역(DR)의 기판(110) 내에, 관통 전극들(120)이 제공될 수 있다. 관통 전극들(120)은 도전 물질을 포함할 수 있다. 본 발명의 실시예들에서, 관통 전극들(120)은 n형 또는 p형으로 도핑된 폴리 실리콘을 포함할 수 있다. 예를 들어, 관통 전극들(120)에 포함된 n형 또는 p형 불순물의 농도는 1019/cm3보다 클 수 있다.
평면적 관점에서, 관통 전극들(120)은 픽셀 영역들(PXR) 사이에 배치될 수 있다. 예를 들어, 관통 전극들(120)은 제1 방향(D1)을 따라 인접하는 픽셀 영역들(PXR) 사이에 배치될 수 있다. 이에 따라, 관통 전극들(120) 및 픽셀 영역들(PXR)은 제1 방향(D1)을 따라 교대로 배열될 수 있다.
관통 전극들(120)의 각각은 기판(110)의 제1 면(110a)에 수직한 제3 방향(D3)을 따라 연장될 수 있다. 관통 전극들(120)의 각각의 일단(120b)은 기판(110)의 제2 면(110b)과 실질적으로 공면을 이룰 수 있다. 관통 전극들(120)의 각각의 타단(120a)은 기판(110)의 제1 면(110a)과 실질적으로 공면을 이룰 수 있다. 단면적 관점에서, 관통 전극들(120)의 각각의 폭은 기판(110)의 제2 면(110b)에 인접할수록 작아질 수 있다.
관통 전극들(120)의 각각의 측벽과 기판(110) 사이에 관통 절연 패턴(122)이 제공될 수 있다. 관통 절연 패턴(122)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
일 예로, 기판(110) 내에 제1 소자 분리 패턴들(미도시)이 제공될 수 있다. 상기 제1 소자 분리 패턴들의 각각은 기판(110)의 제1 면(110a)에서 제2 면(110b)으로 연장되는 깊은 소자 분리 패턴일 수 있다. 상기 제1 소자 분리 패턴들은 픽셀 영역들(PXR)의 사이에 배치될 수 있다. 다른 예로, 상기 제1 소자 분리 패턴들은 제공되지 않을 수 있다.
기판(110) 내에 제2 소자 분리 패턴들(130)이 제공될 수 있다. 제2 소자 분리 패턴들(130)은 기판(110)의 제1 면(110a) 상에 형성되는 얕은 소자 분리 패턴일 수 있다. 제2 소자 분리 패턴들(130)의 깊이는 상기 제1 소자 분리 패턴들의 깊이보다 얕을 수 있다.
제2 소자 분리 패턴들(130)은 픽셀 영역들(PXR)의 각각 내에 소자 활성 영역을 정의할 수 있다. 상기 소자 활성 영역은 기판(110)의 제1 면(110a) 상에 배치되는 트랜지스터들의 동작을 위한 영역일 수 있다. 예를 들어, 상기 트랜지스터들은 도 2a 및 도 2b를 참조하여 설명한 트랜지스터들(Rx, Sx, Ax, Tx', Rx', Sx', 및/또는 Ax')을 포함할 수 있다. 제2 소자 분리 패턴(130)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
활성 영역(AR) 및 더미 영역(DR)의 기판(110) 내에 광전 변환 영역들(PD1, PD2)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR)의 각각 내에 광전 변환 영역(PD1 또는 PD2)이 배치될 수 있다. 광전 변환 영역들(PD1, PD2)은 제1 광전 변환 영역들(PD1) 및 제2 광전 변환 영역들(PD2)을 포함할 수 있다. 제1 광전 변환 영역들(PD1)은 도 1을 참조하여 설명한 제1 광전 변환 영역들(PD1)에 해당할 수 있고, 제2 광전 변환 영역들(PD2)은 도 1을 참조하여 설명한 제2 광전 변환 영역들(PD2)에 해당할 수 있다. 제1 및 제2 광전 변환 영역들(PD1, PD2)은 2차원적으로 배열될 수 있으며, 평면적 관점에서 교대로 배열될 수 있다.
광전 변환 영역들(PD1, PD2)은 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역일 수 있다. 이에 따라, 광전 변환 영역들(PD1, PD2)은 제2 도전형을 가질 수 있다. 예를 들어, 기판(110)의 제1 면(110a)과 제2 면(110b) 사이에 포텐셜 기울기를 가질 수 있도록, 광전 변환 영역들(PD1, PD2)의 각각의 제1 면(110a)에 인접한 부분과 제2 면(110b)에 인접한 부분은 불순물 농도 차이를 가질 수 있다. 예를 들어, 광전 변환 영역들(PD1, PD2)의 각각은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수도 있다.
활성 영역(AR) 및 더미 영역(DR)의 기판(110) 내에 웰 불순물 영역들(WR)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR) 내에 웰 불순물 영역(WR)이 배치될 수 있다. 웰 불순물 영역들(WR)의 각각은 기판(110)의 제1 면(110a)에 인접할 수 있다. 이에 따라, 픽셀 영역들(PXR)의 각각 내에서, 웰 불순물 영역(WR)은 광전 변환 영역(PD1 또는 PD2)과 기판(110)의 제1 면(110a) 사이에 위치할 수 있다. 다시 말해, 픽셀 영역들(PXR)의 각각 내에서, 광전 변환 영역(PD1 또는 PD2)은 웰 불순물 영역(WR)과 기판(110)의 제2 면(110b) 사이에 위치할 수 있다.
웰 불순물 영역들(WR)은 상기 제1 도전형(예를 들어, p형)의 불순물로 도핑된 영역들일 수 있다. 이에 따라, 웰 불순물 영역들(WR)은 상기 제1 도전형을 가질 수 있다.
활성 영역(AR) 및 더미 영역(DR)의 기판(110) 내에 제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR)의 각각 내에 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)이 제공될 수 있다. 제1 플로팅 확산 영역들(FD1)의 각각은 도 2a를 참조하여 설명한 제1 플로팅 확산 영역(FD1)에 해당할 수 있고, 제2 플로팅 확산 영역들(FD2)의 각각은 도 2b를 참조하여 설명한 제2 플로팅 확산 영역(FD2)에 해당할 수 있다.
픽셀 영역들(PXR)의 각각 내에서, 상기 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)은 웰 불순물 영역(WR) 내에 위치할 수 있으며, 기판(110)의 제1 면(110a)에 인접할 수 있다. 픽셀 영역들(PXR)의 각각 내에서, 상기 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)은 서로 이격할 수 있으며, 이들 사이로 제2 소자 분리 패턴(130)이 연장될 수 있다.
제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)은 각각 상기 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역들일 수 있다. 이에 따라, 제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)은 제2 도전형을 가질 수 있다.
활성 영역(AR) 및 더미 영역(DR)의 기판(110)의 제1 면(110a) 상에, 트랜스퍼 게이트들(TG')이 배치될 수 있다. 트랜스퍼 게이트들(TG')은 픽셀 영역들(PXR)에 각각 대응되도록 배치될 수 있다. 트랜스퍼 게이트들(TG')의 각각의 일 측에 제2 플로팅 확산 영역들(FD2) 중 대응하는 하나가 위치할 수 있다.
트랜스퍼 게이트들(TG')의 각각은 기판(110) 내로 삽입된 하부 및 상기 하부와 연결되며 기판(110)의 제1 면(110a) 상으로 돌출되는 상부를 포함할 수 있다. 트랜스퍼 게이트들(TG')의 각각은 도 2b를 참조하여 설명한 트랜스퍼 게이트들(TG')에 해당할 수 있다.
트랜스퍼 게이트들(TG')의 각각과 기판(110) 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 트랜스퍼 게이트들(TG')의 각각의 상기 상부의 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 예를 들어, 게이트 절연 패턴(GI) 및 게이트 스페이서(GS)는 각각 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
활성 영역(AR) 및 더미 영역(DR)의 기판(110)의 제1 면(110a) 상에, 제1 소스 팔로워 게이트(미도시), 제1 리셋 게이트(미도시), 제1 선택 게이트(미도시), 제2 소스 팔로워 게이트(미도시), 제2 리셋 게이트(미도시), 및/또는 제2 선택 게이트(미도시)가 제공될 수 있다. 구체적으로, 상기 게이트 들은 픽셀 영역들(PXR)의 제1 면(110a) 상에 배치될 수 있다. 상기 게이트들은 도 2a 및 도 2b를 참조하여 설명한 바와 실질적으로 동일한 기능 및/또는 동작을 수행하도록 구성될 수 있다.
기판(110)의 제1 면(110a) 상에, 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 제1 층간 절연막(140)은 기판(110)의 제1 면(110a) 상에 제공된 게이트들(예를 들어, 트랜스퍼 게이트들(TG'))을 덮을 수 있다. 제1 층간 절연막(140)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 층간 절연막(140)을 관통하여 관통 전극들(120)에 각각 연결되는 제1 하부 콘택 플러그들(BCP1)이 제공될 수 있다. 단면적 관점에서, 제1 하부 콘택 플러그들(BCP1)의 각각의 폭은 관통 전극들(120)의 각각의 폭보다 작을 수 있다. 단면적 관점에서, 제1 하부 콘택 플러그들(BCP1)의 각각의 폭은 그와 연결되는 관통 전극(120)에 인접할수록 작아질 수 있다.
제1 층간 절연막(140)을 관통하여 제1 플로팅 확산 영역들(FD1)에 각각 연결되는 제2 하부 콘택 플러그들(BCP2) 및 제1 층간 절연막(140)을 관통하여 제2 플로팅 확산 영역들(FD2)에 각각 연결되는 제3 하부 콘택 플러그들(BCP3)이 제공될 수 있다. 제2 하부 콘택 플러그들(BCP2)의 각각의 폭 및 제3 하부 콘택 플러그들(BCP3)의 각각의 폭은 기판(110)의 제1 면(110a)에 인접할수록 작아질 수 있다.
제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)의 제3 방향(D3)으로의 길이는 실질적으로 동일할 수 있다. 제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
제1 층간 절연막(140) 상에 제3 연결 배선들(CL3)이 제공될 수 있다. 제3 연결 배선들(CL3)의 각각은 대응하는 한 쌍의 제1 하부 콘택 플러그(BCP1)와 제2 하부 콘택 플러그(BCP2)를 연결할 수 있다. 관통 전극들(120)의 각각은 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)에 전기적으로 연결될 수 있다.
제1 층간 절연막(140) 상에 제4 연결 배선들(CL4)이 제공될 수 있다. 제4 연결 배선들(CL4)은 제3 하부 콘택 플러그(BCP3)에 각각 연결될 수 있다.
제3 및 제4 연결 배선들(CL3, CL4)은 도전 물질을 포함할 수 있다. 예를 들어, 제3 및 제4 연결 배선들(CL3, CL4)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
제1 층간 절연막(140) 상에 제2 층간 절연막(142)이 제공될 수 있다. 제2 층간 절연막(142)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 제2 층간 절연막(142)은 제3 및 제4 연결 배선들(CL3, CL4)을 덮을 수 있다. 제2 층간 절연막(142)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
더미 영역(DR)의 제2 층간 절연막(142)을 관통하여 제3 연결 배선들(CL3)에 각각 연결되는 제4 하부 콘택 플러그들(BCP4)이 제공될 수 있다. 단면적 관점에서, 제4 하부 콘택 플러그들(BCP4)의 각각의 폭은 그와 연결되는 제3 연결 배선(CL3)에 인접할수록 작아질 수 있다. 제4 하부 콘택 플러그(BCP4)는 도전 물질을 포함할 수 있다. 예를 들어, 제4 하부 콘택 플러그(BCP4)는 금속(예를 들어, 텅스텐)을 포함할 수 있다.
더미 영역(DR) 및 주변 영역(PR)의 제2 층간 절연막(142) 상에 제1 연결 배선(CL1)이 제공될 수 있다. 제1 연결 배선(CL1)은 도 3을 참조하여 설명한 제1 연결 배선(CL1)에 해당할 수 있다. 제1 연결 배선(CL1)은 더미 영역(DR)에서 주변 영역(PR)으로 연장할 수 있다. 제1 연결 배선(CL1)은 더미 영역(DR)에서 제4 하부 콘택 플러그들(BCP4)과 연결될 수 있다.
더미 영역(DR) 및 주변 영역(PR)의 제2 층간 절연막(142) 상에 제2 연결 배선(CL2)이 제공될 수 있다. 제2 연결 배선(CL2)은 도 3을 참조하여 설명한 제2 연결 배선(CL2)에 해당할 수 있다. 제2 연결 배선(CL2)은 더미 영역(DR)에서 주변 영역(PR)으로 연장할 수 있다. 제2 연결 배선(CL2)은 더미 영역(DR)에서 제4 하부 콘택 플러그들(BCP4)과 연결될 수 있다.
제1 및 제2 연결 배선들(CL1, CL2)은 서로 평행할 수 있다. 제1 및 제2 연결 배선들(CL1, CL2)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 연결 배선들(CL1, CL2)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 연결 배선들(CL1, CL2)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
제2 층간 절연막(142) 상에 제3 층간 절연막(144)이 제공될 수 있다. 제3 층간 절연막(144)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 제3 층간 절연막(144)은 제1 및 제2 연결 배선들(CL1, CL2)을 덮을 수 있다. 제3 층간 절연막(144)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
기판(110)의 제2 면(110b) 상에 버퍼 층(BL)이 제공될 수 있다. 버퍼 층(BL)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 버퍼 층(BL) 기판(110)의 제2 면(110b)의 결함에 의해 생성된 전하(즉, 전자 혹은 정공)가 광전 변환 영역들(PD1, PD2)로 이동하는 것을 억제하는 역할을 할 수 있다. 버퍼 층(BL)은 금속 산화물을 포함할 수 있다. 예를 들어, 버퍼 층(BL)은 알루미늄 산화물 및/또는 하프늄 산화물을 포함할 수 있다.
버퍼 층(BL) 상에, 절연 구조체(220)가 제공될 수 있다. 절연 구조체(220)는 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 활성 영역(AR) 및 더미 영역(DR)의 절연 구조체(220) 내에 컬러 필터들(212, 214)이 매립될 수 있다. 절연 구조체(220)는, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
구체적으로, 절연 구조체(220)는 활성 영역(AR) 및 더미 영역(DR)에서 리세스 영역들(222r)을 갖는 제1 절연 패턴(222)을 포함할 수 있다. 평면적 관점에서, 제1 절연 패턴(222)의 리세스 영역들(222r)은 기판(110)의 픽셀 영역들(PXR)에 대응될 수 있다. 리세스 영역들(222r)에 의하여 버퍼 층(BL)이 노출될 수 있다.
컬러 필터들(212, 214)은 제1 컬러 필터들(212) 및 제2 컬러 필터들(214)을 포함할 수 있다. 제1 컬러 필터들(212)은 도 1을 참조하여 설명한 제1 컬러 필터들(212)에 해당할 수 있고, 제2 컬러 필터들(214)은 도 1을 참조하여 설명한 제2 컬러 필터들(214)에 해당할 수 있다. 리세스 영역들(222r)의 각각 내에, 제1 컬러 필터(212) 및 제2 컬러 필터(214) 중에서 어느 하나가 배치될 수 있다. 평면적 관점에서, 제1 컬러 필터들(212)은 제1 광전 변환 영역들(PD1)에 대응되도록 배치될 수 있고, 제2 컬러 필터들(214)은 제2 광전 변환 영역들(PD2)에 대응되도록 배치될 수 있다.
도 1 및 도 2b를 참조하여 설명한 바와 같이, 제1 컬러 필터(212)는 제1 파장의 빛(L1)을 투과시킬 수 있다. 제1 광전 변환 영역(PD1)은 제1 파장의 빛(L1)으로부터 전하(즉, 전자-정공 쌍)을 생성시킬 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다. 제2 컬러 필터(214)는 제2 파장의 빛(L2)을 투과시킬 수 있다. 제2 광전 변환 영역(PD2)은 제2 파장의 빛(L2)으로부터 전하(즉, 전자-정공 쌍)을 생성시킬 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다.
절연 구조체(220)는 활성 영역(AR) 및 더미 영역(DR)에서 컬러 필터들(212, 214) 상에 제공되는 제2 절연 패턴들(224)을 더 포함할 수 있다. 제2 절연 패턴들(224)은 리세스 영역들(222r) 내에 각각 제공되어 서로 이격될 수 있다.
활성 영역(AR) 및 더미 영역(DR)에 절연 구조체(220)의 제1 절연 패턴(222) 및 버퍼 층(BL)을 관통하여 관통 전극들(120)에 각각 연결되는 상부 콘택 플러그들(TCP)이 제공될 수 있다. 단면적 관점에서, 상부 콘택 플러그들(TCP)의 각각의 폭은 관통 전극들(120)의 각각의 폭보다 작을 수 있다. 단면적 관점에서, 상부 콘택 플러그들(TCP)의 각각의 폭은 그와 연결되는 관통 전극(120)에 (또는, 기판(110)의 제2 면(110b)에) 인접할수록 작아질 수 있다. 상부 콘택 플러그들(TCP)은 도전 물질을 포함할 수 있다. 예를 들어, 상부 콘택 플러그들(TCP)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
활성 영역(AR) 및 더미 영역(DR)의 절연 구조체(220) 상에 하부 전극들(230)이 제공될 수 있다. 하부 전극들(230)은 도 3을 참조하여 설명한 하부 전극들(230)에 해당할 수 있다. 평면적 관점에서, 하부 전극들(230)은 기판(110)의 픽셀 영역들(PXR)에 각각 대응되도록 배치될 수 있으며, 서로 이격될 수 있다. 하부 전극들(230)의 각각은 상부 콘택 플러그들(TCP) 중에서 대응하는 하나에 연결될 수 있다.
하부 전극들(230)의 각각은 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)에 전기적으로 연결될 수 있다.
하부 전극들(230)은 제1 하부 전극들(230a) 및 제2 하부 전극들(230b)을 포함할 수 있다. 제1 하부 전극들(230a)은 도 3을 참조하여 설명한 제1 하부 전극들(230a)에 해당할 수 있다. 제2 하부 전극들(230b)은 도 3을 참조하여 설명한 제2 하부 전극들(230b)에 해당할 수 있다.
하부 전극들(230)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 하부 전극들(230)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
하부 전극들(230) 사이의 갭을 채우는 제3 절연 패턴(226)이 제공될 수 있다. 제3 절연 패턴(226)의 상면은 하부 전극들(230)의 상면과 실질적으로 공면을 이룰 수 있다. 제3 절연 패턴(226)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
주변 영역(PR)의 제2 층간 절연막(142), 제1 층간 절연막(140), 기판(110), 버퍼 층(BL), 및 절연 구조체(220)를 관통하여 제1 연결 배선(CL1)과 연결되는 제1 패드 콘택 플러그(PCP1)가 제공될 수 있다.
주변 영역(PR)의 제2 층간 절연막(142), 제1 층간 절연막(140), 기판(110), 버퍼 층(BL), 및 절연 구조체(220)를 관통하여 제2 연결 배선(CL2)과 연결되는 제2 패드 콘택 플러그(PCP2)가 제공될 수 있다.
단면적 관점에서, 제1 및 제2 패드 콘택 플러그들(PCP1, PCP2)의 폭은 그와 연결되는 제1 연결 배선(CL1) 또는 제2 연결 배선(CL2)에 인접할수록 작아질 수 있다. 제1 및 제2 패드 콘택 플러그들(PCP1, PCP2)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 패드 콘택 플러그들(PCP1, PCP2)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.
주변 영역(PR)의 절연 구조체(220) 상에 제1 패드(330)가 제공될 수 있다. 제1 패드(330)는 도 3을 참조하여 설명한 제1 패드(330)에 해당할 수 있다. 제1 패드(330)는 제1 패드 콘택 플러그(PCP1)를 통해 제1 연결 배선(CL1)과 연결될 수 있다.
제1 하부 전극들(230a)의 각각은 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 제4 하부 콘택 플러그(BCP4), 제1 연결 배선(CL1) 및 제1 패드 콘택 플러그(PCP1)를 통해 제1 패드(330)와 전기적으로 연결될 수 있다.
주변 영역(PR)의 절연 구조체(220) 상에 제2 패드(340)가 제공될 수 있다. 제2 패드(340)는 도 3을 참조하여 설명한 제2 패드(340)에 해당할 수 있다. 제2 패드(340)는 제2 패드 콘택 플러그(PCP2)를 통해 제2 연결 배선(CL2)과 연결될 수 있다.
제2 하부 전극들(230b)의 각각은 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 제4 하부 콘택 플러그(BCP4), 제2 연결 배선(CL2) 및 제2 패드 콘택 플러그(PCP2)를 통해 제2 패드(340)와 전기적으로 연결될 수 있다.
제1 및 제2 패드들(330, 340)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 패드들(330, 340)은 동일한 평면 상에 제공될 수 있다. 제1 및 제2 패드들(330, 340)은 상부 전극(240)의 일 부분과 동일한 평면 상에 제공될 수 있다. 다시 말하면, 제1 및 제2 패드들(330, 340)은 상부 전극(240)의 제1 및 제2 하부 전극들(230a, 230b)과 접촉하는 부분들과 동일한 평면 상에 제공될 수 있다.
하부 전극들(230) 상에 광전 변환 층(PD3)이 제공될 수 있다. 광전 변환 층(PD3)은 도 1, 도 2a 및 도 3을 참조하여 설명한 광전 변환 층(PD3)에 해당할 수 있다. 평면적 관점에서, 광전 변환 층(PD3)은 활성 영역(AR)을 덮을 수 있고, 더미 영역(DR)의 일부를 덮을 수 있다. 평면적 관점에서, 광전 변환 층(PD3)은 더미 영역(DR)의 일부를 노출할 수 있고, 주변 영역(PR)을 노출할 수 있다. 광전 변환 층(PD3)은 활성 영역(AR)의 하부 전극들(230)과 접촉할 수 있고, 더미 영역(DR)의 하부 전극들(230)의 일부와 접촉할 수 있다. 광전 변환 층(PD3)은 제1 하부 전극들(230a)과 접촉하지 않을 수 있다. 광전 변환 층(PD3)은 제2 하부 전극들(230b) 중 일부와 접촉할 수 있다.
일 예로, 광전 변환 층(PD3)은 유기 광전 변환 층을 포함할 수 있다. 광전 변환 층(PD3)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, 상기 p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 다른 예로, 광전 변환 층(PD3)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.
도 1을 참조하여 설명한 바와 같이, 광전 변환 층(PD3)은 제3 파장의 빛(L3)을 흡수하여, 제3 파장의 빛(L3)으로부터 전하(전자-정공 쌍)을 생성시킬 수 있다. 생성된 전하는 하부 전극(230), 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)으로 전송되어 축적될 수 있다.
광전 변환 층(PD3) 상에 상부 전극(240)이 제공될 수 있다. 상부 전극(240)은 도 3을 참조하여 설명한 상부 전극(240)에 해당할 수 있다. 평면적 관점에서, 상부 전극(240)은 활성 영역(AR)을 덮을 수 있고, 더미 영역(DR)의 일부를 덮을 수 있다. 평면적 관점에서, 상부 전극(240)은 더미 영역(DR)의 일부를 노출할 수 있고, 주변 영역(PR)을 노출할 수 있다. 평면적 관점에서, 상부 전극(240)은 광전 변환 층(PD3)을 덮을 수 있다.
상부 전극(240)은 활성 영역(AR)의 하부 전극들(230)과 접촉하지 않을 수 있다. 상부 전극(240)은 더미 영역(DR)의 하부 전극들(230)의 일부와 접촉할 수 있고, 더미 영역(DR)의 하부 전극들(230)의 다른 일부와 접촉하지 않을 수 있다. 상부 전극(240)은 더미 영역(DR)의 하부 전극들(230)의 상기 다른 일부를 노출할 수 있다. 상부 전극(240)은 제1 하부 전극들(230a) 중 일부와 접촉할 수 있다. 상부 전극(240)은 제2 하부 전극들(230b) 중 일부와 접촉할 수 있다.
상부 전극(240)의 평면적 넓이는 광전 변환 층(PD3)의 평면적 넓이보다는 클 수 있으며, 픽셀 어레이 영역(AR, DR)의 평면적 넓이보다는 작을 수 있다.
상부 전극(240)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 상부 전극(240)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
상부 전극(240) 상에 캡핑 층(250)이 제공될 수 있다. 캡핑 층(250)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 캡핑 층(250)은 절연 물질을 포함할 수 있다. 예를 들어, 캡핑 층(250)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
활성 영역(AR)의 캡핑 층(250) 상에 마이크로 렌즈들(260)이 제공될 수 있다. 평면적 관점에서, 마이크로 렌즈들(260)은 활성 영역(AR)의 픽셀 영역들(PXR)에 대응되도록 배치될 수 있다. 마이크로 렌즈들(260)의 각각은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다.
도시된 것과 달리, 제1 및 제2 패드들(330, 340)은 캡핑 층(250)에 의해 덮히지 않을 수 있다. 다시 말하면, 주변 영역(PR)의 절연 구조체(220)는 캡핑 층(250)에 의해 덮히지 않을 수 있다. 이 경우, 제1 및 제2 패드들(330, 340)은 외부에 노출될 수 있다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 각각 도 8의 A-A'선 및 B-B'선에 따른 단면도들이다.
본 실시예에 따른 이미지 센서(10)의 제조 공정에서, 앞서 설명한 캡핑 층(250)을 형성하기 전에, 제1 및 제2 패드들(330, 340)에 도 3의 계측 유닛(400)을 연결할 수 있다. 구체적으로, 계측 유닛(400)과 연결된 제1 탐침(PB1) 및 제2 탐침(PB2)을 각각 제1 및 제2 패드들(330, 340) 상에 접촉시킬 수 있다. 이로써, 계측 유닛(400)이 제1 및 제2 패드들(330, 340)과 전기적으로 연결될 수 있다.
계측 유닛(400)을 이용하여, 제2 패드(340), 제2 연결 배선(CL2), 제2 하부 전극들(230b), 상부 전극(240), 제1 하부 전극들(230a), 제1 연결 배선(CL1) 및 제1 패드(330)를 순차적으로 흐르는 전류를 흘려보낼 수 있다. 또는, 계측 유닛(400)을 이용하여, 제1 패드(330), 제1 연결 배선(CL1), 제1 하부 전극들(230a), 상부 전극(240), 제2 하부 전극들(230b), 제2 연결 배선(CL2) 및 제2 패드(340)를 순차적으로 흐르는 전류를 흘려보낼 수 있다.
계측 유닛으로 상기 전류의 크기를 측정하여, 기준 전류와 비교하여 광전 변환 층(PD3)의 정렬 상태를 계측할 수 있다. 만약 측정된 전류의 크기가 기준 전류로부터 소정의 크기 이상으로 벗어날 경우, 광전 변환 층(PD3)이 오정렬된 것으로 판단할 수 있다. 이 경우, 광전 변환 층(PD3)의 형성 공정의 조건을 변경하여, 이어지는 생산 공정에서 광전 변환 층(PD3)이 기준 상태에 정렬되도록 조정(adjustment)할 수 있다.
이후, 계측 유닛(400) 및 제1 및 제2 탐침들(PB1, PB2)이 제거될 수 있다. 상부 전극(240) 상에 캡핑 층(250)이 형성될 수 있다. 캡핑 층(250) 상에 마이크로 렌즈들(260)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 이미지 센서에 계측 유닛을 연결하는 것, 상기 이미지 센서는:
    기판, 상기 기판 상의 제1 하부 전극들, 상기 기판 상의 제2 하부 전극들, 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층, 상기 광전 변환 층 및 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 상부 전극, 상기 제1 하부 전극들과 연결되는 제1 연결 배선, 및 상기 제2 하부 전극들과 연결되는 제2 연결 배선을 포함하고;
    상기 계측 유닛을 이용하여 상기 제2 연결 배선, 상기 제2 하부 전극들, 상기 상부 전극, 상기 제1 하부 전극들 및 상기 제1 연결 배선을 흐르는 전류를 흘려보내는 것; 및
    상기 하부 전극들, 상기 광전 변환 층 및 상기 상부 전극의 정렬 상태를 계측하는 것을 포함하는 이미지 센서의 계측 방법.
  2. 제1 항에 있어서,
    상기 정렬 상태를 계측하는 것은,
    상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수를 계측하는 것을 포함하는 이미지 센서의 계측 방법.
  3. 제1 항에 있어서,
    상기 정렬 상태를 계측하는 것은,
    상기 전류의 크기를 측정하는 것을 포함하는 이미지 센서의 계측 방법.
  4. 제1 항에 있어서,
    상기 정렬 상태를 계측하는 것은,
    상기 상부 전극과 접촉하는 상기 제1 하부 전극들의 개수를 계측하는 것 및 상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수를 계측하는 것을 포함하는 이미지 센서의 계측 방법.
  5. 제1 항에 있어서,
    상기 이미지 센서는,
    상기 기판을 관통하여 상기 제1 연결 배선과 연결되는 제1 패드 콘택 플러그 및 상기 기판을 관통하여 상기 제2 연결 배선과 연결되는 제2 패드 콘택 플러그를 더 포함하는 이미지 센서의 계측 방법.
  6. 제1 항에 있어서,
    상기 이미지 센서는,
    활성 영역, 상기 활성 영역을 둘러싸는 더미 영역 및 상기 더미 영역을 둘러싸는 주변 영역을 더 포함하고,
    상기 제1 연결 배선은 상기 더미 영역에서 상기 제1 하부 전극들과 연결되고,
    상기 제2 연결 배선은 상기 더미 영역에서 상기 제2 하부 전극들과 연결되는 이미지 센서의 계측 방법.
  7. 제6 항에 있어서,
    상기 이미지 센서는,
    상기 제1 연결 배선과 연결되는 제1 패드 및 상기 제2 연결 배선과 연결되는 제2 패드를 더 포함하고,
    상기 제1 패드 및 상기 제2 패드는 상기 주변 영역에 배치되는 이미지 센서의 계측 방법.
  8. 이미지 센서에 계측 유닛을 연결하는 것, 상기 이미지 센서는:
    기판, 상기 기판 상의 제1 하부 전극들, 상기 기판 상의 제2 하부 전극들, 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층, 및 상기 광전 변환 층과 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 상부 전극을 포함하고,
    상기 계측 유닛을 이용하여 상기 제2 하부 전극들, 상기 상부 전극 및 상기 제1 하부 전극들을 흐르는 전류를 흘려보내는 것; 및
    상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수를 계측하는 것을 포함하는 이미지 센서의 제조방법.
  9. 제8 항에 있어서,
    상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수의 계측 정보를 이용하여 상기 제1 및 제2 하부 전극들, 상기 광전 변환 층 및 상기 상부 전극의 정렬 상태를 계측하는 것을 더 포함하는 이미지 센서의 제조방법.
  10. 제8 항에 있어서,
    상기 이미지 센서는,
    상기 제1 하부 전극들과 연결되는 제1 연결 배선 및 상기 제2 하부 전극들과 연결되는 제2 연결 배선을 더 포함하는 이미지 센서의 제조방법.
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