KR20200096404A - Image Sensor, Manufacturing Method of Image Sensor and Measurement Method of Image Sensor - Google Patents

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KR20200096404A
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엄다일
김기원
배병택
이민경
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Abstract

The present invention provides a measurement method of an image sensor which can measure alignment of electrodes. The measurement method of an image sensor comprises: connecting a measurement unit to an image sensor; allowing a current to sequentially flow through a second connection wire, second lower electrodes, an upper electrode, first lower electrodes, and a first connection wire using the measurement unit; and measuring an alignment state of the lower electrodes, a photoelectric conversion layer and the upper electrode.

Description

이미지 센서, 이미지 센서의 제조방법 및 이미지 센서의 계측 방법 {Image Sensor, Manufacturing Method of Image Sensor and Measurement Method of Image Sensor}Image Sensor, Manufacturing Method of Image Sensor and Measurement Method of Image Sensor}

본 발명은 이미지 센서, 이미지 센서의 제조방법 및 이미지 센서의 계측 방법에 관한 것이다. 더욱 상세하게는, 이미지 센서의 광전 변환 층 및 전극들의 정렬 상태를 계측하는 방법에 관한 것이다.The present invention relates to an image sensor, a method of manufacturing an image sensor, and a method of measuring an image sensor. More specifically, it relates to a method of measuring the alignment of the photoelectric conversion layer and electrodes of an image sensor.

이미지 센서는 광학 이미지(optical image)을 전기적 신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(charge coupled device) 형 및 CMOS(complementary metal oxide semiconductor) 형으로 분류될 수 있다. CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 픽셀들 각각은 포토 다이오드(photodiode)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.An image sensor is a semiconductor device that converts an optical image into an electrical signal. Image sensors can be classified into a charge coupled device (CCD) type and a complementary metal oxide semiconductor (CMOS) type. The CMOS image sensor is abbreviated as CIS (CMOS image sensor). The CIS includes a plurality of pixels arranged in two dimensions. Each of the pixels includes a photodiode. The photodiode serves to convert incident light into an electrical signal.

본 발명이 광전 변환 층 및 전극들의 정렬 상태를 계측할 수 있는 이미지 센서를 제공하는 것을 목적으로 한다.An object of the present invention is to provide an image sensor capable of measuring an alignment state of a photoelectric conversion layer and electrodes.

본 발명은 이미지 센서에 계측 유닛을 연결하는 것, 상기 이미지 센서는: 기판, 상기 기판 상의 제1 하부 전극들, 상기 기판 상의 제2 하부 전극들, 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층, 상기 광전 변환 층 및 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 상부 전극, 상기 제1 하부 전극들과 연결되는 제1 연결 배선 및 상기 제2 하부 전극들과 연결되는 제2 연결 배선을 포함하고; 상기 계측 유닛을 이용하여 상기 제2 연결 배선, 상기 제2 하부 전극들, 상기 상부 전극, 상기 제1 하부 전극들 및 상기 제1 연결 배선을 순차적으로 흐르는 전류를 흘려 보내는 것; 및 상기 하부 전극들, 상기 광전 변환 층 및 상기 상부 전극의 정렬 상태를 계측하는 것을 포함하는 이미지 센서의 계측 방법을 제공한다.The present invention is to connect a measurement unit to an image sensor, the image sensor comprising: a substrate, first lower electrodes on the substrate, second lower electrodes on the substrate, and at least some of the first and second lower electrodes A covering photoelectric conversion layer, an upper electrode covering at least a part of the photoelectric conversion layer and the first and second lower electrodes, a first connection wire connected to the first lower electrodes, and a second connected to the second lower electrodes Includes 2 connecting wiring; Passing a current sequentially flowing through the second connection wire, the second lower electrodes, the upper electrode, the first lower electrodes, and the first connection wire using the measurement unit; And measuring alignment of the lower electrodes, the photoelectric conversion layer, and the upper electrode.

본 발명은 이미지 센서에 계측 유닛을 연결하는 것, 상기 이미지 센서는: 기판, 상기 기판 상의 제1 하부 전극들, 상기 기판 상의 제2 하부 전극들, 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층, 및 상기 광전 변환 층과 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 상부 전극을 포함하고, 상기 계측 유닛을 이용하여 상기 제2 하부 전극들, 상기 상부 전극 및 상기 제1 하부 전극들을 순차적으로 흐르는 전류를 흘려 보내는 것; 및 상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수를 계측하는 것을 포함하는 이미지 센서의 제조방법을 제공한다.The present invention is to connect a measurement unit to an image sensor, the image sensor comprising: a substrate, first lower electrodes on the substrate, second lower electrodes on the substrate, and at least some of the first and second lower electrodes A photoelectric conversion layer covering, and an upper electrode covering at least a portion of the photoelectric conversion layer and the first and second lower electrodes, and the second lower electrodes, the upper electrode, and the first using the measurement unit Passing a current flowing sequentially through the lower electrodes; And it provides a method of manufacturing an image sensor comprising measuring the number of the second lower electrodes in contact with the upper electrode.

본 발명은 서로 대향하는 제1 면 및 제2 면을 갖는 기판; 상기 제1 면 상에 제공되는 제1 하부 전극들 및 제2 하부 전극들; 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층; 상기 광전 변환 층과 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는상부 전극; 상기 제1 하부 전극들과 연결되는 제1 연결 배선; 및 상기 제2 하부 전극들과 연결되는 제2 연결 배선을 포함하는 이미지 센서를 제공한다.The present invention is a substrate having a first surface and a second surface facing each other; First lower electrodes and second lower electrodes provided on the first surface; A photoelectric conversion layer covering at least a portion of the first and second lower electrodes; An upper electrode covering at least a portion of the photoelectric conversion layer and the first and second lower electrodes; A first connection wire connected to the first lower electrodes; And a second connection wiring connected to the second lower electrodes.

본 발명에 따른 이미지 센서는 광전 변환 층의 상부 및 하부에 제공되는 전극들로 전류를 흘려 보냄으로써, 광전 변환 층 및 전극들의 정렬 상태를 계측할 수 있다.The image sensor according to the present invention may measure the alignment of the photoelectric conversion layer and the electrodes by passing current to electrodes provided on the upper and lower portions of the photoelectric conversion layer.

도 1은 본 발명의 실시예에 따른 이미지 센서를 나타내는 블록도이다.
도 2a는 본 발명의 실시예에 따른 이미지 센서의 광전 변환 층의 동작을 설명하기 위한 회로도이다.
도 2b는 본 발명의 실시예에 따른 이미지 센서의 광전 변환 영역의 동작을 설명하기 위한 회로도이다.
도 3 내지 도 5는 본 발명의 실시예에 따른 이미지 센서의 계측 방법을 설명하기 위한 평면도들이다.
도 6a는 도 3 내지 도 5 각각의 이미지 센서에 대해 계측 유닛을 이용하여 전류의 크기를 측정한 결과이다.
도 6b는 도 3 내지 도 5 각각의 이미지 센서에 대해 계측 유닛을 이용하여 저항의 크기를 측정한 결과이다.
도 7은 본 발명의 다른 실시예에 따른 이미지 센서의 계측 방법을 설명하기 위한 평면도이다.
도 8은 본 발명의 실시예에 따른 이미지 센서의 평면도이다.
도 9a는 도 8의 A-A'선에 따른 단면도이다.
도 9b는 도 8의 B-B'선에 따른 단면도이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 각각 도 8의 A-A'선 및 B-B'선에 따른 단면도들이다.1 is a block diagram showing an image sensor according to an embodiment of the present invention.
2A is a circuit diagram illustrating an operation of a photoelectric conversion layer of an image sensor according to an embodiment of the present invention.
2B is a circuit diagram illustrating an operation of a photoelectric conversion region of an image sensor according to an exemplary embodiment of the present invention.
3 to 5 are plan views illustrating a method of measuring an image sensor according to an exemplary embodiment of the present invention.
6A is a result of measuring the magnitude of a current using a measurement unit for each of the image sensors of FIGS. 3 to 5.
6B is a result of measuring the size of a resistance using a measurement unit for each of the image sensors of FIGS. 3 to 5.
7 is a plan view illustrating a method of measuring an image sensor according to another exemplary embodiment of the present invention.
8 is a plan view of an image sensor according to an embodiment of the present invention.
9A is a cross-sectional view taken along line A-A' of FIG. 8.
9B is a cross-sectional view taken along line B-B' of FIG. 8.
10A and 10B are cross-sectional views taken along line A-A' and line B-B' of FIG. 8, respectively, for explaining a method of manufacturing an image sensor according to an exemplary embodiment of the present invention.

도 1은 본 발명의 실시예에 따른 이미지 센서를 나타내는 블록도이다.1 is a block diagram showing an image sensor according to an embodiment of the present invention.

도 1을 참조하면, 이미지 센서는 광전 변환 영역들(PD1, PD2), 컬러 필터들(212, 214), 및 광전 변환 층(PD3)을 포함할 수 있다. 광전 변환 영역들(PD1, PD2)은 기판(110) 내에 제공될 수 있다. 광전 변환 층(PD3)은 기판(110)의 일면 상에 제공될 수 있으며, 컬러 필터들(212, 214)은 광전 변환 층(PD3)과 기판(110) 사이에 제공될 수 있다.Referring to FIG. 1, the image sensor may include photoelectric conversion regions PD1 and PD2, color filters 212 and 214, and a photoelectric conversion layer PD3. The photoelectric conversion regions PD1 and PD2 may be provided in the substrate 110. The photoelectric conversion layer PD3 may be provided on one surface of the substrate 110, and the color filters 212 and 214 may be provided between the photoelectric conversion layer PD3 and the substrate 110.

제1 내지 제3 파장의 빛들(L1, L2, L3)이 광전 변환 층(PD3)으로 입사될 수 있다. 제1 내지 제3 파장들은 서로 다를 수 있다. 예를 들어, 제1 파장의 빛(L1)은 붉은 색에 해당할 수 있고, 제2 파장의 빛(L2)은 푸른 색에 해당할 수 있고, 제3 파장의 빛(L3)은 녹색에 해당할 수 있다.Lights of the first to third wavelengths L1, L2, and L3 may be incident on the photoelectric conversion layer PD3. The first to third wavelengths may be different from each other. For example, light of a first wavelength (L1) may correspond to a red color, light of a second wavelength (L2) may correspond to a blue color, and light of a third wavelength (L3) corresponds to green. can do.

광전 변환 층(PD3)은 제3 파장의 빛(L3)으로부터 제3 광전 신호(S3)를 발생시킬 수 있다. 광전 변환 층(PD3)은 제1 파장의 빛(L1) 및 제2 파장의 빛(L2)을 투과시킬 수 있다. 광전 변환 층(PD3)은 복수의 픽셀들(Px)에 의해서 공유될 수 있다. The photoelectric conversion layer PD3 may generate a third photoelectric signal S3 from light L3 of a third wavelength. The photoelectric conversion layer PD3 may transmit light L1 of a first wavelength and light L2 of a second wavelength. The photoelectric conversion layer PD3 may be shared by a plurality of pixels Px.

광전 변환 층(PD3)을 투과한 빛들(L1, L2)은 컬러 필터들(212, 214)에 입사될 수 있다. 컬러 필터들(212, 214)은 제1 컬러 필터들(212) 및 제2 컬러 필터들(214)을 포함할 수 있다. 픽셀들(Px)의 각각은 제1 컬러 필터(212) 및 제2 컬러 필터(214) 중에서 어느 하나를 포함할 수 있다. 제1 파장의 빛(L1)은 제1 컬러 필터(212)를 투과하되, 제2 컬러 필터(214)를 투과하지 못할 수 있다. 제2 파장의 빛(L2)은 제2 컬러 필터(214)를 투과하되, 제1 컬러 필터(212)를 투과하지 못할 수 있다.The lights L1 and L2 transmitted through the photoelectric conversion layer PD3 may be incident on the color filters 212 and 214. The color filters 212 and 214 may include first color filters 212 and second color filters 214. Each of the pixels Px may include any one of the first color filter 212 and the second color filter 214. The light L1 of the first wavelength may pass through the first color filter 212, but may not pass through the second color filter 214. The light L2 of the second wavelength may pass through the second color filter 214 but may not pass through the first color filter 212.

광전 변환 영역들(PD1, PD2)은 제1 광전 변환 영역들(PD1) 및 제2 광전 변환 영역들(PD2)을 포함할 수 있다. 픽셀들(Px)의 각각은 제1 광전 변환 영역(PD1) 및 제2 광전 변환 영역(PD2) 중에서 어느 하나를 포함할 수 있다. 제1 컬러 필터(212)를 포함하는 픽셀(Px)은 제1 광전 변환 영역(PD1)을 포함할 수 있고, 제2 컬러 필터(214)를 포함하는 픽셀(Px)은 제2 광전 변환 영역(PD2)을 포함할 수 있다. 예를 들어, 제1 광전 변환 영역(PD1)은 제1 컬러 필터(212)의 아래에 제공될 수 있고, 제2 광전 변환 영역(PD2)은 제2 컬러 필터(214)의 아래에 제공될 수 있다.The photoelectric conversion regions PD1 and PD2 may include first photoelectric conversion regions PD1 and second photoelectric conversion regions PD2. Each of the pixels Px may include any one of the first photoelectric conversion region PD1 and the second photoelectric conversion region PD2. The pixel Px including the first color filter 212 may include the first photoelectric conversion region PD1, and the pixel Px including the second color filter 214 may include the second photoelectric conversion region ( PD2) may be included. For example, the first photoelectric conversion region PD1 may be provided under the first color filter 212, and the second photoelectric conversion region PD2 may be provided under the second color filter 214. have.

제1 컬러 필터(212)에 의해 제1 파장의 빛(L1)이 제1 광전 변환 영역(PD1)에 입사될 수 있다. 제1 광전 변환 영역(PD1)은 제1 파장의 빛(L1)으로부터 제1 광전 신호(S1)를 발생시킬 수 있다. 제2 컬러 필터(214)에 의해 제2 파장의 빛(L2)이 제2 광전 변환 영역(PD2)에 입사될 수 있다. 제2 광전 변환 영역(PD2)은 제2 파장의 빛(L2)으로부터 제2 광전 신호(S2)를 발생시킬 수 있다.Light L1 of a first wavelength may be incident on the first photoelectric conversion region PD1 by the first color filter 212. The first photoelectric conversion region PD1 may generate a first photoelectric signal S1 from light L1 of a first wavelength. Light L2 of the second wavelength may be incident on the second photoelectric conversion region PD2 by the second color filter 214. The second photoelectric conversion region PD2 may generate a second photoelectric signal S2 from light L2 of a second wavelength.

본 발명의 실시예들에 따르면, 광전 변환 층(PD3)이 광전 변환 영역들(PD1, PD2)과 동일 평면상이 아닌 상부에 배치되게 되어, 이미지 센서의 집적도가 향상될 수 있다.According to embodiments of the present invention, since the photoelectric conversion layer PD3 is disposed on the photoelectric conversion regions PD1 and PD2 rather than on the same plane, the degree of integration of the image sensor may be improved.

도 2a는 본 발명의 실시예에 따른 이미지 센서의 광전 변환 층의 동작을 설명하기 위한 회로도이다. 도 2b는 본 발명의 실시예에 따른 이미지 센서의 광전 변환 영역의 동작을 설명하기 위한 회로도이다.2A is a circuit diagram illustrating an operation of a photoelectric conversion layer of an image sensor according to an embodiment of the present invention. 2B is a circuit diagram illustrating an operation of a photoelectric conversion region of an image sensor according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 픽셀들의 각각은 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)를 포함할 수 있다. 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)는 각각 제1 소스 팔로워 게이트(SG), 제1 리셋 게이트(RG) 및 제1 선택 게이트(AG)를 포함할 수 있다.Referring to FIG. 2A, each of the pixels may include a first source follower transistor Sx, a first reset transistor Rx, and a first selection transistor Ax. The first source follower transistor Sx, the first reset transistor Rx, and the first selection transistor Ax are each of a first source follower gate SG, a first reset gate RG, and a first selection gate AG. ) Can be included.

제1 플로팅 확산 영역(FD1)은 제1 리셋 트랜지스터(Rx)의 소스로 기능할 수 있다. 제1 플로팅 확산 영역(FD1)은 제1 소스 팔로워 트랜지스터(Sx)의 제1 소스 팔로워 게이트(SG)에 전기적으로 연결될 수 있다. 제1 소스 팔로워 트랜지스터(Sx)는 제1 선택 트랜지스터(Ax)에 연결될 수 있다.The first floating diffusion region FD1 may function as a source of the first reset transistor Rx. The first floating diffusion region FD1 may be electrically connected to the first source follower gate SG of the first source follower transistor Sx. The first source follower transistor Sx may be connected to the first selection transistor Ax.

광전 변환 층(PD3)과 관련하여 각 픽셀은 아래와 같이 동작할 수 있다.Regarding the photoelectric conversion layer PD3, each pixel may operate as follows.

먼저, 빛이 차단된 상태에서, 제1 리셋 트랜지스터(Rx)의 드레인과 제1 소스 팔로워 트랜지스터(Sx)의 드레인에 전원 전압(VDD)을 인가하고 제1 리셋 트랜지스터(Rx)를 턴-온(turn-on)시킴으로써, 제1 플로팅 확산 영역(FD1)에 잔류하는 전하들이 방출될 수 있다. 제1 플로팅 확산 영역(FD1)에 잔류하는 전하들이 방출된 후, 제1 리셋 트랜지스터(Rx)는 턴-오프(turn-off)될 수 있다.First, in a state in which light is blocked, the power voltage VDD is applied to the drain of the first reset transistor Rx and the drain of the first source follower transistor Sx, and the first reset transistor Rx is turned on ( By turning-on), charges remaining in the first floating diffusion region FD1 may be released. After charges remaining in the first floating diffusion region FD1 are discharged, the first reset transistor Rx may be turned off.

외부로부터 빛이 광전 변환 층(PD3)에 입사되면, 광전 변환 층(PD3)에서 광 전하가 생성될 수 있다. 생성된 광 전하는 제1 플로팅 확산 영역(FD1)으로 전송되어 축적될 수 있다. 제1 플로팅 확산 영역(FD1)에 축적된 전하량에 비례하여 제1 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변할 수 있으며, 이는 제1 소스 팔로워 트랜지스터(Sx)의 소스 전위의 변화를 초래할 수 있다. 이때, 제1 선택 트랜지스터(Ax)를 턴-온 시키면, 광전 변환 층(PD3)에 입사된 빛에 의한 신호가 출력 라인(Vout)으로 출력될 수 있다.When light is incident on the photoelectric conversion layer PD3 from the outside, photoelectric charges may be generated in the photoelectric conversion layer PD3. The generated photocharge may be transmitted to and accumulated in the first floating diffusion region FD1. The gate bias of the first source follower transistor Sx may be changed in proportion to the amount of charge accumulated in the first floating diffusion region FD1, which may cause a change in the source potential of the first source follower transistor Sx. At this time, when the first selection transistor Ax is turned on, a signal by light incident on the photoelectric conversion layer PD3 may be output to the output line Vout.

도 2a에는 하나의 픽셀이 세 개의 트랜지스터들(Rx, Sx, Ax)를 구비하는 것을 예시하고 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예를 들어, 제1 리셋 트랜지스터(Rx), 제1 소스 팔로워 트랜지스터(Sx), 또는 제1 선택 트랜지스터(Ax)는 서로 이웃하는 픽셀들에 의해 서로 공유될 수 있다. 이에 따라, 이미지 센서의 집적도가 향상될 수 있다.2A illustrates that one pixel includes three transistors Rx, Sx, and Ax, but embodiments of the present invention are not limited thereto. For example, the first reset transistor Rx, the first source follower transistor Sx, or the first selection transistor Ax may be shared with each other by neighboring pixels. Accordingly, the degree of integration of the image sensor may be improved.

도 2b는 본 발명의 실시예들에 따른 이미지 센서의 광전 변환 영역의 동작을 설명하기 위한 회로도이다.2B is a circuit diagram illustrating an operation of a photoelectric conversion region of an image sensor according to embodiments of the present invention.

도 2b를 참조하면, 픽셀들의 각각은 트랜스퍼 트랜지스터(Tx'), 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')를 더 포함할 수 있다. 트랜스퍼 트랜지스터(Tx'), 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')는 각각 트랜스퍼 게이트(TG'), 제2 소스 팔로워 게이트(SG'), 제2 리셋 게이트(RG') 및 제2 선택 게이트(AG')를 포함할 수 있다.Referring to FIG. 2B, each of the pixels may further include a transfer transistor Tx', a second source follower transistor Sx', a second reset transistor Rx', and a second selection transistor Ax'. have. The transfer transistor Tx', the second source follower transistor Sx', the second reset transistor Rx', and the second selection transistor Ax' are respectively a transfer gate TG' and a second source follower gate. SG'), a second reset gate RG', and a second selection gate AG'.

제2 플로팅 확산 영역(FD2)은 트랜스퍼 트랜지스터(Tx')의 드레인으로 기능할 수 있다. 제2 플로팅 확산 영역(FD2)은 제2 리셋 트랜지스터(Rx')의 소스로 기능할 수 있다. 제2 플로팅 확산 영역(FD2)은 제2 소스 팔로워 트랜지스터(Sx')의 제2 소스 팔로워 게이트(SG')에 전기적으로 연결될 수 있다. 제2 소스 팔로워 트랜지스터(Sx')는 제2 선택 트랜지스터(Ax')에 연결될 수 있다.The second floating diffusion region FD2 may function as a drain of the transfer transistor Tx'. The second floating diffusion region FD2 may function as a source of the second reset transistor Rx'. The second floating diffusion region FD2 may be electrically connected to the second source follower gate SG' of the second source follower transistor Sx'. The second source follower transistor Sx' may be connected to the second select transistor Ax'.

외부로부터 빛이 광전 변환 영역(PD1/PD2)에 입사되면, 광전 변환 영역(PD1/PD2)에서 전자-정공 쌍이 생성될 수 있다. 생성된 정공은 광전 변환 영역(PD1/PD2)의 p형 불순물 영역으로, 생성된 전자는 n형 불순물 영역으로 이동하여 축적될 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다.When light is incident on the photoelectric conversion regions PD1/PD2 from the outside, electron-hole pairs may be generated in the photoelectric conversion regions PD1/PD2. The generated holes are p-type impurity regions of the photoelectric conversion regions PD1/PD2, and generated electrons may move to and accumulate the n-type impurity regions. When the transfer transistor Tx' is turned on, generated charges (ie, holes or electrons) may be transferred to and accumulated in the second floating diffusion region FD2.

제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')의 동작 및 역할은 도 2a를 참조하여 설명한 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)와 실질적으로 동일할 수 있다.The operations and roles of the second source follower transistor Sx', the second reset transistor Rx', and the second select transistor Ax' are described with reference to FIG. 2A. It may be substantially the same as the reset transistor Rx and the first selection transistor Ax.

일 실시예들에서, 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 및 제2 선택 트랜지스터(Ax')는 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및 제1 선택 트랜지스터(Ax)와 별도로 제공되며, 독립적으로 동작할 수 있다.In some embodiments, the second source follower transistor Sx', the second reset transistor Rx', and the second select transistor Ax' are the first source follower transistor Sx and the first reset transistor Rx. ), and the first selection transistor Ax, and can operate independently.

다른 실시예들에서, 광전 변환 영역(PD1/PD2)은 광전 변환 층(PD3)과 도 2a를 참조하여 설명한 제1 소스 팔로워 트랜지스터(Sx), 제1 리셋 트랜지스터(Rx), 및/또는 제1 선택 트랜지스터(Ax)를 공유할 수 있다. 이 경우, 제2 소스 팔로워 트랜지스터(Sx'), 제2 리셋 트랜지스터(Rx'), 또는 제2 선택 트랜지스터(Ax')는 별도로 제공되지 않을 수 있다.In other embodiments, the photoelectric conversion regions PD1 / PD2 include the photoelectric conversion layer PD3 and the first source follower transistor Sx, the first reset transistor Rx, and/or the first The selection transistor Ax can be shared. In this case, the second source follower transistor Sx', the second reset transistor Rx', or the second selection transistor Ax' may not be separately provided.

도 3 내지 도 5는 본 발명의 실시예에 따른 이미지 센서의 계측 방법을 설명하기 위한 평면도들이다.3 to 5 are plan views illustrating a method of measuring an image sensor according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 이미지 센서는 광전 변환 층(PD3), 복수개의 하부 전극들(230), 상부 전극(240), 제1 연결 배선(CL1), 제2 연결 배선(CL2), 제1 패드(330) 및 제2 패드(340)를 포함할 수 있다.3, the image sensor according to an embodiment of the present invention includes a photoelectric conversion layer PD3, a plurality of lower electrodes 230, an upper electrode 240, a first connection line CL1, and a second connection line. (CL2), a first pad 330 and a second pad 340 may be included.

하부 전극들(230) 상에 광전 변환 층(PD3)이 배치될 수 있다. 도 3에 따른 평면적 관점에서, 광전 변환 층(PD3)은 하부 전극들(230)의 일부를 덮을 수 있다.The photoelectric conversion layer PD3 may be disposed on the lower electrodes 230. In the plan view of FIG. 3, the photoelectric conversion layer PD3 may cover a portion of the lower electrodes 230.

광전 변환 층(PD3) 상에 상부 전극(240)이 배치될 수 있다. 도 3에 따른 평면적 관점에서, 상부 전극(240)은 광전 변환 층(PD3) 및 하부 전극들(230)의 일부를 덮을 수 있다. 상부 전극(240)의 일 측면이 제1 측면(240a)으로 정의될 수 있다. 광전 변환 층(PD3)은 하부 전극들(230)과 상부 전극(240) 사이에 개재될 수 있다.The upper electrode 240 may be disposed on the photoelectric conversion layer PD3. In the plan view of FIG. 3, the upper electrode 240 may cover a part of the photoelectric conversion layer PD3 and the lower electrodes 230. One side of the upper electrode 240 may be defined as the first side 240a. The photoelectric conversion layer PD3 may be interposed between the lower electrodes 230 and the upper electrodes 240.

복수개의 하부 전극들(230) 중 일부는 상부 전극(240)과 접촉할 수 있다. 복수개의 하부 전극들(230) 중 다른 일부는 광전 변환 층(PD3)과 접촉할 수 있다. 복수개의 하부 전극들(230) 중 또 다른 일부는 상부 전극(240) 및 광전 변환 층(PD3)과 접촉하지 않을 수 있다.Some of the plurality of lower electrodes 230 may contact the upper electrode 240. Another part of the plurality of lower electrodes 230 may contact the photoelectric conversion layer PD3. Another part of the plurality of lower electrodes 230 may not contact the upper electrode 240 and the photoelectric conversion layer PD3.

하부 전극들(230), 광전 변환 층(PD3) 및 상부 전극(240)의 정렬 상태에 따라, 상부 전극(240)과 접촉하는 하부 전극들(230)의 개수, 광전 변환 층(PD3)과 접촉하는 하부 전극들(230)의 개수, 및 상부 전극(240) 및 광전 변환 층(PD3)과 접촉하지 않는 하부 전극들(230)의 개수가 달라질 수 있다.Depending on the alignment of the lower electrodes 230, the photoelectric conversion layer PD3, and the upper electrode 240, the number of lower electrodes 230 in contact with the upper electrode 240, and the photoelectric conversion layer PD3 in contact with each other The number of lower electrodes 230 and the number of lower electrodes 230 that do not contact the upper electrode 240 and the photoelectric conversion layer PD3 may vary.

하부 전극들(230) 중 일부는 제1 연결 배선(CL1)과 연결될 수 있다. 하부 전극들(230) 중 제1 연결 배선(CL1)과 연결되는 것들이 제1 하부 전극들(230a)로 정의될 수 있다. 제1 하부 전극들(230a)은 제1 연결 배선(CL1)을 통해 제1 패드(330)와 전기적으로 연결될 수 있다. 제1 하부 전극들(230a)은 상부 전극(240)에 의해 덮힐 수 있다. 다시 말하면, 제1 하부 전극들(230a)은 상부 전극(240)과 접촉할 수 있다. 제1 하부 전극들(230a)은 광전 변환 층(PD3)에 의해 덮히지 않을 수 있다. 다시 말하면, 제1 하부 전극들(230a)은 광전 변환층(PD3)과 접촉하지 않을 수 있다.Some of the lower electrodes 230 may be connected to the first connection line CL1. Among the lower electrodes 230, those connected to the first connection line CL1 may be defined as the first lower electrodes 230a. The first lower electrodes 230a may be electrically connected to the first pad 330 through the first connection line CL1. The first lower electrodes 230a may be covered by the upper electrode 240. In other words, the first lower electrodes 230a may contact the upper electrode 240. The first lower electrodes 230a may not be covered by the photoelectric conversion layer PD3. In other words, the first lower electrodes 230a may not contact the photoelectric conversion layer PD3.

하부 전극들(230) 중 일부는 제2 연결 배선(CL2)과 연결될 수 있다. 하부 전극들(230) 중 제2 연결 배선(CL2)과 연결되는 것들이 제2 하부 전극들(230b)로 정의될 수 있다. 제2 하부 전극들(230b)은 제2 연결 배선(CL2)을 통해 제2 패드(340)와 전기적으로 연결될 수 있다. 제2 하부 전극들(230b)은 상부 전극(240)에 의해 덮힐 수 있다. 제2 하부 전극들(230b) 중 일부는 상부 전극(240)과 접촉할 수 있고, 다른 일부는 상부 전극(240)과 접촉하지 않을 수 있다. 제2 하부 전극들(230b) 중 상기 다른 일부는 광전 변환 층(PD3)에 의해 상부 전극(240)과 접촉하지 않을 수 있다. 제2 하부 전극들(230b) 중 일부는 광전 변환 층(PD3)에 의해 덮힐 수 있다. 다시 말하면, 제2 하부 전극들(230b) 중 일부는 광전 변환 층(PD3)과 접촉할 수 있다.Some of the lower electrodes 230 may be connected to the second connection line CL2. Among the lower electrodes 230, those connected to the second connection line CL2 may be defined as the second lower electrodes 230b. The second lower electrodes 230b may be electrically connected to the second pad 340 through the second connection line CL2. The second lower electrodes 230b may be covered by the upper electrode 240. Some of the second lower electrodes 230b may be in contact with the upper electrode 240, and some of the second lower electrodes 230b may not be in contact with the upper electrode 240. Some of the second lower electrodes 230b may not be in contact with the upper electrode 240 by the photoelectric conversion layer PD3. Some of the second lower electrodes 230b may be covered by the photoelectric conversion layer PD3. In other words, some of the second lower electrodes 230b may contact the photoelectric conversion layer PD3.

하부 전극들(230), 광전 변환 층(PD3) 및 상부 전극(240)의 정렬 상태에 따라, 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 달라질 수 있다. 예를 들면, 상부 전극(240) 및 하부 전극들(230)이 고정된 상태에서, 광전 변환 층(PD3)이 상부 전극(240)의 제1 측면(240a)에 가깝게 배치될수록, 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 적어질 수 있다.The number of second lower electrodes 230b contacting the upper electrode 240 may vary according to the alignment of the lower electrodes 230, the photoelectric conversion layer PD3, and the upper electrode 240. For example, when the upper electrode 240 and the lower electrodes 230 are fixed, the closer the photoelectric conversion layer PD3 is disposed to the first side 240a of the upper electrode 240, the higher the upper electrode 240 The number of second lower electrodes 230b in contact with) may be reduced.

계측 유닛(400)을 제1 및 제2 패드들(330, 340)과 연결할 수 있다. 일 예로, 계측 유닛(400)은 저항 및 전압원을 포함할 수 있다. 계측 유닛(400)을 이용하여, 제1 패드(330), 제1 하부 전극들(230a), 상부 전극(240), 제2 하부 전극들(230b), 및 제2 패드(340)를 순차적으로 흐르는 전류를 흘려보낼 수 있다. 또는, 계측 유닛(400)을 이용하여, 제2 패드(340), 제2 하부 전극들(230b), 상부 전극(240), 제1 하부 전극들(230a), 및 제1 패드(330)를 순차적으로 흐르는 전류를 흘려보낼 수 있다.The measurement unit 400 may be connected to the first and second pads 330 and 340. For example, the measurement unit 400 may include a resistance and a voltage source. Using the measurement unit 400, the first pad 330, the first lower electrodes 230a, the upper electrode 240, the second lower electrodes 230b, and the second pad 340 are sequentially It can pass a flowing current. Alternatively, the second pad 340, the second lower electrodes 230b, the upper electrode 240, the first lower electrodes 230a, and the first pad 330 are formed using the measurement unit 400. Current flowing sequentially can be passed.

계측 유닛(400)은 상기 전류의 크기를 측정하여, 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수를 계측할 수 있다. 구체적으로, 상기 전류의 크기가 클수록 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 많은 것으로 계측될 수 있고, 상기 전류의 크기가 작을수록 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 적은 것으로 계측될 수 있다. 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수의 계측 정보를 이용하여, 상부 전극(240) 및 광전 변환 층(PD3)의 정렬 상태를 계측할 수 있다. 하부 전극들(230), 광전 변환 층(PD3) 및 상부 전극(240)의 정렬 상태를 계측하여, 오정렬 상태로 계측되면, 광전 변환 층(PD3) 및 상부 전극(240)의 정렬 상태를 조정(adjustment)할 수 있다.The measurement unit 400 may measure the magnitude of the current and measure the number of second lower electrodes 230b in contact with the upper electrode 240. Specifically, as the magnitude of the current increases, the number of second lower electrodes 230b in contact with the upper electrode 240 may be measured, and as the magnitude of the current decreases, the contact with the upper electrode 240 It may be measured that the number of second lower electrodes 230b is small. An alignment state of the upper electrode 240 and the photoelectric conversion layer PD3 may be measured using information on the measurement of the number of second lower electrodes 230b in contact with the upper electrode 240. The alignment of the lower electrodes 230, the photoelectric conversion layer PD3, and the upper electrode 240 is measured, and when the misalignment is measured, the alignment of the photoelectric conversion layer PD3 and the upper electrode 240 is adjusted ( adjustment).

본 실시예에서는 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수의 계측 정보를 이용하여 정렬 상태를 계측하는 것으로 설명하였지만, 이에 한정되지 않을 수 있다.In the present exemplary embodiment, it has been described that the alignment state is measured using measurement information of the number of second lower electrodes 230b in contact with the upper electrode 240, but the present invention may not be limited thereto.

일 예로, 상부 전극(240) 및 광전 변환 층(PD3)의 정렬 상태에 따라 상부 전극(240)과 접촉하는 제1 하부 전극들(230a) 및 제2 하부 전극들(230b)의 개수가 달라질 수 있다. 이 경우, 계측 유닛(400)에서 측정되는 전류의 크기를 이용하여, 상부 전극(240)과 접촉하는 제1 하부 전극들(230a) 및 제2 하부 전극들(230b)의 개수를 계측하여, 상부 전극(240)과 광전 변환 층(PD3)의 정렬 상태를 계측할 수 있다.For example, the number of first lower electrodes 230a and second lower electrodes 230b in contact with the upper electrode 240 may vary according to the alignment of the upper electrode 240 and the photoelectric conversion layer PD3. have. In this case, the number of the first lower electrodes 230a and the second lower electrodes 230b in contact with the upper electrode 240 is measured using the magnitude of the current measured by the measurement unit 400, The alignment of the electrode 240 and the photoelectric conversion layer PD3 may be measured.

도 3에 나타난 이미지 센서의 광전 변환 층(PD3)은 기 결정된 위치에 정렬된 것일 수 있다. 다시 말하면, 도 3의 광전 변환 층(PD3)의 위치는 기준 상태로 정의될 수 있다.The photoelectric conversion layer PD3 of the image sensor shown in FIG. 3 may be aligned at a predetermined position. In other words, the position of the photoelectric conversion layer PD3 of FIG. 3 may be defined as a reference state.

도 4에 나타난 이미지 센서의 광전 변환 층(PD3)은, 도 3의 기준 상태로부터 제2 방향(D2)으로 오프셋될 수 있다. 다시 말하면, 도 4의 광전 변환 층(PD3)은 기준 상태로부터 제2 방향(D2)으로 오정렬된 것일 수 있다. 도 4의 광전 변환 층(PD3)은 제1 오정렬 상태로 정의될 수 있다.The photoelectric conversion layer PD3 of the image sensor shown in FIG. 4 may be offset from the reference state of FIG. 3 in the second direction D2. In other words, the photoelectric conversion layer PD3 of FIG. 4 may be misaligned in the second direction D2 from the reference state. The photoelectric conversion layer PD3 of FIG. 4 may be defined as a first misalignment state.

도 5에 나타난 이미지 센서의 광전 변환 층(PD3)은, 도 3의 기준 상태로부터 제2 방향(D2)의 반대 방향으로 오프셋될 수 있다. 다시 말하면, 도 5의 광전 변환 층(PD3)은 제2 방향(D2)의 반대 방향으로 오정렬된 것일 수 있다. 도 5의 광전 변환 층(PD3)은 제2 오정렬 상태로 정의될 수 있다.The photoelectric conversion layer PD3 of the image sensor shown in FIG. 5 may be offset in a direction opposite to the second direction D2 from the reference state of FIG. 3. In other words, the photoelectric conversion layer PD3 of FIG. 5 may be misaligned in a direction opposite to the second direction D2. The photoelectric conversion layer PD3 of FIG. 5 may be defined as a second misalignment state.

도 3, 도 4 및 도 5 각각의 이미지 센서에 대해 계측 유닛(400)을 이용하여 전류의 크기 및 저항의 크기를 측정하여 각각 도 6a 및 도 6b에 나타내었다.For each image sensor of FIGS. 3, 4 and 5, the magnitude of the current and the magnitude of the resistance were measured using the measurement unit 400, respectively, and are shown in FIGS. 6A and 6B.

도 6a 및 도 6b를 참조하면, 도 4의 제1 오정렬 상태는 도 3의 기준 상태에 비해 전류의 크기가 감소할 수 있다. 도 4의 제1 오정렬 상태는 도 3의 기준 상태에 비해 저항의 크기가 증가할 수 있다. 이는 제1 오정렬 상태가 기준 상태에 비해 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 감소하기 때문이다. 결론적으로, 계측 유닛(400)을 통해 측정된 전류의 크기가 기준 전류보다 작을 경우, 광전 변환 층(PD3)이 제2 방향(D2)으로 오정렬된 것으로 판단할 수 있다. 계측 유닛(400)을 통해 측정된 저항의 크기가 기준 저항보다 클 경우, 광전 변환 층(PD3)이 제2 방향(D2)으로 오정렬된 것으로 판단할 수 있다.6A and 6B, in the first misalignment state of FIG. 4, the amount of current may decrease compared to the reference state of FIG. 3. The first misalignment state of FIG. 4 may have an increased resistance compared to the reference state of FIG. 3. This is because the number of second lower electrodes 230b in contact with the upper electrode 240 in the first misalignment state decreases compared to the reference state. In conclusion, when the magnitude of the current measured through the measurement unit 400 is smaller than the reference current, it may be determined that the photoelectric conversion layer PD3 is misaligned in the second direction D2. When the size of the resistance measured through the measurement unit 400 is greater than the reference resistance, it may be determined that the photoelectric conversion layer PD3 is misaligned in the second direction D2.

도 5의 제2 오정렬 상태는 도 3의 기준 상태에 비해 전류의 크기가 증가할 수 있다. 도 5의 제2 오정렬 상태는 도 3의 기준 상태에 비해 저항의 크기가 감소할 수 있다. 이는 제2 오정렬 상태가 기준 상태에 비해 상부 전극(240)과 접촉하는 제2 하부 전극들(230b)의 개수가 증가하기 때문이다. 결론적으로, 계측 유닛(400)을 통해 측정된 전류의 크기가 기준 전류보다 클 경우, 광전 변환 층(PD3)이 제2 방향(D2)의 반대 방향으로 오정렬된 것으로 판단할 수 있다. 계측 유닛(400)을 통해 측정된 저항의 크기가 기준 저항보다 작을 경우, 광전 변환 층(PD3)이 제2 방향(D2)의 반대 방향으로 오정렬된 것으로 판단할 수 있다.In the second misalignment state of FIG. 5, the amount of current may increase compared to the reference state of FIG. 3. The second misalignment state of FIG. 5 may have a reduced resistance compared to the reference state of FIG. 3. This is because the number of second lower electrodes 230b in contact with the upper electrode 240 in the second misalignment state increases compared to the reference state. In conclusion, when the magnitude of the current measured through the measurement unit 400 is greater than the reference current, it may be determined that the photoelectric conversion layer PD3 is misaligned in the opposite direction to the second direction D2. When the size of the resistance measured through the measurement unit 400 is smaller than the reference resistance, it may be determined that the photoelectric conversion layer PD3 is misaligned in the opposite direction to the second direction D2.

도 7은 본 발명의 다른 실시예에 따른 이미지 센서의 계측 방법을 설명하기 위한 평면도이다.7 is a plan view illustrating a method of measuring an image sensor according to another exemplary embodiment of the present invention.

도 7을 참조하면, 제3 하부 전극들(230c)과 전기적으로 연결된 제3 패드(350), 및 제4 하부 전극들(230d)과 전기적으로 연결된 제4 패드(360)가 추가로 제공될 수 있다. 제3 패드(350)는 제1 방향(D1)으로 배열된 제3 하부 전극들(230c)과 전기적으로 연결될 수 있다. 제4 패드(360)는 제1 방향(D1)으로 배열된 제4 하부 전극들(230d)과 전기적으로 연결될 수 있다. 제3 및 제4 패드들(350, 360)과 연결된 추가 계측 유닛(410)이 제공될 수 있다. 따라서, 추가 계측 유닛(410)을 통해 광전 변환 층(PD3)의 제1 방향(D1)으로의 오정렬을 계측할 수 있으며, 앞서 설명한 바와 같이, 계측 유닛(400)을 통해서는 광전 변환 층(PD3)의 제2 방향(D2)으로의 오정렬을 계측할 수 있다. Referring to FIG. 7, a third pad 350 electrically connected to the third lower electrodes 230c and a fourth pad 360 electrically connected to the fourth lower electrodes 230d may be additionally provided. have. The third pad 350 may be electrically connected to the third lower electrodes 230c arranged in the first direction D1. The fourth pad 360 may be electrically connected to the fourth lower electrodes 230d arranged in the first direction D1. An additional measurement unit 410 connected to the third and fourth pads 350 and 360 may be provided. Accordingly, the misalignment of the photoelectric conversion layer PD3 in the first direction D1 may be measured through the additional measurement unit 410, and as described above, the photoelectric conversion layer PD3 The misalignment of) in the second direction D2 can be measured.

도 8는 본 발명의 실시예에 따른 이미지 센서의 평면도이다. 도 9a는 도 8의 A-A'선에 따른 단면도이다. 도 9b는 도 8의 B-B'선에 따른 단면도이다.8 is a plan view of an image sensor according to an embodiment of the present invention. 9A is a cross-sectional view taken along line A-A' of FIG. 8. 9B is a cross-sectional view taken along line B-B' of FIG. 8.

도 8, 9a 및 9b를 참조하면, 평면적 관점에서, 이미지 센서(10)는 픽셀 어레이 영역(AR, DR) 및 픽셀 어레이 영역(AR, DR)을 둘러싸는 주변 영역(PR)을 포함할 수 있다. 픽셀 어레이 영역(AR, DR)은, 평면적 관점에서, 중앙의 활성 영역(AR), 및 활성 영역(AR)을 둘러싸는 더미 영역(DR)을 포함할 수 있다. 평면적 관점에서, 더미 영역(DR)은 활성 영역(AR)과 주변 영역(PR) 사이에 위치할 수 있다. 활성 영역(AR)은 활성 픽셀들이 배치되는 영역일 수 있고, 더미 영역(DR)은 더미 픽셀들이 배치되는 영역일 수 있다. 활성 픽셀들은 도 1, 도 2a 및 도 2b를 참조하여 설명한 픽셀들(Px)에 해당할 수 있다. 더미 픽셀들은 활성 픽셀들과 유사한 구조를 갖지만, 활성 픽셀들과 같은 동작(즉, 빛을 받아 광전 신호를 발생시키는 동작)은 수행하지 않는 픽셀들일 수 있다. 주변 영역(PR)은 주변 회로가 배치되는 영역일 수 있다.8, 9A, and 9B, from a plan view, the image sensor 10 may include pixel array regions AR and DR and a peripheral region PR surrounding the pixel array regions AR and DR. . The pixel array areas AR and DR may include a central active area AR and a dummy area DR surrounding the active area AR from a plan view. In a plan view, the dummy area DR may be located between the active area AR and the peripheral area PR. The active area AR may be an area in which active pixels are disposed, and the dummy area DR may be an area in which dummy pixels are disposed. The active pixels may correspond to the pixels Px described with reference to FIGS. 1, 2A, and 2B. The dummy pixels may have a structure similar to that of the active pixels, but may not perform the same operation as the active pixels (ie, an operation of receiving light and generating a photoelectric signal). The peripheral area PR may be an area in which a peripheral circuit is disposed.

이미지 센서(10)는 기판(110)을 포함할 수 있다. 기판(110)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 기판(110)은 서로 대향하는 제1 면(110a) 및 제2 면(110b)을 가질 수 있다. 기판(110)의 제1 면(110a)은 전면이고, 기판(110)의 제2 면(110b)은 후면일 수 있다. 예를 들어, 기판(110)은 벌크 실리콘 기판, SOI(silicon on insulator) 기판, 또는 반도체 에피택시얼 층일 수 있다. 기판(110)은 제1 도전형(예를 들어, p형)을 가질 수 있다.The image sensor 10 may include a substrate 110. The substrate 110 may extend from the active area AR to the dummy area DR and the peripheral area PR. The substrate 110 may have a first surface 110a and a second surface 110b facing each other. The first surface 110a of the substrate 110 may be a front surface, and the second surface 110b of the substrate 110 may be a rear surface. For example, the substrate 110 may be a bulk silicon substrate, a silicon on insulator (SOI) substrate, or a semiconductor epitaxial layer. The substrate 110 may have a first conductivity type (eg, p-type).

활성 영역(AR) 및 더미 영역(DR)의 기판(110)은 2차원적으로 배열되는 복수의 픽셀 영역들(PXR)을 포함할 수 있다. 예를 들어, 픽셀 영역들(PXR)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 주변 영역(PR)의 기판(110)은 픽셀 영역(PXR)을 포함하지 않을 수 있다.The substrate 110 of the active area AR and the dummy area DR may include a plurality of pixel areas PXR that are two-dimensionally arranged. For example, the pixel regions PXR may be two-dimensionally arranged along a first direction D1 and a second direction D2 crossing the first direction D1. The substrate 110 of the peripheral area PR may not include the pixel area PXR.

활성 영역(AR) 및 더미 영역(DR)의 기판(110) 내에, 관통 전극들(120)이 제공될 수 있다. 관통 전극들(120)은 도전 물질을 포함할 수 있다. 본 발명의 실시예들에서, 관통 전극들(120)은 n형 또는 p형으로 도핑된 폴리 실리콘을 포함할 수 있다. 예를 들어, 관통 전극들(120)에 포함된 n형 또는 p형 불순물의 농도는 1019/cm3보다 클 수 있다.Through electrodes 120 may be provided in the substrate 110 of the active area AR and the dummy area DR. The through electrodes 120 may include a conductive material. In embodiments of the present invention, the through electrodes 120 may include n-type or p-type doped polysilicon. For example, the concentration of n-type or p-type impurities included in the through electrodes 120 may be greater than 1019/cm3.

평면적 관점에서, 관통 전극들(120)은 픽셀 영역들(PXR) 사이에 배치될 수 있다. 예를 들어, 관통 전극들(120)은 제1 방향(D1)을 따라 인접하는 픽셀 영역들(PXR) 사이에 배치될 수 있다. 이에 따라, 관통 전극들(120) 및 픽셀 영역들(PXR)은 제1 방향(D1)을 따라 교대로 배열될 수 있다.From a plan view, the through electrodes 120 may be disposed between the pixel regions PXR. For example, the through electrodes 120 may be disposed between adjacent pixel regions PXR along the first direction D1. Accordingly, the through electrodes 120 and the pixel regions PXR may be alternately arranged along the first direction D1.

관통 전극들(120)의 각각은 기판(110)의 제1 면(110a)에 수직한 제3 방향(D3)을 따라 연장될 수 있다. 관통 전극들(120)의 각각의 일단(120b)은 기판(110)의 제2 면(110b)과 실질적으로 공면을 이룰 수 있다. 관통 전극들(120)의 각각의 타단(120a)은 기판(110)의 제1 면(110a)과 실질적으로 공면을 이룰 수 있다. 단면적 관점에서, 관통 전극들(120)의 각각의 폭은 기판(110)의 제2 면(110b)에 인접할수록 작아질 수 있다.Each of the through electrodes 120 may extend along a third direction D3 perpendicular to the first surface 110a of the substrate 110. One end 120b of each of the through electrodes 120 may be substantially coplanar with the second surface 110b of the substrate 110. The other ends 120a of each of the through electrodes 120 may be substantially coplanar with the first surface 110a of the substrate 110. In terms of cross-sectional area, the widths of each of the through electrodes 120 may decrease as they are adjacent to the second surface 110b of the substrate 110.

관통 전극들(120)의 각각의 측벽과 기판(110) 사이에 관통 절연 패턴(122)이 제공될 수 있다. 관통 절연 패턴(122)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A through insulating pattern 122 may be provided between each sidewall of the through electrodes 120 and the substrate 110. The through insulating pattern 122 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

일 예로, 기판(110) 내에 제1 소자 분리 패턴들(미도시)이 제공될 수 있다. 상기 제1 소자 분리 패턴들의 각각은 기판(110)의 제1 면(110a)에서 제2 면(110b)으로 연장되는 깊은 소자 분리 패턴일 수 있다. 상기 제1 소자 분리 패턴들은 픽셀 영역들(PXR)의 사이에 배치될 수 있다. 다른 예로, 상기 제1 소자 분리 패턴들은 제공되지 않을 수 있다.For example, first device isolation patterns (not shown) may be provided in the substrate 110. Each of the first device isolation patterns may be a deep device isolation pattern extending from the first surface 110a to the second surface 110b of the substrate 110. The first device isolation patterns may be disposed between the pixel regions PXR. As another example, the first device isolation patterns may not be provided.

기판(110) 내에 제2 소자 분리 패턴들(130)이 제공될 수 있다. 제2 소자 분리 패턴들(130)은 기판(110)의 제1 면(110a) 상에 형성되는 얕은 소자 분리 패턴일 수 있다. 제2 소자 분리 패턴들(130)의 깊이는 상기 제1 소자 분리 패턴들의 깊이보다 얕을 수 있다.Second device isolation patterns 130 may be provided in the substrate 110. The second device isolation patterns 130 may be shallow device isolation patterns formed on the first surface 110a of the substrate 110. The depth of the second device isolation patterns 130 may be shallower than the depth of the first device isolation patterns.

제2 소자 분리 패턴들(130)은 픽셀 영역들(PXR)의 각각 내에 소자 활성 영역을 정의할 수 있다. 상기 소자 활성 영역은 기판(110)의 제1 면(110a) 상에 배치되는 트랜지스터들의 동작을 위한 영역일 수 있다. 예를 들어, 상기 트랜지스터들은 도 2a 및 도 2b를 참조하여 설명한 트랜지스터들(Rx, Sx, Ax, Tx', Rx', Sx', 및/또는 Ax')을 포함할 수 있다. 제2 소자 분리 패턴(130)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.The second device isolation patterns 130 may define a device active region in each of the pixel regions PXR. The device active region may be a region for operation of transistors disposed on the first surface 110a of the substrate 110. For example, the transistors may include the transistors Rx, Sx, Ax, Tx', Rx', Sx', and/or Ax' described with reference to FIGS. 2A and 2B. The second device isolation pattern 130 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

활성 영역(AR) 및 더미 영역(DR)의 기판(110) 내에 광전 변환 영역들(PD1, PD2)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR)의 각각 내에 광전 변환 영역(PD1 또는 PD2)이 배치될 수 있다. 광전 변환 영역들(PD1, PD2)은 제1 광전 변환 영역들(PD1) 및 제2 광전 변환 영역들(PD2)을 포함할 수 있다. 제1 광전 변환 영역들(PD1)은 도 1을 참조하여 설명한 제1 광전 변환 영역들(PD1)에 해당할 수 있고, 제2 광전 변환 영역들(PD2)은 도 1을 참조하여 설명한 제2 광전 변환 영역들(PD2)에 해당할 수 있다. 제1 및 제2 광전 변환 영역들(PD1, PD2)은 2차원적으로 배열될 수 있으며, 평면적 관점에서 교대로 배열될 수 있다.Photoelectric conversion regions PD1 and PD2 may be provided in the substrate 110 of the active region AR and the dummy region DR. Specifically, the photoelectric conversion region PD1 or PD2 may be disposed in each of the pixel regions PXR of the substrate 110. The photoelectric conversion regions PD1 and PD2 may include first photoelectric conversion regions PD1 and second photoelectric conversion regions PD2. The first photoelectric conversion regions PD1 may correspond to the first photoelectric conversion regions PD1 described with reference to FIG. 1, and the second photoelectric conversion regions PD2 are described with reference to FIG. 1. It may correspond to the conversion areas PD2. The first and second photoelectric conversion regions PD1 and PD2 may be arranged two-dimensionally, and may be alternately arranged in a plan view.

광전 변환 영역들(PD1, PD2)은 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역일 수 있다. 이에 따라, 광전 변환 영역들(PD1, PD2)은 제2 도전형을 가질 수 있다. 예를 들어, 기판(110)의 제1 면(110a)과 제2 면(110b) 사이에 포텐셜 기울기를 가질 수 있도록, 광전 변환 영역들(PD1, PD2)의 각각의 제1 면(110a)에 인접한 부분과 제2 면(110b)에 인접한 부분은 불순물 농도 차이를 가질 수 있다. 예를 들어, 광전 변환 영역들(PD1, PD2)의 각각은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수도 있다.The photoelectric conversion regions PD1 and PD2 may be regions doped with impurities of a second conductivity type (eg, n-type) different from the first conductivity type (eg, p-type). Accordingly, the photoelectric conversion regions PD1 and PD2 may have the second conductivity type. For example, to have a potential slope between the first and second surfaces 110a and 110b of the substrate 110, each of the first surfaces 110a of the photoelectric conversion regions PD1 and PD2 The adjacent portion and the portion adjacent to the second surface 110b may have a difference in impurity concentration. For example, each of the photoelectric conversion regions PD1 and PD2 may be formed in a form in which a plurality of impurity regions are stacked.

활성 영역(AR) 및 더미 영역(DR)의 기판(110) 내에 웰 불순물 영역들(WR)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR) 내에 웰 불순물 영역(WR)이 배치될 수 있다. 웰 불순물 영역들(WR)의 각각은 기판(110)의 제1 면(110a)에 인접할 수 있다. 이에 따라, 픽셀 영역들(PXR)의 각각 내에서, 웰 불순물 영역(WR)은 광전 변환 영역(PD1 또는 PD2)과 기판(110)의 제1 면(110a) 사이에 위치할 수 있다. 다시 말해, 픽셀 영역들(PXR)의 각각 내에서, 광전 변환 영역(PD1 또는 PD2)은 웰 불순물 영역(WR)과 기판(110)의 제2 면(110b) 사이에 위치할 수 있다.Well impurity regions WR may be provided in the substrate 110 of the active region AR and the dummy region DR. Specifically, the well impurity region WR may be disposed in the pixel regions PXR of the substrate 110. Each of the well impurity regions WR may be adjacent to the first surface 110a of the substrate 110. Accordingly, in each of the pixel regions PXR, the well impurity region WR may be positioned between the photoelectric conversion region PD1 or PD2 and the first surface 110a of the substrate 110. In other words, in each of the pixel regions PXR, the photoelectric conversion region PD1 or PD2 may be positioned between the well impurity region WR and the second surface 110b of the substrate 110.

웰 불순물 영역들(WR)은 상기 제1 도전형(예를 들어, p형)의 불순물로 도핑된 영역들일 수 있다. 이에 따라, 웰 불순물 영역들(WR)은 상기 제1 도전형을 가질 수 있다.The well impurity regions WR may be regions doped with impurities of the first conductivity type (eg, p-type). Accordingly, the well impurity regions WR may have the first conductivity type.

활성 영역(AR) 및 더미 영역(DR)의 기판(110) 내에 제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)이 제공될 수 있다. 구체적으로, 기판(110)의 픽셀 영역들(PXR)의 각각 내에 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)이 제공될 수 있다. 제1 플로팅 확산 영역들(FD1)의 각각은 도 2a를 참조하여 설명한 제1 플로팅 확산 영역(FD1)에 해당할 수 있고, 제2 플로팅 확산 영역들(FD2)의 각각은 도 2b를 참조하여 설명한 제2 플로팅 확산 영역(FD2)에 해당할 수 있다.First floating diffusion regions FD1 and second floating diffusion regions FD2 may be provided in the substrate 110 of the active area AR and the dummy area DR. Specifically, a pair of first floating diffusion regions FD1 and second floating diffusion regions FD2 may be provided within each of the pixel regions PXR of the substrate 110. Each of the first floating diffusion regions FD1 may correspond to the first floating diffusion region FD1 described with reference to FIG. 2A, and each of the second floating diffusion regions FD2 is described with reference to FIG. 2B. It may correspond to the second floating diffusion region FD2.

픽셀 영역들(PXR)의 각각 내에서, 상기 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)은 웰 불순물 영역(WR) 내에 위치할 수 있으며, 기판(110)의 제1 면(110a)에 인접할 수 있다. 픽셀 영역들(PXR)의 각각 내에서, 상기 한 쌍의 제1 플로팅 확산 영역(FD1) 및 제2 플로팅 확산 영역(FD2)은 서로 이격할 수 있으며, 이들 사이로 제2 소자 분리 패턴(130)이 연장될 수 있다.In each of the pixel regions PXR, the pair of the first floating diffusion region FD1 and the second floating diffusion region FD2 may be located in the well impurity region WR. It may be adjacent to the first surface 110a. Within each of the pixel regions PXR, the pair of first floating diffusion regions FD1 and second floating diffusion regions FD2 may be spaced apart from each other, and a second device isolation pattern 130 is formed between them. Can be extended.

제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)은 각각 상기 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역들일 수 있다. 이에 따라, 제1 플로팅 확산 영역들(FD1) 및 제2 플로팅 확산 영역들(FD2)은 제2 도전형을 가질 수 있다.Each of the first floating diffusion regions FD1 and the second floating diffusion regions FD2 may be regions doped with an impurity of the second conductivity type (eg, n-type). Accordingly, the first floating diffusion regions FD1 and the second floating diffusion regions FD2 may have a second conductivity type.

활성 영역(AR) 및 더미 영역(DR)의 기판(110)의 제1 면(110a) 상에, 트랜스퍼 게이트들(TG')이 배치될 수 있다. 트랜스퍼 게이트들(TG')은 픽셀 영역들(PXR)에 각각 대응되도록 배치될 수 있다. 트랜스퍼 게이트들(TG')의 각각의 일 측에 제2 플로팅 확산 영역들(FD2) 중 대응하는 하나가 위치할 수 있다.Transfer gates TG' may be disposed on the first surface 110a of the substrate 110 of the active area AR and the dummy area DR. The transfer gates TG' may be disposed to correspond to the pixel regions PXR, respectively. A corresponding one of the second floating diffusion regions FD2 may be positioned at one side of each of the transfer gates TG'.

트랜스퍼 게이트들(TG')의 각각은 기판(110) 내로 삽입된 하부 및 상기 하부와 연결되며 기판(110)의 제1 면(110a) 상으로 돌출되는 상부를 포함할 수 있다. 트랜스퍼 게이트들(TG')의 각각은 도 2b를 참조하여 설명한 트랜스퍼 게이트들(TG')에 해당할 수 있다.Each of the transfer gates TG' may include a lower portion inserted into the substrate 110 and an upper portion connected to the lower portion and protruding onto the first surface 110a of the substrate 110. Each of the transfer gates TG' may correspond to the transfer gates TG' described with reference to FIG. 2B.

트랜스퍼 게이트들(TG')의 각각과 기판(110) 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 트랜스퍼 게이트들(TG')의 각각의 상기 상부의 측벽 상에 게이트 스페이서(GS)가 제공될 수 있다. 예를 들어, 게이트 절연 패턴(GI) 및 게이트 스페이서(GS)는 각각 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A gate insulating pattern GI may be provided between each of the transfer gates TG' and the substrate 110. A gate spacer GS may be provided on the upper sidewalls of each of the transfer gates TG'. For example, the gate insulating pattern GI and the gate spacer GS may each include silicon oxide, silicon nitride, and/or silicon oxynitride.

활성 영역(AR) 및 더미 영역(DR)의 기판(110)의 제1 면(110a) 상에, 제1 소스 팔로워 게이트(미도시), 제1 리셋 게이트(미도시), 제1 선택 게이트(미도시), 제2 소스 팔로워 게이트(미도시), 제2 리셋 게이트(미도시), 및/또는 제2 선택 게이트(미도시)가 제공될 수 있다. 구체적으로, 상기 게이트 들은 픽셀 영역들(PXR)의 제1 면(110a) 상에 배치될 수 있다. 상기 게이트들은 도 2a 및 도 2b를 참조하여 설명한 바와 실질적으로 동일한 기능 및/또는 동작을 수행하도록 구성될 수 있다.On the first surface 110a of the substrate 110 of the active region AR and the dummy region DR, a first source follower gate (not shown), a first reset gate (not shown), and a first selection gate ( (Not shown), a second source follower gate (not shown), a second reset gate (not shown), and/or a second selection gate (not shown) may be provided. Specifically, the gates may be disposed on the first surface 110a of the pixel regions PXR. The gates may be configured to perform substantially the same function and/or operation as described with reference to FIGS. 2A and 2B.

기판(110)의 제1 면(110a) 상에, 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 제1 층간 절연막(140)은 기판(110)의 제1 면(110a) 상에 제공된 게이트들(예를 들어, 트랜스퍼 게이트들(TG'))을 덮을 수 있다. 제1 층간 절연막(140)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A first interlayer insulating layer 140 may be provided on the first surface 110a of the substrate 110. The first interlayer insulating layer 140 may extend from the active area AR to the dummy area DR and the peripheral area PR. The first interlayer insulating layer 140 may cover gates (eg, transfer gates TG') provided on the first surface 110a of the substrate 110. The first interlayer insulating layer 140 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

제1 층간 절연막(140)을 관통하여 관통 전극들(120)에 각각 연결되는 제1 하부 콘택 플러그들(BCP1)이 제공될 수 있다. 단면적 관점에서, 제1 하부 콘택 플러그들(BCP1)의 각각의 폭은 관통 전극들(120)의 각각의 폭보다 작을 수 있다. 단면적 관점에서, 제1 하부 콘택 플러그들(BCP1)의 각각의 폭은 그와 연결되는 관통 전극(120)에 인접할수록 작아질 수 있다.First lower contact plugs BCP1 may be provided through the first interlayer insulating layer 140 and connected to the through electrodes 120, respectively. In terms of cross-sectional area, each width of the first lower contact plugs BCP1 may be smaller than each width of the through electrodes 120. In terms of cross-sectional area, the widths of each of the first lower contact plugs BCP1 may decrease as they are adjacent to the through electrode 120 connected thereto.

제1 층간 절연막(140)을 관통하여 제1 플로팅 확산 영역들(FD1)에 각각 연결되는 제2 하부 콘택 플러그들(BCP2) 및 제1 층간 절연막(140)을 관통하여 제2 플로팅 확산 영역들(FD2)에 각각 연결되는 제3 하부 콘택 플러그들(BCP3)이 제공될 수 있다. 제2 하부 콘택 플러그들(BCP2)의 각각의 폭 및 제3 하부 콘택 플러그들(BCP3)의 각각의 폭은 기판(110)의 제1 면(110a)에 인접할수록 작아질 수 있다.The second lower contact plugs BCP2 and the first interlayer insulating layer 140 penetrated through the first interlayer insulating layer 140 and respectively connected to the first floating diffusion regions FD1 and the second floating diffusion regions ( Third lower contact plugs BCP3 respectively connected to FD2) may be provided. Each width of the second lower contact plugs BCP2 and the width of each of the third lower contact plugs BCP3 may decrease as they are closer to the first surface 110a of the substrate 110.

제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)의 제3 방향(D3)으로의 길이는 실질적으로 동일할 수 있다. 제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 하부 콘택 플러그들(BCP1, BCP2, BCP3)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.The first to third lower contact plugs BCP1, BCP2, and BCP3 may have substantially the same length in the third direction D3. The first to third lower contact plugs BCP1, BCP2, and BCP3 may include a conductive material. For example, the first to third lower contact plugs BCP1, BCP2, and BCP3 may include metal (eg, tungsten).

제1 층간 절연막(140) 상에 제3 연결 배선들(CL3)이 제공될 수 있다. 제3 연결 배선들(CL3)의 각각은 대응하는 한 쌍의 제1 하부 콘택 플러그(BCP1)와 제2 하부 콘택 플러그(BCP2)를 연결할 수 있다. 관통 전극들(120)의 각각은 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)에 전기적으로 연결될 수 있다.Third connection wirings CL3 may be provided on the first interlayer insulating layer 140. Each of the third connection wires CL3 may connect a corresponding pair of first lower contact plugs BCP1 and second lower contact plugs BCP2. Each of the through electrodes 120 may be electrically connected to the first floating diffusion region FD1 through a first lower contact plug BCP1, a third connection line CL3, and a second lower contact plug BCP2. have.

제1 층간 절연막(140) 상에 제4 연결 배선들(CL4)이 제공될 수 있다. 제4 연결 배선들(CL4)은 제3 하부 콘택 플러그(BCP3)에 각각 연결될 수 있다.Fourth connection wirings CL4 may be provided on the first interlayer insulating layer 140. The fourth connection wires CL4 may be respectively connected to the third lower contact plug BCP3.

제3 및 제4 연결 배선들(CL3, CL4)은 도전 물질을 포함할 수 있다. 예를 들어, 제3 및 제4 연결 배선들(CL3, CL4)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.The third and fourth connection wirings CL3 and CL4 may include a conductive material. For example, the third and fourth connection wirings CL3 and CL4 may include a metal (eg, tungsten).

제1 층간 절연막(140) 상에 제2 층간 절연막(142)이 제공될 수 있다. 제2 층간 절연막(142)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 제2 층간 절연막(142)은 제3 및 제4 연결 배선들(CL3, CL4)을 덮을 수 있다. 제2 층간 절연막(142)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A second interlayer insulating layer 142 may be provided on the first interlayer insulating layer 140. The second interlayer insulating layer 142 may extend from the active area AR to the dummy area DR and the peripheral area PR. The second interlayer insulating layer 142 may cover the third and fourth connection wirings CL3 and CL4. The second interlayer insulating layer 142 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

더미 영역(DR)의 제2 층간 절연막(142)을 관통하여 제3 연결 배선들(CL3)에 각각 연결되는 제4 하부 콘택 플러그들(BCP4)이 제공될 수 있다. 단면적 관점에서, 제4 하부 콘택 플러그들(BCP4)의 각각의 폭은 그와 연결되는 제3 연결 배선(CL3)에 인접할수록 작아질 수 있다. 제4 하부 콘택 플러그(BCP4)는 도전 물질을 포함할 수 있다. 예를 들어, 제4 하부 콘택 플러그(BCP4)는 금속(예를 들어, 텅스텐)을 포함할 수 있다.Fourth lower contact plugs BCP4 may be provided through the second interlayer insulating layer 142 of the dummy region DR and connected to the third connection wires CL3, respectively. In terms of cross-sectional area, the widths of each of the fourth lower contact plugs BCP4 may decrease as they are adjacent to the third connection line CL3 connected thereto. The fourth lower contact plug BCP4 may include a conductive material. For example, the fourth lower contact plug BCP4 may include a metal (eg, tungsten).

더미 영역(DR) 및 주변 영역(PR)의 제2 층간 절연막(142) 상에 제1 연결 배선(CL1)이 제공될 수 있다. 제1 연결 배선(CL1)은 도 3을 참조하여 설명한 제1 연결 배선(CL1)에 해당할 수 있다. 제1 연결 배선(CL1)은 더미 영역(DR)에서 주변 영역(PR)으로 연장할 수 있다. 제1 연결 배선(CL1)은 더미 영역(DR)에서 제4 하부 콘택 플러그들(BCP4)과 연결될 수 있다.The first connection wiring CL1 may be provided on the second interlayer insulating layer 142 in the dummy region DR and the peripheral region PR. The first connection line CL1 may correspond to the first connection line CL1 described with reference to FIG. 3. The first connection line CL1 may extend from the dummy area DR to the peripheral area PR. The first connection line CL1 may be connected to the fourth lower contact plugs BCP4 in the dummy area DR.

더미 영역(DR) 및 주변 영역(PR)의 제2 층간 절연막(142) 상에 제2 연결 배선(CL2)이 제공될 수 있다. 제2 연결 배선(CL2)은 도 3을 참조하여 설명한 제2 연결 배선(CL2)에 해당할 수 있다. 제2 연결 배선(CL2)은 더미 영역(DR)에서 주변 영역(PR)으로 연장할 수 있다. 제2 연결 배선(CL2)은 더미 영역(DR)에서 제4 하부 콘택 플러그들(BCP4)과 연결될 수 있다.A second connection line CL2 may be provided on the second interlayer insulating layer 142 in the dummy region DR and the peripheral region PR. The second connection wire CL2 may correspond to the second connection wire CL2 described with reference to FIG. 3. The second connection wiring CL2 may extend from the dummy area DR to the peripheral area PR. The second connection wiring CL2 may be connected to the fourth lower contact plugs BCP4 in the dummy area DR.

제1 및 제2 연결 배선들(CL1, CL2)은 서로 평행할 수 있다. 제1 및 제2 연결 배선들(CL1, CL2)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 연결 배선들(CL1, CL2)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 연결 배선들(CL1, CL2)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.The first and second connection wires CL1 and CL2 may be parallel to each other. The first and second connection wires CL1 and CL2 may be spaced apart from each other in the second direction D2. The first and second connection wirings CL1 and CL2 may include a conductive material. For example, the first and second connection wirings CL1 and CL2 may include metal (eg, tungsten).

제2 층간 절연막(142) 상에 제3 층간 절연막(144)이 제공될 수 있다. 제3 층간 절연막(144)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 제3 층간 절연막(144)은 제1 및 제2 연결 배선들(CL1, CL2)을 덮을 수 있다. 제3 층간 절연막(144)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A third interlayer insulating layer 144 may be provided on the second interlayer insulating layer 142. The third interlayer insulating layer 144 may extend from the active area AR to the dummy area DR and the peripheral area PR. The third interlayer insulating layer 144 may cover the first and second connection wirings CL1 and CL2. The third interlayer insulating layer 144 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

기판(110)의 제2 면(110b) 상에 버퍼 층(BL)이 제공될 수 있다. 버퍼 층(BL)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 버퍼 층(BL) 기판(110)의 제2 면(110b)의 결함에 의해 생성된 전하(즉, 전자 혹은 정공)가 광전 변환 영역들(PD1, PD2)로 이동하는 것을 억제하는 역할을 할 수 있다. 버퍼 층(BL)은 금속 산화물을 포함할 수 있다. 예를 들어, 버퍼 층(BL)은 알루미늄 산화물 및/또는 하프늄 산화물을 포함할 수 있다.The buffer layer BL may be provided on the second surface 110b of the substrate 110. The buffer layer BL may extend from the active area AR to the dummy area DR and the peripheral area PR. Buffer layer (BL) It can play a role of suppressing the movement of charges (ie, electrons or holes) generated by defects on the second surface 110b of the substrate 110 to the photoelectric conversion regions PD1 and PD2. have. The buffer layer BL may include metal oxide. For example, the buffer layer BL may include aluminum oxide and/or hafnium oxide.

버퍼 층(BL) 상에, 절연 구조체(220)가 제공될 수 있다. 절연 구조체(220)는 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 활성 영역(AR) 및 더미 영역(DR)의 절연 구조체(220) 내에 컬러 필터들(212, 214)이 매립될 수 있다. 절연 구조체(220)는, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.An insulating structure 220 may be provided on the buffer layer BL. The insulating structure 220 may extend from the active area AR to the dummy area DR and the peripheral area PR. Color filters 212 and 214 may be buried in the insulating structure 220 of the active area AR and the dummy area DR. The insulating structure 220 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

구체적으로, 절연 구조체(220)는 활성 영역(AR) 및 더미 영역(DR)에서 리세스 영역들(222r)을 갖는 제1 절연 패턴(222)을 포함할 수 있다. 평면적 관점에서, 제1 절연 패턴(222)의 리세스 영역들(222r)은 기판(110)의 픽셀 영역들(PXR)에 대응될 수 있다. 리세스 영역들(222r)에 의하여 버퍼 층(BL)이 노출될 수 있다.Specifically, the insulating structure 220 may include a first insulating pattern 222 having recess regions 222r in the active region AR and the dummy region DR. From a plan view, the recess regions 222r of the first insulating pattern 222 may correspond to the pixel regions PXR of the substrate 110. The buffer layer BL may be exposed by the recess regions 222r.

컬러 필터들(212, 214)은 제1 컬러 필터들(212) 및 제2 컬러 필터들(214)을 포함할 수 있다. 제1 컬러 필터들(212)은 도 1을 참조하여 설명한 제1 컬러 필터들(212)에 해당할 수 있고, 제2 컬러 필터들(214)은 도 1을 참조하여 설명한 제2 컬러 필터들(214)에 해당할 수 있다. 리세스 영역들(222r)의 각각 내에, 제1 컬러 필터(212) 및 제2 컬러 필터(214) 중에서 어느 하나가 배치될 수 있다. 평면적 관점에서, 제1 컬러 필터들(212)은 제1 광전 변환 영역들(PD1)에 대응되도록 배치될 수 있고, 제2 컬러 필터들(214)은 제2 광전 변환 영역들(PD2)에 대응되도록 배치될 수 있다.The color filters 212 and 214 may include first color filters 212 and second color filters 214. The first color filters 212 may correspond to the first color filters 212 described with reference to FIG. 1, and the second color filters 214 may correspond to the second color filters 212 described with reference to FIG. 1. 214). Any one of the first color filter 212 and the second color filter 214 may be disposed in each of the recess regions 222r. From a plan view, the first color filters 212 may be disposed to correspond to the first photoelectric conversion regions PD1, and the second color filters 214 may correspond to the second photoelectric conversion regions PD2. It can be arranged as much as possible.

도 1 및 도 2b를 참조하여 설명한 바와 같이, 제1 컬러 필터(212)는 제1 파장의 빛(L1)을 투과시킬 수 있다. 제1 광전 변환 영역(PD1)은 제1 파장의 빛(L1)으로부터 전하(즉, 전자-정공 쌍)을 생성시킬 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다. 제2 컬러 필터(214)는 제2 파장의 빛(L2)을 투과시킬 수 있다. 제2 광전 변환 영역(PD2)은 제2 파장의 빛(L2)으로부터 전하(즉, 전자-정공 쌍)을 생성시킬 수 있다. 트랜스퍼 트랜지스터(Tx')를 턴-온 시키면, 생성된 전하(즉, 정공 또는 전자)가 제2 플로팅 확산 영역(FD2)으로 전송되어 축적될 수 있다.As described with reference to FIGS. 1 and 2B, the first color filter 212 may transmit light L1 of a first wavelength. The first photoelectric conversion region PD1 may generate charge (ie, an electron-hole pair) from the light L1 of the first wavelength. When the transfer transistor Tx' is turned on, generated charges (ie, holes or electrons) may be transferred to and accumulated in the second floating diffusion region FD2. The second color filter 214 may transmit light L2 of the second wavelength. The second photoelectric conversion region PD2 may generate charge (ie, an electron-hole pair) from the light L2 of the second wavelength. When the transfer transistor Tx' is turned on, generated charges (ie, holes or electrons) may be transferred to and accumulated in the second floating diffusion region FD2.

절연 구조체(220)는 활성 영역(AR) 및 더미 영역(DR)에서 컬러 필터들(212, 214) 상에 제공되는 제2 절연 패턴들(224)을 더 포함할 수 있다. 제2 절연 패턴들(224)은 리세스 영역들(222r) 내에 각각 제공되어 서로 이격될 수 있다.The insulating structure 220 may further include second insulating patterns 224 provided on the color filters 212 and 214 in the active area AR and the dummy area DR. The second insulating patterns 224 may be provided in the recess regions 222r and may be spaced apart from each other.

활성 영역(AR) 및 더미 영역(DR)에 절연 구조체(220)의 제1 절연 패턴(222) 및 버퍼 층(BL)을 관통하여 관통 전극들(120)에 각각 연결되는 상부 콘택 플러그들(TCP)이 제공될 수 있다. 단면적 관점에서, 상부 콘택 플러그들(TCP)의 각각의 폭은 관통 전극들(120)의 각각의 폭보다 작을 수 있다. 단면적 관점에서, 상부 콘택 플러그들(TCP)의 각각의 폭은 그와 연결되는 관통 전극(120)에 (또는, 기판(110)의 제2 면(110b)에) 인접할수록 작아질 수 있다. 상부 콘택 플러그들(TCP)은 도전 물질을 포함할 수 있다. 예를 들어, 상부 콘택 플러그들(TCP)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.Upper contact plugs TCP connected to the through electrodes 120 through the first insulating pattern 222 of the insulating structure 220 and the buffer layer BL in the active region AR and the dummy region DR. ) Can be provided. In terms of cross-sectional area, each width of the upper contact plugs TCP may be smaller than each width of the through electrodes 120. In terms of cross-sectional area, the width of each of the upper contact plugs TCP may decrease as the width of each of the upper contact plugs TCP is closer to the through electrode 120 connected thereto (or to the second surface 110b of the substrate 110 ). The upper contact plugs TCP may include a conductive material. For example, the upper contact plugs TCP may include metal (eg, tungsten).

활성 영역(AR) 및 더미 영역(DR)의 절연 구조체(220) 상에 하부 전극들(230)이 제공될 수 있다. 하부 전극들(230)은 도 3을 참조하여 설명한 하부 전극들(230)에 해당할 수 있다. 평면적 관점에서, 하부 전극들(230)은 기판(110)의 픽셀 영역들(PXR)에 각각 대응되도록 배치될 수 있으며, 서로 이격될 수 있다. 하부 전극들(230)의 각각은 상부 콘택 플러그들(TCP) 중에서 대응하는 하나에 연결될 수 있다.Lower electrodes 230 may be provided on the insulating structure 220 of the active region AR and the dummy region DR. The lower electrodes 230 may correspond to the lower electrodes 230 described with reference to FIG. 3. From a plan view, the lower electrodes 230 may be disposed to correspond to each of the pixel regions PXR of the substrate 110 and may be spaced apart from each other. Each of the lower electrodes 230 may be connected to a corresponding one of the upper contact plugs TCP.

하부 전극들(230)의 각각은 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)에 전기적으로 연결될 수 있다.Each of the lower electrodes 230 is formed through an upper contact plug TCP, a through electrode 120, a first lower contact plug BCP1, a third connection line CL3, and a second lower contact plug BCP2. It may be electrically connected to the first floating diffusion region FD1.

하부 전극들(230)은 제1 하부 전극들(230a) 및 제2 하부 전극들(230b)을 포함할 수 있다. 제1 하부 전극들(230a)은 도 3을 참조하여 설명한 제1 하부 전극들(230a)에 해당할 수 있다. 제2 하부 전극들(230b)은 도 3을 참조하여 설명한 제2 하부 전극들(230b)에 해당할 수 있다.The lower electrodes 230 may include first lower electrodes 230a and second lower electrodes 230b. The first lower electrodes 230a may correspond to the first lower electrodes 230a described with reference to FIG. 3. The second lower electrodes 230b may correspond to the second lower electrodes 230b described with reference to FIG. 3.

하부 전극들(230)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 하부 전극들(230)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.The lower electrodes 230 may include a transparent conductive material. For example, the lower electrodes 230 may include Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Zinc Oxide (ZnO), and/or an organic transparent conductive material.

하부 전극들(230) 사이의 갭을 채우는 제3 절연 패턴(226)이 제공될 수 있다. 제3 절연 패턴(226)의 상면은 하부 전극들(230)의 상면과 실질적으로 공면을 이룰 수 있다. 제3 절연 패턴(226)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A third insulating pattern 226 filling the gap between the lower electrodes 230 may be provided. The upper surface of the third insulating pattern 226 may be substantially coplanar with the upper surface of the lower electrodes 230. The third insulating pattern 226 may include, for example, silicon oxide, silicon nitride, and/or silicon oxynitride.

주변 영역(PR)의 제2 층간 절연막(142), 제1 층간 절연막(140), 기판(110), 버퍼 층(BL), 및 절연 구조체(220)를 관통하여 제1 연결 배선(CL1)과 연결되는 제1 패드 콘택 플러그(PCP1)가 제공될 수 있다.The second interlayer insulating layer 142, the first interlayer insulating layer 140, the substrate 110, the buffer layer BL, and the insulating structure 220 of the peripheral region PR are passed through the first connection wiring CL1 and A connected first pad contact plug PCP1 may be provided.

주변 영역(PR)의 제2 층간 절연막(142), 제1 층간 절연막(140), 기판(110), 버퍼 층(BL), 및 절연 구조체(220)를 관통하여 제2 연결 배선(CL2)과 연결되는 제2 패드 콘택 플러그(PCP2)가 제공될 수 있다.Through the second interlayer insulating layer 142, the first interlayer insulating layer 140, the substrate 110, the buffer layer BL, and the insulating structure 220 in the peripheral area PR, the second connection wiring CL2 and A second pad contact plug PCP2 to be connected may be provided.

단면적 관점에서, 제1 및 제2 패드 콘택 플러그들(PCP1, PCP2)의 폭은 그와 연결되는 제1 연결 배선(CL1) 또는 제2 연결 배선(CL2)에 인접할수록 작아질 수 있다. 제1 및 제2 패드 콘택 플러그들(PCP1, PCP2)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 패드 콘택 플러그들(PCP1, PCP2)은 금속(예를 들어, 텅스텐)을 포함할 수 있다.In terms of cross-sectional area, the widths of the first and second pad contact plugs PCP1 and PCP2 may decrease as they are adjacent to the first connection line CL1 or the second connection line CL2 connected thereto. The first and second pad contact plugs PCP1 and PCP2 may include a conductive material. For example, the first and second pad contact plugs PCP1 and PCP2 may include a metal (eg, tungsten).

주변 영역(PR)의 절연 구조체(220) 상에 제1 패드(330)가 제공될 수 있다. 제1 패드(330)는 도 3을 참조하여 설명한 제1 패드(330)에 해당할 수 있다. 제1 패드(330)는 제1 패드 콘택 플러그(PCP1)를 통해 제1 연결 배선(CL1)과 연결될 수 있다.The first pad 330 may be provided on the insulating structure 220 of the peripheral area PR. The first pad 330 may correspond to the first pad 330 described with reference to FIG. 3. The first pad 330 may be connected to the first connection line CL1 through the first pad contact plug PCP1.

제1 하부 전극들(230a)의 각각은 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 제4 하부 콘택 플러그(BCP4), 제1 연결 배선(CL1) 및 제1 패드 콘택 플러그(PCP1)를 통해 제1 패드(330)와 전기적으로 연결될 수 있다.Each of the first lower electrodes 230a includes an upper contact plug TCP, a through electrode 120, a first lower contact plug BCP1, a third connection wire CL3, and a fourth lower contact plug BCP4, The first pad 330 may be electrically connected through the first connection line CL1 and the first pad contact plug PCP1.

주변 영역(PR)의 절연 구조체(220) 상에 제2 패드(340)가 제공될 수 있다. 제2 패드(340)는 도 3을 참조하여 설명한 제2 패드(340)에 해당할 수 있다. 제2 패드(340)는 제2 패드 콘택 플러그(PCP2)를 통해 제2 연결 배선(CL2)과 연결될 수 있다.The second pad 340 may be provided on the insulating structure 220 of the peripheral area PR. The second pad 340 may correspond to the second pad 340 described with reference to FIG. 3. The second pad 340 may be connected to the second connection line CL2 through the second pad contact plug PCP2.

제2 하부 전극들(230b)의 각각은 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 제4 하부 콘택 플러그(BCP4), 제2 연결 배선(CL2) 및 제2 패드 콘택 플러그(PCP2)를 통해 제2 패드(340)와 전기적으로 연결될 수 있다.Each of the second lower electrodes 230b includes an upper contact plug TCP, a through electrode 120, a first lower contact plug BCP1, a third connection wire CL3, and a fourth lower contact plug BCP4, The second pad 340 may be electrically connected through the second connection line CL2 and the second pad contact plug PCP2.

제1 및 제2 패드들(330, 340)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 패드들(330, 340)은 동일한 평면 상에 제공될 수 있다. 제1 및 제2 패드들(330, 340)은 상부 전극(240)의 일 부분과 동일한 평면 상에 제공될 수 있다. 다시 말하면, 제1 및 제2 패드들(330, 340)은 상부 전극(240)의 제1 및 제2 하부 전극들(230a, 230b)과 접촉하는 부분들과 동일한 평면 상에 제공될 수 있다.The first and second pads 330 and 340 may be spaced apart from each other in the second direction D2. The first and second pads 330 and 340 may be provided on the same plane. The first and second pads 330 and 340 may be provided on the same plane as a portion of the upper electrode 240. In other words, the first and second pads 330 and 340 may be provided on the same plane as portions of the upper electrode 240 in contact with the first and second lower electrodes 230a and 230b.

하부 전극들(230) 상에 광전 변환 층(PD3)이 제공될 수 있다. 광전 변환 층(PD3)은 도 1, 도 2a 및 도 3을 참조하여 설명한 광전 변환 층(PD3)에 해당할 수 있다. 평면적 관점에서, 광전 변환 층(PD3)은 활성 영역(AR)을 덮을 수 있고, 더미 영역(DR)의 일부를 덮을 수 있다. 평면적 관점에서, 광전 변환 층(PD3)은 더미 영역(DR)의 일부를 노출할 수 있고, 주변 영역(PR)을 노출할 수 있다. 광전 변환 층(PD3)은 활성 영역(AR)의 하부 전극들(230)과 접촉할 수 있고, 더미 영역(DR)의 하부 전극들(230)의 일부와 접촉할 수 있다. 광전 변환 층(PD3)은 제1 하부 전극들(230a)과 접촉하지 않을 수 있다. 광전 변환 층(PD3)은 제2 하부 전극들(230b) 중 일부와 접촉할 수 있다.A photoelectric conversion layer PD3 may be provided on the lower electrodes 230. The photoelectric conversion layer PD3 may correspond to the photoelectric conversion layer PD3 described with reference to FIGS. 1, 2A and 3. From a plan view, the photoelectric conversion layer PD3 may cover the active area AR and a part of the dummy area DR. From a plan view, the photoelectric conversion layer PD3 may expose a part of the dummy area DR and may expose the peripheral area PR. The photoelectric conversion layer PD3 may contact the lower electrodes 230 of the active area AR, and may contact some of the lower electrodes 230 of the dummy area DR. The photoelectric conversion layer PD3 may not contact the first lower electrodes 230a. The photoelectric conversion layer PD3 may contact some of the second lower electrodes 230b.

일 예로, 광전 변환 층(PD3)은 유기 광전 변환 층을 포함할 수 있다. 광전 변환 층(PD3)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, 상기 p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 다른 예로, 광전 변환 층(PD3)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.As an example, the photoelectric conversion layer PD3 may include an organic photoelectric conversion layer. The photoelectric conversion layer PD3 may include a p-type organic semiconductor material and an n-type organic semiconductor material, and the p-type organic semiconductor material and the n-type organic semiconductor material may form a pn junction. As another example, the photoelectric conversion layer PD3 may include quantum dots or chalcogenides.

도 1을 참조하여 설명한 바와 같이, 광전 변환 층(PD3)은 제3 파장의 빛(L3)을 흡수하여, 제3 파장의 빛(L3)으로부터 전하(전자-정공 쌍)을 생성시킬 수 있다. 생성된 전하는 하부 전극(230), 상부 콘택 플러그(TCP), 관통 전극(120), 제1 하부 콘택 플러그(BCP1), 제3 연결 배선(CL3), 및 제2 하부 콘택 플러그(BCP2)를 통해 제1 플로팅 확산 영역(FD1)으로 전송되어 축적될 수 있다.As described with reference to FIG. 1, the photoelectric conversion layer PD3 may absorb light L3 of a third wavelength to generate electric charges (electron-hole pairs) from light L3 of the third wavelength. The generated charge is transmitted through the lower electrode 230, the upper contact plug TCP, the through electrode 120, the first lower contact plug BCP1, the third connection wire CL3, and the second lower contact plug BCP2. It may be transmitted to and accumulated in the first floating diffusion region FD1.

광전 변환 층(PD3) 상에 상부 전극(240)이 제공될 수 있다. 상부 전극(240)은 도 3을 참조하여 설명한 상부 전극(240)에 해당할 수 있다. 평면적 관점에서, 상부 전극(240)은 활성 영역(AR)을 덮을 수 있고, 더미 영역(DR)의 일부를 덮을 수 있다. 평면적 관점에서, 상부 전극(240)은 더미 영역(DR)의 일부를 노출할 수 있고, 주변 영역(PR)을 노출할 수 있다. 평면적 관점에서, 상부 전극(240)은 광전 변환 층(PD3)을 덮을 수 있다.The upper electrode 240 may be provided on the photoelectric conversion layer PD3. The upper electrode 240 may correspond to the upper electrode 240 described with reference to FIG. 3. From a plan view, the upper electrode 240 may cover the active area AR and a part of the dummy area DR. From a plan view, the upper electrode 240 may expose a part of the dummy area DR and may expose the peripheral area PR. From a plan view, the upper electrode 240 may cover the photoelectric conversion layer PD3.

상부 전극(240)은 활성 영역(AR)의 하부 전극들(230)과 접촉하지 않을 수 있다. 상부 전극(240)은 더미 영역(DR)의 하부 전극들(230)의 일부와 접촉할 수 있고, 더미 영역(DR)의 하부 전극들(230)의 다른 일부와 접촉하지 않을 수 있다. 상부 전극(240)은 더미 영역(DR)의 하부 전극들(230)의 상기 다른 일부를 노출할 수 있다. 상부 전극(240)은 제1 하부 전극들(230a) 중 일부와 접촉할 수 있다. 상부 전극(240)은 제2 하부 전극들(230b) 중 일부와 접촉할 수 있다.The upper electrode 240 may not contact the lower electrodes 230 of the active area AR. The upper electrode 240 may contact some of the lower electrodes 230 of the dummy region DR, and may not contact other parts of the lower electrodes 230 of the dummy region DR. The upper electrode 240 may expose the other part of the lower electrodes 230 of the dummy region DR. The upper electrode 240 may contact some of the first lower electrodes 230a. The upper electrode 240 may contact some of the second lower electrodes 230b.

상부 전극(240)의 평면적 넓이는 광전 변환 층(PD3)의 평면적 넓이보다는 클 수 있으며, 픽셀 어레이 영역(AR, DR)의 평면적 넓이보다는 작을 수 있다.The planar area of the upper electrode 240 may be larger than the planar area of the photoelectric conversion layer PD3 and may be smaller than the planar area of the pixel array regions AR and DR.

상부 전극(240)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 상부 전극(240)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.The upper electrode 240 may include a transparent conductive material. For example, the upper electrode 240 may include Indium Tin Oxide (ITO), Indium Zinc Oxide (IZO), Zinc Oxide (ZnO), and/or an organic transparent conductive material.

상부 전극(240) 상에 캡핑 층(250)이 제공될 수 있다. 캡핑 층(250)은 활성 영역(AR)에서 더미 영역(DR) 및 주변 영역(PR)으로 연장될 수 있다. 캡핑 층(250)은 절연 물질을 포함할 수 있다. 예를 들어, 캡핑 층(250)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.A capping layer 250 may be provided on the upper electrode 240. The capping layer 250 may extend from the active area AR to the dummy area DR and the peripheral area PR. The capping layer 250 may include an insulating material. For example, the capping layer 250 may include aluminum oxide, silicon oxide, silicon nitride, and/or silicon oxynitride.

활성 영역(AR)의 캡핑 층(250) 상에 마이크로 렌즈들(260)이 제공될 수 있다. 평면적 관점에서, 마이크로 렌즈들(260)은 활성 영역(AR)의 픽셀 영역들(PXR)에 대응되도록 배치될 수 있다. 마이크로 렌즈들(260)의 각각은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다.Micro lenses 260 may be provided on the capping layer 250 of the active area AR. From a plan view, the micro lenses 260 may be disposed to correspond to the pixel regions PXR of the active region AR. Each of the micro lenses 260 may have a convex shape and may have a predetermined radius of curvature.

도시된 것과 달리, 제1 및 제2 패드들(330, 340)은 캡핑 층(250)에 의해 덮히지 않을 수 있다. 다시 말하면, 주변 영역(PR)의 절연 구조체(220)는 캡핑 층(250)에 의해 덮히지 않을 수 있다. 이 경우, 제1 및 제2 패드들(330, 340)은 외부에 노출될 수 있다.Unlike shown, the first and second pads 330 and 340 may not be covered by the capping layer 250. In other words, the insulating structure 220 of the peripheral area PR may not be covered by the capping layer 250. In this case, the first and second pads 330 and 340 may be exposed to the outside.

도 10a 및 도 10b는 본 발명의 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 것으로, 각각 도 8의 A-A'선 및 B-B'선에 따른 단면도들이다.10A and 10B are cross-sectional views taken along lines A-A' and B-B' of FIG. 8, respectively, for explaining a method of manufacturing an image sensor according to an exemplary embodiment of the present invention.

본 실시예에 따른 이미지 센서(10)의 제조 공정에서, 앞서 설명한 캡핑 층(250)을 형성하기 전에, 제1 및 제2 패드들(330, 340)에 도 3의 계측 유닛(400)을 연결할 수 있다. 구체적으로, 계측 유닛(400)과 연결된 제1 탐침(PB1) 및 제2 탐침(PB2)을 각각 제1 및 제2 패드들(330, 340) 상에 접촉시킬 수 있다. 이로써, 계측 유닛(400)이 제1 및 제2 패드들(330, 340)과 전기적으로 연결될 수 있다. In the manufacturing process of the image sensor 10 according to the present embodiment, before forming the capping layer 250 described above, the measurement unit 400 of FIG. 3 is connected to the first and second pads 330 and 340. I can. Specifically, the first probe PB1 and the second probe PB2 connected to the measurement unit 400 may be brought into contact with the first and second pads 330 and 340, respectively. Accordingly, the measurement unit 400 may be electrically connected to the first and second pads 330 and 340.

계측 유닛(400)을 이용하여, 제2 패드(340), 제2 연결 배선(CL2), 제2 하부 전극들(230b), 상부 전극(240), 제1 하부 전극들(230a), 제1 연결 배선(CL1) 및 제1 패드(330)를 순차적으로 흐르는 전류를 흘려보낼 수 있다. 또는, 계측 유닛(400)을 이용하여, 제1 패드(330), 제1 연결 배선(CL1), 제1 하부 전극들(230a), 상부 전극(240), 제2 하부 전극들(230b), 제2 연결 배선(CL2) 및 제2 패드(340)를 순차적으로 흐르는 전류를 흘려보낼 수 있다.Using the measurement unit 400, the second pad 340, the second connection wiring CL2, the second lower electrodes 230b, the upper electrode 240, the first lower electrodes 230a, the first Current flowing sequentially through the connection wiring CL1 and the first pad 330 may be passed. Alternatively, by using the measurement unit 400, the first pad 330, the first connection wiring CL1, the first lower electrodes 230a, the upper electrode 240, the second lower electrodes 230b, A current flowing sequentially through the second connection wiring CL2 and the second pad 340 may be passed.

계측 유닛으로 상기 전류의 크기를 측정하여, 기준 전류와 비교하여 광전 변환 층(PD3)의 정렬 상태를 계측할 수 있다. 만약 측정된 전류의 크기가 기준 전류로부터 소정의 크기 이상으로 벗어날 경우, 광전 변환 층(PD3)이 오정렬된 것으로 판단할 수 있다. 이 경우, 광전 변환 층(PD3)의 형성 공정의 조건을 변경하여, 이어지는 생산 공정에서 광전 변환 층(PD3)이 기준 상태에 정렬되도록 조정(adjustment)할 수 있다.By measuring the magnitude of the current with a measurement unit, the alignment of the photoelectric conversion layer PD3 may be measured by comparing it with a reference current. If the magnitude of the measured current deviates from the reference current by a predetermined magnitude or more, it may be determined that the photoelectric conversion layer PD3 is misaligned. In this case, it is possible to adjust the conditions of the formation process of the photoelectric conversion layer PD3 so that the photoelectric conversion layer PD3 is aligned with the reference state in a subsequent production process.

이후, 계측 유닛(400) 및 제1 및 제2 탐침들(PB1, PB2)이 제거될 수 있다. 상부 전극(240) 상에 캡핑 층(250)이 형성될 수 있다. 캡핑 층(250) 상에 마이크로 렌즈들(260)이 형성될 수 있다.Thereafter, the measurement unit 400 and the first and second probes PB1 and PB2 may be removed. A capping layer 250 may be formed on the upper electrode 240. Micro lenses 260 may be formed on the capping layer 250.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In the above, embodiments of the present invention have been described with reference to the accompanying drawings. You can understand that there is. Therefore, it should be understood that the embodiments described above are illustrative and non-limiting in all respects.

Claims (10)

이미지 센서에 계측 유닛을 연결하는 것, 상기 이미지 센서는:
기판, 상기 기판 상의 제1 하부 전극들, 상기 기판 상의 제2 하부 전극들, 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층, 상기 광전 변환 층 및 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 상부 전극, 상기 제1 하부 전극들과 연결되는 제1 연결 배선, 및 상기 제2 하부 전극들과 연결되는 제2 연결 배선을 포함하고;
상기 계측 유닛을 이용하여 상기 제2 연결 배선, 상기 제2 하부 전극들, 상기 상부 전극, 상기 제1 하부 전극들 및 상기 제1 연결 배선을 흐르는 전류를 흘려보내는 것; 및
상기 하부 전극들, 상기 광전 변환 층 및 상기 상부 전극의 정렬 상태를 계측하는 것을 포함하는 이미지 센서의 계측 방법.Connecting the measurement unit to the image sensor, the image sensor comprising:
A substrate, first lower electrodes on the substrate, second lower electrodes on the substrate, a photoelectric conversion layer covering at least a portion of the first and second lower electrodes, the photoelectric conversion layer, and the first and second lower electrodes An upper electrode covering at least a portion of the electrodes, a first connection wire connected to the first lower electrodes, and a second connection wire connected to the second lower electrodes;
Passing a current flowing through the second connection wire, the second lower electrodes, the upper electrode, the first lower electrodes, and the first connection wire using the measurement unit; And
And measuring an alignment state of the lower electrodes, the photoelectric conversion layer, and the upper electrode. 제1 항에 있어서,
상기 정렬 상태를 계측하는 것은,
상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수를 계측하는 것을 포함하는 이미지 센서의 계측 방법.The method of claim 1,
Measuring the alignment state,
A method of measuring an image sensor comprising measuring the number of the second lower electrodes in contact with the upper electrode. 제1 항에 있어서,
상기 정렬 상태를 계측하는 것은,
상기 전류의 크기를 측정하는 것을 포함하는 이미지 센서의 계측 방법.The method of claim 1,
Measuring the alignment state,
A method of measuring an image sensor comprising measuring the magnitude of the current. 제1 항에 있어서,
상기 정렬 상태를 계측하는 것은,
상기 상부 전극과 접촉하는 상기 제1 하부 전극들의 개수를 계측하는 것 및 상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수를 계측하는 것을 포함하는 이미지 센서의 계측 방법.The method of claim 1,
Measuring the alignment state,
A method of measuring an image sensor comprising measuring the number of the first lower electrodes in contact with the upper electrode and measuring the number of the second lower electrodes in contact with the upper electrode. 제1 항에 있어서,
상기 이미지 센서는,
상기 기판을 관통하여 상기 제1 연결 배선과 연결되는 제1 패드 콘택 플러그 및 상기 기판을 관통하여 상기 제2 연결 배선과 연결되는 제2 패드 콘택 플러그를 더 포함하는 이미지 센서의 계측 방법.The method of claim 1,
The image sensor,
A method of measuring an image sensor, further comprising: a first pad contact plug passing through the substrate and connected to the first connection wire, and a second pad contact plug passing through the substrate and connected to the second connection wire. 제1 항에 있어서,
상기 이미지 센서는,
활성 영역, 상기 활성 영역을 둘러싸는 더미 영역 및 상기 더미 영역을 둘러싸는 주변 영역을 더 포함하고,
상기 제1 연결 배선은 상기 더미 영역에서 상기 제1 하부 전극들과 연결되고,
상기 제2 연결 배선은 상기 더미 영역에서 상기 제2 하부 전극들과 연결되는 이미지 센서의 계측 방법.The method of claim 1,
The image sensor,
Further comprising an active area, a dummy area surrounding the active area, and a peripheral area surrounding the dummy area,
The first connection wiring is connected to the first lower electrodes in the dummy region,
The method of measuring an image sensor in which the second connection wiring is connected to the second lower electrodes in the dummy area. 제6 항에 있어서,
상기 이미지 센서는,
상기 제1 연결 배선과 연결되는 제1 패드 및 상기 제2 연결 배선과 연결되는 제2 패드를 더 포함하고,
상기 제1 패드 및 상기 제2 패드는 상기 주변 영역에 배치되는 이미지 센서의 계측 방법.The method of claim 6,
The image sensor,
Further comprising a first pad connected to the first connection wire and a second pad connected to the second connection wire,
The method of measuring an image sensor in which the first pad and the second pad are disposed in the peripheral area. 이미지 센서에 계측 유닛을 연결하는 것, 상기 이미지 센서는:
기판, 상기 기판 상의 제1 하부 전극들, 상기 기판 상의 제2 하부 전극들, 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 광전 변환 층, 및 상기 광전 변환 층과 상기 제1 및 제2 하부 전극들의 적어도 일부를 덮는 상부 전극을 포함하고,
상기 계측 유닛을 이용하여 상기 제2 하부 전극들, 상기 상부 전극 및 상기 제1 하부 전극들을 흐르는 전류를 흘려보내는 것; 및
상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수를 계측하는 것을 포함하는 이미지 센서의 제조방법.Connecting the measurement unit to the image sensor, the image sensor comprising:
A substrate, first lower electrodes on the substrate, second lower electrodes on the substrate, a photoelectric conversion layer covering at least a portion of the first and second lower electrodes, and the photoelectric conversion layer and the first and second lower portions Comprising an upper electrode covering at least a portion of the electrodes,
Passing a current flowing through the second lower electrodes, the upper electrode, and the first lower electrodes using the measurement unit; And
A method of manufacturing an image sensor comprising measuring the number of the second lower electrodes in contact with the upper electrode. 제8 항에 있어서,
상기 상부 전극과 접촉하는 상기 제2 하부 전극들의 개수의 계측 정보를 이용하여 상기 제1 및 제2 하부 전극들, 상기 광전 변환 층 및 상기 상부 전극의 정렬 상태를 계측하는 것을 더 포함하는 이미지 센서의 제조방법.The method of claim 8,
The image sensor further comprising measuring an alignment state of the first and second lower electrodes, the photoelectric conversion layer, and the upper electrode using measurement information of the number of the second lower electrodes in contact with the upper electrode. Manufacturing method. 제8 항에 있어서,
상기 이미지 센서는,
상기 제1 하부 전극들과 연결되는 제1 연결 배선 및 상기 제2 하부 전극들과 연결되는 제2 연결 배선을 더 포함하는 이미지 센서의 제조방법.The method of claim 8,
The image sensor,
A method of manufacturing an image sensor, further comprising: a first connection wire connected to the first lower electrodes and a second connection wire connected to the second lower electrodes.
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