KR102646903B1 - 이미지 센서 - Google Patents

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Abstract

이미지 센서가 개시된다. 이미지 센서는, 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 배치되며, 상기 반도체 기판 내에 액티브 화소들을 정의하는 화소 소자 분리막; 상기 반도체 기판 내에 배치되며, 평면에서 볼 때 상기 액티브 화소들의 일 측에 배치되며 상기 반도체 기판 내에 더미 화소들을 정의하는 더미 소자 분리막을 포함하며, 상기 화소 소자 분리막은 상기 반도체 기판의 상기 제1 면과 동일한 레벨에서 상기 제1 면에 평행한 제1 방향으로 제1 폭을 가지며, 상기 더미 소자 분리막은 상기 반도체 기판의 상기 제1 면과 동일한 레벨에서 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는다.

Description

이미지 센서{Image sensors}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 더욱 상세하게는, 포토다이오드(photodiode)를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 이미지 신호를 전기 신호로 변환시키는 장치이다. 이미지 센서는 입사되는 빛을 수광하여 전기 신호로 전환하며 복수의 포토다이오드 영역을 포함하는 화소 영역(pixel region)과, 화소 영역에 전기적 연결을 제공하기 위한 패드 영역을 포함한다. 이미지 센서의 집적도가 증가됨에 따라 복수의 포토다이오드 영역 각각의 크기가 작아지고 공정 난이도가 증가하는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 기판의 평탄화 공정에서 화소 영역과 패드 영역 사이의 상면 레벨 차이가 발생하는 것을 방지하여 패터닝 공정 불량을 방지할 수 있는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 배치되며, 상기 반도체 기판 내에 액티브 화소들을 정의하는 화소 소자 분리막; 및 상기 반도체 기판 내에 배치되며, 평면에서 볼 때 상기 액티브 화소들의 적어도 일 측에 배치되며 상기 반도체 기판 내에 더미 화소들을 정의하는 더미 소자 분리막을 포함하며, 상기 화소 소자 분리막은 상기 반도체 기판의 상기 제1 면과 동일한 레벨에서 상기 제1 면에 평행한 제1 방향으로 제1 폭을 가지며, 상기 더미 소자 분리막은 상기 반도체 기판의 상기 제1 면과 동일한 레벨에서 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 액티브 화소 영역과 패드 영역을 포함하며, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 액티브 화소 영역에 배치되며, 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 화소 트렌치 내에 배치되는 화소 소자 분리막; 및 상기 액티브 화소 영역과 상기 패드 영역 사이에서, 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 더미 트렌치 내에 배치되며, 상기 제1 면에 평행한 제1 방향 및 제2 방향 중 적어도 하나의 방향으로 연장되는 더미 소자 분리막을 포함하며, 상기 화소 소자 분리막은 상기 반도체 기판의 상기 제1 면과 동일한 레벨에서 상기 제1 방향으로 제1 폭을 가지며, 상기 더미 소자 분리막은 상기 반도체 기판의 상기 제1 면과 동일한 레벨에서 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 액티브 화소 영역과 패드 영역을 포함하며, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 액티브 화소 영역에 배치되며, 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 화소 트렌치 내에 배치되는 화소 소자 분리막; 및 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 더미 트렌치 내에 배치되며, 평면에서 볼 때 상기 화소 소자 분리막의 적어도 일 측에 배치되는 더미 소자 분리막을 포함하며, 상기 화소 소자 분리막은 상기 반도체 기판의 상기 제1 면에 수직한 제3 방향으로 제1 높이를 갖고, 상기 더미 소자 분리막은 상기 제3 방향으로 상기 제1 높이보다 더 큰 제2 높이를 갖는다.
본 발명의 기술적 사상에 따르면, 화소 소자 분리막은 제1 폭을 가지며, 화소 소자 분리막을 평면적으로 둘러싸는 더미 소자 분리막은 제1 폭보다 더 큰 제2 폭을 가질 수 있다. 더미 소자 분리막은 반도체 기판을 평탄화하는 공정에서 액티브 화소 영역과 패드 영역 사이의 패턴 밀도 차이에 의하여 발생할 수 있는 반도체 기판의 디싱(dishing)을 방지하는 식각 저지막으로 기능할 수 있다. 따라서 패드 영역과 액티브 화소 영역에서 상대적으로 평탄한 상면 레벨을 가질 수 있고, 후속의 패터닝 공정에서의 불량 발생이 방지될 수 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서를 나타내는 레이아웃도이다.
도 2는 도 1의 II 부분의 확대도이다.
도 3은 도 2의 III-III' 부분의 단면도이다.
도 4는 예시적인 실시예들에 따른 이미지 센서의 액티브 화소의 등가 회로도이다.
도 5는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 이미지 센서를 나타내는 레이아웃도이다.
도 7은 도 6의 VII-VII' 부분의 단면도이다.
도 8은 예시적인 실시예들에 따른 이미지 센서를 나타내는 레이아웃도이다.
도 9는 예시적인 실시예들에 따른 이미지 센서를 나타내는 레이아웃도이다.
도 10은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 12 내지 도 19는 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 이미지 센서(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 II 부분의 확대도이다. 도 3은 도 2의 III-III' 부분의 단면도이다. 도 1 및 도 2에는 편의상 이미지 센서(100)의 일부 구성만이 도시된다.
도 1 내지 도 3을 참조하면, 이미지 센서(100)는 반도체 기판(110)에 형성된 액티브 화소 영역(APR), 더미 화소 영역(DR), 옵티컬 블랙 영역(OBR), 주변 회로 영역(PCR), 및 패드 영역(PDR)을 포함할 수 있다.
액티브 화소 영역(APR)은 반도체 기판(110)의 중앙부에 배치될 수 있고, 옵티컬 블랙 영역(OBR)은 액티브 화소 영역(APR)의 양 측 상에 배치될 수 있다. 더미 화소 영역(DR)은 액티브 화소 영역(APR)과 옵티컬 블랙 영역(OBR)을 둘러싸도록 배치될 수 있다. 액티브 화소 영역(APR)의 일 측 상에는 더미 화소 영역(DR)을 사이에 두고 주변 회로 영역(PCR)이 배치될 수 있다. 반도체 기판(110)의 에지부에는 패드 영역(PDR)이 액티브 화소 영역(APR), 옵티컬 블랙 영역(OBR), 더미 화소 영역(DR), 및 주변 회로 영역(PCR)을 둘러싸도록 배치될 수 있다.
액티브 화소 영역(APR)은 복수의 액티브 화소(PX)를 포함하며, 복수의 액티브 화소(PX) 내에 각각 복수의 광전 변환 영역(120)이 배치될 수 있다. 액티브 화소 영역(APR)에서, 복수의 액티브 화소(PX)가 반도체 기판(110)의 상면에 평행한 제1 방향(예를 들어, 도 2의 X 방향)과, 상기 제1 방향에 수직하여 반도체 기판(110)의 상면에 평행한 제2 방향(예를 들어, 도 2의 Y 방향)을 따라 열과 행을 이루며 매트릭스 형상으로 배열될 수 있다.
옵티컬 블랙 영역(OBR)은 액티브 화소 영역(APR)의 양 측에 배치될 수 있고, 복수의 옵티컬 블랙 화소(OBX)를 포함할 수 있다. 옵티컬 블랙 영역(OBR)은 반도체 기판(110) 상에서 제2 방향(도 1의 Y 방향)을 따라 연장될 수 있다. 이와는 달리 도 6에 도시된 것과 같이, 평면에서 볼 때 옵티컬 블랙 영역(OBR)은 액티브 화소 영역(APR)을 둘러싸며 제1 방향을 따라 연장되는 부분과 제2 방향을 따라 연장되는 부분을 포함할 수 있다.
더미 화소 영역(DR)은 평면에서 볼 때 액티브 화소 영역(APR) 및 옵티컬 블랙 영역(OBR)을 둘러싸도록 배치될 수 있다. 더미 화소 영역(DR)은 제1 방향을 따라 연장되는 부분과 제2 방향을 따라 연장되는 부분을 포함할 수 있다. 더미 화소 영역(DR)은 복수의 더미 화소(DPX)를 포함할 수 있다.
주변 회로 영역(PCR)은 평면적으로 액티브 화소 영역(APR)의 일 측 상에 배치된 것으로 예시적으로 도시되었지만, 이에 한정되는 것은 아니고 액티브 화소 영역(APR), 옵티컬 블랙 영역(OBR), 및 더미 화소 영역(DR)의 전체를 둘러싸도록 배치될 수도 있다. 패드 영역(PDR)에는 도전 패드(180)가 배치될 수 있다. 도전 패드(180)는 반도체 기판(110)의 에지부 상에 배치될 수 있다.
반도체 기판(110)은 서로 반대되는 제1 면(110F1) 및 제2 면(110F2)을 포함할 수 있다. 여기서는, 편의상 상부에 컬러 필터(158)가 배치되는 반도체 기판(110)의 표면을 제2 면(110F2)으로, 제2 면(110F2)에 반대되는 면을 제1 면(110F1)으로 지칭하였다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 반도체 기판(110)은 P 형 반도체 기판을 포함할 수 있다. 예를 들면, 반도체 기판(110)은 P형 실리콘 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 반도체 기판(110)은 P 형 벌크 기판과 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 다른 실시예들에서, 반도체 기판(110)은 N 형 벌크 기판과, 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 또는, 반도체 기판(110)은 유기(organic) 플라스틱 기판으로 이루어질 수 있다.
액티브 화소 영역(APR)에서 반도체 기판(110) 내에 복수의 액티브 화소(PX)가 매트릭스 형태로 배열될 수 있다. 복수의 액티브 화소(PX) 내에는 각각 복수의 광전 변환 영역(120)이 배치될 수 있다. 복수의 광전 변환 영역(120) 각각은 포토다이오드 영역(122)과 웰 영역(124)을 포함할 수 있다.
액티브 화소 영역(APR)에서 반도체 기판(110) 내에 화소 소자 분리막(130)이 배치되고, 화소 소자 분리막(130)에 의해 복수의 액티브 화소(PX)가 정의될 수 있다. 화소 소자 분리막(130)은 복수의 광전 변환 영역(120) 중 하나와 이에 인접한 광전 변환 영역(120) 사이에 배치될 수 있다. 하나의 광전 변환 영역(120)과 이와 이웃하는 다른 하나의 광전 변환 영역(120)은, 화소 소자 분리막(130)에 의해 물리적으로, 그리고 전기적으로 분리될 수 있다. 화소 소자 분리막(130)은 매트릭스 형태로 배열된 복수의 광전 변환 영역(120) 각각 사이에 배치되며, 평면도에서 그리드 또는 메쉬 형상을 가질 수 있다.
화소 소자 분리막(130)은 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 반도체 기판(110)을 관통하는 화소 트렌치(130T) 내부에 형성될 수 있다. 화소 소자 분리막(130)은 화소 트렌치(130T) 측벽 상에 콘포말하게 형성되는 절연 라이너(132)와, 절연 라이너(132) 상에서 화소 트렌치(130T) 내부를 채우는 매립 도전층(134)을 포함할 수 있다. 예시적인 실시예들에서, 절연 라이너(132)는 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 이러한 경우에, 절연 라이너(132)는 음의 고정 전하층(negative fixed charge layer)으로 작용할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 절연 라이너(132)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 매립 도전층(134)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다.
도 3에 예시적으로 도시된 바와 같이, 반도체 기판(110)의 제1 면(110F1) 상에는 활성 영역(도시 생략) 및 플로팅 확산 영역(floating diffusion region)(FD)을 정의하는 소자 분리막(STI)이 형성될 수 있다.
반도체 기판(110)의 제1 면(110F1) 상에는 복수의 트랜지스터들을 구성하는 게이트 전극들(도시 생략)이 형성될 수 있다. 예를 들어, 상기 복수의 트랜지스터들은 광전 변환 영역(120)에서 생성된 전하를 플로팅 확산 영역(FD)에 전송하도록 구성되는 전송 트랜지스터(도시 생략), 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋시키도록 구성되는 리셋 트랜지스터(도시 생략), 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 상기 플로팅 확산 영역에 충전된 전하에 따른 신호를 버퍼링하도록 구성되는 드라이브 트랜지스터(도시 생략), 및 액티브 화소 영역(APR)을 선택하기 위한 스위칭 및 어드레싱 역할을 하는 선택 트랜지스터(도시 생략)를 포함할 수 있다. 그러나, 상기 복수의 트랜지스터들이 이에 한정되는 것은 아니다.
도 3에는 상기 전송 트랜지스터를 구성하는 전송 게이트(TG)가 반도체 기판(110)의 제1 면(110F1)으로부터 반도체 기판(110) 내부로 연장되는 리세스 게이트 타입으로 형성된 것으로 예시적으로 도시하였으나, 전송 게이트(TG)의 형상이 이에 한정되는 것은 아니다.
반도체 기판(110)의 제1 면(110F1) 상에는 제1 내부 배선 구조(142)가 배치될 수 있다. 제1 내부 배선 구조(142)는 상기 게이트 전극들 또는 상기 활성 영역과 전기적으로 연결될 수 있다. 제1 내부 배선 구조(142)는 복수의 층들의 적층 구조로 형성될 수 있다. 제1 내부 배선 구조(142)는 불순물이 도핑되거나 도핑되지 않은 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 내부 배선 구조(142)는 텅스텐, 알루미늄, 구리, 텅스텐 실리사이드, 티타늄 실리사이드, 텅스텐 질화물, 티타늄 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
제1 층간 절연막(144)은 반도체 기판(110)의 제1 면(110F1) 상에서 제1 내부 배선 구조(142)를 커버하도록 배치될 수 있다. 제1 층간 절연막(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
반도체 기판(110)의 제2 면(110F2) 상에는 후면 절연층(152)이 배치될 수 있다. 후면 절연층(152)은 반도체 기판(110)의 제2 면(110F2)의 실질적으로 전체 면적 상에 배치될 수 있고, 후면 절연층(152)이 반도체 기판(110)의 제2 면(110F2)과 동일 레벨에 배치되는 화소 소자 분리막(130)의 상면과 접촉할 수 있다. 예시적인 실시예들에서, 후면 절연층(152)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 다른 실시예들에서, 후면 절연층(152)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 등의 절연 물질을 포함할 수 있다.
후면 절연층(152) 상에 가이드 패턴(154)이 형성될 수 있다. 평면적으로 가이드 패턴(154)은 그리드 형상 또는 메쉬 형상을 가질 수 있다. 가이드 패턴(154)은 하나의 광전 변환 영역(120)으로 경사각을 가지며 입사하는 빛이 인접한 광전 변환 영역(120) 내로 진입하는 것을 방지할 수 있다. 가이드 패턴(154)은 예를 들어, 텅스텐, 알루미늄, 티타늄, 루테늄, 코발트, 니켈, 구리, 금, 은, 또는 백금 중 적어도 하나의 금속 물질을 포함할 수 있다.
패시베이션층(156)은 반도체 기판(110)의 제2 면(110F2) 상에서 후면 절연층(152)과 가이드 패턴(154)을 커버할 수 있다. 패시베이션층(156) 상에는 컬러 필터(158)와 마이크로렌즈(160)가 배치될 수 있다. 선택적으로, 반도체 기판(110)의 제1 면(110F1) 상에는 지지 기판(162)이 배치될 수 있다. 지지 기판(162)과 층간 절연막(144) 사이에는 접착 부재(도시 생략)가 더 배치될 수 있다.
옵티컬 블랙 영역(OBR)에서, 반도체 기판(110) 내에 화소 소자 분리막(130)이 배치되고, 화소 소자 분리막(130)에 의해 복수의 옵티컬 블랙 화소(OBX)가 정의될 수 있다. 복수의 옵티컬 블랙 화소(OBX)는 복수의 액티브 화소(PX)와 유사한 구조로 형성될 수 있다. 예를 들어, 복수의 옵티컬 블랙 화소(OBX)에는 광전 변환 영역(120) 내에 형성되는 것과 같이 포토다이오드 영역(122), 웰 영역(124), 플로팅 확산 영역(FD), 소자 분리막(STI), 및 상기 게이트 전극들이 형성될 수 있다.
옵티컬 블랙 영역(OBR)에서 반도체 기판(110)의 제2 면(110F2) 상에는 차광층(164)이 배치될 수 있다. 차광층(164)은 후면 절연층(152) 상에서 옵티컬 블랙 영역(OBR)의 전체 면적을 커버하도록 배치될 수 있다. 예를 들어, 차광층(164)은 텅스텐, 알루미늄, 티타늄, 루테늄, 코발트, 니켈, 구리, 금, 은, 또는 백금 중 적어도 하나의 금속 물질을 포함할 수 있다.
옵티컬 블랙 영역(OBR)은 액티브 화소 영역(APR)에 대한 기준 화소로 기능할 수 있고, 암신호를 자동으로 보정하기 위한 기능을 수행할 수 있다. 예를 들어, 차광층(164)이 옵티컬 블랙 화소(OBX) 내에 빛이 입사되는 것을 차단할 수 있다. 빛이 차단된 옵티컬 블랙 화소(OBX) 내에서 발생할 수 있는 기준 전하량을 측정하고, 이를 액티브 화소(PX)로부터 발생된 센싱 전하량과 비교함에 의해, 액티브 화소(PX)로부터 입력되는 광 신호를 상기 센싱 전하량과 상기 기준 전하량의 차이로부터 산출할 수 있다.
더미 화소 영역(DR)은 평면에서 볼 때 액티브 화소 영역(APR) 및 옵티컬 블랙 영역(OBR)을 둘러쌀 수 있다. 더미 화소 영역(DR)은 반도체 기판(110)의 평탄화 공정에서 디싱(dishing)이 발생하는 것을 방지하는 식각 저지막으로 작용하여 액티브 화소 영역(APR) 상의 컬러 필터(158) 형성 공정에서 패터닝 불량이 발생하는 것을 방지하는 한편, 옵티컬 블랙 영역(OBR)으로 빛이 침투하는 것을 방지하기 위한 영역일 수 있다.
더미 화소 영역(DR)에서, 반도체 기판(110) 내에 더미 소자 분리막(170)이 배치되고, 더미 소자 분리막(170)에 의해 복수의 더미 화소(DPX)가 정의될 수 있다.복수의 더미 화소(DPX)는 반도체 기판(110)의 더미 화소 영역(DR) 내에 형성되어 액티브 화소(PX)로 기능하지 않는 영역일 수 있다. 복수의 더미 화소(DPX)는 액티브 화소 영역(APR) 내에 배치되는 액티브 화소(PX) 전체의 균일한 패터닝을 위하여 반도체 기판(110)의 외곽에 추가로 형성되는 화소일 수 있다.
복수의 더미 화소(DPX)는 복수의 액티브 화소(PX)와 유사한 구조로 형성될 수 있다. 예를 들어, 복수의 더미 화소(DPX)에는 광전 변환 영역(120) 내에 형성되는 것과 같이 포토다이오드 영역(122), 웰 영역(124), 플로팅 확산 영역(FD), 소자 분리막(STI), 및 상기 게이트 전극들이 형성될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 복수의 더미 화소(DPX) 내에 포토다이오드 영역(122), 웰 영역(124), 플로팅 확산 영역(FD), 소자 분리막(STI), 및 게이트 전극들 중 적어도 하나가 형성되지 않을 수도 있다.
더미 트렌치(170T)는 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 반도체 기판(110)을 관통할 수 있다. 더미 트렌치(170T)는 평면도에서 화소 트렌치(130T)를 둘러싸도록 배치될 수 있다. 예를 들어 도 2에는 더미 트렌치(170T)가 제1 방향(X 방향)으로 연장되는 3개의 라인 형상의 트렌치와, 제2 방향(Y 방향)으로 연장되는 3개의 라인 형상의 트렌치를 포함하는 것이 예시적으로 도시되었다. 더미 트렌치(170T)는 화소 트렌치(130T)와 연결될 수 있다.
더미 소자 분리막(170)은 더미 트렌치(170T) 내부에 형성될 수 있고, 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 반도체 기판(110)을 관통할 수 있다. 더미 소자 분리막(170)은 더미 트렌치(170T) 측벽 상에 콘포말하게 형성되는 더미 절연 라이너(172)와, 더미 절연 라이너(172) 상에서 더미 트렌치(170T) 내부를 채우는 더미 매립 도전층(174)을 포함할 수 있다. 예시적인 실시예들에서, 더미 절연 라이너(172)는 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 이러한 경우에, 더미 절연 라이너(172)는 음의 고정 전하층으로 작용할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 더미 절연 라이너(172)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 더미 매립 도전층(174)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다.
도 2의 평면도에 도시된 바와 같이, 더미 소자 분리막(170)은 X 방향으로 연장되는 복수의 제1 더미 라인(170X)과 Y 방향으로 연장되는 복수의 제2 더미 라인(170Y)을 포함할 수 있다. 복수의 제2 더미 라인(170Y)은 복수의 제1 더미 라인(170X) 각각과 교차할 수 있다. 또한 화소 소자 분리막(130)은 X 방향으로 연장되는 복수의 제1 화소 분리 라인(130X)과 Y 방향으로 연장되는 복수의 제2 화소 분리 라인(130Y)을 포함할 수 있고, 복수의 제2 화소 분리 라인(130Y)은 복수의 제1 화소 분리 라인(130X) 각각과 교차할 수 있다.
복수의 제1 더미 라인(170X)의 각각의 일부분은 복수의 제2 화소 분리 라인(130Y)과 교차할 수 있고, 복수의 제2 더미 라인(170Y) 각각의 일부분은 복수의 제1 화소 분리 라인(130X)과 교차할 수 있다. 복수의 제1 더미 라인(170X)과 복수의 제2 화소 분리 라인(130Y)의 교차 지점 및 복수의 제2 더미 라인(170Y)과 복수의 제1 화소 분리 라인(130X)의 교차 지점에서, 절연 라이너(132)와 더미 절연 라이너(172)는 동일한 공정에서 형성되는 물질층일 수 있고 매립 도전층(134)과 더미 매립 도전층(174)은 동일한 공정에서 형성되는 물질층일 수 있다.
화소 소자 분리막(130)은 반도체 기판(110)의 제1 면(110F1)과 동일한 레벨(LV0)에서 제1 방향(X 방향)으로 제1 폭(w11)을 가질 수 있다. 더미 소자 분리막(170)은 반도체 기판(110)의 제1 면(110F1)과 동일한 레벨(LV0)에서 제1 방향(X 방향)으로 제1 폭(w11)보다 더 큰 제2 폭(w12)을 가질 수 있다. 예를 들어, 제2 폭(w12)은 제1 폭(w11)의 약 110% 내지 약 200%일 수 있으나, 이에 한정되는 것은 아니다.
화소 소자 분리막(130)은 반도체 기판(110)의 제2 면(110F2)과 동일한 레벨(LV1)에서 제1 방향(X 방향)으로 제1 폭(w11)보다 작은 폭을 가질 수 있다. 또한 더미 소자 분리막(170)은 반도체 기판(110)의 제2 면(110F2)과 동일한 레벨(LV1)에서 제1 방향(X 방향)으로 제2 폭(w12)보다 작은 폭을 가질 수 있다. 이는 반도체 기판(110)의 제1 면(110F1)으로부터 반도체 기판(110)의 일부분을 제거하여 화소 트렌치(130T) 및 더미 트렌치(170T)를 형성하고, 화소 트렌치(130T) 및 더미 트렌치(170T) 내부를 각각 채우는 화소 소자 분리막(130) 및 더미 소자 분리막(170)을 형성하기 때문일 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
차광층(164)은 후면 절연층(152) 상에서 더미 화소 영역(DR)까지 연장될 수있고, 복수의 더미 화소(DPX) 전체가 차광층(164)에 의해 커버될 수 있다. 이와는 달리, 복수의 더미 화소(DPX) 중 일부분의 더미 화소(DPX) 상에는 차광층(164)이 배치되고, 다른 일부분의 더미 화소(DPX) 상에는 가이드 패턴(154)이 배치될 수도 있다.
패드 영역(PDR)에서 반도체 기판(110)의 제2 면(110F2)으로부터 소정의 깊이를 갖는 패드 리세스(180T)가 형성될 수 있고, 패드 리세스(180T) 내에 도전 패드(180)가 형성될 수 있다. 패드 리세스(180T) 내벽 상에는 후면 절연층(152)이 더 형성되어 반도체 기판(110)과 도전 패드(180) 사이의 전기적 접촉을 방지할 수 있다. 다른 실시예들에서, 패드 리세스(180T) 내벽 상에 후면 절연층(152) 대신에, 또는 후면 절연층(152)과 함께 추가적인 절연층(도시 생략)이 더 형성될 수도 있다.
더미 소자 분리막(170)이 화소 소자 분리막(130)보다 더 큰 폭으로 형성됨에 따라, 액티브 화소 영역(APR), 더미 화소 영역(DR)과 패드 영역(PDR)은 상대적으로 평탄한 상면 레벨을 가질 수 있다. 예를 들어, 더미 화소 영역(DR)에서의 반도체 기판(110)의 제2 면(110F2)과 더미 소자 분리막(170)의 상면은 액티브 화소 영역(APR)에서의 반도체 기판(110)의 제2 면(110F2)의 상면 레벨(LV1)과 실질적으로 동일한 레벨에 배치될 수 있다. 또한 패드 영역(PDR)에서의 반도체 기판(110)의 제2 면(110F2)은 액티브 화소 영역(APR)에서의 반도체 기판(110)의 제2 면(110F2)의 상면 레벨(LV1)과 실질적으로 동일한 레벨에 배치될 수 있다.
예시적인 실시예들에 따른 제조 방법에 따르면, 반도체 기판(110)의 제1 면(110F1)으로부터 제1 높이(h01)(도 11 참조)를 갖는 화소 트렌치(130T)를 형성하고, 화소 트렌치(130T) 내부를 채우는 화소 소자 분리막(130)을 형성한 이후에, 반도체 기판(110)의 제2 면(110F2)으로부터 반도체 기판(110)을 화학 기계적 연마(chemical mechanical polishing, CMP) 공정 등에 의해 평탄화하여 화소 소자 분리막(130)의 바닥면을 반도체 기판(110)의 제2 면(110F2)에서 노출시킬 수 있다.
더미 소자 분리막(170)이 형성되지 않은 비교예에 따른 이미지 센서의 경우, 이러한 공정에서 평탄화 케미컬에 의한 반도체 기판(110)의 식각 속도와 평탄화 케미컬에 의한 화소 소자 분리막(130)의 식각 속도가 다를 수 있다. 화소 소자 분리막(130)의 밀도가 상대적으로 높은 반도체 기판(110)의 중심 영역(예를 들어, 액티브 화소 영역(APR))에서의 물질 제거량이 화소 소자 분리막(130)의 밀도가 상대적으로 낮은 반도체 기판(110)의 주변 영역(예를 들어, 패드 영역(PDR))에서의 물질 제거량과 달라질 수 있다. 예를 들어, 평탄화 공정에서 반도체 기판(110)의 식각 속도보다 화소 소자 분리막(130)의 식각 속도가 더 작은 경우, 패드 영역(PDR) 내의 반도체 기판(110) 부분이 액티브 화소 영역(APR) 내의 반도체 기판(110) 부분보다 더 많이 제거될 수 있고, 패드 영역(PDR)에서의 반도체 기판(110)의 제2 면(110F2)의 레벨이 액티브 화소 영역(APR)에서의 반도체 기판(110)의 제2 면(110F2)의 레벨보다 더 낮아질 수 있다. 이러한 반도체 기판(110)의 제2 면(110F2)의 국부적인 레벨 차이에 의하여 예를 들어 컬러 필터(158)의 패터닝과 같은 후속의 패터닝 공정에서 패터닝 불량이 발생할 수 있다.
반면, 전술한 예시적인 실시예들의 제조 방법에 따르면, 더미 소자 분리막(170)이 화소 소자 분리막(130)의 제1 폭(w12)보다 더 큰 제2 폭(w12)을 가지고, 및/또는 더미 소자 분리막(170)이 화소 소자 분리막(130)의 제1 높이(h01)(도 12 참조)보다 더 큰 제2 높이(h02)(도 12 참조)를 갖도록 형성될 수 있다. 반도체 기판(110)의 제2 면(110F2)으로부터의 평탄화 공정에서 반도체 기판(110)의 에지부에 배치되는 더미 소자 분리막(170)이 가장 먼저 제2 면(110F2)을 통해 노출될 수 있다. 더미 소자 분리막(170)은 평탄화 케미컬에 의한 식각 속도가 액티브 화소 영역(APR)에서 노출되는 반도체 기판(110)의 식각 속도에 비해 더 낮을 수 있고, 이에 따라 더미 소자 분리막(170)과 이에 인접한 패드 영역(PDR)이 상대적으로 작게 제거될 수 있다. 즉, 더미 소자 분리막(170)은 반도체 기판(110)을 평탄화하는 공정에서 액티브 화소 영역(APR)과 패드 영역(PDR) 사이의 패턴 밀도 차이에 의하여 발생할 수 있는 반도체 기판(110)의 디싱(dishing)을 방지하는 식각 저지막으로 기능할 수 있다. 따라서 액티브 화소 영역(APR), 더미 화소 영역(DR)과 패드 영역(PDR)은 상대적으로 평탄한 상면 레벨을 가질 수 있고, 후속의 패터닝 공정에서 발생할 수 있는 반도체 기판(110)의 제2 면(110F2)의 레벨 차이에 의한 패터닝 불량이 효과적으로 방지될 수 있다.
도 4는 예시적인 실시예들에 따른 이미지 센서(100)의 액티브 화소(PX)의 등가 회로도이다.
도 4를 참조하면, 복수의 액티브 화소(PX)는 매트릭스 형태로 배열될 수 있다. 복수의 액티브 화소(PX) 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)(또는 소스 팔로워 트랜지스터)를 포함할 수 있다. 리셋 트랜지스터(RX)는 리셋 게이트(RG)를 포함하고, 선택 트랜지스터(SX)는 선택 게이트(SG)를 포함하며, 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다.
복수의 액티브 화소(PX) 각각은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다. 광전 변환 소자(PD)는 도 1 내지 도 3에서 설명한 광전 변환 영역(120)에 대응될 수 있다. 광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있고, 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트, 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
전송 게이트(TG)는 상기 광전 변환 소자에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 전하를 전송받아 누적으로 저장할 수 있다. 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)와 연결되며 소스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴-온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)로 전달된다. 리셋 트랜지스터(RX)가 턴-온될 때 플로팅 확산 영역(FD)에 축적된 전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
드라이브 트랜지스터(DX)는 복수의 액티브 화소(PX) 외부에 위치하는 전류원(도시 생략)과 연결되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier)로 기능하고, 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(VOUT)으로 출력한다.
선택 트랜지스터(SX)는 행 단위로 복수의 액티브 화소(PX)를 선택할 수 있고, 선택 트랜지스터(SX)가 턴-온될 때 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 소스 전극으로 전달될 수 있다.
도 5는 예시적인 실시예들에 따른 이미지 센서(100A)를 나타내는 단면도이다. 도 5는 도 2의 III-III' 부분에 대응하는 부분의 단면도이다. 도 5에서 도 1 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 화소 소자 분리막(130)은 반도체 기판(110)의 제1 면(110F1)에 수직한 제3 방향(Z 방향)으로 제1 높이(h11)를 가지며, 더미 소자 분리막(170)은 반도체 기판(110)의 제1 면(110F1)에 수직한 제3 방향(Z 방향)으로 제1 높이(h11)보다 더 큰 제2 높이(h12)를 가질 수 있다.
더미 화소 영역(DR)에서의 반도체 기판(110)의 제2 면(110F2)의 제2 레벨(LV2)은 액티브 화소 영역(APR)에서의 반도체 기판(110)의 제2 면(110F2)의 제1 레벨(LV1)보다 더 높을 수 있다. 즉, 반도체 기판(110)의 제1 면(110F1)을 기준으로, 더미 화소 영역(DR)에서의 반도체 기판(110)의 제2 면(110F2)이 액티브 화소 영역(APR)에서의 반도체 기판(110)의 제2 면(110F2)보다 더 멀리 배치될 수 있다.
패드 영역(PDR)에서 반도체 기판(110)의 제2 면(110F2)의 제3 레벨(LV3)은 더미 화소 영역(DR)에서의 반도체 기판(110)의 제2 면(110F2)의 제2 레벨(LV2)보다 더 낮을 수 있다. 또한 패드 영역(PDR)에서 반도체 기판(110)의 제2 면(110F2)의 제3 레벨(LV3)은 액티브 화소 영역(APR)에서의 반도체 기판(110)의 제2 면(110F2)의 제1 레벨(LV1)보다 더 낮을 수 있다.
이에 따라 더미 화소 영역(DR)과 옵티컬 블랙 영역(OBR)의 경계에서 반도체 기판(110)의 제2 면(110F2)은 돌출부(110TP)를 가질 수 있고, 패드 영역(DPR)에서 반도체 기판(110)의 제2 면(110F2)은 리세스부(110TR)를 가질 수 있다. 도 5에서 제1 내지 제3 레벨(LV1, LV2, LV3)의 상대적인 위치, 돌출부(110TP)와 리세스부(110TR)의 형상들은 이해의 편의를 위하여 예시적으로 도시된 것으로서 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 제1 레벨(LV1)과 제3 레벨(LV3)이 동일할 수 있거나, 제3 레벨(LV3)이 제1 레벨(LV1)보다 높고 제2 레벨(LV2)보다 낮을 수도 있다. 또한 돌출부(110TP)와 리세스부(110TR)의 프로파일이 도 5에 도시된 것보다 더 완만하거나 평탄할 수도 있다.
전술한 예시적인 실시예들의 제조 방법에 따르면, 더미 소자 분리막(170)이 화소 소자 분리막(130)의 제1 폭(w11)보다 더 큰 제2 폭(w12)을 가지고, 및/또는 더미 소자 분리막(170)이 화소 소자 분리막(130)의 제1 높이(h01)(도 12 참조)보다 더 큰 제2 높이(h02)(도 12 참조)를 갖도록 형성될 수 있다. 반도체 기판(110)의 제2 면(110F2)의 평탄화 공정에서 반도체 기판(110)의 에지부에 배치되는 더미 소자 분리막(170)이 가장 먼저 제2 면(110F2)을 통해 노출될 수 있고, 상기 평탄화 공정에서 더미 소자 분리막(170)과 이에 인접한 패드 영역(PDR)이 상대적으로 작게 제거될 수 있다. 예를 들어, 더미 소자 분리막(170)이 형성되지 않는 비교예에 따른 이미지 센서에서 패드 영역(PDR)이 제거되는 양에 비하여, 더미 소자 분리막(170)가 형성된 실시예에 따른 이미지 센서에서 패드 영역(PDR)이 제거되는 양이 현저히 더 작을 수 있다.
상기 평탄화 공정에서 더미 화소 영역(DR)에서 반도체 기판(110)의 제2 면(110F2)과 더미 소자 분리막(170) 상면은 가장 작게 제거될 수 있고, 이에 따라 더미 소자 분리막(170)은 화소 소자 분리막(130)의 제1 높이(h11)보다 더 큰 제2 높이(h12)를 가질 수 있다.
전술한 실시예들에 따르면, 액티브 화소 영역(APR), 더미 화소 영역(DR)과 패드 영역(PDR)은 상대적으로 평탄한 상면 레벨을 가질 수 있고, 후속의 패터닝 공정에서 발생할 수 있는 반도체 기판(110)의 제2 면(110F2)의 레벨 차이에 의한 패터닝 불량이 효과적으로 방지될 수 있다.
도 6은 예시적인 실시예들에 따른 이미지 센서(100B)를 나타내는 레이아웃도이고, 도 7은 도 6의 VII-VII' 부분의 단면도이다. 도 6 및 도 7에서, 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6 및 도 7을 참조하면, 더미 소자 분리막(170B)은 X 방향으로 연장되는 복수의 제1 더미 라인(170X1, 170X2)과 Y 방향으로 연장되는 복수의 제2 더미 라인(170Y1, 170Y2)을 포함할 수 있다. 복수의 제1 더미 라인(170X1, 170X2)은 협폭 제1 더미 라인(170X1)과 광폭 제1 더미 라인(170X2)을 포함할 수 있고, 복수의 제2 더미 라인(170Y1, 170Y2)은 협폭 제2 더미 라인(170Y1)과 광폭 제2 더미 라인(170Y2)을 포함할 수 있다. 예를 들어, 협폭 제2 더미 라인(170Y1)은 제1 방향(X 방향)을 따라 제2 폭(w12)을 가질 수 있고, 광폭 제2 더미 라인(170Y2)은 제1 방향(X 방향)을 따라 제2 폭(w12)보다 큰 제3 폭(w13)을 가질 수 있다. 제2 폭(w12) 및 제3 폭(w13) 모두 화소 소자 분리막(130)의 제1 폭(w11)보다 클 수 있다. 또한 협폭 제1 더미 라인(170X1)의 제2 방향(Y 방향)을 따른 폭은 광폭 제1 더미 라인(170X2)의 제2 방향(Y 방향)을 따른 폭보다 더 작을 수 있고, 화소 소자 분리막의 제2 방향(Y 방향)을 따른 폭보다 더 클 수 있다.
예시적인 실시예들에서, 상기 다른 적어도 하나의 제2 더미 라인(170Y2)은 더미 소자 분리막(170B)의 가장자리에 배치될 수 있고, 상기 적어도 하나의 제2 더미 라인(170Y1)은 상기 다른 적어도 하나의 제2 더미 라인(170Y2)과 화소 소자 분리막(130) 사이에 배치될 수 있다.
전술한 예시적인 실시예들의 제조 방법에 따르면, 더미 소자 분리막(170B)이 화소 소자 분리막(130)의 제1 폭(w11)보다 더 큰 제2 폭(w12) 및 제3 폭(w13)을 가지며, 더미 소자 분리막(170B)이 화소 소자 분리막(130)의 제1 높이(h01)(도 12 참조)보다 더 큰 제2 높이(h02)(도 12 참조)를 갖도록 형성될 수 있다. 반도체 기판(110)의 제2 면(110F2)의 평탄화 공정에서 반도체 기판(110)의 에지부에 배치되는 더미 소자 분리막(170B)이 가장 먼저 제2 면(110F2)을 통해 노출될 수 있고, 상기 평탄화 공정에서 더미 소자 분리막(170B)과 이에 인접한 패드 영역(PDR)이 상대적으로 작게 제거될 수 있다. 예를 들어, 더미 소자 분리막(170B)이 형성되지 않는 비교예에 따른 이미지 센서에서 패드 영역(PDR)이 제거되는 양에 비하여, 더미 소자 분리막(170B)가 형성된 실시예에 따른 이미지 센서에서 패드 영역(PDR)이 제거되는 양이 현저히 더 작을 수 있다.
따라서, 액티브 화소 영역(APR), 더미 화소 영역(DR)과 패드 영역(PDR)은 상대적으로 평탄한 상면 레벨을 가질 수 있고, 후속의 패터닝 공정에서 발생할 수 있는 반도체 기판(110)의 제2 면(110F2)의 레벨 차이에 의한 패터닝 불량이 효과적으로 방지될 수 있다.
도 8은 예시적인 실시예들에 따른 이미지 센서(100C)를 나타내는 레이아웃도이다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 더미 소자 분리막(170C)은 X 방향으로 연장되는 복수의 제1 더미 라인(170X1, 170X2)과 Y 방향으로 연장되는 복수의 제2 더미 라인(170Y1, 170Y2)을 포함할 수 있다. 복수의 제1 더미 라인(170X1, 170X2)은 협폭 제1 더미 라인(170X1)과 광폭 제1 더미 라인(170X2)을 포함할 수 있고, 협폭 제1 더미 라인(170X1)과 광폭 제1 더미 라인(170X2)은 Y 방향을 따라 교대로 배치될 수 있다. 복수의 제2 더미 라인(170Y1, 170Y2)은 협폭 제2 더미 라인(170Y1)과 광폭 제2 더미 라인(170Y2)을 포함할 수 있고, 협폭 제2 더미 라인(170Y1)과 광폭 제2 더미 라인(170Y2)은 X 방향을 따라 교대로 배치될 수 있다.
도 9는 예시적인 실시예들에 따른 이미지 센서(100D)를 나타내는 레이아웃도이다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 9를 참조하면, 더미 소자 분리막(170D)은 X 방향으로 연장되는 복수의 제1 더미 라인(170XD)과 Y 방향으로 연장되는 복수의 제2 더미 라인(170YD)을 포함할 수 있다. 복수의 제1 더미 라인(170XD)은 화소 소자 분리막(130)의 제1 화소 분리 라인(130X)와 실질적으로 동일한 폭을 가질 수 있다. 예를 들어, 제1 화소 분리 라인(130X)은 제2 방향(Y 방향)을 따라 제1 폭(w21)을 가지고, 제1 더미 라인(170XD)은 제1 폭(w21)과 실질적으로 동일한 제2 폭(w22)을 가질 수 있다.
복수의 제2 더미 라인(170YD)은 화소 소자 분리막(130)의 제2 화소 분리 라인(130Y)의 제1 방향(X 방향)을 따른 폭(w11)보다 크며 가변적인 폭(w12, w13, w14, w15)을 가질 수 있다. 예를 들어, 복수의 제2 더미 라인(170YD)은 최외곽의 제2 화소 분리 라인(130Y)으로부터 멀어질수록 점진적으로 증가하는 폭(w12, w13, w14, w15)을 가질 수 있다. 최외곽의 제2 화소 분리 라인(130Y)에 가장 가까운 제2 더미 라인(170YD)의 폭(w12)보다 최외곽의 제2 화소 분리 라인(130Y)으로부터 가장 멀리 배치되는 제2 더미 라인(170YD)의 폭(w15)이 더 클 수 있다.
다른 실시예들에서, 도 9에 도시된 것과는 달리 복수의 제2 더미 라인(170YD)은 화소 소자 분리막(130)의 제2 화소 분리 라인(130Y)와 실질적으로 동일한 폭을 가질 수도 있고, 복수의 제1 더미 라인(170XD)은 화소 소자 분리막(130)의 제1 화소 분리 라인(130X)의 제1 방향(X 방향)을 따른 폭(w21)보다 크며 가변적인 폭을 가질 수 있다.
또 다른 실시예들에서, 도 9에 도시된 것과는 달리 복수의 제2 더미 라인(170YD)은 화소 소자 분리막(130)의 제2 화소 분리 라인(130Y)와 실질적으로 동일한 폭을 가질 수도 있고, 복수의 제1 더미 라인(170XD)은 화소 소자 분리막(130)의 제1 화소 분리 라인(130X)의 제2 방향(Y 방향)을 따른 폭(w21)보다 크며 동일한 폭(w22)을 가질 수도 있다.
또 다른 실시예들에서, 도 9에 도시된 것과는 달리 복수의 제1 더미 라인(170XD)은 화소 소자 분리막(130)의 제1 화소 분리 라인(130X)와 실질적으로 동일한 폭을 가질 수도 있고, 복수의 제2 더미 라인(170YD)은 화소 소자 분리막(130)의 제2 화소 분리 라인(130Y)의 제1 방향(X 방향)을 따른 폭(w11)보다 크며 동일한 폭(w12)을 가질 수도 있다.
도 10은 예시적인 실시예들에 따른 이미지 센서(100E)를 나타내는 단면도이다. 도 10은 도 2의 III-III' 부분에 대응하는 단면도이다. 도 10에서, 도 1 내지 도 89에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 10을 참조하면, 화소 소자 분리막(130E)은 화소 트렌치(130T) 측벽 상에 콘포말하게 형성되는 절연 라이너(132)와, 절연 라이너(132) 상에서 화소 트렌치(130T) 내부를 채우는 매립 절연층(134E)을 포함할 수 있다. 예시적인 실시예들에서, 매립 절연층(134E)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 등의 절연 물질을 포함할 수 있다. 다른 실시예들에서, 매립 절연층(134E)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다.
더미 소자 분리막(170E)은 더미 트렌치(170T) 측벽 상에 콘포말하게 형성되는 더미 절연 라이너(172)와, 더미 절연 라이너(172) 상에서 더미 트렌치(170T) 내부를 채우는 더미 매립 절연층(174E)을 포함할 수 있다. 예시적인 실시예들에서, 더미 매립 절연층(174E)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 등의 절연 물질을 포함할 수 있다. 다른 실시예들에서, 더미 매립 절연층(174E)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 화소 소자 분리막(130E)과 더미 소자 분리막(170E)의 교차 지점에서, 절연 라이너(132)와 더미 절연 라이너(172)는 동일한 공정에서 형성되는 물질층일 수 있고 매립 절연층(134E)과 더미 매립 절연층(174E)은 동일한 공정에서 형성되는 물질층일 수 있다.
전술한 예시적인 실시예들의 제조 방법에 따르면, 반도체 기판(110)의 제2 면(110F2)으로부터의 평탄화 공정에서 반도체 기판(110)의 식각 속도보다 화소 소자 분리막(130E) 내의 절연 물질의 식각 속도가 더 작더라도, 반도체 기판(110)의 에지부에 배치되는 더미 소자 분리막(170E)이 가장 먼저 제2 면(110F2)을 통해 노출될 수 있다. 따라서, 더미 소자 분리막(170E)과 이에 인접한 패드 영역(PDR)이 상대적으로 작게 제거되어 액티브 화소 영역(APR), 더미 화소 영역(DR)과 패드 영역(PDR)은 상대적으로 평탄한 상면 레벨을 가질 수 있다. 따라서, 후속의 패터닝 공정에서 발생할 수 있는 반도체 기판(110)의 제2 면(110F2)의 레벨 차이에 의한 패터닝 불량이 효과적으로 방지될 수 있다.
도 11은 예시적인 실시예들에 따른 이미지 센서(100F)를 나타내는 단면도이다. 도 11은 도 2의 III-III' 부분에 대응하는 단면도이다. 도 11에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 11을 참조하면, 이미지 센서(100F)는 반도체 기판(110)과 하부 기판(210)이 서로 접착된 적층형 구조를 가질 수 있다.
하부 기판(210)에는 소자 분리막(212)에 의해 한정되는 활성 영역(도시 생략)이 형성될 수 있다. 하부 기판(210) 상에는 게이트 구조물(G)이 배치될 수 있다. 게이트 구조물(G)은 하부 기판(210)의 상면 상에 순차적으로 배치되는 게이트 절연층(222), 게이트 전극(224), 및 게이트 캡핑층(226)을 포함할 수 있다. 게이트 구조물(G)은 또한 게이트 절연층(222), 게이트 전극(224), 및 게이트 캡핑층(226)의 측벽 상에 배치되는 스페이서(228)를 더 포함할 수 있다.
게이트 구조물(G)은 액티브 화소 영역(APR)의 각각의 광전 변환 영역(120) 내에 일정한 신호를 제공하거나, 각각의 광전 변환 영역(120)에서의 출력 신호를 제어하기 위한 복수의 CMOS 트랜지스터를 구성할 수 있다. 예를 들어, 상기 트랜지스터는 타이밍 발생기(timing generator), 행 디코더(row decoder), 행 드라이버(row driver), 상관 이중 샘플러(correlated double sampler: CDS), 아날로그 디지탈 컨버터(analog to digital converter: ADC), 래치부(latch), 열 디코더(column decoder) 등 다양한 종류의 로직 회로를 구성할 수 있으나, 이에 한정되는 것은 아니다.
하부 기판(210) 상에는 제2 내부 배선 구조(232)가 형성될 수 있다. 제2 내부 배선 구조(232)는 복수의 층들의 적층 구조로 형성될 수 있다. 제2 층간 절연막(234)은 하부 기판(210) 상에서 게이트 구조물(G) 및 제2 내부 배선 구조(232)를 덮도록 배치될 수 있다.
제1 층간 절연막(144)은 제2 층간 절연막(234)에 부착될 수 있다. 예시적인 실시예들에서, 제1 층간 절연막(144)은 제2 층간 절연막(234)은 산화물-산화물 직접 본딩 방식(oxide-oxide direct bonding method)에 의해 서로 부착될 수 있다. 다른 실시예들에 있어서, 제1 층간 절연막(144)은 제2 층간 절연막(234) 사이에 접착 부재(미도시)가 개재될 수도 있다.
관통 비아 트렌치(182T)는 반도체 기판(110) 및 제1 층간 절연막(144)을 관통하고 제2 내부 배선 구조(232)의 일부분과 연결될 수 있다. 도 11에 예시적으로 도시된 것과 같이, 관통 비아(182)는 관통 비아 트렌치(182T)의 내벽 상에 콘포말하게 배치될 수 있고, 관통 비아(182) 상에서 패시베이션층(158)이 관통 비아 트렌치(182T)의 잔류 부분을 채울 수 있다. 이와는 달리 관통 비아(182)가 관통 비아 트렌치(182T)의 내부를 완전히 채울 수도 있다. 관통 비아(182)는 제1 내부 배선 구조(142)와 제2 내부 배선 구조(232) 모두에 연결되며, 관통 비아(182)의 바닥부는 제2 층간 절연막(234)에 의해 둘러싸일 수 있다.
도 12 내지 도 19는 예시적인 실시예들에 따른 이미지 센서(100A)의 제조 방법을 나타내는 단면도들이다. 도 12 내지 도 19에서는 도 2의 III-III' 단면에 대응하는 단면들을 공정 순서에 따라 도시하였다. 도 12 내지 도 19에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 12를 참조하면, 서로 반대되는 제1 면(110F1)과 제2 면(110F2)을 구비하는 반도체 기판(110)을 준비한다.
반도체 기판(110)의 제1 면(110F1)으로부터 이온 주입 공정에 의해 포토다이오드 영역(122)과 웰 영역(124)을 포함하는 광전 변환 영역(120)이 형성될 수 있다. 예를 들어, 포토다이오드 영역(122)은 N 형 불순물을 도핑하여 형성될 수 있고 웰 영역(124)은 P 형 불순물을 도핑하여 형성될 수 있다.
이후, 반도체 기판(110)의 제1 면(110F1) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 사용하여 반도체 기판(110) 내에 소자 분리 트렌치(도시 생략)을 형성할 수 있다. 상기 소자 분리 트렌치 내에 절연 물질을 채우고, 반도체 기판(110)의 제1 면(110F1)의 상면이 노출될 때까지 반도체 기판(110)을 평탄화하여 소자 분리막(STI)을 형성할 수 있다.
이후, 반도체 기판(110)의 제1 면(110F1) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 사용하여 반도체 기판(110) 내에 화소 트렌치(130T) 및 더미 트렌치(170T)를 형성할 수 있다.
화소 트렌치(130T)는 반도체 기판(110)의 제1 면(110F1)으로부터 제1 높이(h01)를 가질 수 있고, 제1 방향(X 방향)을 따라 제1 폭(w11)을 가질 수 있다. 화소 트렌치(130T)는 평면에서 볼 때 그리드 형상을 가질 수 있다. 즉, 화소 트렌치(130T)는 제1 방향(X 방향)을 따라 연장되는 복수의 제1 부분(도시 생략) 및 제2 방향(Y 방향)을 따라 연장되며, 복수의 제1 부분(도시 생략)과 연결되는 복수의 제2 부분(도시 생략)을 포함할 수 있다.
더미 트렌치(170T)는 반도체 기판(110)의 제1 면(110F1)으로부터 제2 높이(h02)를 가질 수 있고, 제2 높이(h02)는 제1 높이(h01)보다 더 클 수 있다. 더미 트렌치(170T)는 제1 방향(X 방향)을 따라 제2 폭(w12)을 가질 수 있고, 제2 폭(w12)은 제1 폭(w11)보다 클 수 있다. 예시적인 실시예들에서, 제2 폭(w12)은 제1 폭(w11)의 약 110% 내지 약 200%일 수 있으나, 이에 한정되는 것은 아니다. 또한 제2 높이(h02)는 제1 높이(h01)의 약 105% 내지 약 150%일 수 있으나, 이에 한정되는 것은 아니다.
더미 트렌치(170T)는 평면에서 볼 때 화소 트렌치(130T)를 둘러싸는 형상을 가질 수 있다. 즉, 더미 트렌치(170T)는 제1 방향(X 방향)을 따라 연장되는 복수의 제1 부분(도시 생략)과, 제2 방향(Y 방향)을 따라 연장되며 복수의 제1 부분(도시 생략)과 연결되는 복수의 제2 부분(도시 생략)을 포함할 수 있다. 더미 트렌치(170T)의 상기 제2 부분은 화소 트렌치(130T)의 상기 제1 부분과 연결되고, 더미 트렌치(170T)의 상기 제1 부분은 화소 트렌치(130T)의 상기 제2 부분과 연결될 수 있다.
이후, 반도체 기판(110)의 제1 면(110F1), 화소 트렌치(130T)의 내벽 및 더미 트렌치(170T)의 내벽 상에 화학 기상 증착(chemical vapor deposition, CVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정에 의해 절연층(도시 생략)을 콘포말하게 형성할 수 있다. 이후, 상기 절연층 상에 화소 트렌치(130T)의 내벽 및 더미 트렌치(170T)의 내벽을 채우는 도전층(도시 생략)을 형성하고, 반도체 기판(110)의 제1 면(110F1)의 상면이 노출될 때까지 상기 절연층 일부분 및 상기 도전층 일부분을 제거할 수 있다. 이에 따라 화소 트렌치(130T)의 내벽 상에 절연 라이너(132)와 매립 도전층(134)이 잔류할 수 있고, 더미 트렌치(170T)의 내벽 상에 더미 절연 라이너(172)와 더미 매립 도전층(174)이 잔류할 수 있다.
여기서는 화소 트렌치(130T)의 내벽 상에 형성된 절연 라이너(132)와 매립 도전층(134)을 화소 소자 분리막(130)으로, 더미 트렌치(170T)의 내벽 상에 형성된 더미 절연 라이너(172)와 더미 매립 도전층(174)을 더미 소자 분리막(170)으로 지칭할 수 있다. 한편, 화소 트렌치(130T)와 더미 트렌치(170T)가 만나는 지점에서(또는 화소 트렌치(130T)와 더미 트렌치(170T)의 교차 지점에서) 절연 라이너(132)와 더미 절연 라이너(172)는 연결될 수 있다. 또한 화소 트렌치(130T)와 더미 트렌치(170T)가 만나는 지점에서(또는 화소 트렌치(130T)와 더미 트렌치(170T)의 교차 지점에서) 매립 도전층(134)과 더미 매립 도전층(174)은 연결될 수 있다.
전술한 방법과 같이, 절연 라이너(132)와 더미 절연 라이너(172)가 동일한 공정에서 형성되기 때문에 절연 라이너(132)와 더미 절연 라이너(172)는 실질적으로 동일한 물질을 포함할 수 있다. 또한 매립 도전층(134)과 더미 매립 도전층(174)이 동일한 공정에서 형성되기 때문에 매립 도전층(134)과 더미 매립 도전층(174)은 실질적으로 동일한 물질을 포함할 수 있다.
도 13을 참조하면, 반도체 기판(110)의 제1 면(110F1) 상에 전송 게이트(TG)를 포함하는 게이트 구조물들을 형성하고, 반도체 기판(110)의 제1 면(110F1) 상의 일부 영역에 이온 주입 공정을 수행하여 플로팅 확산 영역(FD) 및 활성 영역(도시 생략)을 형성할 수 있다.
이후, 반도체 기판(110)의 제1 면(110F1) 상에 도전층(도시 생략)을 형성하고 상기 도전층을 패터닝하고, 상기 패터닝된 도전층을 덮도록 절연층(도시 생략)을 형성하는 단계들을 반복적으로 수행함에 의해, 반도체 기판(110) 상에 제1 내부 배선 구조(142)와, 제1 내부 배선 구조(142)를 덮는 제1 층간 절연막(144)을 형성할 수 있다.
도 14를 참조하면, 반도체 기판(110)의 제1 면(110F1) 상에 지지 기판(162)을 접착시킬 수 있다. 이후, 반도체 기판(110)의 제2 면(110F2)이 위를 향하도록 반도체 기판(110)을 뒤집을 수 있다.
여기서는 반도체 기판(110)의 제1 면(110F1)으로부터 가장 멀리 떨어진 화소 소자 분리막(130)의 표면을 화소 소자 분리막(130)의 상면(130U)으로 지칭하고, 반도체 기판(110)의 제1 면(110F1)으로부터 가장 멀리 떨어진 더미 소자 분리막(170)의 표면을 더미 소자 분리막(170)의 상면(170U)으로 지칭하도록 한다. 화소 소자 분리막(130)의 상면(130U)과 더미 소자 분리막(170)의 상면(170U)은 반도체 기판(110)의 제2 면(110F2)의 레벨(LV1P)보다 낮은 레벨에 배치될 수 있고, 반도체 기판(110)의 제2 면(110F2)으로 노출되지 않은 상태일 수 있다.
도 15를 참조하면, 더미 소자 분리막(170)의 상면(170U)이 노출될 때까지 CMP 공정 또는 에치백 공정 등의 평탄화 공정에 의해 반도체 기판(110)의 제2 면(110F2)으로부터 반도체 기판(110)의 일부분을 제거할 수 있다. 상기 제거 공정이 수행됨에 따라 반도체 기판(110)의 제2 면(110F2)의 레벨(LV1P)은 낮아질 수 있다.
전술한 바와 같이, 더미 트렌치(170T)가 화소 트렌치(130T)보다 더 큰 폭(w12) 및 더 큰 높이(h02)를 가질 수 있다. 따라서, 상기 평탄화 공정에서 더미 소자 분리막(170)의 상면(170U)이 노출될 때 화소 소자 분리막(130)의 상면(130U)은 제2 면(110F2)으로 노출되지 않은 상태일 수 있다.
도 16을 참조하면, 화소 소자 분리막(130)의 상면(130U)(도 15 참조)이 노출되고, 특히 매립 도전층(134)의 상면이 노출될 때까지 CMP 공정 또는 에치백 공정 등의 평탄화 공정에 의해 반도체 기판(110)의 제2 면(110F2)으로부터 반도체 기판(110)의 일부분을 제거할 수 있다.
화소 소자 분리막(130)에 의해 둘러싸이는 하나의 액티브 화소(PX)는, 이에 인접한 액티브 화소(PX)와 물리적으로 및 전기적으로 분리될 수 있다. 화소 소자 분리막(130)은 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 연장되며, 수직 방향(Z 방향)을 따라 제1 높이(h11)를 가질 수 있다. 화소 소자 분리막(130)의 제1 높이(h11)는 반도체 기판(110)의 높이와 실질적으로 동일할 수 있다.
더미 소자 분리막(170)은 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 연장되며, 수직 방향(Z 방향)을 따라 제2 높이(h12)를 가질 수 있다. 더미 소자 분리막(170)의 제2 높이(h12)는 화소 소자 분리막(130)의 제1 높이(h11)보다 더 높을 수 있다.
더미 소자 분리막(170)의 제2 폭(w12)이 화소 소자 분리막(130)의 제1 폭(w11)보다 더 크므로, 더미 소자 분리막(170)에 인접한 반도체 기판(110)의 제2 면(110F2)의 제2 레벨(LV2)은 화소 소자 분리막(130)에 인접한 반도체 기판(110)의 제2 면(110F2)의 제1 레벨(LV1)보다 더 높을 수 있고, 반도체 기판(110)의 제2 면(110F2)은 더미 소자 분리막(170)과 화소 소자 분리막(130)의 경계에서 돌출부(110TP)를 구비할 수 있다.
또한 패드 영역(PDR)에서의 반도체 기판(110)의 제2 면(110F2)의 제3 레벨(LV3)은 더미 소자 분리막(170)에 인접한 반도체 기판(110)의 제2 면(110F2)의 제2 레벨(LV2)보다 더 낮을 수 있고, 반도체 기판(110)의 제2 면(110F2)은 더미 소자 영역(DR)과 패드 영역(PDR) 사이의 경계에서 리세스부(110TR)를 가질 수 있다
일반적으로, 상기 평탄화 공정에서 평탄화 케미컬에 의한 반도체 기판(110)의 식각 속도와 평탄화 케미컬에 의한 화소 소자 분리막(130)의 식각 속도가 다를 수 있고, 패턴 밀도 차이에 의해 반도체 기판(110)의 중심 영역과 주변 영역에서의 상면 레벨이 달라지는 디싱(dishing)이 발생할 수 있다. 예를 들어, 화소 소자 분리막(130)의 밀도가 상대적으로 높은 반도체 기판(110)의 중심 영역(예를 들어, 액티브 화소 영역(APR))에서의 물질 제거량이 화소 소자 분리막(130)의 밀도가 상대적으로 낮은 반도체 기판(110)의 주변 영역(예를 들어, 패드 영역(PDR))에서의 물질 제거량과 달라질 수 있다. 상기 평탄화 공정에서 반도체 기판(110)의 식각 속도보다 화소 소자 분리막(130)의 식각 속도가 더 작은 경우, 패드 영역(PDR) 내의 반도체 기판(110) 부분이 액티브 화소 영역(APR) 내의 반도체 기판(110) 부분보다 더 많이 제거될 수 있고, 패드 영역(PDR)에서의 반도체 기판(110)의 제2 면(110F2)의 레벨이 액티브 화소 영역(APR)에서의 반도체 기판(110)의 제2 면(110F2)의 레벨보다 더 낮아질 수 있다. 이러한 반도체 기판(110)의 제2 면(110F2)의 상대적으로 큰 국부적 레벨 차이에 의하여 예를 들어 컬러 필터(158)의 패터닝과 같은 후속의 패터닝 공정에서 패터닝 불량이 발생할 수 있다.
반면, 예시적인 실시예들의 제조 방법에 따르면, 상기 평탄화 공정에서 더미 소자 분리막(170)이 가장 먼저 제2 면(110F2)을 통해 노출될 수 있다. 더미 소자 분리막(170)은 평탄화 케미컬에 의한 식각 속도가 액티브 화소 영역(APR)에서 노출되는 반도체 기판(110)의 식각 속도에 비해 더 낮을 수 있고, 이에 따라 더미 소자 분리막(170)과 이에 인접한 패드 영역(PDR)이 상대적으로 작게 제거될 수 있다. 반도체 기판(110)의 제2 면(110F2)에 돌출부(110TP)와 리세스부(110TR)가 형성되기는 하나, 반도체 기판(110)의 제2 면(110F2)은 상대적으로 평탄하고 완만한 상면 레벨을 가지므로, 후속의 패터닝 공정에서의 패터닝 불량이 방지될 수 있다.
도 17을 참조하면, 패드 영역(PDR)에서 반도체 기판(110)의 일부분을 제거하여 패드 리세스(180T)를 형성할 수 있다.
이후, 반도체 기판(110)의 제2 면(110F2) 상에 후면 절연층(152)을 형성할 수 있다. 후면 절연층(152)은 화소 소자 분리막(130) 및 더미 소자 분리막(170)을 덮으며 패드 리세스(180T) 내벽 상에 콘포말하게 형성될 수 있다.
도 18을 참조하면, 후면 절연층(152) 상에 도전층(도시 생략)을 형성하고, 상기 도전층을 패터닝하여 가이드 패턴(154)과 차광층(164)을 형성할 수 있다. 가이드 패턴(154)은 액티브 화소 영역(APR)에서 화소 소자 분리막(130)과 오버랩되도록 형성될 수 있다. 차광층(164)은 옵티컬 블랙 영역(OBR)에서 옵티컬 블랙 화소(OBX) 전체 상면을 커버하도록 형성될 수 있고, 더미 화소 영역(DR)의 적어도 일부분 상에 배치될 수 있다.
이후, 패드 리세스(180T) 내에 도전 물질을 채워 도전 패드(180)를 형성할 수 있다. 도전 패드(180)는 제1 금속층(도시 생략) 및 제2 금속층(도시 생략)을 순차적으로 형성함에 의해 형성될 수 있다. 예를 들어, 상기 제1 금속층은 CVD 공정, ALD 공정 등에 의해 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 티타늄 텅스텐, 텅스텐, 알루미늄, 코발트, 니켈, 구리와 같은 금속 물질을 사용하여 형성할 수 있다. 상기 제2 금속층은 CVD 공정, ALD 공정, 도금 공정 등에 의해 텅스텐, 알루미늄, 코발트, 니켈, 구리와 같은 금속 물질을 사용하여 형성될 수 있다.
도 19를 참조하면, 반도체 기판(110)의 제2 면(110F2) 상에 패시베이션층(156)을 형성할 수 있다. 패시베이션층(156)은 가이드 패턴(154), 차광층(164)을 커버할 수 있고, 도전 패드(180)의 상면을 커버하지 않을 수 있다.
이후, 액티브 화소 영역(APR)에서 패시베이션층(156) 상에 컬러 필터(158) 및 마이크로렌즈(160)를 형성할 수 있다.
전술한 공정에 의해 이미지 센서(100A)가 완성될 수 있다.
전술한 예시적인 실시예들에 따른 이미지 센서의 제조 방법에 따르면, 더미 소자 분리막(170)은 반도체 기판을 평탄화하는 공정에서 액티브 화소 영역과 패드 영역 사이의 패턴 밀도 차이에 의하여 발생할 수 있는 반도체 기판의 디싱(dishing)을 방지하는 식각 저지막으로 기능할 수 있다. 따라서 패드 영역과 액티브 화소 영역에서 상대적으로 평탄한 상면 레벨을 가질 수 있고, 후속의 패터닝 공정에서의 불량 발생이 방지될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서 120: 광전 변환 영역
130: 화소 소자 분리막 132: 절연 라이너
134: 매립 도전층 170: 더미 소자 분리막
172: 더미 절연 라이너 174: 더미 매립 도전층
180: 도전 패드

Claims (20)

  1. 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 내부로 연장되고, 상기 반도체 기판 내에 복수의 액티브 화소들을 정의하는 화소 소자 분리막; 및
    상기 반도체 기판의 상기 내부로 연장되고, 평면에서 볼 때 상기 액티브 화소들의 적어도 일 측에 배치되며 상기 반도체 기판 내에 복수의 더미 화소들을 정의하는 더미 소자 분리막을 포함하며,
    상기 화소 소자 분리막은 제1 단부와 상기 제1 단부에 반대되는 제2 단부를 구비하고, 상기 더미 소자 분리막은 제1 단부와 상기 제1 단부에 반대되는 제2 단부를 구비하며,
    상기 화소 소자 분리막의 상기 제1 단부는 상기 제1 면에 평행한 제1 방향으로 제1 폭을 가지며, 상기 더미 소자 분리막의 상기 제1 단부는 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는 것을 특징으로 하는 이미지 센서.
  2. 제1항에 있어서,
    상기 화소 소자 분리막은, 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 화소 트렌치 내에 배치되고,
    상기 더미 소자 분리막은, 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 더미 트렌치 내에 배치되는 것을 특징으로 하는 이미지 센서.
  3. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 면 상에 배치되는 내부 배선 구조; 및
    상기 반도체 기판의 상기 제1 면 상에 배치되며 상기 내부 배선 구조를 커버하는 층간 절연막을 더 포함하는 이미지 센서.
  4. 제1항에 있어서,
    상기 더미 소자 분리막의 상기 제2 단부의 상면은, 상기 반도체 기판의 상기 제1 면을 기준으로 상기 화소 소자 분리막의 상기 제1 단부의 상면보다 더 높은 레벨에 위치하는 것을 특징으로 하는 이미지 센서.
  5. 제1항에 있어서,
    상기 반도체 기판은, 평면에서 볼 때 상기 더미 소자 분리막을 둘러싸도록 배치되는 패드 영역을 더 포함하고,
    상기 패드 영역에서의 상기 반도체 기판의 상기 제2 면은, 상기 반도체 기판의 상기 제1 면을 기준으로 상기 화소 소자 분리막의 상기 제2 단부의 상면보다 더 낮은 레벨에 위치하는 것을 특징으로 하는 이미지 센서.
  6. 제1항에 있어서,
    상기 화소 소자 분리막은 상기 반도체 기판의 상기 제1 면에 수직한 제3 방향으로 제1 높이를 갖고, 상기 더미 소자 분리막은 상기 제3 방향으로 상기 제1 높이보다 더 큰 제2 높이를 갖는 것을 특징으로 하는 이미지 센서.
  7. 제2항에 있어서,
    상기 화소 소자 분리막은
    상기 화소 트렌치 내벽 상에 배치되는 절연 라이너와,
    상기 절연 라이너 상에서 화소 트렌치 내부를 채우는 매립 도전층을 포함하고,
    상기 더미 소자 분리막은
    상기 더미 트렌치 내벽 상에 배치되는 더미 절연 라이너와,
    상기 더미 절연 라이너 상에서 상기 더미 트렌치 내부를 채우는 더미 매립 도전층을 포함하고,
    상기 더미 매립 도전층은 상기 매립 도전층과 동일한 물질을 포함하는 것을 특징으로 하는 이미지 센서.
  8. 제1항에 있어서,
    상기 화소 소자 분리막의 상기 제2 단부는 상기 제1 방향으로 제3 폭을 가지고,
    상기 더미 소자 분리막의 상기 제2 단부는 상기 제1 방향으로 제4 폭을 가지고,
    상기 제4 폭이 상기 제3 폭보다 큰 것을 특징으로 하는 이미지 센서.
  9. 액티브 화소 영역과 패드 영역을 포함하며, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 액티브 화소 영역에 배치되며, 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 화소 트렌치 내에 배치되는 화소 소자 분리막; 및
    상기 액티브 화소 영역과 상기 패드 영역 사이에서, 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 더미 트렌치 내에 배치되며, 상기 제1 면에 평행한 제1 방향 및 제2 방향 중 적어도 하나의 방향으로 연장되는 더미 소자 분리막을 포함하며,
    상기 화소 소자 분리막은 상기 제1 방향으로 제1 폭을 갖는 제1 단부를 가지며, 상기 더미 소자 분리막은 상기 화소 소자 분리막의 상기 제1 단부와 동면 상에 위치하며 상기 제1 방향으로 상기 제1 폭보다 큰 제2 폭을 갖는 제2 단부를 갖는 것을 특징으로 하는 이미지 센서.
  10. 제9항에 있어서,
    상기 화소 소자 분리막은 상기 반도체 기판의 상기 제1 면에 수직한 제3 방향으로 제1 높이를 갖고, 상기 더미 소자 분리막은 상기 제3 방향으로 상기 제1 높이보다 더 큰 제2 높이를 갖는 것을 특징으로 하는 이미지 센서.
  11. 액티브 화소 영역, 패드 영역, 및 상기 액티브 화소 영역과 상기 패드 영역 사이의 더미 화소 영역을 포함하며, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 액티브 화소 영역에 배치되며, 상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 화소 트렌치 내에 배치되는 화소 소자 분리막; 및
    상기 반도체 기판을 상기 제1 면으로부터 상기 제2 면까지 관통하여 연장되는 더미 트렌치 내에 배치되며, 평면에서 볼 때 상기 화소 소자 분리막의 적어도 일 측에 배치되는 더미 소자 분리막을 포함하며,
    상기 화소 소자 분리막은 상기 반도체 기판의 상기 제1 면에 수직한 제3 방향으로 제1 높이를 갖고, 상기 더미 소자 분리막은 상기 제3 방향으로 상기 제1 높이보다 더 큰 제2 높이를 갖는 것을 특징으로 하는 이미지 센서.
  12. 제11항에 있어서,
    상기 반도체 기판의 상기 제2 면에서 노출되는 상기 더미 소자 분리막의 상면은, 상기 반도체 기판의 상기 제1 면을 기준으로 상기 반도체 기판의 상기 제2 면에서 노출되는 상기 화소 소자 분리막의 상면보다 더 높은 레벨에 위치하는 것을 특징으로 하는 이미지 센서.
  13. 제11항에 있어서,
    상기 반도체 기판은 상기 액티브 화소 영역과 상기 더미 화소 영역 사이에 배치되는 옵티컬 블랙 영역을 더 포함하고,
    상기 화소 소자 분리막이 상기 액티브 화소 영역으로부터 상기 옵티컬 블랙 영역까지 연장되는 것을 특징으로 하는 이미지 센서.
  14. 제11항에 있어서,
    상기 더미 소자 분리막은,
    상기 반도체 기판의 상기 제1 면에 평행한 제1 방향으로 연장되는 복수의 제1 더미 라인과,
    상기 반도체 기판의 상기 제1 면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되며 상기 복수의 제1 더미 라인과 교차하는 복수의 제2 더미 라인을 포함하고,
    상기 화소 소자 분리막은,
    상기 제1 방향으로 연장되는 복수의 제1 화소 분리 라인과,
    상기 제2 방향으로 연장되며 상기 복수의 제1 화소 분리 라인과 교차하는 복수의 제2 화소 분리 라인을 포함하며,
    상기 복수의 제1 더미 라인 각각의 일부분이 상기 복수의 제2 화소 분리 라인 각각과 교차하고,
    상기 복수의 제2 더미 라인 각각의 일부분이 상기 복수의 제1 화소 분리 라인 각각과 교차하는 것을 특징으로 하는 이미지 센서.
  15. 제14항에 있어서,
    상기 화소 소자 분리막은
    상기 화소 트렌치 내벽 상에 배치되는 절연 라이너와,
    상기 절연 라이너 상에서 화소 트렌치 내부를 채우는 매립 도전층을 포함하고,
    상기 더미 소자 분리막은
    상기 더미 트렌치 내벽 상에 배치되는 더미 절연 라이너와,
    상기 더미 절연 라이너 상에서 상기 더미 트렌치 내부를 채우는 더미 매립 도전층을 포함하고,
    상기 더미 소자 분리막과 상기 화소 소자 분리막의 교차 지점에서 상기 더미 매립 도전층은 상기 매립 도전층과 연결되는 것을 특징으로 하는 이미지 센서.
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