KR102634950B1 - 이미지 센서 - Google Patents

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Abstract

이미지 센서가 개시된다. 이미지 센서는, 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조; 및 상기 반도체 기판의 상기 제2 면 상에 배치되는 굴절 구조물(refraction structure)을 포함하고, 상기 굴절 구조물은, 상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 반사 방지막; 상기 제1 반사 방지막 상에 배치되며 상기 반도체 기판의 상기 제2 면에 평행한 제1 방향을 따라 이격되어 배치되는 복수의 제1 굴절부(refraction portion)를 포함하는 굴절 패턴; 상기 제1 반사 방지막 상에 배치되며 상기 복수의 제1 굴절부 사이를 채우는 절연층; 및 상기 굴절 패턴과 상기 절연층 상에 배치되는 제2 반사 방지막을 포함한다.

Description

이미지 센서{Image sensors}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 더욱 상세하게는, 적외선 이미지 센서에 관한 것이다.
이미지 센서는 광학 이미지 신호를 전기 신호로 변환시키는 장치이다. 이미지 센서는 반도체 기판으로 입사되는 빛을 반도체 기판 내의 포토다이오드 영역에서 수광하여 전기 신호로 전환한다. 특히 적외선을 감지하는 이미지 센서에서 반도체 기판의 적외선 흡수율이 상대적으로 낮아 이미지 센서의 노이즈가 증가하고 감도가 저하되는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 노이즈가 감소되고 감도가 향상되는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조; 및 상기 반도체 기판의 상기 제2 면 상에 배치되는 굴절 구조물(refraction structure)을 포함하고, 상기 굴절 구조물은, 상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 반사 방지막; 상기 제1 반사 방지막 상에 배치되며 상기 반도체 기판의 상기 제2 면에 평행한 제1 방향을 따라 이격되어 배치되는 복수의 제1 굴절부(refraction portion)를 포함하는 굴절 패턴; 상기 제1 반사 방지막 상에 배치되며 상기 복수의 제1 굴절부 사이를 채우는 절연층; 및 상기 굴절 패턴과 상기 절연층 상에 배치되는 제2 반사 방지막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조; 및 상기 반도체 기판의 상기 제2 면 상에 배치되는 굴절 구조물을 포함하고, 상기 굴절 구조물은, 상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 반사 방지막; 상기 제1 반사 방지막 상에 배치되며 상기 반도체 기판의 상기 제2 면에 평행한 제1 방향을 따라 이격되어 배치되는 복수의 제1 굴절부를 포함하는 굴절 패턴; 및 상기 굴절 패턴 상에 배치되는 제2 반사 방지막을 포함하고, 상기 굴절 패턴은 상기 제2 면으로 입사하는 광이 경사각으로 입사하여 광 경로를 증가시키도록 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조; 및 상기 반도체 기판의 상기 제2 면 상에 배치되는 굴절 구조물을 포함하고, 상기 굴절 구조물은, 상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 반사 방지막; 상기 제1 반사 방지막 상에 배치되며 상기 반도체 기판의 상기 제2 면에 평행한 제1 방향을 따라 이격되어 배치되는 복수의 제1 굴절부를 포함하는 굴절 패턴; 상기 제1 반사 방지막 상에 배치되며 상기 복수의 제1 굴절부 사이를 채우는 절연층; 및 상기 굴절 패턴과 상기 절연층 상에 배치되는 제2 반사 방지막을 포함하고, 상기 굴절 패턴은 폴리실리콘을 포함하고, 상기 절연층은 상기 굴절 패턴의 굴절률보다 낮은 굴절률을 갖는 물질을 포함한다.
본 발명의 기술적 사상에 따르면, 반도체 기판의 제2 면 상에 제1 폭을 가지며 제1 간격으로 이격되어 배치되는 굴절 패턴과, 굴절 패턴 사이의 공간을 채우는 절연층이 배치되고, 상기 굴절 패턴과 상기 절연층 상하면 상에 반사 방지막이 배치된다. 따라서 제2 면에 입사되는 광이 굴절 패턴에 의해 제2 면과 경사를 가지며 반도체 기판 내부로 입사되어 흡수율이 향상될 수 있다. 또한, 굴절 패턴과 제2 면 사이에 반사 방지막이 개재됨에 따라, 제2 면으로부터 반도체 기판을 식각하여 요철 패턴을 형성하는 경우에 발생할 수 있는 반도체 기판의 식각 데미지와 이에 의한 암전류 발생 등의 노이즈 발생이 방지될 수 있다. 따라서, 상기 이미지 센서는 노이즈가 감소되고 감도가 향상될 수 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 2는 도 1의 제1 레벨(LV1)에서의 평면도이다.
도 3 내지 도 5는 도 2의 굴절 구조물 대신에 채용 가능한 예시적인 실시예들에 따른 굴절 구조물을 나타내는 평면도들이다.
도 6은 예시적인 실시예들에 따른 도 1 및 도 2의 이미지 센서의 액티브 화소의 등가 회로도이다.
도 7은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 이미지 센서를 나타내는 단면도이다.
도 12 내지 도 16은 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 이미지 센서(100)를 나타내는 단면도이다. 도 2는 도 1의 제1 레벨(LV1)에서의 평면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(110)은 서로 반대되는 제1 면(110F1) 및 제2 면(110F2)을 포함할 수 있다. 반도체 기판(110)은 P 형 반도체 기판을 포함할 수 있다. 예를 들면, 반도체 기판(110)은 P형 실리콘 기판으로 이루어질 수 있다. 예시적인 실시예들에서, 반도체 기판(110)은 P 형 벌크 기판과 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 다른 실시예들에서, 반도체 기판(110)은 N 형 벌크 기판과, 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 또는, 반도체 기판(110)은 유기(organic) 플라스틱 기판으로 이루어질 수 있다.
반도체 기판(110) 내에 복수의 액티브 화소(PX)가 배열될 수 있다. 예를 들어 평면도에서 복수의 액티브 화소(PX)가 매트릭스 형태로 배열될 수 있고, 복수의 액티브 화소(PX) 내에는 각각 복수의 광전 변환 영역(120)이 배치될 수 있다. 복수의 광전 변환 영역(120)은 반도체 기판(110)의 제2 면(110F2)을 통해 입사하는 광으로부터 전기 신호를 생성하기 위한 영역일 수 있다. 예를 들어, 복수의 광전 변환 영역(120)은 반도체 기판(110)의 제2 면(110F2)을 통해 입사하는 적외선으로부터 전기 신호를 생성하기 위한 영역일 수 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
복수의 광전 변환 영역(120) 각각은 포토다이오드 영역(122)과 웰 영역(124)을 포함할 수 있다. 포토다이오드 영역(122)은 제1 도전형을 가질 수 있고, 예를 들면, 상기 제1 도전형은 n형일 수 있다. 웰 영역(124)은 제2 도전형을 가질 수 있고, 예를 들면, 상기 제2 도전형은 p형일 수 있다. 웰 영역(124)은 반도체 기판(110)에 제2 도전형을 가지는 불순물을 도핑하여 형성할 수 있다. 웰 영역(124)의 불순물 농도는 웰 영역(124) 이외의 반도체 기판(110) 부분의 불순물 농도보다 큰 값을 가질 수 있다.
도 1에는 복수의 액티브 화소(PX)가 배치되는 반도체 기판(110)의 일부분만을 예시적으로 도시하였다. 도 1에는 도시되지 않았지만 반도체 기판(110)은 주변 회로 영역(도시 생략) 및 패드 영역(도시 생략)을 더 포함할 수 있다. 상기 주변 회로 영역은 복수의 액티브 화소(PX)를 제어하기 위한 다양한 종류의 회로가 형성되는 영역일 수 있다. 예를 들어, 상기 주변 회로 영역은 복수의 트랜지스터를 포함할 수 있고, 상기 복수의 트랜지스터는 각각의 광전 변환 영역(120) 내에 일정한 신호를 제공하거나, 각각의 광전 변환 영역(120)에서의 출력 신호를 제어하도록 구동할 수 있다. 예를 들어, 상기 트랜지스터는 타이밍 발생기(timing generator), 행 디코더(row decoder), 행 드라이버(row driver), 상관 이중 샘플러(correlated double sampler: CDS), 아날로그 디지탈 컨버터(analog to digital converter: ADC), 래치부(latch), 열 디코더(column decoder) 등 다양한 종류의 로직 회로를 구성할 수 있으나, 이에 한정되는 것은 아니다. 또한 상기 패드 영역은 복수의 액티브 화소(PX) 및 상기 주변 회로 영역에 포함되는 회로에 전기적으로 연결되는 도전 패드를 포함할 수 있고, 상기 도전 패드는 복수의 액티브 화소(PX) 및 상기 주변 회로 영역에 포함되는 회로에 외부로부터 전원 및 신호를 제공하는 접속 단자로 기능할 수 있다.
화소 소자 분리막(130)은 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 관통하도록 배치될 수 있다. 화소 소자 분리막(130)에 의해 반도체 기판(110) 내에 복수의 액티브 화소(PX)가 정의될 수 있다. 화소 소자 분리막(130)은 복수의 광전 변환 영역(120) 중 하나와 이에 인접한 광전 변환 영역(120) 사이에 배치될 수 있다. 하나의 광전 변환 영역(120)과 이와 이웃하는 다른 하나의 광전 변환 영역(120)은, 화소 소자 분리막(130)에 의해 물리적으로, 그리고 전기적으로 분리될 수 있다. 화소 소자 분리막(130)은 매트릭스 형태로 배열된 복수의 광전 변환 영역(120) 각각 사이에 배치되며, 평면도에서 그리드 또는 메쉬 형상을 가질 수 있다.
화소 소자 분리막(130)은 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 반도체 기판(110)을 관통하는 화소 트렌치(130T) 내부에 형성될 수 있다. 화소 소자 분리막(130)은 화소 트렌치(130T) 측벽 상에 콘포말하게 형성되는 절연 라이너(132)와, 절연 라이너(132) 상에서 화소 트렌치(130T) 내부를 채우는 매립 도전층(134)을 포함할 수 있다.
예시적인 실시예들에서, 절연 라이너(132)는 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 이러한 경우에, 절연 라이너(132)는 음의 고정 전하층(negative fixed charge layer)으로 작용할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 절연 라이너(132)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 매립 도전층(134)은 도핑된 폴리실리콘을 포함할 수 있다.
매립 도전층(134)은 화소 트렌치(130T) 내부의 일부분을 채우지 않을 수 있고, 매립 도전층(134)의 바닥면이 반도체 기판(110)의 제1 면(110F1)보다 높은 레벨에 배치될 수 있다(즉, 반도체 기판(110)의 제1 면(110F1)으로부터 매립 도전층(134)의 상기 바닥면이 수직 방향(Z 방향)을 따라 소정의 거리로 이격될 수 있다). 매립 절연층(140)은 매립 도전층(134)의 상기 바닥면 상에서 화소 트렌치(130T)의 잔류 부분을 채울 수 있고, 매립 절연층(140)과 화소 트렌치(130T) 내벽 사이에는 절연 라이너(132)가 개재될 수 있다. 매립 절연층(140)의 하면은 반도체 기판(110)의 제1 면(110F1)과 동일한 레벨에 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 도 1에 도시된 것과는 달리 매립 절연층(140)이 생략되고 매립 도전층(134)이 화소 트렌치(130T)의 전체 높이(h11)에 걸쳐 화소 트렌치(130T) 내부를 채움으로써 매립 도전층(134)의 바닥면이 반도체 기판(110)의 제1 면(110F1)과 동일한 레벨에 배치될 수도 있다.
도 1에 예시적으로 도시된 바와 같이, 반도체 기판(110)의 제1 면(110F1) 내에는 활성 영역(도시 생략) 및 플로팅 확산 영역(floating diffusion region)(FD)을 정의하는 소자 분리막(STI)이 형성될 수 있다.
반도체 기판(110)의 제1 면(110F1) 상에는 복수의 트랜지스터들을 구성하는 게이트 전극들(TG, RG, SG)(도 6 참조)이 형성될 수 있다. 예를 들어, 상기 복수의 트랜지스터들은 광전 변환 영역(120)에서 생성된 전하를 플로팅 확산 영역(FD)에 전송하도록 구성되는 전송 트랜지스터(TX)(도 6 참조), 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋시키도록 구성되는 리셋 트랜지스터(RX)(도 6 참조), 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 상기 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링하도록 구성되는 드라이브 트랜지스터(DX)(도 6 참조), 및 액티브 화소(PX)을 선택하기 위한 스위칭 및 어드레싱 역할을 하는 선택 트랜지스터(SX)(도 6 참조)를 포함할 수 있다. 그러나, 상기 복수의 트랜지스터들이 이에 한정되는 것은 아니다.
도 1에는 상기 전송 트랜지스터(TX)(도 6 참조)를 구성하는 전송 게이트(TG)가 반도체 기판(110)의 제1 면(110F1)으로부터 반도체 기판(110) 내부로 연장되는 리세스 게이트 타입으로 형성된 것으로 예시적으로 도시하였으나, 전송 게이트(TG)의 형상이 이에 한정되는 것은 아니다. 반도체 기판(110)과 전송 게이트(TG) 사이에는 전송 게이트 절연층(TGI)이 배치될 수 있다. 예를 들어, 전송 게이트(TG)가 리세스 게이트 타입으로 형성됨에 따라 전송 게이트 절연층(TGI)의 일부분은 반도체 기판(110)의 내부로 연장될 수 있다.
반도체 기판(110)의 제1 면(110F1) 상에는 배선 구조(152)가 배치될 수 있다. 배선 구조(152)는 상기 게이트 전극들 또는 상기 활성 영역과 전기적으로 연결될 수 있다. 배선 구조(152)는 복수의 층들의 적층 구조로 형성될 수 있다. 배선 구조(152)는 불순물이 도핑되거나 도핑되지 않은 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 금속 함유막 중 적어도 하나를 포함할 수 있다. 예를 들어, 배선 구조(152)는 텅스텐, 알루미늄, 구리, 텅스텐 실리사이드, 티타늄 실리사이드, 텅스텐 질화물, 티타늄 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
제1 층간 절연막(154)은 반도체 기판(110)의 제1 면(110F1) 상에서 배선 구조(152)를 커버하도록 배치될 수 있다. 제1 층간 절연막(154)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
선택적으로, 제1 층간 절연막(154) 상에는 지지 기판(160)이 배치될 수 있다. 지지 기판(160)과 제1 층간 절연막(154) 사이에는 접착 부재(도시 생략)가 더 배치될 수 있다.
반도체 기판(110)의 제2 면(110F2) 상에는 굴절 구조물(refraction structure)(170)이 배치될 수 있다. 반도체 기판(110)의 제2 면(110F2)은 실질적으로 평탄한 레벨을 가질 수 있다. 예를 들어, 복수의 액티브 화소(PX)와 수직 오버랩되는 반도체 기판(110)의 제2 면(110F2)은 실질적으로 평탄한 표면 레벨을 가질 수 있고, 반도체 기판(110)의 제2 면(110F2)으로부터 반도체 기판(110) 내부로 연장되는 리세스 또는 홈이 형성되지 않을 수 있고 반도체 기판(110)의 제2 면(110F2)에 단차가 생성되지 않을 수 있다.
굴절 구조물(170)은 제1 반사 방지막(172), 굴절 패턴(174), 절연층(176), 및 제2 반사 방지막(187)을 포함할 수 있다.
제1 반사 방지막(172)은 반도체 기판(110)의 제2 면(110F2)의 실질적으로 전체 면적 상에 배치될 수 있고, 제1 반사 방지막(172)이 반도체 기판(110)의 제2 면(110F2)과 동일 레벨에 배치되는 화소 소자 분리막(130)의 상면과 접촉할 수 있다. 예시적인 실시예들에서, 제1 반사 방지막(172)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 다른 실시예들에서, 제1 반사 방지막(172)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SiCN, 또는 SiCO와 같은 저유전율 물질 등의 절연 물질을 포함할 수 있다.
굴절 패턴(174)은 제1 반사 방지막(172) 상에 배치될 수 있고, 복수의 제1 굴절부(174_R)를 포함할 수 있다. 예시적인 실시예들에서, 굴절 패턴(174)은 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
도 2에 도시된 것과 같이, 복수의 제1 굴절부(174_R)는 복수의 라인 형상을 가질 수 있다. 예를 들어, 복수의 제1 굴절부(174_R)는 반도체 기판(110)의 제2 면(110F2)에 평행한 제1 방향(X 방향)을 따라 제1 폭(w11)을 가지며, 반도체 기판(110)의 제2 면(110F2)에 평행하고 제1 방향(X 방향)에 수직한 제2 방향(Y 방향)을 따라 연장되는 복수의 라인 형상을 가질 수 있다. 상기 복수의 라인 각각은 인접한 라인으로부터 제1 방향(X 방향)을 따라 제1 간격(d11)으로 이격되어 배치될 수 있다. 도 2에는 복수의 제1 굴절부(174_R) 각각의 제1 폭(w11)이 서로 동일하고, 복수의 제1 굴절부(174_R) 사이의 제1 간격(d11)이 서로 동일한 것으로 예시적으로 도시되었으나, 이와는 달리 복수의 제1 굴절부(174_R) 각각의 제1 폭(w11)은 가변적일 수 있거나, 복수의 제1 굴절부(174_R) 사이의 제1 간격(d11)이 가변적일 수도 있다.
절연층(176)은 제1 반사 방지막(172) 상에서 복수의 제1 굴절부(174_R) 사이의 공간을 채우도록 배치될 수 있다. 절연층(176)의 일부분은 제2 방향(Y 방향)으로 연장되는 복수의 제1 굴절부(174_R)의 양 단부를 둘러싸도록 배치될 수 있다. 절연층(176)의 상면은 굴절 패턴(174)의 상면과 동일한 레벨에 배치될 수 있다. 절연층(176)은 폴리실리콘보다 낮은 굴절률을 갖는 물질을 포함할 수 있다. 예를 들어, 절연층(176)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SiCN, 또는 SiCO와 같은 저유전율 물질 등의 절연 물질을 포함할 수 있다.
굴절 패턴(174)과 절연층(176) 상에는 제2 반사 방지막(178)이 배치될 수 있다. 예시적인 실시예들에서, 제2 반사 방지막(178)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물을 포함할 수 있다. 다른 실시예들에서, 제2 반사 방지막(178)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, SiCN, 또는 SiCO와 같은 저유전율 물질 등의 절연 물질을 포함할 수 있다.
굴절 구조물(170) 상에는 패시베이션층(182)이 형성될 수 있다. 패시베이션층(182)은 제2 반사 방지막(178)의 상면과 접촉할 수 있다. 패시베이션층(182) 상에는 컬러 필터(184)와 마이크로렌즈(186)가 배치될 수 있다.
일반적으로, 적외선을 감지하기 위한 이미지 센서에서 실리콘 등의 반도체 기판 내부로의 적외선 흡수율이 상대적으로 낮을 수 있다. 따라서 적외선 이미지 센서의 감도(sensitivity)를 향상시키기 위하여 반도체 기판 내부에 식각 공정에 의해 리세스를 형성하고 상기 리세스 내부를 절연 물질로 채움에 의해 요철 패턴을 형성한다. 그러나 상기 식각 공정에 의해 반도체 기판에 식각 데미지가 가해질 수 있으며, 이에 의해 암전류 발생이 증가하여 노이즈 레벨이 증가할 수 있다.
그러나 예시적인 실시예들에 따르면, 굴절 구조물(170)은 반도체 기판(110)의 제2 면(110F2)으로 입사되는 광이 제2 면(110F2)을 통과하기 전에 굴절 패턴(174)과 절연층(176) 사이의 경계에서 굴절되도록 할 수 있다. 이에 따라 굴절 구조물(170)을 통과한 광이 반도체 기판(110)의 제2 면(110F2)의 법선에 대하여 상대적으로 큰 경사각으로 반도체 기판(110) 내부로 진입할 수 있다. 예를 들어, 반도체 기판(110)의 제2 면(110F2)을 통해 적외선이 입사될 때, 적외선은 굴절 구조물(170)을 통과한 후 반도체 기판(110)의 제2 면(110F2)의 법선에 대하여 상대적으로 큰 경사각으로 반도체 기판(110) 내부로 진입할 수 있고, 이러한 경우에 반도체 기판(110) 내부의 광 경로가 상대적으로 길어질 수 있다. 따라서, 예를 들어 반도체 기판(110)의 적외선의 흡수율이 상승될 수 있고 이미지 센서(100)의 감도가 향상될 수 있다.
또한 굴절 구조물(170)이 반도체 기판(110)의 제2 면(110F2) 상에 형성됨에 따라, 제1 반사 방지막(172)과 반도체 기판(110)의 제2 면(110F2) 사이의 계면은 상대적으로 평탄하고 우수한 품질을 가질 수 있다. 예를 들어 반도체 기판(110)의 제2 면(110F2)에 식각 데미지가 가해지지 않고 제2 면(110F2)이 상대적으로 우수한 결정 품질을 가질 수 있기 때문에, 반도체 기판(110) 내의 결정 품질 열화에 의해 생성되는 암전류 발생이 방지될 수 있고, 이에 따라 암전류 발생에 의한 노이즈 레벨이 감소될 수 있다.
또한, 굴절 패턴(174)이 폴리실리콘을 포함함에 따라 굴절 구조물(170)은 광전 변환 영역(120)으로 입사되는 원치 않는 가시광선을 흡수하는 필터로 작용할 수 있다. 따라서 원치 않는 가시광선 입사에 의한 노이즈 레벨이 감소될 수 있다.
따라서, 이미지 센서(100)는 노이즈가 감소되고 감도가 향상될 수 있다.
도 3 내지 도 5는 굴절 구조물(170) 대신에 채용 가능한 예시적인 실시예들에 따른 굴절 구조물(170A, 170B, 170C)을 나타내는 평면도들이다. 도 3 내지 도 5는 도 1의 제1 레벨(LV1)에 대응되는 레벨에서의 평면도들에 해당한다. 도 3 내지 도 5에서, 도 1 및 도 2에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 3을 참조하면, 굴절 구조물(170A)은 제1 반사 방지막(172)(도 1 참조), 굴절 패턴(174A), 절연층(176A), 및 제2 반사 방지막(178)(도 1 참조)을 포함할 수 있다. 굴절 패턴(174A)은 복수의 제1 굴절부(174_RA)를 포함할 수 있고, 복수의 제1 굴절부(174_RA)는 제1 방향(X 방향)과 제2 방향(Y 방향)으로 이격되어 배치되는 복수의 아일랜드 형상을 가질 수 있다. 도 3에 예시적으로 도시된 것과 같이, 복수의 제1 굴절부(174_RA) 각각은 사각형의 수평 단면 형상을 가질 수 있으나 복수의 제1 굴절부(174_RA)의 단면 형상이 이에 한정되는 것은 아니다.
예를 들어, 복수의 제1 굴절부(174_RA) 각각은 제1 방향(X 방향)을 따라 제1 폭(w11)을 가지며, 인접한 제1 굴절부(174_RA)로부터 제1 방향(X 방향)을 따라 제1 간격(d11)으로 이격되어 배치될 수 있다. 도 3에는 복수의 제1 굴절부(174_RA) 각각의 제1 폭(w11)이 서로 동일하고, 복수의 제1 굴절부(174_RA) 사이의 제1 간격(d11)이 서로 동일한 것으로 예시적으로 도시되었으나, 이와는 달리 복수의 제1 굴절부(174_RA) 각각의 제1 폭(w11)은 가변적일 수 있거나, 복수의 제1 굴절부(174_RA) 사이의 제1 간격(d11)이 가변적일 수도 있다.
도 4를 참조하면, 굴절 구조물(170B)은 제1 반사 방지막(172)(도 1 참조), 굴절 패턴(174B), 절연층(176B), 및 제2 반사 방지막(178)(도 1 참조)을 포함할 수 있다. 굴절 패턴(174B)은 복수의 제1 굴절부(174_RB)를 포함할 수 있고, 복수의 제1 굴절부(174_RB)는 제1 방향(X 방향)과 제2 방향(Y 방향)으로 이격되어 배치되는 복수의 아일랜드 형상을 가질 수 있다. 예를 들어, 복수의 제1 굴절부(174_RB)는 제1 방향(X 방향)으로 오프셋되어 지그재그 형상 또는 엇갈린(staggered) 형상으로 배치될 수 있다.
도 4에 예시적으로 도시된 것과 같이, 복수의 제1 굴절부(174_RB) 각각은 원형의 수평 단면 형상을 가질 수 있으나 복수의 제1 굴절부(174_RB)의 단면 형상이 이에 한정되는 것은 아니다. 예를 들어 복수의 제1 굴절부(174_RB) 각각은 타원형, 사다리꼴, 마름모꼴, 삼각형, 오각형, 육각형 등의 다양한 단면 형상을 가질 수 있다.
도 5를 참조하면, 굴절 구조물(170C)은 제1 반사 방지막(172)(도 1 참조), 굴절 패턴(174C), 절연층(176C), 및 제2 반사 방지막(178)(도 1 참조)을 포함할 수 있다. 굴절 패턴(174C)은 복수의 제1 굴절부(174_RC)를 포함할 수 있다. 굴절 패턴(174C)은 제1 방향(X 방향)과 제2 방향(Y 방향)으로 이격되어 배치되는 복수의 홀(174_H)을 포함할 수 있고, 복수의 홀(174_H) 사이에 배치되는 굴절 패턴(174C)의 부분들을 복수의 제1 굴절부(174_RC) 각각으로 지칭할 수 있다.
절연층(176C)은 제1 반사 방지막(172) 상에서 복수의 제1 굴절부(174_RC) 사이의 공간을 채울 수 있다. 예를 들어, 복수의 홀(174_H)이 제1 방향(X 방향)과 제2 방향(Y 방향)으로 이격되어 배치되는 아일랜드 형상을 가지며, 절연층(176C)이 복수의 홀(174_H)을 채우며 복수의 제1 굴절부(174_RC)의 측벽을 둘러쌀 수 있다. 절연층(176C)의 제1 부분(176C1)은 복수의 홀(174_H)을 채우며 복수의 아일랜드 형상을 가지고, 절연층(176C)의 제2 부분(176C2)은 굴절 패턴(174C)의 주변을 둘러싸며 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 연장될 수 있다.
도 6은 예시적인 실시예들에 따른 도 1 및 도 2의 이미지 센서(100)의 액티브 화소(PX)의 등가 회로도이다.
도 6을 참조하면, 복수의 액티브 화소(PX)는 매트릭스 형태로 배열될 수 있다. 복수의 액티브 화소(PX) 각각은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 드라이브 트랜지스터(DX)(또는 소스 팔로워 트랜지스터)를 포함할 수 있다. 리셋 트랜지스터(RX)는 리셋 게이트(RG)를 포함하고, 선택 트랜지스터(SX)는 선택 게이트(SG)를 포함하며, 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다.
복수의 액티브 화소(PX) 각각은 광전 변환 소자(PD) 및 플로팅 확산 영역(FD)을 더 포함할 수 있다. 광전 변환 소자(PD)는 도 1 및 도 2에서 설명한 광전 변환 영역(120)에 대응될 수 있다. 광전 변환 소자(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있고, 포토 다이오드, 포토 트랜지스터(photo transistor), 포토 게이트, 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
전송 게이트(TG)는 광전 변환 소자(PD)에서 생성된 광전하를 플로팅 확산 영역(FD)으로 전송할 수 있다. 플로팅 확산 영역(FD)은 광전 변환 소자(PD)에서 생성된 광전하를 전송받아 누적으로 저장할 수 있다. 플로팅 확산 영역(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)에 축적된 광전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 플로팅 확산 영역(FD)와 연결되며 리셋 트랜지스터(RX)의 소스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴-온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 상기 플로팅 확산 영역(FD)로 전달된다. 리셋 트랜지스터(RX)가 턴-온될 때 플로팅 확산 영역(FD)에 축적된 광전하들이 배출되어 플로팅 확산 영역(FD)이 리셋될 수 있다.
드라이브 트랜지스터(DX)는 복수의 액티브 화소(PX) 외부에 위치하는 전류원(도시 생략)과 연결되어 소스 팔로워 버퍼 증폭기(source follower buffer amplifier)로 기능하고, 플로팅 확산 영역(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(VOUT)으로 출력한다.
선택 트랜지스터(SX)는 행 단위로 복수의 액티브 화소(PX)를 선택할 수 있고, 선택 트랜지스터(SX)가 턴-온될 때 전원 전압(VDD)이 드라이브 트랜지스터(DX)의 소스 전극으로 전달될 수 있다.
도 7은 예시적인 실시예들에 따른 이미지 센서(100A)를 나타내는 단면도이다. 도 7에서 도 1 내지 도 6에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 7을 참조하면, 굴절 구조물(170D)은 제1 반사 방지막(172), 굴절 패턴(174D), 절연층(176D), 및 제2 반사 방지막(178)을 포함할 수 있다.
굴절 패턴(174D)은 복수의 제1 굴절부(174_RD)를 포함할 수 있고, 복수의 제1 굴절부(174_RD) 각각은 복수의 제1 굴절부(174_RD)의 바닥면과 동일한 레벨에서 제1 방향(X 방향)을 따라 제1 폭(w11)을 가지며, 인접한 제1 굴절부(174_RD)와 제1 방향(X 방향)을 따라 제1 간격(d11)으로 이격되어 배치될 수 있다. 복수의 제1 굴절부(174_RD) 각각의 제1 폭(w11)은 반도체 기판(110)의 제2 면(110F2)으로부터 거리가 멀어질수록 점진적으로 감소할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 복수의 제1 굴절부(174_RD)는 삼각형 형상의 단면을 가질 수 있다.
절연층(176D)은 제1 반사 방지막(172) 상에서 복수의 제1 굴절부(174_RD) 사이의 공간을 채울 수 있다. 절연층(176D)은 복수의 제1 굴절부(174_RD) 측면을 모두 커버하도록 상대적으로 큰 두께로 형성될 수 있다. 도 7에는 제2 반사 방지막(178)이 절연층(176D) 상에 형성되고 복수의 제1 굴절부(174_RD)와 직접 접촉하지 않는 것이 예시적으로 도시되었으나, 이와는 달리 절연층(176D)이 복수의 제1 굴절부(174_RD)와 동일한 수직 방향(Z 방향) 두께를 갖도록 형성되어 제2 반사 방지막(178)이 복수의 제1 굴절부(174_RD)의 최상면과 접촉할 수도 있다. 굴절 패턴(174D)의 평면 레이아웃은 도 2 내지 도 5에 도시된 굴절 패턴(174, 174A, 174B, 174C) 중 어느 하나의 평면 레이아웃과 동일할 수 있다.
선택적으로, 제2 반사 방지막(178)이 생략될 수도 있다. 이러한 경우에, 절연층(176D) 상에 패시베이션층(182)이 배치될 수 있다.
예시적인 이미지 센서(100A)의 제조 공정에서, 반도체 기판(110)의 제2 면(110F2) 상에 제1 반사 방지막(172)을 형성하고, 제1 반사 방지막(172) 상에 폴리실리콘을 사용하여 굴절 패턴층(도시 생략)을 형성하고, 상기 굴절 패턴층 상에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 사용하여 상기 굴절 패턴층을 패터닝함에 의해 복수의 제1 굴절부(174_RD)를 포함하는 굴절 패턴(174D)이 형성될 수 있다. 상기 패터닝 공정에서 식각 조건을 조절함에 의해 굴절 패턴(174D)의 제1 폭(w11)이 반도체 기판(110)의 제2 면(110F2)으로부터 거리가 멀어질수록 점진적으로 감소하는 프로파일을 갖도록 형성할 수 있다. 이후 굴절 패턴(174D) 상에 절연층(176D)을 형성할 수 있다.
전술한 예시적인 실시예들에 따르면, 굴절 패턴(174D)을 포함하는 굴절 구조물(170)을 반도체 기판(110)의 제2 면(110F2) 상에 형성함에 따라, 다양한 형상 및 사이즈의 굴절 패턴(174D)을 형성하는 것이 가능하다. 따라서 굴절 패턴(174D) 형성 공정의 자유도가 향상될 수 있다.
도 8은 예시적인 실시예들에 따른 이미지 센서(100B)를 나타내는 단면도이다. 도 8에서 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 8을 참조하면, 굴절 구조물(170E)은 제1 반사 방지막(172), 굴절 패턴(174E), 절연층(176E), 및 제2 반사 방지막(178)을 포함할 수 있다.
굴절 패턴(174E)은 복수의 제1 굴절부(174_RE)를 포함할 수 있고, 복수의 제1 굴절부(174_RE) 각각은 복수의 제1 굴절부(174_RE)의 바닥면과 동일한 레벨에서 제1 방향(X 방향)을 따라 제1 폭(w11)을 가지며, 인접한 제1 굴절부(174_RE)와 제1 방향(X 방향)을 따라 제1 간격(d11)으로 이격되어 배치될 수 있다. 복수의 제1 굴절부(174_RE) 각각의 측벽은 경사질 수 있고, 복수의 제1 굴절부(174_RE) 각각의 제1 폭(w11)은 반도체 기판(110)의 제2 면(110F2)으로부터 거리가 멀어질수록 점진적으로 감소할 수 있다. 이에 따라 복수의 제1 굴절부(174_RE) 각각 사이의 제1 간격(d11)은 반도체 기판(110)의 제2 면(110F2)으로부터 거리가 멀어질수록 점진적으로 증가할 수 있다. 도 8에 도시된 바와 같이, 복수의 제1 굴절부(174_RE)는 사다리꼴 형상의 단면을 가질 수 있다.
절연층(176E)은 제1 반사 방지막(172) 상에서 복수의 제1 굴절부(174_RE) 사이의 공간을 채울 수 있다. 절연층(176E)의 상면은 복수의 제1 굴절부(174_RE) 상면과 동일한 레벨에 배치될 수 있다. 제2 반사 방지막(178)은 복수의 제1 굴절부(174_RE) 및 절연층(176E) 상에 배치될 수 있다. 굴절 패턴(174E)의 평면 레이아웃은 도 2 내지 도 5에 도시된 굴절 패턴(174, 174A, 174B, 174C) 중 어느 하나의 평면 레이아웃과 동일할 수 있다.
도 9 내지 도 11은 예시적인 실시예들에 따른 이미지 센서(100C, 100D, 100E)를 나타내는 단면도들이다. 도 9 내지 도 11에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 9를 참조하면, 굴절 구조물(170F)은 제1 반사 방지막(172), 제1 굴절 패턴(174F1), 제1 절연층(176F1), 제2 굴절 패턴(174F2), 제2 절연층(176F2), 및 제2 반사 방지막(178)을 포함할 수 있다.
제1 굴절 패턴(174F1)의 상면은 제1 절연층(176F1)의 상면과 동일한 레벨에 배치될 수 있다. 제2 굴절 패턴(174F2)은 제1 굴절 패턴(174F1)보다 높은 레벨에 배치될 수 있고, 제2 굴절 패턴(174F2)의 상면은 제2 절연층(176F2)의 상면과 동일한 레벨에 배치될 수 있다.
제1 굴절 패턴(174F1)은 복수의 제1 굴절부(174_RF1)를 포함할 수 있고, 제2 굴절 패턴(174F2)은 복수의 제2 굴절부(174_RF2)를 포함할 수 있다. 도 9에는 복수의 제1 굴절부(174_RF1)와 복수의 제2 굴절부(174_RF2)가 서로 오버랩되지 않도록 배치된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 굴절 패턴(174F1) 및 제2 굴절 패턴(174F2)의 평면 레이아웃은 도 2 내지 도 5에 도시된 굴절 패턴(174, 174A, 174B, 174C) 중 어느 하나의 평면 레이아웃과 동일할 수 있다.
도 10을 참조하면, 굴절 구조물(170G)은 제1 반사 방지막(172), 제1 굴절 패턴(174G1), 절연층(176G), 제2 굴절 패턴(174G2), 및 제2 반사 방지막(178G)을 포함할 수 있다.
제1 굴절 패턴(174G1)의 상면은 절연층(176G)의 상면과 동일한 레벨에 배치될 수 있고, 제2 반사 방지막(178G)이 제1 굴절 패턴(174G1) 및 절연층(176G) 상에 배치될 수 있다. 제2 굴절 패턴(174G2)은 제2 반사 방지막(178G) 상에 배치되며 패시베이션층(182)이 제2 굴절 패턴(174G2)의 상면 및 측면을 커버하도록 배치될 수 있다.
제1 굴절 패턴(174G1)은 복수의 제1 굴절부(174_RG1)를 포함할 수 있고, 제2 굴절 패턴(174G2)은 복수의 제2 굴절부(174_RG2)를 포함할 수 있다. 도 10에는 복수의 제1 굴절부(174_RG1)와 복수의 제2 굴절부(174_RG2)가 서로 오버랩되지 않도록 배치된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 제1 굴절 패턴(174G1) 및 제2 굴절 패턴(174G2)의 평면 레이아웃은 도 2 내지 도 5에 도시된 굴절 패턴(174, 174A, 174B, 174C) 중 어느 하나의 평면 레이아웃과 동일할 수 있다.
도 11을 참조하면, 굴절 구조물(170H)은 제1 반사 방지막(172), 제1 굴절 패턴(174H1), 절연층(176H), 제2 굴절 패턴(174H2), 및 제2 반사 방지막(178H)을 포함할 수 있다. 제1 굴절 패턴(174H1)은 복수의 제1 굴절부(174_RH1)를 포함할 수 있고, 제2 굴절 패턴(174H2)은 복수의 제2 굴절부(174_RH2)를 포함할 수 있으며, 복수의 제1 굴절부(174_RH1)와 복수의 제2 굴절부(174_RH2)가 서로 오버랩되도록 배치될 수 있다. 제1 굴절 패턴(174H1) 및 제2 굴절 패턴(174H2)의 평면 레이아웃은 도 2 내지 도 5에 도시된 굴절 패턴(174, 174A, 174B, 174C) 중 어느 하나의 평면 레이아웃과 동일할 수 있다.
도 9 내지 도 11을 참조로 설명한 이미지 센서(100C, 100D, 100E)에 따르면, 굴절 구조물(170F, 170G, 170H)은 각각 제1 굴절 패턴(174F1, 174G1, 174H1) 및 제2 굴절 패턴(174F2, 174G2, 174H2)의 적층 구조로 형성될 수 있다. 따라서, 반도체 기판(110)의 제2 면(110F2)으로 입사되는 광이 제2 면(110F2)을 통과하기 전에 굴절 구조물(170F, 170G, 170H)에 의해 굴절되고, 반도체 기판(110)의 제2 면(110F2)의 법선에 대하여 상대적으로 큰 경사각으로 반도체 기판(110) 내부로 진입할 수 있다. 예를 들어, 반도체 기판(110)의 제2 면(110F2)을 통해 적외선이 입사될 때, 적외선은 굴절 구조물(170F, 170G, 170H)을 통과한 후 반도체 기판(110)의 제2 면(110F2)의 법선에 대하여 상대적으로 큰 경사각으로 반도체 기판(110) 내부로 진입할 수 있고, 이러한 경우에 반도체 기판(110) 내부의 광 경로가 상대적으로 길어질 수 있다. 따라서, 예를 들어, 반도체 기판(110)의 적외선의 흡수율이 상승될 수 있고 이미지 센서(100C, 100D, 100E)의 감도가 향상될 수 있다.
또한 반도체 기판(110)의 제2 면(110F2)에 식각 공정에 의해 리세스 등을 형성하지 않고도 상대적으로 복잡한 구조의 굴절 구조물(170F, 170G, 170H)을 형성할 수 있으므로, 반도체 기판(110) 내의 결정 품질 열화에 의해 발생하는 암전류 발생이 방지될 수 있고, 이에 따라 암전류 발생에 의한 노이즈 레벨이 감소될 수 있다.
또한, 굴절 구조물(170F, 170G, 170H)은 광전 변환 영역(120)으로 입사되는 원치 않는 가시광선을 흡수하는 필터로 작용할 수 있다. 따라서 원치 않는 가시광선 입사에 의한 노이즈 레벨이 감소될 수 있다.
도 12 내지 도 16은 예시적인 실시예들에 따른 이미지 센서(100)의 제조 방법을 나타내는 단면도들이다. 도 12 내지 도 16에서, 도 1 내지 도 11에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 12을 참조하면, 서로 반대되는 제1 면(110F1)과 제2 면(110F2)을 구비하는 반도체 기판(110)을 준비한다.
이후, 반도체 기판(110)의 제1 면(110F1) 상에 개구부(도시 생략)를 구비하는 제1 마스크층(210)을 형성하고, 제1 마스크층(210)을 사용하여 반도체 기판(110)의 제1 면(110F1)으로부터 반도체 기판(110)의 일부분을 제거하여 소자 분리 트렌치(DT)를 형성할 수 있다. 이후, 반도체 기판(110)의 제1 면(110F1) 및 제1 마스크층(210) 상에 상기 소자 분리 트렌치(DT)를 채우는 소자 분리 절연층(220)을 형성할 수 있다. 소자 분리 절연층(220)은 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 사용하여 형성할 수 있다.
이후, 소자 분리 절연층(220) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 사용하여 반도체 기판(110) 내에 화소 트렌치(130T)를 형성할 수 있다.
화소 트렌치(130T)의 바닥부(130TB)에서의 폭은 화소 트렌치(130T)의 반도체 기판(110)의 제1 면(110F1)과 동일한 레벨에서의 폭보다 더 작을 수 있고, 화소 트렌치(130T)의 상부로부터 하부를 향해 폭이 좁아지도록 화소 트렌치(130T)의 측벽(130TS)은 약간 경사질 수 있으나, 이에 한정되는 것은 아니다.
도 13을 참조하면, 소자 분리 절연층(220) 및 화소 트렌치(130T)의 내벽 상에 화학 기상 증착(chemical vapor deposition, CVD) 공정, 원자층 증착(atomic layer deposition, ALD) 공정에 의해 예비 절연 라이너(도시 생략)와 도전층(도시 생략)을 형성하고, 화소 트렌치(130T) 외부의 상기 예비 절연 라이너와 상기 도전층 일부분을 제거하여 화소 트렌치(130T) 내부에 절연 라이너(132)와 매립 도전층(134)을 잔류시킬 수 있다.
이후, 화소 트렌치(130T) 입구에 배치되는 매립 도전층(134) 일부분을 에치백 공정 등에 의해 제거하고, 다시 노출된 화소 트렌치(130T) 입구 내부에 절연 물질을 사용하여 매립 절연층(140)을 형성할 수 있다.
이후, 매립 절연층(140)의 일부분, 절연 라이너(132)의 일부분, 소자 분리 절연층(220)(도 12 참조)의 일부분, 및 제1 마스크층(210)(도 12 참조)을 제거하여 반도체 기판(110)의 제1 면(110F1)을 노출시킬 수 있다. 소자 분리 트렌치(DT) 내의 소자 분리 절연층(220)의 잔류 부분은 소자 분리막(STI)으로 지칭할 수 있다.
이후, 반도체 기판(110)의 제1 면(110F1)으로부터 이온 주입 공정에 의해 포토다이오드 영역(122)과 웰 영역(124)을 포함하는 광전 변환 영역(120)이 형성될 수 있다. 예를 들어, 포토다이오드 영역(122)은 N 형 불순물을 도핑하여 형성될 수 있고 웰 영역(124)은 P 형 불순물을 도핑하여 형성될 수 있다.
반도체 기판(110)의 제1 면(110F1) 상에 전송 게이트(TG)와 전송 게이트 절연층(TGI)를 포함하는 게이트 구조물들을 형성하고, 반도체 기판(110)의 제1 면(110F1) 상의 일부 영역에 이온 주입 공정을 수행하여 플로팅 확산 영역(FD) 및 활성 영역(도시 생략)을 형성할 수 있다.
도 14를 참조하면, 반도체 기판(110)의 제1 면(110F1) 상에 도전층(도시 생략)을 형성하고 상기 도전층을 패터닝하고, 상기 패터닝된 도전층을 덮도록 절연층(도시 생략)을 형성하는 단계들을 반복적으로 수행함에 의해, 반도체 기판(110) 상에 배선 구조(152)와, 배선 구조(152)를 덮는 제1 층간 절연막(154)을 형성할 수 있다.
이후, 제1 층간 절연막(154) 상에 지지 기판(160)을 접착시킬 수 있다. 지지 기판(160)과 제1 층간 절연막(154) 사이에는 접착층(도시 생략)이 개재될 수도 있다.
이후, 반도체 기판(110)의 제2 면(110F2)이 위를 향하도록 반도체 기판(110)을 뒤집을 수 있다. 여기서, 화소 트렌치(130T)의 바닥부(130TB)는 제2 면(110F2)에 노출되지 않은 상태일 수 있다.
도 15를 참조하면, 매립 도전층(134)이 노출될 때까지 CMP 공정 또는 에치백 공정 등의 평탄화 공정에 의해 반도체 기판(110)의 제2 면(110F2)으로부터 반도체 기판(110)의 일부분을 제거할 수 있다. 상기 제거 공정이 수행됨에 따라 반도체 기판(110)의 제2 면(110F2)의 레벨은 낮아질 수 있다.
화소 소자 분리막(130)에 의해 둘러싸이는 하나의 액티브 화소(PX)는, 이에 인접한 액티브 화소(PX)와 물리적으로 및 전기적으로 분리될 수 있다. 화소 트렌치(130T)는 반도체 기판(110)의 제1 면(110F1)으로부터 제2 면(110F2)까지 연장될 수 있다.
이후, 반도체 기판(110)의 제2 면(110F2), 매립 도전층(134) 및 절연 라이너(132) 상에 제1 반사 방지막(172)을 형성할 수 있다. 제1 반사 방지막(172)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 등의 절연 물질을 사용하여 형성될 수 있다.
도 16을 참조하면, 제1 반사 방지막(172) 상에 폴리실리콘을 사용하여 굴절 패턴층(도시 생략)을 형성할 수 있다. 상기 굴절 패턴층 상에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 사용하여 상기 굴절 패턴층을 패터닝함에 의해 복수의 제1 굴절부(174_R)를 포함하는 굴절 패턴(174)이 형성될 수 있다.
이후 굴절 패턴(174) 및 제1 반사 방지막(172) 상에 절연층(도시 생략)을 형성하고, 굴절 패턴(174)의 상면이 노출될 때까지 상기 절연층 상부를 평탄화하여 절연층(176)을 형성할 수 있다.
다른 실시예들에 따르면, 제1 반사 방지막(172) 상에 절연 물질을 사용하여 복수의 아일랜드 형상 또는 복수의 라인 형상의 절연층(176)을 먼저 형성한다. 이후, 절연층(176) 및 제1 반사 방지막(172) 상에 폴리실리콘을 사용하여 상기 복수의 아일랜드 사이의 공간 또는 상기 복수의 라인 사이의 공간을 채우는 굴절 패턴(174)을 형성할 수 있다.
이후, 굴절 패턴(174) 및 절연층(176) 상에 제2 반사 방지막(178)을 형성할 수 있다. 제2 반사 방지막(178)은 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 금속 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 물질 등의 절연 물질을 사용하여 형성될 수 있다.
다시 도 1을 참조하면, 굴절 구조물(170) 상에 패시베이션층(182)을 형성하고, 패시베이션층(182) 상에 컬러 필터(184) 및 마이크로렌즈(186)를 형성할 수 있다.
전술한 공정에 의해 이미지 센서(100)가 완성될 수 있다.
일반적으로, 적외선 이미지 센서의 감도를 향상시키기 위하여 반도체 기판 내부에 식각 공정에 의해 리세스를 형성하고 상기 리세스 내부를 절연 물질로 채움에 의해 요철 패턴을 형성한다. 그러나 상기 식각 공정에 의해 반도체 기판에 식각 데미지가 가해질 수 있으며, 이에 의해 암전류 발생이 증가하여 노이즈 레벨이 증가할 수 있다.
그러나 전술한 예시적인 실시예들에 따른 이미지 센서의 제조 방법에 따르면, 반도체 기판(110)의 제2 면(110F2)을 식각하지 않고, 제2 면(110F2) 상에 폴리실리콘의 증착 및 패터닝 공정에 의해 굴절 구조물(170)을 형성할 수 있다. 따라서 반도체 기판(110)의 제2 면(110F2)에 식각 데미지가 가해지지 않고 제2 면(110F2)이 상대적으로 우수한 결정 품질을 가질 수 있기 때문에, 반도체 기판(110) 내의 결정 품질 열화에 의해 생성되는 암전류 발생이 방지될 수 있고, 이에 따라 암전류 발생에 의한 노이즈 레벨이 감소될 수 있다. 따라서, 이미지 센서(100)는 노이즈가 감소되고 감도가 향상될 수 있다.
또한 도 3 내지 도 5, 및 도 7 내지 도 11에 도시된 것과 같이, 다양한 형상 및 레이아웃을 갖는 굴절 구조물(170A, 170B, 170C, 170D, 170E, 170F, 170G, 170H)을 폴리실리콘의 증착 및 패터닝 공정에 의해 형성할 수 있다. 따라서 이미지 센서(100)의 양자 효율(QE)을 향상시키고 이에 따라 감도를 향상시킬 수 있는 최적화된 구조의 굴절 구조물(170 ~ 170H)을 용이하게 형성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 이미지 센서 120: 광전 변환 영역
130: 화소 소자 분리막 170: 굴절 구조물
172, 178: 반사 방지막 174: 굴절 패턴
176: 절연층

Claims (10)

  1. 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조; 및
    상기 반도체 기판의 상기 제2 면 상에 배치되는 굴절 구조물(refraction structure)을 포함하고,
    상기 굴절 구조물은,
    상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 반사 방지막;
    상기 제1 반사 방지막 상에 배치되며 상기 반도체 기판의 상기 제2 면에 평행한 제1 방향을 따라 이격되어 배치되는 복수의 제1 굴절부(refraction portion)와 상기 복수의 제1 굴절부보다 높은 레벨에 배치되는 복수의 제2 굴절부를 포함하는 굴절 패턴;
    상기 제1 반사 방지막 상에 배치되며 상기 복수의 제1 굴절부 사이를 채우는 절연층; 및
    상기 굴절 패턴과 상기 절연층 상에 배치되는 제2 반사 방지막을 포함하고,
    상기 복수의 제1 굴절부의 상면과 상기 복수의 제2 굴절부의 바닥면 사이에 상기 제2 반사 방지막이 연속적으로 개재되고,
    상기 복수의 제1 굴절부 및 복수의 제2 굴절부가 수직하게 오버랩되지 않는 것을 특징으로 하는 이미지 센서.
  2. 제1항에 있어서,
    상기 복수의 제1 굴절부는,
    상기 제1 방향을 따라 제1 폭을 가지며 상기 제2 면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 복수의 라인 형상을 갖는 것을 특징으로 하는 이미지 센서.
  3. 제1항에 있어서,
    상기 복수의 제1 굴절부는,
    상기 제1 방향과, 상기 제2 면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 이격되어 배치되는 복수의 아일랜드 형상을 갖는 것을 특징으로 하는 이미지 센서.
  4. 제1항에 있어서,
    상기 복수의 제1 굴절부는,
    상기 제1 방향과, 상기 제2 면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 이격되어 배치되는 복수의 홀을 포함하며,
    상기 절연층은 상기 복수의 홀 내부를 채우는 복수의 아일랜드 형상을 갖는 것을 특징으로 하는 이미지 센서.
  5. 제1항에 있어서,
    상기 복수의 제1 굴절부는 상기 제1 방향을 따라 제1 폭을 가지며, 상기 제1 폭은 상기 반도체 기판의 상기 제2 면에서부터 거리가 멀어질수록 감소하는 것을 특징으로 하는 이미지 센서.
  6. 삭제
  7. 제1항에 있어서,
    상기 절연층은,
    상기 복수의 제1 굴절부 사이를 채우며, 상기 복수의 제1 굴절부의 상면과 동일한 레벨에 배치되는 상면을 갖는 제1 절연층과,
    상기 제1 절연층보다 높은 레벨에서 상기 복수의 제2 굴절부 사이를 채우며, 상기 복수의 제2 굴절부의 상면과 동일한 레벨에 배치되는 상면을 갖는 제2 절연층을 포함하는 것을 특징으로 하는 이미지 센서.
  8. 삭제
  9. 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조; 및
    상기 반도체 기판의 상기 제2 면 상에 배치되는 굴절 구조물을 포함하고,
    상기 굴절 구조물은,
    상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 반사 방지막;
    상기 제1 반사 방지막 상에 배치되며 상기 반도체 기판의 상기 제2 면에 평행한 제1 방향을 따라 이격되어 배치되는 복수의 제1 굴절부와, 상기 복수의 제1 굴절부보다 높은 레벨에 배치되는 복수의 제2 굴절부를 포함하는 굴절 패턴을 포함하고,
    상기 굴절 패턴은 상기 제2 면으로 입사하는 광이 경사각으로 입사하여 광 경로를 증가시키도록 구성되고,
    상기 복수의 제1 굴절부의 상면과 상기 복수의 제2 굴절부의 바닥면 사이에 제2 반사 방지막이 연속적으로 개재되고,
    상기 복수의 제1 굴절부 및 복수의 제2 굴절부가 수직하게 오버랩되지 않는 것을 특징으로 하는 이미지 센서.
  10. 제1 면과 상기 제1 면에 반대되는 제2 면을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에 배치되는 배선 구조; 및
    상기 반도체 기판의 상기 제2 면 상에 배치되는 굴절 구조물을 포함하고,
    상기 굴절 구조물은,
    상기 반도체 기판의 상기 제2 면 상에 배치되는 제1 반사 방지막;
    상기 제1 반사 방지막 상에 배치되며 상기 반도체 기판의 상기 제2 면에 평행한 제1 방향을 따라 이격되어 배치되는 복수의 제1 굴절부와, 상기 복수의 제1 굴절부보다 높은 레벨에 배치되는 복수의 제2 굴절부를 포함하는 굴절 패턴;
    상기 제1 반사 방지막 상에 배치되며 상기 복수의 제1 굴절부 사이를 채우는 절연층; 및
    상기 굴절 패턴과 상기 절연층 상에 배치되는 제2 반사 방지막을 포함하고,
    상기 굴절 패턴은 폴리실리콘을 포함하고, 상기 절연층은 상기 굴절 패턴의 굴절률보다 낮은 굴절률을 갖는 물질을 포함하고,
    상기 복수의 제1 굴절부의 상면과 상기 복수의 제2 굴절부의 바닥면 사이에 상기 제2 반사 방지막이 연속적으로 개재되고,
    상기 복수의 제1 굴절부 및 복수의 제2 굴절부가 수직하게 오버랩되지 않는 것을 특징으로 하는 이미지 센서.
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