KR20230079852A - 반사 구조체를 포함하는 이미지 센서 - Google Patents

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Abstract

이미지 센서를 제공한다. 이 이미지 센서는 서로 반대되는 제1 면 및 제2 면을 갖는 기판; 상기 제1 면을 덮는 층간절연막; 및 상기 기판 내에 배치되며 단위 화소들을 분리하는 화소 분리부를 포함하되, 상기 화소 분리부는: 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 도전 구조체, 상기 도전 구조체와 상기 기판 사이에 개재되는 제1 반사 구조체, 및 상기 도전 구조체와 상기 층간절연막 사이 그리고 상기 제1 반사 구조체와 상기 층간절연막 사이에 개재되는 매립 절연 패턴을 포함하고, 상기 제1 반사 구조체는 상기 기판의 측면으로부터 상기 도전 구조체를 향하여 서로 교대로 배치되는 제1 반사 라이너들과 제2 반사 라이너들을 포함하며, 상기 제1 반사 라이너들의 굴절률은 상기 제2 반사 라이너들의 굴절률과 다르다.

Description

반사 구조체를 포함하는 이미지 센서{Image sensor comprising a refractive structure}
본 발명은 이미지 센서에 관한 것으로 더욱 상세하게는 반사 구조체를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 광감도와 암전류 특성이 개선된 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 이미지 센서는 서로 반대되는 제1 면 및 제2 면을 갖는 기판; 상기 제1 면을 덮는 층간절연막; 및 상기 기판 내에 배치되며 단위 화소들을 분리하는 화소 분리부를 포함하되, 상기 화소 분리부는: 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 도전 구조체, 상기 도전 구조체와 상기 기판 사이에 개재되는 제1 반사 구조체, 및 상기 도전 구조체와 상기 층간절연막 사이 그리고 상기 제1 반사 구조체와 상기 층간절연막 사이에 개재되는 매립 절연 패턴을 포함하고, 상기 제1 반사 구조체는 상기 기판의 측면으로부터 상기 도전 구조체를 향하여 서로 교대로 배치되는 제1 반사 라이너들과 제2 반사 라이너들을 포함하며, 상기 제1 반사 라이너들의 굴절률은 상기 제2 반사 라이너들의 굴절률과 다르다.
본 발명의 일 양태에 따른 이미지 센서는 서로 반대되는 제1 면 및 제2 면을 갖고, 단위 화소들을 갖는 기판; 상기 기판 내에 배치되어 상기 단위 화소들을 분리하는 화소분리부; 상기 제1 면에 인접하게 배치되며 활성영역을 한정하는 소자분리부; 상기 단위 화소들에서 상기 기판 내에 각각 배치되는 광전변환부들; 상기 단위 화소들에서 상기 제 1 면 상에 배치되는 전송 게이트; 상기 제 2 면과 접하는 고정전하막; 상기 고정전하막 상에 배치되는 칼라필터 어레이; 및 상기 칼라 필터 어레이 상의 마이크로 렌즈 어레이를 포함하되, 상기 화소 분리부는: 상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 도전 구조체, 상기 도전 구조체와 상기 기판 사이에 개재되는 제1 반사 구조체, 및 상기 도전 구조체와 상기 층간절연막 사이 그리고 상기 제1 반사 구조체와 상기 층간절연막 사이에 개재되는 전면 매립 패턴을 포함하고, 상기 전면 매립 패턴의 두께는 상기 소자분리부의 두께보다 작으며, 상기 제1 반사 구조체는 상기 기판의 측면으로부터 상기 도전 구조체를 향하여 서로 교대로 배치되는 제1 반사 라이너들과 제2 반사 라이너들을 포함하며, 상기 제2 반사 라이너들의 유전율은 상기 제1 반사 라이너들의 유전율보다 높으며, 상기 제1 반사 라이너들과 상기 제2 반사 라이너들의 개수들은 각각 2~10이다.
본 발명의 다른 양태에 따른 이미지 센서는 서로 반대되는 제1 면 및 제2 면을 갖는 기판, 상기 기판에는 단위 화소들을 분리하며 상기 제2면으로부터 상기 제1면으로 향하는 트렌치가 형성되고; 및 상기 트렌치 안에 배치되는 화소 분리부를 포함하되, 상기 화소 분리부는: 상기 제2 면과 접하며, 상기 트렌치 내부로 삽입되는 고정 전하막, 및 상기 트렌치 안에서 상기 고정 전하막을 덮는 반사 구조체를 포함하고, 상기 제1 반사 구조체는 상기 기판의 측면으로부터 상기 트렌치의 내부를 향하여 서로 교대로 배치되는 제1 반사 라이너들과 제2 반사 라이너들을 포함하며, 상기 제1 반사 라이너들의 굴절률은 상기 제2 반사 라이너들의 굴절률과 다르다.
본 발명의 이미지 센서의 화소분리부는 반사구조체를 포함하여 인접하는 단위 화소들 간의 크로스 토크를 개선할 수 있다. 이로써 광효율을 증대시켜 광감도를 개선할 수 있다. 본 발명에 따른 반사 구조체에 포함된 제2 반사 라이너들은 제1 반사 라이너들보다 낮은 유전율을 가져, 암전류 특성을 개선할 수 있다. 이로써 선명한 화질을 구현할 수 있는 이미지 센서를 제공할 수 있다.
본 발명의 이미지 센서의 제조 방법에서는 MTF 특성, 암전류 특성 및 크로스 토크를 개선할 수 있는 화소분리부를 가지는 이미지 센서를 공정 불량 없이 안정적으로 형성할 수 있으며 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 4는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 5a 내지 도 5e는 본 발명의 실시예들에 따라 도 4의 ‘P1’을 확대한 도면들이다.
도 6a 내지 도 6k는 도 4의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 7은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따라 도 8의 ‘P1’ 부분을 확대한 도면들이다.
도 10은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따라 도 10의 ‘P1’ 부분을 확대한 도면들이다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 14는 도 13을 A-A’선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor array; 1001), 행 디코더(row decoder; 1002), 행 드라이버(row driver; 1003), 열 디코더(column decoder; 1004), 타이밍 발생기(timing generator; 1005), 상관 이중 샘플러(CDS: Correlated Double Sampler; 1006), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 1007) 및 입출력 버퍼(I/O buffer; 1008)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1001)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1001)는 행 드라이버(1003)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(1006)에 제공될 수 있다.
행 드라이버(1003)는, 행 디코더(1002)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1001)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(1005)는 행 디코더(1002) 및 열 디코더(1004)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 1006)는 액티브 픽셀 센서 어레이(1001)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(1006)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 1007)는 상관 이중 샘플러(1006)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(1008)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(1004)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 1 및 도 2를 참조하면, 센서 어레이(1001)는 복수의 단위 픽셀 영역들(PX)을 포함하며, 단위 픽셀 영역들(PX)은 매트릭스 형태로 배열될 수 있다. 각각의 단위 픽셀 영역들(PX)은 전송 트랜지스터(TX)와 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 로직 트랜지스터들은 리셋 트랜지스터(RX), 선택 트랜지스터(SX), 및 소스 팔로워 트랜지스터(DX)를 포함할 수 있다. 전송 트랜지스터(TX)는 전송 게이트(TG)를 포함할 수 있다. 각각의 단위 픽셀 영역들(PX)은 광전 변환부(PD) 및 부유 확산 영역(FD)를 더 포함할 수 있다.
광전 변환부(PD)는 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 광전 변환부(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 및 이들의 조합을 포함할 수 있다. 전송 트랜지스터(TX)는 광전 변환부(PD)에서 생성된 전하를 부유 확산 영역(FD)으로 전송할 수 있다. 부유 확산 영역(FD)은 광전 변환부(PD)에서 생성된 전하를 전송 받아 누적적으로 저장할 수 있다. 부유 확산 영역(FD)에 축적된 광전하들의 양에 따라 소스 팔로워 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 부유 확산 영역(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 드레인 전극은 부유 확산 영역(FD)과 연결되며 소스 전극은 전원 전압(VDD)에 연결될 수 있다. 리셋 트랜지스터(RX)가 턴 온(turn-on)되면, 리셋 트랜지스터(RX)의 소스 전극과 연결된 전원 전압(VDD)이 부유 확산 영역(FD)으로 인가될 수 있다. 따라서, 리셋 트랜지스터(RX)가 턴 온되면, 부유 확산 영역(FD)에 축적된 전하들이 배출되어 부유 확산 영역(FD)이 리셋될 수 있다.
소스 팔로워 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 소스 팔로워 트랜지스터(DX)는 부유 확산 영역(FD)에서의 전위 변화를 증폭하고, 이를 출력 라인(Vout)으로 출력할 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀 영역들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 전원 전압(VDD)이 소스 팔로워 트랜지스터(DX)의 드레인 전극으로 인가될 수 있다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 4는 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다. 도 5a 내지 도 5e는 본 발명의 실시예들에 따라 도 4의 'P1'을 확대한 도면들이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예들에 따른 이미지 센서(500)는, 제 1 기판(1)을 포함한다. 상기 제 1 기판(1)은 예를 들면 실리콘 단결정 웨이퍼, 실리콘 에피택시얼층 또는 SOI(silicon on insulator) 기판일 수 있다. 상기 제 1 기판(1)은 예를 들면 제 1 도전형의 불순물로 도핑될 수 있다. 예를 들면 상기 제 1 도전형은 P형일 수 있다. 상기 제 1 기판(1)은 서로 반대되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 제 1 기판(1)은 화소 어레이 영역(APS)과 가장자리 영역(EG)을 포함할 수 있다. 상기 화소 어레이 영역(APS)는 복수개의 단위 화소들(UP)을 포함할 수 있다. 상기 가장자리 영역(EG)은 도 12 및 도 14의 연결영역(CNR)의 일부에 대응될 수 있다.
상기 제 1 기판(1)에는 화소 분리부(DTI)가 배치되어 상기 화소 어레이 영역(APS)에서 상기 단위 화소들(UP)을 분리/한정할 수 있다. 상기 화소 분리부(DTI)는 상기 가장자리 영역(EG)에 까지 연장될 수 있다. 상기 화소 분리부(DTI)는 평면적으로 그물망 형태를 가질 수 있다.
상기 단위 화소들(UP)에서 상기 제 1 기판(1) 내에는 광전변환부들(PD)이 각각 배치될 수 있다. 상기 광전 변환부들(PD)은 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물로 도핑될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다. 상기 광전 변환부(PD)에 도핑된 N형의 불순물은 주변의 제 1 기판(1)에 도핑된 P형의 불순물과 PN접합을 이루어 포토다이오드를 제공할 수 있다.
상기 제 1 기판(1) 내에는 상기 제 1 면(1a)에 인접한 소자분리부(STI)가 배치될 수 있다. 상기 소자분리부(STI)는 상기 화소 분리부(DTI)에 의해 관통될 수 있다. 상기 소자분리부(STI)는 각 단위 화소(UP)에서 상기 제 1 면(1a)에 인접한 활성 영역들(ACT)을 한정할 수 있다. 상기 활성 영역들(ACT)은 도 2의 트랜지스터들(TX, RX, DX, SX)을 위해 제공될 수 있다. 상기 소자분리부(STI)는 상기 기판(1)의 차례로 적층된 제1 소자 라이너(7a), 제2 소자 라이너(7b) 및 소자 매립 패턴(7c)을 포함할 수 있다. 상기 제2 소자 라이너(7b)는 상기 제1 소자 라이너(7a) 및 상기 소자 매립 패턴(7c)와 다른 물질을 포함할 수 있다. 상기 제2 소자 라이너(7b)는 예를 들면 실리콘 질화물을 포함할 수 있고, 상기 제1 소자 라이너(7a) 및 상기 소자 매립 패턴(7c)는 예를 들면 실리콘 산화물을 포함할 수 있다.
각 단위 화소(UP)에서 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에는 전송 게이트(TG)이 배치될 수 있다. 상기 전송 게이트(TG)의 일부는 상기 제 1 기판(1) 속으로 연장될 수 있다. 상기 전송 게이트(TG)는 Vertical 타입일 수 있다. 또는 상기 전송 게이트(TG)는 상기 제 1 기판(1) 속으로 연장되지 않고 평탄한 형태인 Planar 타입일 수도 있다. 상기 전송 게이트(TG)와 상기 제 1 기판(1) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 전송 게이트(TG)의 일측에서 상기 제 1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 상기 부유 확산 영역(FD)에는 예를 들면 상기 제 2 도전형의 불순물이 도핑될 수 있다.
상기 이미지 센서(500)는 후면 수광 이미지 센서일 수 있다. 빛은 상기 제 1 기판(1)의 제 2 면(1b)을 통해 상기 제 1 기판(1) 속으로 입사될 수 있다. 입사된 빛에 의해 상기 PN접합에서 전자-정공 쌍들이 생성될 수 있다. 이렇게 생성된 전자들은 상기 광전 변환부(PD)로 이동될 수 있다. 상기 전송 게이트(TG)에 전압을 인가하면 상기 전자들은 상기 부유 확산 영역(FD)으로 이동될 수 있다.
하나의 단위 화소(UP)에서 상기 제 1 면(1a) 상에 전송 게이트(TG)에 인접하여 리셋 게이트(RG)가 배치될 수 있다. 다른 단위 화소(UP)에서 상기 제 1 면(1a) 상에 전송 게이트(TG)에 인접하여 소스 팔로워 게이트(SF)와 선택 게이트(SEL)이 배치될 수 있다. 상기 게이트들(TG, RG, SF, SEL)은 각각 도 2의 트랜지스터들(TX, RX, DX, SX)의 게이트들에 대응될 수 있다. 상기 게이트들(TG, RG, SF, SEL)은 상기 활성 영역들(ACT)과 중첩될 수 있다.
상기 제 1 면(1a)은 제 1 층간절연막들(IL)로 덮일 수 있다. 상기 제 1 층간절연막들(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 저유전막 중 선택되는 적어도 하나의 막의 다층막으로 형성될 수 있다. 상기 제 1 층간절연막들(IL) 사이 또는 안에는 제 1 배선들(15)이 배치될 수 있다. 상기 부유 확산 영역(FD)은 제 1 콘택 플러그(17)에 의해 상기 제 1 배선들(15)에 연결될 수 있다. 상기 제 1 콘택 플러그(17)는 상기 화소 어레이 영역(APS)에서 상기 제 1 층간절연막들(IL) 중에 상기 제 1 면(1a)에 가장 가까운(최하층의) 제 1 층간절연막(IL)을 관통할 수 있다.
도 4 및 도 5a를 참조하면, 상기 화소분리부(DTI)는 상기 제 1 기판(1) 내에서 상기 제1 면(1a)으로부터 상기 제 2 면(1b)으로 형성된 전면 깊은 트렌치(10) 안에 배치될 수 있다. 상기 전면 깊은 트렌치(10)는 상기 제 1 면(1a)으로부터 상기 제 2 면(1b)으로 갈수록 폭이 좁아질 수 있다. 상기 화소 분리부(DTI)는 도전 구조체(14), 전면 매립 패턴(20) 및 반사 구조체(12)를 포함할 수 있다. 상기 반사 구조체(12)는 상기 도전 구조체(14)의 측벽을 덮는다. 상기 반사 구조체(12)는 상기 도전 구조체(14)와 상기 기판(1) 사이에 개재될 수 있다. 상기 전면 매립 패턴(20)는 상기 도전 구조체(14) 및 상기 반사 구조체(12)의 하부면들과 접할 수 있다.
전면 깊은 트렌치(10)의 측벽에는 불순물 주입 영역(IPR)이 배치될 수 있다. 상기 불순물 주입 영역(IPR)에는 상기 기판(1)에 도핑된 제1 도전형의 불순물이 상기 기판(1)에 도핑된 불순물의 농도보다 고농도로 도핑될 수 있다. 예를 들면, 상기 제1 도전형은 P형일 수 있으며 상기 불순물은 붕소일 수 있다. 상기 불순물 주입 영역(IPR)은 전면 깊은 트렌치(10)의 측벽에 존재할 수 있는 댕글링 본드들에 트랩되었던 전자/정공들이 광전 변환부(PD)로 이동하는 것을 막아, 암전류 또는 화이트 스팟 현상을 개선할 수 있다.
도 5a처럼 상기 전면 매립 패턴(20)은 제1 두께(TH1)를 가질 수 있다. 상기 소자분리부(STI)은 상기 제1 두께(TH1) 보다 큰 제2 두께(TH2)를 가질 수 있다. 상기 소자분리부(STI)는 상기 전면 매립 패턴(20) 및 상기 반사 구조체(12)의 측벽들과 접할 수 있다.
또는 도 5e처럼, 상기 소자분리부(STI)은 상기 제1 두께(TH1) 보다 작은 제2 두께(TH2)를 가질 수 있다. 상기 소자분리부(STI)는 상기 전면 매립 패턴(20)과 접하되 상기 반사 구조체(12)와 이격될 수 있다.
평면적 관점에서 상기 화소분리부(DTI)와 상기 도전 구조체(14)는 그물망 형태를 가질 수 있다. 평면적 관점에서 상기 반사 구조체들(12)은 상기 도전 구조체(14)에 의해 서로 이격되며, 각각 인접하는 단위 화소(UP) 또는 이 안의 광전변환부(PD)를 둘러싸는 고리 형태를 가질 수 있다. 즉, 반사 구조체들(12) 중 하나는 제1 단위 화소(UP(1)) 또는 이 안의 제1 광전변환부(PD(1))을 둘러쌀 수 있다. 반사 구조체들(12) 중 다른 하나는 제2 단위 화소(UP(2)) 또는 이 안의 제2 광전변환부(PD(2))을 둘러쌀 수 있다.
상기 도전 구조체(14)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 불순물은 예를 들면 붕소, 인, 비소 중 하나일 수 있다. 바람직하게는 상기 불순물은 붕소일 수 있다. 상기 도전 구조체(14)에 음의 바이어스 전압이 인가될 수 있다. 이로써 상기 도전 구조체(14)는 공통 바이어스 라인 역할을 할 수 있다. 이로써 상기 화소 분리부(DTI)과 접하는 제 1 기판(1)의 표면에 존재할 수 있는 정공들을 잡아주어 암전류 특성을 개선시킬 수 있다. 상기 도전 구조체(14)는 바람직하게는 100~300Å의 폭(WT1)를 가질 수 있다. 상기 도전 구조체(14)의 폭이 100Å 보다 작으면 공통 바이어스 라인 역할을 하기에 부족할 수 있고, 폭이 300Å 보다 커지면, MTF(Modulation Transfer Function) 특성이 열화될 수 있다.
상기 반사 구조체(12)는 상기 기판(1)의 측면으로부터 상기 도전 구조체(14)를 향하여 서로 교대로 배치되는 제1 반사 라이너들(12a)과 제2 반사 라이너들(12b)을 포함할 수 있다. 제1 반사 라이너들(12a)의 굴절률은 제2 반사 라이너들(12b)의 굴절률과 다르다. 상기 제1 반사 라이너들(12a)과 상기 제2 반사 라이너들(12b)의 개수들은 각각 2~10일 수 있다.
도 4 및 도 5a에서는 상기 제1 반사 라이너들(12a)과 상기 제2 반사 라이너들(12b)의 개수들이 각각 3이다. 즉 상기 기판(1)의 측면으로부터 상기 도전 구조체(14) 쪽으로 3개의 상기 제1 반사 라이너들(12a(1), 12a(2), 12a(3))과 3개의 제2 반사 라이너들(12b(1), 12b(2), 12b(3))이 교대로 배치될 수 있다. 상기 제1 반사 라이너들(12a(1), 12a(2), 12a(3)) 중 최외곽의 것(12a(1))은 상기 기판(1)과 접하며, 상기 제2 반사 라이너들(12b(1), 12b(2), 12b(3)) 중 최내곽의 것(12b(3))은 상기 도전 구조체(14)와 접한다.
또는 도 5b처럼, 상기 제1 반사 라이너들(12a)의 개수는 3이고 상기 제2 반사 라이너들(12b)의 개수는 2일 수 있다. 즉 상기 기판(1)의 측면으로부터 상기 도전 구조체(14) 쪽으로 3개의 상기 제1 반사 라이너들(12a(1), 12a(2), 12a(3))과 2개의 제2 반사 라이너들(12b(1), 12b(2))이 교대로 배치될 수 있다. 상기 제1 반사 라이너들(12a(1), 12a(2), 12a(3)) 중 최외곽의 것(12a(1))은 상기 기판(1)과 접하며, 상기 제1 반사 라이너들(12a(1), 12a(2), 12a(3)) 중 최내곽의 것(12a(1))은 상기 도전 구조체(14)와 접한다.
또는 도 5c처럼, 상기 제1 반사 라이너들(12a)의 개수는 2이고 상기 제2 반사 라이너들(12b)의 개수는 2일 수 있다. 즉 상기 기판(1)의 측면으로부터 상기 도전 구조체(14) 쪽으로 2개의 상기 제1 반사 라이너들(12a(1), 12a(2))과 2개의 제2 반사 라이너들(12b(1), 12b(2))이 교대로 배치될 수 있다. 상기 제1 반사 라이너들(12a(1), 12a(2)) 중 최외곽의 것(12a(1))은 상기 기판(1)과 접하며, 상기 제2 반사 라이너들(12b(1), 12b(2)) 중 최내곽의 것(12b(2))은 상기 도전 구조체(14)와 접한다.
또는 도 5d처럼, 상기 제1 반사 라이너들(12a)의 개수는 2이고 상기 제2 반사 라이너(12b)의 개수는 1일 수 있다. 즉 상기 기판(1)의 측면으로부터 상기 도전 구조체(14) 쪽으로 1개의 상기 제1 반사 라이너들(12a(1), 12a(2))과 1개의 제2 반사 라이너(12b(1))가 교대로 배치될 수 있다. 상기 제1 반사 라이너들(12a(1), 12a(2)) 중 최외곽의 것(12a(1))은 상기 기판(1)과 접하며, 상기 제1 반사 라이너들(12a(1), 12a(2)) 중 최내곽의 것(12a(2))은 상기 도전 구조체(14)와 접한다.
이러한 구조를 가지는 상기 반사 구조체(12)는 전반사 효율이 증가될 수 있다. 이로써 소정의 단위 화소 안으로 비스듬히 입사되어 상기 화소 분리부(DTI)로 입사되려는 빛을 모두 반사시켜 다시 상기 소정의 단위 화소 안으로 보낼 수 있다. 이로써 상기 소정의 단위 화소에 인접한 단위 화소로, 원치않는 빛이 입사되는 것을 막을 수 있다. 이로써 단위 화소들 간의 크로스 토크를 방지하고 광 효율을 증가시킬 수 있다.
또한 제2 반사 라이너들(12b)의 유전율은 제1 반사 라이너들(12a)의 유전율보다 높을 수 있다. 상기 반사 구조체(12)는 유전율이 상대적으로 높은 제2 반사 라이너들(12b)을 포함한다. 이로써 상기 도전 구조체(14)에 인가되는 음의 바이어스 전압이 상기 화소 분리부(DTI)의 측벽에 보다 영향을 끼칠 수 있다. 이로써 상기 화소 분리부(DTI) 측벽에서 정공들을 잘 잡아주어, 정공들에 의한 암전류를 방지할 수 있다. 이로써 선명한 화질을 구현할 수 있다.
바람직하게는 상기 제1 반사 라이너들(12a)은 실리콘 산화물을 포함하고, 상기 제2 반사 라이너들(12b)은 각각 SiN, SiCN, SiOCN 또는 SiON을 포함할 수 있다.
상기 반사 구조체(12)는 상기 도전 구조체(14)의 일 측벽 상에서 바람직하게는 100~250Å의 폭(WT2 또는 두께)를 가져, 암전류 특성이 열화되는 것을 방지/최소화할 수 있는 동시에 MTF 특성 열화를 방지/최소화하고 광감도를 향상시킬 수 있다.
상기 제 2 면(1b)은 제 1 고정전하막(24)과 접할 수 있다. 상기 제 1 고정 전하막(24)은 화학양론비 보다 부족한 양의 산소 또는 불소를 포함하는 금속산화막 또는 금속 불화막의 단일막 또는 다중막으로 이루어질 수 있다. 이로써 상기 고정 전하막은 음의 고정전하를 가질 수 있다. 상기 제 1 고정 전하막(24)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 이트륨 및 란타노이드를 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물(metal oxide) 또는 금속 불화물(metal fluoride)의 단일막 또는 다중막으로 이루어질 수 있다. 구체적인 예로 상기 제 1 고정 전하막(24)은 하프늄산화막 및/또는 알루미늄산화막을 포함할 수 있다. 상기 제 1 고정 전하막(24)에 의해 암전류와 화이트 스팟을 개선할 수 있다.
상기 제 1 고정 전하막(24) 상에는 제 2 고정전하막(42)과 제 1 보호막(44)이 차례로 적층될 수 있다. 상기 제 2 고정전하막(42)은 금속 산화막 또는 금속불화막의 단일막 또는 다중막을 포함할 수 있다. 상기 제 2 고정전하막(42)은 예를 들면 하프늄산화막 및/또는 알루미늄산화막을 포함할 수 있다. 상기 제 2 고정전하막(42)은 상기 제 1 고정전하막(24)을 보강하거나 접착막으로써 기능할 수 있다. 상기 제 1 보호막(44)은 PETEOS, SiOC, SiO2, SiN, 하프늄산화막 및 알루미늄산화막 중에 적어도 하나를 포함할 수 있다. 상기 제 1 보호막(44)은 반사방지막 및/또는 평탄화막 기능을 할 수 있다.
도 3 및 도 4를 참조하면, 상기 가장자리 영역(EG)에서, 연결콘택(BCA)은 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 상기 제 1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통하여 상기 도전 구조체(14) 와 접할 수 있다. 상기 연결 콘택(BCA)은 제 1 트렌치(46) 안에 위치할 수 있다. 상기 연결 콘택(BCA)은 상기 제 1 트렌치(46)의 내부 측벽과 바닥면을 콘포말하게 덮는 확산 방지 패턴(48b), 상기 확산 방지 패턴(48b) 상의 제 1 금속 패턴(52), 그리고 제 1 트렌치(46)를 채우는 제 2 금속 패턴(54)을 포함할 수 있다. 상기 확산 방지 패턴(48b)은 예를 들면 티타늄을 포함할 수 있다. 상기 제 1 금속 패턴(52)은 예를 들면 텅스텐을 포함할 수 있다. 상기 제 2 금속 패턴(54)은 예를 들면 알루미늄을 포함할 수 있다. 상기 확산 방지 패턴(48b)와 상기 제 1 금속 패턴(52)은 상기 제 1 보호막(44) 상으로 연장되어 다른 배선들이나 비아/콘택들과 전기적으로 연결될 수 있다.
상기 화소 어레이 영역(APS)에서 상기 제 1 보호막(44) 상에는 차광 패턴(48a)과 저굴절 패턴(50a)이 차례로 적층될 수 있다. 상기 화소 어레이 영역(APS)에서 차광 패턴(48a)과 저굴절 패턴(50a)은 평면적으로 그물망 형태를 가질 수 있으며 상기 화소 분리부(DTI)와 중첩될 수 있다. 상기 차광 패턴(48a)은 상기 확산 방지 패턴(48b)와 동일한 물질 및 동일한 두께를 가질 수 있다. 상기 차광 패턴(48a)은 예를 들면 티타늄을 포함할 수 있다. 상기 저굴절 패턴(50a)은 유기물질을 포함할 수 있다. 상기 저굴절 패턴(50a)은 칼라 필터들(CF1, CF2)보다 작은 굴절률을 가질 수 있다. 예를 들면 상기 저굴절 패턴(50a)은 약 1.3 이하의 굴절률을 가질 수 있다. 상기 저굴절 패턴(50a)의 측벽은 상기 차광 패턴(48a)의 측벽과 정렬될 수 있다. 상기 차광 패턴(48a)과 상기 저굴절 패턴(50a)은 인접하는 화소들 간의 크로스 토크를 방지할 수 있다.
상기 제 1 보호막(44) 상에는 제 2 보호막(56)이 적층된다. 상기 제 2 보호막(45)은 상기 저굴절 패턴(50a), 상기 차광 패턴(48a) 및 상기 연결 콘택(BCA)을 콘포말하게 덮을 수 있다. 상기 화소 어레이 영역(APS)에서 상기 저굴절 패턴들(50a) 사이에 칼라 필터들(CF1, CF2)이 어레이 형태로 배치될 수 있다. 상기 칼라 필터들(CAF1, CF2)은 각각 청색, 녹색, 적색 중 하나의 색을 가질 수 있다. 상기 칼라 필터들(CAF1, CF2)은 Bayer 패턴, 2x2 형태의 Tetra 패턴, 또는 3x3의 Nona 패턴 형태로 배치될 수 있다. 다른 예로, 상기 칼라 필터들(CAF1, CF2)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 포함할 수도 있다.
상기 가장 자리 영역(EG)에서 상기 제 2 보호막(56) 상에는 제 1 광학 블랙 패턴(CFB)이 배치될 수 있다. 상기 제 1 광학 블랙 패턴(CFB)은 예를 들면 청색의 칼라 필터와 동일한 물질을 포함할 수 있다. 상기 칼라 ??터들(CF1, CF2) 상에는 마이크로 렌즈 어레이층(ML)이 배치될 수 있다. 상기 마이크로 렌즈 어레이층(ML)은 상기 단위 화소들(UP)과 각각 중첩되는 볼록한 렌즈부들을 포함할 수 있다. 상기 마이크로 렌즈 어레이층(ML)의 일부는 상기 제 1 광학 블랙 패턴(CFB) 상으로 연장될 수 있다.
도 6a 내지 도 6k는 도 4의 이미지 센서를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6a를 참조하면, 화소 어레이 영역(APS)과 가장자리 영역(EG)을 포함하는 제 1 기판(1)을 준비한다. 제 1 기판(1)은 서로 대향되는 제 2 면(1b)과 제 1 면(1a)을 포함한다. 제 1 기판(1)은 실리콘 단결정 웨이퍼 또는 실리콘 에피택시얼층일 수 있다. 제 1 기판(1)의 상기 제 1 면(1a) 상에 제 1 마스크막을 적층하고 패터닝하여 제 1 마스크 패턴(MK1)을 형성할 수 있다. 상기 제 1 마스크 패턴(MK1)은 얕은 소자분리부의 위치를 정의하는 개구부들을 가질 수 있다. 상기 제 1 마스크 패턴(MK1)은 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 제 1 마스크 패턴(MK1)을 식각 마스크로 이용하여 상기 제1 기판(1)을 식각하여 얕은 트렌치들(5)을 형성한다.
도 6b를 참조하면, 상기 제1 기판(1)의 제 1 면(1a) 상에 제1 소자 라이너(7a)와 제2 소자 라이너(7b)를 순차적으로 콘포말하게 형성하여 상기 얕은 트렌치(5)를 덮는다. 그리고 소자 매립막(7cl)을 적층하여 상기 얕은 트렌치(5)를 채운다. 상기 소자 매립막(7cl) 상에 제2 마스크 패턴(MK2)을 형성한다. 상기 제2 마스크 패턴(MK2)은 전면 깊은 트렌치(10)의 위치를 한정한다. 상기 제2 마스크 패턴(MK2)을 식각 마스크로 이용하여 상기 소자 매립막(7cl), 상기 제2 소자 라이너(7b) 및 상기 제1 소자 라이너(7a) 및 상기 기판(1)을 식각하여 전면 깊은 트렌치(10)를 형성한다. 이온주입 공정 또는 Plasma Assisted Doping (PLAD)을 진행하여 전면 깊은 트렌치(10)를 통해 제1 불순물들을 도핑하여 불순물 주입 영역(IPR)을 형성할 수 있다. 제1 불순물들은 예를 들면 붕소일 수 있다.
도 6b 및 도 6c를 참조하면, 상기 제2 마스크 패턴(MK2)을 제거하여 상기 소자 매립막(7cl)의 상부면을 노출시킨다. 상기 소자 매립막(7cl) 상에 반사 구조체막(12L)을 형성한다. 상기 반사 구조체막(12L)을 형성하는 것은 제1 반사 라이너들(12a)과 제2 반사 라이너들(12b)을 교대로 반복하여 적층하여 진행될 수 있다. 제1 반사 라이너들(12a)과 제2 반사 라이너들(12b)은 콘포말하게 형성될 수 있다. 상기 제1 반사 라이너들(12a)은 바람직하게는 실리콘 산화막으로 형성될 수 있다. 상기 제1 반사 라이너들(12a)은 약 200~500℃의 온도에서 Atomic layer deposition (ALD)으로 형성될 수 있다. 제2 반사 라이너들(12b)은 바람직하게는 SiN, SiCN, SiOCN, 또는 SiON으로 형성될 수 있다. 제2 반사 라이너들(12b)은 약 450~700℃의 온도에서 ALD 공정으로 또는 약 630~810℃의 온도에서 Low pressure chemical vapor deposition (LPCVD) 방법으로 형성될 수 있다. 상기 반사 구조체막(12L) 상에 도전 구조체막(14L)을 형성하여 상기 전면 깊은 트렌치(10)를 채운다. 도전 구조체막(14L)은 예를 들면 불순물을 인시튜로 도핑하면서 폴리실리콘을 증착하여 형성될 수 있다.
도 6c 및 도 6d를 참조하면, 도전 구조체막(14L)과 상기 반사 구조체막(12L)에 대하여 에치백 공정을 진행하여 상기 전면 깊은 트렌치(10) 안에 반사 구조체(12)와 도전 구조체(14)를 형성하는 동시에 상기 소자 매립막(7cl)의 측면을 노출시킨다.
도 6e를 참조하면, 전면 매립막을 적층하여 상기 전면 깊은 트렌치(10)의 상부를 채운 후에 어닐링 공정을 진행할 수 있다. 상기 어닐링 공정으로 상기 도전 구조체(14) 안의 불순물을 활성화시키고 도전 구조체(14) 안의 폴리실리콘을 비정질 상태에서 결정질 상태로 변화시킬 수 있다. CMP 공정을 진행하여 상기 제1 마스크 패턴(MK1)의 상부면을 노출시킬 수 있다. 상기 제 1 마스크 패턴(MK1)은 CMP 저지막으로서 기능할 수 있다. 이때 상기 제1 마스크 패턴(MK1) 상의 상기 제1 소자 라이너(7a), 제2 소자 라이너(7b) 및 소자 매립막(7cl)은 제거되고 소자분리부(STI)가 형성될 수 있다. 또한 이때 화소 분리부(DTI)가 형성될 수 있다.
도 6e 및 도 6f를 참조하면, 상기 제1 마스크 패턴(MK1)을 제거하여 상기 제 1 기판(1)의 제1 면(1a)을 노출시킨다. 제 1 기판(1)에 이온주입 공정 등을 진행하여 광전 변환부(PD)를 형성한다. 그리고 통상의 공정을 진행하여 상기 제 1 기판(1)의 제 1 면(1a)에 게이트 절연막(Gox), 전송 게이트(TG), 부유 확산 영역(FD), 제 1 콘택 플러그(17) 제 1 배선들(15) 및 제 1 층간절연막들(IL)을 형성할 수 있다.
도 6g를 참조하면, 백 그라인딩 공정을 진행하여, 상기 제 2 면(1b)에 인접한 상기 제 1 기판(1)의 일부와 화소 분리부(DTI)의 일부를 제거한다. 이때, 상기 화소 분리부(DTI)의 반사 구조체(12)가 일부 제거되어 도전 구조체(14)가 노출될 수 있다.
도 6h를 참조하면, 상기 제 2 면(1b) 상에 제 1 고정 전하막(24)을 적층할 수 있다. 상기 제 1 고정 전하막(24) 상에 제 2 고정 전하막(42)과 제 1 보호막(44)을 차례로 적층한다. 상기 제 1 보호막(44) 상에 제 3 마스크 패턴(MK3)을 형성한다. 상기 제 3 마스크 패턴(MK3)은 상기 가장자리 영역(EG)의 일부를 노출시키는 제 1 개구부(OP1)를 가질 수 있다.
도 6h 및 도 6i를 참조하면, 상기 가장자리 영역(EG)에서 상기 제 3 마스크 패턴(MK3)을 식각 마스크로 이용하여, 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 상기 제 1 고정전하막(24), 상기 제 1 기판(1) 및 상기 화소분리부(DTI)의 일부를 식각하여 상기 화소분리부(DTI)의 상기 도전 구조체(14)를 노출시키는 제 1 트렌치(46)를 형성할 수 있다. 상기 제 3 마스크 패턴(MK3)을 제거한다. 상기 제 1 보호막(44) 상에 확산 방지막과 제 1 금속막을 차례로 적층한다. 상기 제 1 금속막을 식각하여 상기 가장자리 영역(EG)에서 제 1 금속 패턴(52)을 형성할 수 있다. 상기 화소 어레이 영역(APS)에서 상기 확산 방지막 상에 저굴절 패턴(50a)을 형성한다. 그리고 상기 확산 방지막을 식각하여 상기 화소 어레이 영역(APS)에서 차광 패턴(48a)을 형성하는 동시에 상기 가장자리 영역(EG)에서 확산 방지 패턴(48b)을 형성할 수 있다. 상기 제 1 트렌치(46)을 채우는 제 2 금속 패턴(54)을 형성한다. 상기 제 2 금속 패턴(54), 상기 제 1 금속 패턴(52) 및 상기 확산 방지 패턴(48b)은 연결 콘택(BCA)을 구성할 수 있다.
후속으로 도 4를 참조하면, 상기 제 1 보호막(44)과 상기 연결 콘택(BCA) 상에 제 2 보호막(56)을 콘포말하게 형성할 수 있다. 그리고 상기 제 2 보호막(56) 상에 상기 저굴절 패턴들(50a) 사이에서 칼라 필터들(CF1, CF2)을 형성할 수 있다. 이때 상기 가장자리 영역(EG)에서 제 1 광학 블랙 패턴(CFB)도 형성될 수 있다. 상기 칼라필터들(CF1, CF2)과 상기 제 1 광학 블랙 패턴(CFB) 상에 마이크로 렌즈 어레이층(ML)을 형성한다. 이로써 도 4의 이미지 센서(500)를 제조할 수 있다.
본 발명의 이미지 센서의 제조 방법에서는 MTF 특성과 암전류 특성 그리고 크로스 토크를 개선할 수 있는 화소분리부를 가지는 이미지 센서를 공정 불량 없이 안정적으로 형성할 수 있으며 수율을 향상시킬 수 있다.
도 7은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다.
도 7을 참조하면, 본 예에 따른 이미지 센서(501)는 제 1 기판(1)의 제 2 면(1b)에 형성된 적어도 하나의 기판 트렌치(TC)를 포함할 수 있다. 상기 기판 트렌치(TC)는 평면적으로 삼각형, 사각형, 오각형과 같은 다각형, 십자 형태 또는 별 형태 등 다양한 형태를 가질 수 있다. 상기 기판 트렌치(TC)는 마이크로 렌즈(ML)에 의해 입사광이 집중되는 위치에 형성될 수 있다. 제 1 고정 전하막(24)은 상기 기판 트렌치(TC) 안으로 일부 삽입되어 상기 기판 트렌치(TC)의 내측벽과 바닥면을 콘포말하게 덮을 수 있다. 상대적으로 폭이 좁은 기판 트렌치(TC)의 경우 상기 제 1 고정 전하막(24)으로 채워질 수 있다. 제 2 고정전하막(42)의 일부도 상기 기판 트렌치(TC) 내부로 삽입될 수 있다.
상기 기판 트렌치(TC)는 상기 제 2 면(1b)으로부터 입사되는 입사광을 산란시키는 광 스플리터(splitter)의 역할을 할 수 있다. 이로써 상기 제 1 기판(1) 내에서 입사되는 빛을 산란시켜 다중 반사를 야기하고, 광 경로를 길게 할 수 있다. 이로써 양자효율을 증대시킬 수 있다. 이로써 적외선이나 적색 파장의 빛과 같이, 파장이 상대적으로 길어 감도가 떨어지는 빛의 센싱 감도를 향상시킬 수 있다. 상기 이미지 센서(501)는 적외선 센서로도 명명될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 8은 본 발명의 실시예들에 따른 이미지 센서의 단면도이다. 도 9a 및 도 9b는 본 발명의 실시예들에 따라 도 8의 'P1' 부분을 확대한 도면들이다.
도 8 및 도 9a를 참조하면, 본 예에 따른 이미지 센서(502)에서는 제1 기판(1) 내에는 제1 면(1a)에 인접하여 소자 분리 영역(58)이 배치된다. 상기 소자 분리 영역(58)은 도 3의 활성 영역들(ACT)을 한정할 수 있다. 상기 소자 분리 영역(58)은 상기 제1 기판(1)과 동일한 제1 도전형의 불순물이 도핑되되 상기 제1 기판(1) 보다 고농도로 도핑될 수 있다. 상기 제1 도전형의 불순물은 예를 들면 P형의 붕소일 수 있다. 상기 제1 기판(1)에는 제2 면(1b)으로부터 제1면(1a)을 향하는 후면 깊은 트렌치들(19)이 형성될 수 있다. 상기 제2 면(1b)은 고정 전하막(24)과 접할 수 있다. 상기 고정 전하막(24)의 일부(24a)는 상기 후면 깊은 트렌치들(19) 내부로 삽입될 수 있다. 상기 후면 깊은 트렌치(19) 안에서 상기 고정 전하막(24)의 일부(24a) 상에는 반사 구조체(92)가 배치될 수 있다.
상기 반사 구조체(92)는 상기 기판(1)의 측면으로부터 상기 후면 깊은 트렌치(19) 내부를 향하여 서로 교대로 배치되는 제3 반사 라이너들(92a)과 제4 반사 라이너들(92b)을 포함할 수 있다. 제3 반사 라이너들(92a)의 굴절률은 제4 반사 라이너들(92b)의 굴절률과 다르다. 상기 제3 반사 라이너들(92a)과 상기 제4 반사 라이너들(92b)의 개수들은 각각 2~10일 수 있다. 제3 반사 라이너들(92a)은 각각 예를 들면 실리콘 산화물을 포함할 수 있다. 상기 제4 반사 라이너들(92b)은 각각 SiN, SiCN, SiOCN 또는 SiON을 포함할 수 있다.
상기 제2 면(1b) 상에서 상기 고정 전하막(24)은 평탄 절연막(43)으로 덮일 수 있다. 상기 평탄 절연막(43)은 예를 들면 실리콘 산화물을 포함할 수 있다. 상기 평탄 절연막(43)의 일부(43a)는 상기 후면 깊은 트렌치(19) 안으로 삽입되어 상기 반사 구조체(92)와 접할 수 있다. 상기 고정 전하막(24)의 일부(24a), 상기 반사 구조체(92) 및 상기 평탄 절연막(43)의 일부(43a)는 화소 분리부(DTI)를 구성할 수 있다. 화소 분리부(DTI)의 하부면은 상기 소자 분리 영역(58) 안으로 삽입될 수 있다. 화소 분리부(DTI)의 하부면은 기판(1)의 제1 면(1a)과 이격될 수 있다. 상기 반사 구조체(92)는 제2 면(1b) 상으로 연장되지 않는다. 상기 반사 구조체(92)의 상부면은 상기 고정 전하막(24)의 상부면과 공면을 이룰 수 있다. 그 외의 구성은 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 5b를 참조하면, 도 5a와 달리 상기 평탄 절연막(43)의 일부(43a)는 후면 깊은 트렌치(19) 안으로 삽입되지 않는다. 후면 깊은 트렌치(19)는 반사 구조체(92)로 채워질 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따라 도 3을 A-A' 선을 따라 자른 단면도이다. 도 11a 및 도 11b는 본 발명의 실시예들에 따라 도 10의 'P1' 부분을 확대한 도면들이다.
도 10 및 도 11a를 참조하면, 본 예에 따른 이미지 센서(503)에서는 제1 기판(1)에 전면 깊은 트렌치(10)와 후면 깊은 트렌치(19)가 형성될 수 있다. 전면 깊은 트렌치(10)와 후면 깊은 트렌치(19)는 서로 중첩될 수 있다. 화소 분리부(DTI)는 전면 깊은 트렌치(10) 안에 배치되는 전면 매립 패턴(20), 도전 구조체(14) 및 제1 반사 구조체(12), 그리고 후면 깊은 트렌치(19) 안에 배치되는 고정 전하막(24)의 일부(24a), 평탄 절연막(43)의 일부(43a) 및 제2 반사 구조체(92)를 포함할 수 있다.
상기 제1 반사 구조체(12)는 상기 기판(1)의 측면으로부터 상기 도전 구조체(14)를 향하여 서로 교대로 배치되는 제1 반사 라이너들(12a)과 제2 반사 라이너들(12b)을 포함할 수 있다. 제1 반사 라이너들(12a)의 굴절률은 제2 반사 라이너들(12b)의 굴절률과 다르다. 상기 제1 반사 라이너들(12a)과 상기 제2 반사 라이너들(12b)의 개수들은 각각 2~10일 수 있다. 또한 제2 반사 라이너들(12b)의 유전율은 제1 반사 라이너들(12a)의 유전율보다 높을 수 있다. 바람직하게는 상기 제1 반사 라이너들(12a)은 실리콘 산화물을 포함하고, 상기 제2 반사 라이너들(12b)은 각각 SiN, SiCN, SiOCN 또는 SiON을 포함할 수 있다.
상기 제2 반사 구조체(92)는 상기 기판(1)의 측면으로부터 상기 후면 깊은 트렌치(19) 내부를 향하여 서로 교대로 배치되는 제3 반사 라이너들(92a)과 제4 반사 라이너들(92b)을 포함할 수 있다. 제3 반사 라이너들(92a)의 굴절률은 제4 반사 라이너들(92b)의 굴절률과 다르다. 상기 제3 반사 라이너들(92a)과 상기 제4 반사 라이너들(92b)의 개수들은 각각 2~10일 수 있다. 제3 반사 라이너들(92a)은 각각 예를 들면 실리콘 산화물을 포함할 수 있다. 상기 제4 반사 라이너들(92b)은 각각 SiN, SiCN, SiOCN 또는 SiON을 포함할 수 있다.
고정 전하막(24)은 제2 반사 구조체(92)와 제1 반사 구조체(12) 사이 그리고 제2 반사 구조체(92)와 도전 구조체(14) 사이에 개재될 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
또는 도 11b를 참조하면, 제2 반사 구조체(92)는 후면 깊은 트렌치(19)를 채울 수 있다. 화소 분리부(DTI)는 전면 깊은 트렌치(10) 안에 배치되는 전면 매립 패턴(20), 도전 구조체(14) 및 제1 반사 구조체(12), 그리고 후면 깊은 트렌치(19) 안에 배치되는 고정 전하막(24)의 일부(24a), 및 제2 반사 구조체(92)를 포함할 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 12는 본 발명의 실시예들에 따른 이미지 센서의 단면도이다.
도 12를 참조하면, 본 예에 따른 이미지 센서(504)는 제 1 서브 칩(CH1)과 제 2 서브 칩(CH2)이 본딩된 구조를 가질 수 있다. 상기 제 1 서브 칩(CH1)은 바람직하게는 이미지 센싱 기능을 할 수 있다. 상기 제 2 서브 칩(CH2)은 바람직하게는 상기 제 1 서브 칩(CH1)을 구동하거나 상기 제 1 서브 칩(CH1)에서 발생된 전기적 신호를 저장하기 위한 회로들을 포함할 수 있다.
상기 제 2 서브 칩(CH2)은 제 2 기판(100), 상기 제 2 기판(100)에 배치되는 복수개의 트랜지스터들(TR), 상기 제 2 기판(100)을 덮는 제 2 층간절연막(110), 상기 제 2 층간절연막(110) 내에 배치되는 제 2 배선들(112)을 포함할 수 있다. 상기 제 2 층간절연막(110)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제 1 서브칩(CH1)과 상기 제 2 서브 칩(CH2)은 본딩된다. 이로써 상기 제 1 층간절연막(IL)과 상기 제 2 층간절연막(110)은 접할 수 있다.
상기 제 1 서브 칩(CH1)은 패드 영역(PAD), 연결영역(CNR), 광학 블랙 영역(OB), 및 화소 어레이 영역(APS)을 포함하는 제 1 기판(1)을 포함한다. 화소 어레이 영역(APS)과 연결 영역(CNR)의 일부에서의 상기 제 1 서브 칩(CH1)은 도 3 및 도 4a를 참조하여 설명한 것과 동일한 구조를 가질 수 있다. 즉, 상기 화소 어레이 영역(APS)은 복수개의 단위 화소들(UP)을 포함할 수 있다. 상기 화소 어레이 영역(APS)에서 상기 제 1 기판(1)에 화소 분리부(DTI)가 배치되어 상기 단위 화소들(UP)을 분리할 수 있다. 상기 제 1 기판(1)에는 제 1 면(1a)에 인접하여 얕은 소자 분리부(STI)가 배치될 수 있다. 상기 화소 분리부(DTI)는 상기 얕은 소자 분리부(STI)를 관통할 수 있다. 상기 단위 화소들(UP) 각각에서 상기 제 1 기판(1) 내에 광전 변환부(PD)가 배치될 수 있다. 각 단위 화소(UP)에서 상기 제 1 기판(1)의 상기 제 1 면(1a) 상에는 전송 게이트(TG)이 배치될 수 있다. 상기 전송 게이트(TG)의 일측에서 상기 제 1 기판(1) 내에는 부유 확산 영역(FD)이 배치될 수 있다. 상기 제 1 면(1a)은 제 1 층간절연막들(IL)로 덮일 수 있다.
상기 화소 분리부(DTI)는 도 5a 내지 도 5e, 도 9a, 도 9b, 도 11a 및 도 11b에서 설명한 구조들 중 하나를 가질 수 있다.
상기 광학 블랙 영역(OB)에서 상기 기판(1) 속으로 빛이 입사되지 않을 수 있다. 상기 화소 분리부(DTI)는 상기 광학 블랙 영역(OB)에도 연장되어 제 1 블랙 화소(UPO1)와 제 2 블랙 화소(UPO2)를 분리할 수 있다. 상기 제 1 블랙 화소(UPO1)에서 상기 제 1 기판(1) 내에는 광전변환부(PD)가 배치될 수 있다. 상기 제 2 블랙 화소(UPO2)에서 상기 제 1 기판(1) 내에는 광전변환부(PD)가 존재하지 않는다. 제 1 블랙 화소(UPO1)와 제 2 블랙 화소(UPO2)에 모두 전송 게이트(TG)와 부유 확산 영역(FD)이 배치될 수 있다. 상기 제 1 블랙 화소(UPO1)는 빛이 차단된 광전변환부(PD)로부터 발생될 수 있는 전하량을 감지하여 제 1 기준 전하량을 제공할 수 있다. 상기 제 1 기준 전하량은 상기 단위 화소들(IP)로부터 발생된 전하량을 계산할 때 상대적 기준 값이 될 수 있다. 상기 제 2 블랙 화소(UPO2)은 광전변환부(PD)이 없는 상태에서 발생될 수 있는 전하량을 감지하여 제 2 기준 전하량을 제공할 수 있다. 상기 제 2 기준 전하량은 공정 노이즈를 제거하는 정보로 사용될 수 있다.
제 1 고정 전하막(24), 제 2 고정전하막(42), 제 1 보호막(44) 및 제 2 보호막(56)은 상기 광학 블랙 영역(OB), 연결영역(CNR)과 패드 영역(PAD) 상의 제 2 면(1b) 상으로도 연장될 수 있다. 도 3 및 도 4를 참조하여 설명한 가장자리 영역(EG)은 도 12의 연결영역(CNR)의 일부에 대응될 수 있다.
도 4 및 도 12를 참조하면, 상기 연결 영역(CNR)에서 연결콘택(BCA)은 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 및 상기 제 1 기판(1)의 일부를 관통하여 화소 분리부(DTI)의 상기 도전 구조체(14)와 접할 수 있다. 상기 연결 콘택(BCA)은 제 1 트렌치(46) 안에 위치할 수 있다. 상기 연결 콘택(BCA)은 상기 제 1 트렌치(46)의 내부 측벽과 바닥면을 콘포말하게 덮는 제 1 확산 방지 패턴(48b), 상기 제 1 확산 방지 패턴(48b) 상의 제 1 금속 패턴(52), 그리고 상기 제 3 트렌치(36)을 채우는 제 2 금속 패턴(54)을 포함할 수 있다.
제 1 확산 방지 패턴(48b)의 일부는 상기 광학 블랙 영역(OB) 상의 제 1 보호막(44) 상으로 연장되어 제 1 광학 블랙 패턴(48c)을 제공할 수 있다. 상기 제 1 금속 패턴(52)의 일부는 상기 광학 블랙 영역(OB) 상의 제 1 광학 블랙 패턴(48c) 상으로 연장되어 제 2 광학 블랙 패턴(52a)을 제공할 수 있다. 제 2 광학 블랙 패턴(52a)과 연결 콘택(BCA)은 제 2 보호막(56)으로 덮일 수 있다. 상기 광학 블랙 영역(OB)과 상기 연결 영역(CNR)에서 제 3 광학 블랙 패턴(CFB)이 상기 보호막(56) 상에 위치할 수 있다.
상기 연결 영역(CNR)에서 상기 연결 콘택(BCA) 옆에 제 1 비아(V1)가 배치될 수 있다. 상기 제 1 비아(V1)는 백 바이어스 스택(Back Bias Stack) 비아로도 명명될 수 있다. 제 1 비아(V1)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 상기 제 1 고정전하막(24), 상기 제 1 기판(1), 상기 제 1 층간절연막들(IL) 및 상기 제 2 층간절연막(110)의 일부를 관통하여 제 1 배선들(15) 중 일부 및 제 2 배선들(112) 중 일부와 동시에 접할 수 있다.
상기 제 1 비아(V1)는 제 1 비아홀(H1) 안에 배치될 수 있다. 상기 제 1 비아(V1)는 제 2 확산 방지 패턴(48d)과 상기 제 2 확산 방지 패턴(48d) 상의 제 1 비아 패턴(52b)을 포함할 수 있다. 상기 제 2 확산 방지 패턴(48d)은 상기 제 1 확산 방지 패턴(48b)와 서로 연결될 수 있다. 제 1 비아 패턴(52b)은 상기 제 1 금속 패턴(52)과 서로 연결될 수 있다. 상기 연결 콘택(BCA)은 제 1 비아(V1)를 통해 제 1 배선들(15) 중 일부 및 제 2 배선들(112) 중 일부와 연결될 수 있다.
상기 제 2 확산 방지 패턴(48d)과 제 1 비아 패턴(52b)은 각각 상기 제 1 비아홀(H1)의 내측벽을 콘포말하게 덮을 수 있다. 상기 제 2 확산 방지 패턴(48d)과 제 1 비아 패턴(52b)은 상기 제 1 비아홀(H1)을 완벽히 채우지 못한다. 제 1 저굴절 잔여막(50b)이 상기 제 1 비아홀(H1)을 채울 수 있다. 제 1 저굴절 잔여막(50b) 상에는 칼라필터 잔여막(CFR)이 배치될 수 있다.
상기 패드 영역(PAD)에서 서로 연결되는 외부 연결 패드(62)와 제 2 비아(V2)가 배치될 수 있다. 상기 외부 연결 패드(62)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 상기 제 1 고정전하막(24) 및 상기 제 1 기판(1)의 일부를 관통할 수 있다. 외부 연결 패드(62)는 제 4 트렌치(60) 안에 배치될 수 있다. 상기 외부 연결 패드(62)는 제 4 트렌치(60)의 내벽과 바닥면을 콘포말하게 차례로 덮는 상기 제 3 확산 방지 패턴(48e)과 제 1 패드 패턴(52c), 그리고 상기 제 4 트렌치(60)를 채우는 제 2 패드 패턴(54a)을 포함할 수 있다.
상기 제 2 비아(V2)는 상기 제 1 보호막(44), 상기 제 2 고정전하막(42), 상기 제 1 고정전하막(24), 상기 제 1 기판(1), 상기 제 1 층간절연막들(IL)과 제 2 층간절연막(110)의 일부를 관통하여 제 2 배선들(112) 중 일부와 접할 수 있다. 상기 외부 연결 패드(62)은 상기 제 2 비아(V2)를 통해 제 2 배선들(112) 중 일부와 연결될 수 있다. 상기 제 2 비아(V2)는 제 2 비아홀(H2) 안에 배치될 수 있다. 상기 제 2 비아(V2)는 제 2 비아홀(H2)의 내측벽과 바닥면을 콘포말하게 차례로 덮는 제 4 확산 방지 패턴(48f)과 제 2 비아 패턴(52d)을 포함할 수 있다. 제 4 확산 방지 패턴(48f)과 제 2 비아 패턴(52d)은 상기 제 2 비아홀(H2)을 완벽히 채우지 못한다. 제 2 저굴절 잔여막(50c)이 상기 제 2 비아홀(H2)을 채울 수 있다. 상기 제 2 저굴절 잔여막(50c) 상에는 칼라필터 잔여막(CFR)이 배치될 수 있다.
차광 패턴(48a), 제 1 확산 방지 패턴(48b), 제 1 광학 블랙 패턴(48c), 제 2 내지 제 4 확산 방지 패턴들(48d~48f)는 서로 동일한 두께와 동일한 물질(예를 들면 티타늄)을 가질 수 있다. 제 1 금속 패턴(52), 제 2 광학 블랙 패턴(52a), 제 1 비아 패턴(52b), 제 1 패드 패턴(52c) 및 제 2 비아 패턴(52d)는 서로 동일한 두께와 동일한 물질(예를 들면 텅스텐)을 가질 수 있다. 제 2 금속 패턴(54)와 상기 제 2 패드 패턴(54a)은 서로 동일한 물질(예를 들면 알루미늄)을 가질 수 있다.
저굴절 패턴(50a), 제 1 저굴절 잔여막(50b), 및 제 2 저굴절 잔여막(50c)은 서로 동일한 물질을 가질 수 있다. 칼라필터 잔여막(CFR)은 상기 칼라 필터들(CF1, CF2) 중에 하나와 동일한 칼라 및 물질을 포함할 수 있다.
제 2 보호막(56)은 패드 영역(PAD)으로도 연장되되 상기 제 2 패드 패턴(54a)을 노출시키는 개구부를 가질 수 있다. 마이크로 렌즈 어레이층(ML)은 상기 광학 블랙 영역(OB), 상기 연결 영역(CNR) 및 상기 패드 영역(PAD)으로 연장될 수 있다. 마이크로 렌즈 어레이층(ML)은 상기 패드 영역(PAD)에서 상기 제 2 패드 패턴(54a)을 노출시키는 개구부(35)를 가질 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 14는 도 13을 A-A'선으로 자른 단면도이다. 도 13에서 광학 블랙 영역과 패드 영역, 그리고 연결 영역의 일부는 생략되었다. 도 13을 C-C'선으로 자른 단면은 도 14의 관통 콘택 구조체(CX) 대신에 도 4의 화소 분리부(DTI)를 포함할 수 있다. 도 13을 C-C'선으로 자른 단면은 도 4와 동일/유사할 수 있다.
도 4, 도 13 및 도 14를 참조하면, 본 예에 따른 이미지 센서(505)은 유기 씨모스 이미지 센서(Organic CMOS Image sensor)의 일 예일 수 있다. 도 13의 평면도에서 각각의 단위 화소(UP)의 일 측에서 화소 분리부(DTI)를 관통하는 관통 콘택 구조체(CX)가 배치된다. 상기 관통 콘택 구조체(CX)는 제 1 면(1a)으로부터 제 2 면(1b)으로 향하는 콘택 패턴(242), 상기 콘택 패턴(242)를 감싸는 콘택 절연막(244), 그리고 제 1 층간절연막들(IL) 중 제 1 면(1a)에 최인접한 것과 콘택 패턴(242) 사이의 제 3 전면 매립 패턴(246)을 포함할 수 있다. 상기 콘택 패턴(242)은 도전 물질을 포함할 수 있다. 상기 콘택 패턴(242)은 화소분리부(DTI)의 도전 구조체(20)와 절연될 수 있다.
제 2 콘택 플러그(67)은 제 1 층간절연막들(IL) 중 제 1 면(1a)에 최인접한 것과 제 3 전면 매립 패턴(246)를 관통하여 상기 콘택 패턴(242)과 접할 수 있다. 상기 제 2 콘택 플러그(67)은 제 1 배선들(15) 중 하나와 연결될 수 있다. 상기 칼라 필터들(CF1, CF2)은 각각 청색 또는 적색을 가질 수 있다. 평탄화막(51)이 칼라필터들(CF1, CF2)을 덮을 수 있다. 상기 평탄화막(51)은 예를 들면 실리콘 산화물 및/또는 PETEOS를 포함할 수 있다. 상기 화소 어레이 영역(APS)과 상기 광학 블랙 영역(OB)에서 상기 평탄화막(51) 상에 서로 이격되는 화소 전극들(PE)이 배치될 수 있다. 상기 화소 전극들(PE)은 단위 화소들(UP, UPO1, UPO2)과 각각 중첩될 수 있다. 제 3 콘택 플러그(53)은 상기 평탄화막(51)을 관통하며 상기 화소 전극들(PE)을 상기 관통 콘택 구조체(CX)에 전기적으로 연결시킬 수 있다.
상기 화소 전극들(PE)은 유기 광전 변환막(OPD)으로 덮일 수 있다. 상기 유기 광전 변환막(OPD)은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, 상기 p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn접합을 형성할 수 있다. 또는 상기 유기 광전 변환막(OPD)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다. 상기 유기 광전 변환막(OPD)은 특정 색의 (예를 들면 녹색의) 빛에 대하여 광전 변환을 수행할 수 있다. 상기 유기 광전 변환막(OPD) 상에는 공통 전극(CE)이 배치될 수 있다. 상기 화소 전극들(PE)과 상기 공통 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
상기 공통 전극(CE) 상에는 마이크로 렌즈층(ML)이 배치될 수 있다. 상기 광학 블랙 영역(OB)에서 상기 마이크로 렌즈층(ML) 내에 광학 블랙 패턴(OBP)이 배치될 수 있다. 광학 블랙 패턴(OBP)은 예를 들면 불투명한 금속(예를 들면 알루미늄)을 포함할 수 있다. 그 외의 구성은 도 4와 도 12를 참조하여 설명한 바와 동일/유사할 수 있다. 본 예에 따른 이미지 센서(505)는 유기 광전 변환막(OPD)를 포함함으로써, 하나의 단위 화소(UP)에서 두 가지 색의 빛을 동시에 감지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 3 내지 도 14의 실시예들은 서로 조합될 수 있다.

Claims (10)

  1. 서로 반대되는 제1 면 및 제2 면을 갖는 기판;
    상기 제1 면을 덮는 층간절연막; 및
    상기 기판 내에 배치되며 단위 화소들을 분리하는 화소 분리부를 포함하되,
    상기 화소 분리부는:
    상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 도전 구조체;
    상기 도전 구조체와 상기 기판 사이에 개재되는 제1 반사 구조체; 및
    상기 도전 구조체와 상기 층간절연막 사이 그리고 상기 제1 반사 구조체와 상기 층간절연막 사이에 개재되는 전면 매립 패턴을 포함하고,
    상기 제1 반사 구조체는 상기 기판의 측면으로부터 상기 도전 구조체를 향하여 서로 교대로 배치되는 제1 반사 라이너들과 제2 반사 라이너들을 포함하며, 상기 제1 반사 라이너들의 굴절률은 상기 제2 반사 라이너들의 굴절률과 다른 이미지 센서.
  2. 제 1 항에 있어서,
    상기 제1 반사 라이너들 중 최외곽의 것은 상기 기판과 접하며
    상기 제2 반사 라이너들 중 최내곽의 것은 상기 도전 구조체와 접하며,
    상기 제1 반사 라이너들은 실리콘 산화물을 포함하고,
    상기 제2 반사 라이너들은 각각 SiN, SiCN, SiOCN 또는 SiON을 포함하는 이미지 센서.
  3. 제 1 항에 있어서,
    상기 제1 면에 인접하게 배치되며 소자분리부를 더 포함하며,
    상기 소자분리부는 상기 전면 매립 패턴의 측면 및 상기 제1 반사 구조체의 측벽과 접하는 이미지 센서.
  4. 제3 항에 있어서,
    상기 소자분리부는 상기 제1 면에 형성된 제1 트렌치 안에 배치되며,
    상기 소자분리부는 상기 제1 트렌치의 내측벽을 차례로 덮는 제1 소자 라이너, 제2 소자 라이너 및 소자 매립 패턴을 포함하며,
    상기 제1 소자 라이너, 상기 제2 소자 라이너 및 상기 소자 매립 패턴은 상기 제1 반사 라이너들 중 최외곽의 것의 측벽과 접하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 제 2 면을 덮는 고정전하막을 더 포함하되,
    상기 고정전하막은 상기 제1 및 제2 반사 라이너들 및 상기 도전 구조체와 동시에 접하는 이미지 센서.
  6. 제 1 항에 있어서,
    상기 기판은 상기 단위 화소들과 이격된 가장자리 영역을 더 포함하고,
    상기 화소 분리부는 상기 가장자리 영역으로 연장되고,
    상기 이미지 센서는 상기 가장자리 영역에서 상기 기판과 상기 제1 반사 구조체를 관통하며 상기 도전 구조체와 접하는 연결 콘택을 더 포함하는 이미지 센서.
  7. 제 1 항에 있어서,
    상기 화소 분리부는 상기 제2 면으로부터 상기 제1 면으로 연장되며 상기 제1 반사 구조체 및 상기 도전 구조체에 인접하는 제2 반사 구조체; 및
    상기 제2 면을 덮으며, 상기 기판과 상기 제2 반사 구조체 사이, 상기 제2 반사 구조체와 상기 제1 반사 구조체 사이 그리고 상기 제2 반사 구조체와 상기 도전 구조체 사이에 개재되는 고정 전하막을 더 포함하되,
    상기 제2 반사 구조체는 교대로 배치되는 제3 반사 라이너들과 제4 반사 라이너들을 포함하는 포함하는 이미지 센서.
  8. 제 7 항에 있어서,
    상기 제2 면에서 상기 고정전하막을 덮으며 상기 기판 속으로 연장되어 상기 제2 반사 구조체와 접하는 평탄 절연막을 더 포함하는 이미지 센서.
  9. 서로 반대되는 제1 면 및 제2 면을 갖고, 단위 화소들을 갖는 기판;
    상기 기판 내에 배치되어 상기 단위 화소들을 분리하는 화소분리부;
    상기 제1 면에 인접하게 배치되며 활성영역을 한정하는 소자분리부;
    상기 단위 화소들에서 상기 기판 내에 각각 배치되는 광전변환부들;
    상기 단위 화소들에서 상기 제 1 면 상에 배치되는 전송 게이트;
    상기 제 2 면과 접하는 고정전하막;
    상기 고정전하막 상에 배치되는 칼라필터 어레이; 및
    상기 칼라 필터 어레이 상의 마이크로 렌즈 어레이를 포함하되,
    상기 화소 분리부는:
    상기 제1 면으로부터 상기 제2 면을 향하여 연장되는 도전 구조체;
    상기 도전 구조체와 상기 기판 사이에 개재되는 제1 반사 구조체; 및
    상기 도전 구조체와 상기 층간절연막 사이 그리고 상기 제1 반사 구조체와 상기 층간절연막 사이에 개재되는 전면 매립 패턴을 포함하고,
    상기 제1 반사 구조체는 상기 기판의 측면으로부터 상기 도전 구조체를 향하여 서로 교대로 배치되는 제1 반사 라이너들과 제2 반사 라이너들을 포함하며,
    상기 제2 반사 라이너들의 유전율은 상기 제1 반사 라이너들의 유전율보다 높으며,
    상기 제1 반사 라이너들과 상기 제2 반사 라이너들의 개수들은 각각 2~10인 이미지 센서.
  10. 서로 반대되는 제1 면 및 제2 면을 갖는 기판, 상기 기판에는 단위 화소들을 분리하며 상기 제2면으로부터 상기 제1면으로 향하는 트렌치가 형성되고; 및
    상기 트렌치 안에 배치되는 화소 분리부를 포함하되,
    상기 화소 분리부는:
    상기 제2 면과 접하며, 상기 트렌치 내부로 삽입되는 고정 전하막, 및
    상기 트렌치 안에서 상기 고정 전하막을 덮는 반사 구조체를 포함하고,
    상기 제1 반사 구조체는 상기 기판의 측면으로부터 상기 트렌치의 내부를 향하여 서로 교대로 배치되는 제1 반사 라이너들과 제2 반사 라이너들을 포함하며, 상기 제1 반사 라이너들의 굴절률은 상기 제2 반사 라이너들의 굴절률과 다른 이미지 센서.
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