KR102654347B1 - 이미지 센서 - Google Patents
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Abstract
본 발명의 실시예에 따른 이미지 센서는 반도체 층 내에 배치되고, 화소 영역들을 정의하는 제 1 소자 분리막, 각 상기 화소 영역들 내에 배치된 제 1 광전 변환 소자 및 제 2 광전 변환 소자 및 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 사이의 상기 반도체 층 내에 배치된 제 2 소자 분리막을 포함하되, 평면적 관점에서, 상기 제 2 소자 분리막은 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 중 적어도 하나와 중첩할 수 있다.
Description
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하기는 자동 초점 이미지 센서에 관한 것이다.
카메라와 같은 디지털 영상 처리 장치에서는, 자동초점 조절을 실현하기 위해, 촬영 렌즈의 초점 조절 상태를 검출할 필요가 있다. 이를 위해, 종래의 디지털 영상 처리 장치는 이미지 센서와는 별개로 초점 검출만을 위한 소자를 포함하였다. 그러나, 이 경우, 초점 검출 소자나 초점 검출 소자로 빛을 모으는 별도의 광학 렌즈 등을 제조하기 위해 비용이 추가로 증대되거나 초점 검출 소자에 의해 전체 장치 크기가 커지는 문제가 발생하였다. 이를 해결하기 위해 위상차를 검출하는 방식을 이용하는 자동 초점 이미지 센서가 개발되었다.
본 발명이 해결하고자 하는 과제는 선명한 화질을 구현할 수 있는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 이미지 센서는 반도체 층 내에 배치되고, 화소 영역들을 정의하는 제 1 소자 분리막, 각 상기 화소 영역들 내에 배치된 제 1 광전 변환 소자 및 제 2 광전 변환 소자 및 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 사이의 상기 반도체 층 내에 배치된 제 2 소자 분리막을 포함하되, 평면적 관점에서, 상기 제 2 소자 분리막은 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 중 적어도 하나와 수직으로 중첩할 수 있다.
본 발명의 실시예에 따른 이미지 센서는 반도체 층 내에 배치되고, 제 1 화소 영역 및 제 2 화소 영역을 정의하는 제 1 소자 분리막, 상기 제 1 소자 분리막은 제 1 방향으로 평행하는 제 1 분리부 및 제2 분리부, 상기 제 1 방향에 교차하는 제 2 방향으로 평행하고 상기 제 1 및 제 2 분리부들의 제 1 단부들과 접하는 제 3 분리부 및 상기 제 1 및 제 2 분리부들의 제 2 단부들과 접하는 제 4 분리부를 포함하고, 상기 제 1 화소 영역 내에 배치된 제 1 광전 변환 소자 및 제 2 광전 변환 소자 및 상기 제 1 화소 영역을 가로지르고 상기 제 3 및 제 4 분리부들과 접하는 제 2 소자 분리막을 포함하되, 상기 제 1 분리부의 상기 제 1 단부와 상기 제 3 분리부와 접하는 상기 제 2 소자 분리막의 제 1 단부 사이의 제 1 거리는 상기 제 1 분리부의 상기 제 2 단부와 상기 제 4 분리부와 접하는 상기 제 2 소자 분리막의 제 2 단부 사이의 제 2 거리와 다를 수 있다.
본 발명의 실시예에 따른 이미지 센서는 반도체 층 내에 배치되고, 화소 영역을 정의하는 제 1 소자 분리막, 상기 반도체 층의 상기 화소 영역 내에 배치된 제 1 광전 변환 소자 및 제 2 광전 변환 소자 및 상기 반도체 층의 상기 화소 영역 내에 배치된 제 2 소자 분리막을 포함하되, 상기 제 2 소자 분리막은 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 중 적어도 하나 내에 배치될 수 있다.
본 발명의 실시예에 따르면, 평면적 관점에서, 제 2 소자 분리막을 제 1 광전 변환 소자와 제 2 광전 변환 소자 사이에서 기울어지게 형성하여, 좌우 방향으로 입사되는 광들뿐만 아니라 위쪽 방향에서 들어오는 광들이 제 1 및 제 2 광전 변환 소자들 중 어느 하나 내로 입사되도록 하고, 아래쪽 방향에서 들어오는 광들이 제 1 및 제 2 광전 변환 소자들 중 다른 하나 내로 입사되도록 할 수 있다. 이에 따라, 세로 방향의 이미지 및 가로 방향이 이미지에 대한 검출 능력을 향상시켜, 자동 초점의 감도를 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 이미지 센서의 픽셀 센서 어레이의 회로도이다.
도 2a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 2b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2c는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 4는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 5는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 6은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 7a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 7b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 7a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 9a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도들이다.
도 11a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 11b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 11a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 12b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 12a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12c는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 12a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 13은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 14는 본 발명의 실시예에 따른 이미지 센서를 나타낸 단면도이다.
도 2a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 2b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2c는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 4는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 5는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 6은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 7a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 7b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 7a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 9a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도들이다.
도 11a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 11b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 11a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 12b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 12a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 12c는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 12a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 13은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 14는 본 발명의 실시예에 따른 이미지 센서를 나타낸 단면도이다.
도 1은 본 발명의 실시예에 따른 이미지 센서의 픽셀 센서 어레이의 회로도이다.
도 1을 참조하면, 액티브 픽셀 센서 어레이(1)는 복수 개의 단위 픽셀들(PX)을 포함하며, 단위 픽셀들(PX)은 행 방향 및 열 방향을 따라 매트릭스 형태로 배열될 수 있다. 단위 픽셀(PX)은 제 1 및 제 2 광전 변환 소자들(PD1 PD2), 트랜스퍼 트랜지스터들(TX1, TX2)과 로직 트랜지스터들(RX, SX, DX)을 포함할 수 있다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 드라이브 트랜지스터 또는 소오스 팔로워 트랜지스터(DX; Drive transistor or source follower transistor)를 포함할 수 있다. 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2), 리셋 트랜지스터(RX), 및 선택 트랜지스터(SX)의 게이트 전극들은 구동 신호라인들(TG1, TG2, RG, SG)에 각각 연결될 수 있다.
제 1 트랜스퍼 트랜지스터(TX1)은 제 1 트랜스퍼 게이트(TG1) 및 제 1 광전 변환 소자(PD1)를 포함하고, 제 2 트랜스퍼 트랜지스터(TX2)은 제 2 트랜스퍼 게이트(TG2) 및 제 2 광전 변환 소자(PD2)를 포함한다. 그리고, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusionregion)을 공유할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 포토 다이오드(photo diode), 포토 트랜지스터(phototransistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)으로 전송한다. 제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2)에는 서로 상보적인 신호가 인가될 수 있다. 즉, 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다. 전하 검출 노드(FD)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나에서 생성된 전하를 전송 받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다. 리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 전극은 전하 검출 노드(FD)와 연결되며 소오스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온 시 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.
드라이브 트랜지스터(DX)는 단위 픽셀(PX) 외부에 위치하는 정전류원(미도시)과 조합하여 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출 노드(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다. 선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(PX)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴온 될때, 드라이브 트랜지스터의 드레인 전극에 출력되는 전기적 신호가 선택 트랜지스터(SX)의 드레인 전극으로 전달될 수 있다.
도 2a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다. 도 2b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 2c는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 2a, 도 2b, 및 도 2c를 참조하면, 이미지 센서는 반도체 층(100), 제 1 및 제 2 광전 변환 소자들(PD1, PD2), 제 1 소자 분리막(DTI1), 제 2 소자 분리막(DTI2), 배선 구조체(200), 컬러 필터들(CF), 및 마이크로 렌즈들(MR)을 포함할 수 있다. 반도체 층(100)은 제 1 면(101a) 및 제 2 면(101b)을 포함할 수 있다. 제 1 면(101a) 및 제 2 면(101b)은 서로 대향할 수 있다. 반도체 층(100)의 제 1 면(101a)은 배선 구조체(200)에 인접할 수 있고, 반도체 층(100)의 제 2 면(101b)은 마이크로 렌즈들(MR)에 인접할 수 있다. 반도체 층(100)은 예를 들어, 실리콘 층, 게르마늄 층, 실리콘-게르마늄 층, Ⅱ-Ⅵ족 화합물 반도체 층, Ⅲ-Ⅴ족 화합물 반도체 층 또는 SOI(Silicon on insulator) 층일 수 있다. 반도체 층(100)은 P형의 불순물을 포함할 수 있다.
제 1 소자 분리막(DTI1)이 반도체 층(100) 내에 배치될 수 있다. 제 1 소자 분리막(DTI1)은 화소 영역들(PX)을 정의할 수 있다. 즉, 화소 영역들(PX) 각각은 제 1 소자 분리막(DPI1)으로 둘러싸일 수 있다. 화소 영역들(PX)은 제 1 방향(X) 및 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 일 예로, 제 1 방향(X)은 반도체 층(100)의 제 1 면(101a) 및 제 2 면(101b)에 대해 평행할 수 있다. 제 2 방향(Y)은 제 1 방향(X)에 대해 수직하여 교차할 수 있다. 제 1 소자 분리막(DTI1)은 반도체 층(100)의 제 2 면(101b)으로부터 반도체 층(100) 내로 연장할 수 있다. 제 1 소자 분리막(DTI1)은 반도체 층(100)의 제 1 면(101a)에 이격될 수 있다. 제 1 소자 분리막(DTI1)는 반도체 층(100) 내에 형성된 제 1 트렌치(T1) 내에 배치될 수 있다. 제 1 소자 분리막(DTI1)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 및 유전막(AlO2, HfO2) 중 적어도 하나를 포함할 수 있다.
제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2)가 화소 영역들(PX) 각각 내에 배치될 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 화소 영역(PX) 내에서 제 1 방향(X)으로 이격 배치될 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 반도체 층(100)의 제 2 면(101b)으로부터 입사된 광을 독립적으로 수집할 수 있다. 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2)는 예를 들어, N형의 불순물을 포함할 수 있다.
플로팅 다이오드(FD)가 반도체 층(100) 내에 배치될 수 있다. 플로팅 다이오드(FD)는 화소 영역들(PX) 각각 내에서 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2) 사이에 배치될 수 있다. 플로팅 다이오드(FD)는 반도체 층(100)의 제 1 면(101a)에 인접하게 배치될 수 있다. 플로팅 다이오드(FD)는 화소 영역들(PX) 각각의 제 1 및 제 2 광전 변환 소자들(PD1, PD2)과 공통으로 연결될 수 있다. 플로팅 다이오드(FD)는 예를 들어, N형의 불순물을 포함할 수 있다.
배선 구조체(200)가 반도체 층(100)의 제 1 면(101a) 상에 배치될 수 있다. 배선 구조체(200)는 층간 절연막들(201, 201a), 배선들(203), 및 트랜스퍼 게이트들(TG)을 포함할 수 있다. 층간 절연막들(201, 201a)은 반도체 층(100)의 제 1 면(101a) 상에 차례로 적층될 수 있다. 층간 절연막들(201)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 배선들(203)은 층간 절연막들(201) 내에 배치될 수 있다. 배선들(203)은 예를 들어, 금속 물질(예를 들어, 구리, 텅스텐)을 포함할 수 있다. 트랜스퍼 게이트들(TG)이 반도체 층(100)의 제 1 면(101a) 상에 배치될 수 있다. 트랜스퍼 게이트들(TG) 각각은 화소 영역들(PX) 각각의 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 각각에 대응되게 배치될 수 있다. 트랜스퍼 게이트들(TG)은 반도체 층(100)의 제 1 면(101a)에 가장 인접한 층간 절연막(201a) 내에 배치될 수 있다. 화소 영역들(PX) 각각의 반도체 층(100) 상에 배치된 트랜스퍼 게이트들(TG)은 화소 영역들(PX) 각각 내에 배치된 플로팅 다이오드(FD)를 사이에 두고 이격 배치될 수 있다.
마이크로 렌즈들(MR)이 반도체 층(100)의 제 2 면(101b) 상에 배치될 수 있다. 마이크로 렌즈들(MR) 각각은 화소 영역들(PX) 각각 상에 배치될 수 있다. 마이크로 렌즈(MR)는 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2)와 수직으로 중첩할 수 있다. 즉, 하나의 화소 영역(PX) 내에 배치된 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 하나의 마이크로 렌즈(MR)와 수직으로 중첩할 수 있다.
제 2 소자 분리막(DTI2)이 화소 영역들(PX) 각각의 반도체 층(100) 내에 배치될 수 있다. 제 2 소자 분리막(DTI2)는 화소 영역들(PX) 각각을 가로지를 수 있다. 제 2 소자 분리막(DTI2)은 반도체 층(100) 내에서 제 1 방향(X) 및 제 2 방향(Y)에 교차하는 제 3 방향(Z)으로 연장하여 제 1 소자 분리막(DTI1)과 연결할 수 있다. 제 2 소자 분리막(DTI2)는 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2) 사이의 반도체 층(100) 내에 배치될 수 있다. 제 2 소자 분리막(DTI2)은 제 1 소자 분리막(DTI1)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 소자 분리막(DTI2)은 실리콘 산화막, 실리콘 질화막, 및 유전막(AlO2, HfO2) 중 적어도 하나를 포함할 수 있다.
평면적 관점에서, 제 2 소자 분리막(DTI2)은 제 3 방향(Z)으로 기울어질 수 있다. 예를 들어, 평면적 관점에서, 제 2 소자 분리막(DTI2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 사이의 영역을 따라 연장하는 중심선(CR)으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 1 각도(θ1)는 예를 들어, 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 1 각도(θ1)는 예각일 수 있으며, 수 있으며, 90° 가까운 예각으로 80°와 90° 사이일 수 있다. 또 다른 실시예에서는 제 1 각도(θ1)는 45° 이상이고 90° 보다 작을 수 있다. 중심선(CR)은 제 2 방향(Y)과 평행할 수 있다. 제 2 소자 분리막(DTI2)은 제 2 방향(Y)으로 연장하는 제 1 소자 분리막(DTI1)의 제 1 부분(P1)과 평행한 제 1 선(R1)으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 1 선(R1)은 제 2 방향(Y)과 평행할 수 있다. 제 1 선(R1)은 중심선(CR)과 일치할 수 있다. 제 2 소자 분리막(DTI2)은 제 1 방향(X)으로 연장하는 제 1 소자 분리막(DTI1)의 제 2 부분(P2)과 평행한 제 2선(R2)으로부터 제 2 각도(θ2)로 기울어질 수 있다. 제 2 각도(θ2)는 예를 들어, 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 2 각도(θ2)는 예각일 수 있다. 제 2 선(R2)은 제 1 방향(X)과 평행할 수 있다. 일 예에 있어서, 제 1 선(R1)과 제 2 선(R2)은 서로 수직으로 교차할 수 있다. 화소 영역들(PX) 내에 배치된 복수 개의 제 2 소자 분리막들(DTI2)은 서로 평행할 수 있다.
화소 영역들(PX) 각각은 제 2 소자 분리막(DTI2)에 의해 분리된 제 1 영역(DPR1) 및 제 2 영역(DPR2)을 포함할 수 있다. 제 1 영역(DPR1)에는 제 1 광전 변환 소자(PD1)가 배치될 수 있고, 제 2 영역(DPR2)에는 제 2 광전 변환 소자(PD2)가 배치될 수 있다. 일 예에 있어서, 제 1 영역(DPR1)에는 제 2 광전 변환 소자(PD2)의 일부가 배치될 수 있고, 제 2 영역(DPR2)에는 제 1 광전 변환 소자(PD1)의 일부가 배치될 수 있다. 제 1 영역(DPR1)의 상부 폭(UW1)은 하부 폭(LW1) 보다 클 수 있다(UW1>LW1). 제 2 영역(DPR2)의 상부 폭(UW2)은 하부 폭(LW2) 보다 작을 수 있다(UW2<LW1). 제 1 영역(DPR1)의 상부 폭(UW1)은 제 2 영역(DPR2)의 상부 폭(UW2) 보다 클 수 있다(UW1>UW2). 제 1 영역(DPR1)의 하부 폭(LW1)은 제 2 영역(DPR2)의 하부 폭(LW2) 보다 작을 수 있다(LW1<LW2). 평면적 관점에서, 제 1 영역(DPR1) 및 제 2 영역(DPR2)은 사각형 형상을 가질 수 있다. 구체적으로, 평면적 관점에서, 제 1 영역(DPR1) 및 제 2 영역(DPR2)은 사다리꼴 형상을 가질 수 있다.
평면적 관점에서, 제 2 소자 분리막(DTI2)는 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2) 중 적어도 하나와 수직으로 중첩할 수 있다. 예를 들어, 제 2 소자 분리막(DTI2)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2)과 수직으로 중첩할 수 있다. 평면적 관점에서, 제 2 소자 분리막(DTI2)의 중심부(CP)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 사이에 위치할 수 있고, 제 2 소자 분리막(DTI2)의 제 1 가장자리 부분(EP1)은 제 1 광전 변환 소자(PD1)와 수직으로 중첩할 수 있고, 제 2 소자 분리막(DTI2)의 제 2 가장자리 부분(EP2)은 제 2 광전 변환 소자(PD2)와 수직으로 중첩할 수 있다. 제 2 소자 분리막(DTI2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 적어도 하나 내에 배치될 수 있다. 제 2 소자 분리막(DTI2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 적어도 하나와 접촉할 수 있다. 일 예로, 제 2 소자 분리막(DTI2)의 제 1 가장자리 부분(EP1)은 제 1 광전 변환 소자(PD1) 내에 배치될 수 있고, 제 2 소자 분리막(DTI2)의 제 2 가장자리 부분(EP2)은 제 2 광전 변환 소자(PD2) 내에 배치될 수 있다. 제 2 소자 분리막(DTI2)의 제 1 가장자리 부분(EP1)은 제 1 광전 변환 소자(PD1)와 접촉할 수 있고, 제 2 소자 분리막(DTI2)의 제 2 가장자리 부분(EP2)은 제 2 광전 변환 소자(PD2)와 접촉할 수 있다.
제 1 소자 분리막(DTI1)은 제 1 분리부(PA1), 제 2 분리부(PA2), 제 3 분리부(PA3), 및 제 4 분리부(PA4)를 포함할 수 있다. 제 1 분리부(PA1) 및 제 2 분리부(PA2)는 제 1 방향(X)으로 서로 이격 배치될 수 있다. 제 3 분리부(PA3) 및 제 4 분리부(PA4)는 제 1 방향(X)으로 연장하며, 제 2 방향(Y)으로 이격 배치될 수 있다. 일 예로, 제 4 분리부(PA4)와 접하는 제 2 소자 분리막(DTI2)의 제 1 가장자리 부분(EP1)의 단부와 제 4 분리부(PA4)와 접하는 제 1 분리부(PA1)의 단부 사이의 거리는 제 1 영역(DPR1)의 하부 폭(LW1)에 해당할 수 있다. 일 예로, 제 3 분리부(PA3)와 접하는 제 2 소자 분리막(DTI2)의 제 2 가장자리 부분(EP2)의 단부와 제 3 분리부(PA3)와 접하는 제 1 분리부(PA1)의 단부 사이의 거리는 제 1 영역(DPR1)의 상부 폭(UW1)에 해당할 수 있다.
일 예로, 제 4 분리부(PA4)와 접하는 제 2 소자 분리막(DTI2)의 제 1 가장자리 부분(EP1)의 단부와 제 4 분리부(PA4)와 접하는 제 2 분리부(PA2)의 단부 사이의 거리는 제 2 영역(DPR2)의 하부 폭(LW2)에 해당할 수 있다. 일 예로, 제 3 분리부(PA3)와 접하는 제 2 소자 분리막(DTI2)의 제 2 가장자리 부분(EP2)의 단부와 제 3 분리부(PA3)와 접하는 제 2 분리부(PA2)의 단부 사이의 거리는 제 2 영역(DPR2)의 상부 폭(UW2)에 해당할 수 있다.
자동 초점 이미지 센서는 평면적 관점에서, 왼쪽 방향(예를 들어, 제 1 방향(X)의 반대방향)에서 들어오는 광들은 제 2 광전 변환 소자(PD2) 내로 입사되고, 오른쪽 방향(예를 들어, 제 1 방향(X))에서 들어오는 광들은 제 1 광전 변환 소자(PD1) 내로 입사되어 제 1 광전 변환 소자(PD1)와 제 2 광전 변환 소자(PD2)에서 인식된 정보의 차이를 이용해 위상차 자동 초점을 구현할 수 있다. 본 발명의 실시예에 따르면, 평면적 관점에서, 제 2 소자 분리막(DTI2)을 제 1 광전 변환 소자(PD1)와 제 2 광전 변환 소자(PD2) 사이에서 기울어지게 형성하여, 위쪽 방향(예를 들어, 제 2 방향(Y))에서 들어오는 광들이 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나 내로 입사되도록 하고, 아래쪽 방향(예를 들어, 제 2 방향(Y)의 반대방향)에서 들어오는 광들이 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 다른 하나 내로 입사되도록 할 수 있다. 이에 따라, 세로 방향의 이미지 및 가로 방향이 이미지에 대한 검출 능력을 향상시켜, 자동 초점 감도를 향상시킬 수 있다.
컬러 필터들(CF)이 반도체 층(100)의 제 2 면(101b)과 마이크로 렌즈들(MR) 사이에 배치될 수 있다. 컬러 필터들(CF)은 화소 영역들(PX) 각각에 대응하여 배치될 수 있다. 일 예로, 하나의 컬러 필터(CF)는 하나의 화소 영역(PX) 내에 배치된 제 1 및 제 2 광전 변환 소자들(PD1, PD2)과 수직적으로 중첩할 수 있다. 컬러 필터들(CF)은 녹색 필터들, 청색 필터 및 적색 필터를 포함할 수 있다. 컬러 필터들(CF)은 베이어(Bayer) 형으로 배열될 수 있다. 베이어 형은 사람의 눈이 가장 민감하게 반응하는 녹색 필터들이 전체 필터들의 반이 되도록 배열하는 방식이다.
절연막(230)이 반도체 층(100)의 제 2 면(101b)과 컬러 필터들(CF) 사이에 배치될 수 있다. 절연막(230)은 반도체 층(100)의 제 2 면(101b)을 덮을 수 있다. 일 예로, 절연막(230)은 반사 방지막 기능을 가질 수 있다. 절연막(230)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 하프늄 산화막 중 적어도 하나를 포함할 수 있다. 평탄막(240)이 컬러 필터들(CF)과 마이크로 렌즈들(MR) 사이에 배치될 수 있다. 평탄막(240)은 컬러 필터들(CF)의 상면들을 덮을 수 있다. 일 예로, 평탄막(240)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 다른 예로, 평탄막(240)은 유기막을 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 3을 참조하면, 평면적 관점에서, 제 2 소자 분리막(DTI2)은 제 4 방향(X') 및 제 2 방향(Y)에 교차하는 제 5 방향(Z')으로 기울어질 수 있다. 제 4 방향(X')은 제 1 방향(X)에서 180° 기울어진 방향일 수 있다. 즉, 제 4 방향(X')은 제 1 방향(X)에 반대 방향일 수 있고, 제 2 방향(Y)은 제 4 방향(Z')에 대해 수직하여 교차할 수 있다. 평면적 관점에서, 제 2 소자 분리막(DTI2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 사이의 영역을 따라 연장하는 중심선(CR)으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 1 각도(θ1)는 예를 들어, 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 1 각도(θ1)는 예각일 수 있다. 제 2 소자 분리막(DTI2)은 제 1 선(R1)으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 1 선(R1)은 제 2 방향(Y)과 평행한 제 1 소자 분리막(DTI1)의 제 1 부분(P1)과 평행할 수 있다. 제 1 선(R1)은 중심선(CR)과 일치할 수 있다. 제 2 소자 분리막(DTI2)은 제 2 선(R2)으로부터 제 2 각도(θ2)로 기울어질 수 있다. 제 2 각도(θ2)는 예를 들어, 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 2 각도(θ2)는 예각일 수 있다. 제 2 선(R2)은 제 1 방향(X)과 평행한 제 1 소자 분리막(DTI1)의 제 2 부분(P2)과 평행할 수 있다. 일 예에 있어서, 제 1 선(R1)과 제 2 선(R2)은 서로 수직으로 교차할 수 있다.
일 예에 있어서, 제 1 영역(DPR1)의 상부 폭(UW1)은 하부 폭(LW1) 보다 작을 수 있다(UW1<LW1). 제 2 영역(DPR2)의 상부 폭(UW2)은 하부 폭(LW2) 보다 클 수 있다(UW2>LW1). 제 1 영역(DPR1)의 상부 폭(UW1)은 제 2 영역(DPR2)의 상부 폭(UW2) 보다 작을 수 있다(UW1<UW2). 제 1 영역(DPR1)의 하부 폭(LW1)은 제 2 영역(DPR2)의 하부 폭(LW2) 보다 클 수 있다(LW1>LW2).
일 예로, 제 2 소자 분리막(DTI2)의 제 1 가장자리 부분(EP1)과 제 1 분리부(PA1) 사이의 최소 거리는 제 1 영역(DPR1)의 상부 폭(UW1)에 해당할 수 있다. 일 예로, 제 2 소자 분리막(DTI2)의 제 2 가장자리 부분(EP2)과 제 1 분리부(PA1) 사이의 최소 거리는 제 1 영역(DPR1)의 하부 폭(LW1)에 해당할 수 있다. 일 예로, 제 2 소자 분리막(DTI2)의 제 1 가장자리 부분(EP1)과 제 2 분리부(PA2) 사이의 최대 거리는 제 2 영역(DPR2)의 상부 폭(UW2)에 해당할 수 있다. 일 예로, 제 2 소자 분리막(DTI2)의 제 2 가장자리 부분(EP2)과 제 2 분리부(PA2) 사이의 최소 거리는 제 2 영역(DPR2)의 하부 폭(LW2)에 해당할 수 있다.
도 4는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 4를 참조하면, 제 1 소자 분리막(DTI1)은 제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4)을 정의할 수 있다. 제 1 화소 영역(PX1) 및 제 2 화소 영역(PX2)은 제 1 방향(X)으로 서로 마주볼 수 있다. 제 3 화소 영역(PX3) 및 제 4 화소 영역(PX4)은 제 1 방향(X)으로 서로 마주볼 수 있다. 제 1 화소 영역(PX1) 및 제 3 화소 영역(PX3)은 제 2 방향(Y)으로 서로 마주볼 수 있고, 제 2 화소 영역(PX2) 및 제 4 화소 영역(PX4)은 제 2 방향(Y)으로 서로 마주볼 수 있다. 평면적 관점에서, 제 1 화소 영역(PX1) 및 제 4 화소 영역(PX4) 내에 배치된 제 2 소자 분리막(DTI2_a)은 제 3 방향(Z)으로 기울어질 수 있다. 제 2 화소 영역(PX2) 및 제 3 화소 영역(PX3) 내에 배치된 제 2 소자 분리막(DTI2_b)은 제 5 방향(Z')으로 기울어질 수 있다. 제 2 소자 분리막(DTI2_a) 및 제 2 소자 분리막(DTI2_b)은 서로 평행하지 않을 수 있다.
평면적 관점에서, 제 1 화소 영역(PX1) 및 제 4 화소 영역(PX4) 내에 배치된 제 2 소자 분리막(DTI2_a)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 1 각도(θ1)로 기울어질 수 있고, 제 2 화소 영역(PX2) 및 제 3 화소 영역(PX3) 내에 배치된 제 2 소자 분리막(DTI2_b)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 1 각도(θ1')로 기울어질 수 있다. 일 예로, 제 1 각도(θ1)와 제 1 각도(θ1')는 실질적으로 동일할 수 있다. 제 1 화소 영역(PX1) 및 제 4 화소 영역(PX4) 내에 배치된 제 2 소자 분리막(DTI2_a)은 제 2 선(R2)으로부터 제 2 각도(θ2)로 기울어질 수 있고, 제 2 화소 영역(PX2) 및 제 3 화소 영역(PX3) 내에 배치된 제 2 소자 분리막(DTI2_b)은 제 2 선(R2)으로부터 제 2 각도(θ2')로 기울어질 수 있다. 일 예로, 제 2 각도(θ2)와 제 2 각도(θ2')는 실질적으로 동일할 수 있다.
도 5는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 5를 참조하면, 평면적 관점에서, 제 2 화소 영역(PX2) 내에 배치된 제 2 소자 분리막(DTI2_b)은 제 1 방향(X) 및 제 2 방향(Y)에 교차하는 제 3 방향(Z)으로 기울어질 수 있고, 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각 내에 배치된 제 2 소자 분리막(DTI2_a)은 제 1 방향(X) 및 제 2 방향(Y)에 교차하는 제 4 방향(Z')으로 기울어질 수 있다. 제 3 방향(Z) 및 제 4 방향(Z')은 제 1 방향(X)에 대해 서로 다른 각도로 기울어질 수 있다.
평면적 관점에서, 제 2 화소 영역(PX2) 내에 배치된 제 2 소자 분리막(DTI2_b)은 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각 내에 배치된 제 2 소자 분리막(DTI2_a)의 각도와 다른 각도로 기울어질 수 있다. 예를 들어, 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각 내에 배치된 제 2 소자 분리막(DTI2_a)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 2 화소 영역(PX2) 내에 배치된 제 2 소자 분리막(DTI2_b)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 3 각도(θ3)로 기울어질 수 있다. 제 1 각도(θ1)와 제 3 각도(θ3)는 서로 다를 수 있다. 일 예로, 제 1 각도(θ1)는 제 3 각도(θ3) 보다 작을 수 있다(θ1<θ3). 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각 내에 배치된 제 2 소자 분리막(DTI2_a)은 제 2 선(R2)으로부터 제 2 각도(θ2)로 기울어질 수 있다. 제 2 화소 영역(PX2) 내에 배치된 제 2 소자 분리막(DTI2_b)은 제 2 선(R2)으로부터 제 4 각도(θ4)로 기울어질 수 있다. 제 2 각도(θ2)와 제 4 각도(θ4)는 서로 다를 수 있다. 일 예로, 제 2 각도(θ2)는 제 4 각도(θ4) 보다 클 수 있다(θ2>θ4).
일 예에 있어서, 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각의 제 1 영역(DPR1)의 상부 폭(UW1)은 제 2 화소 영역(PX2)의 제 1 영역(DPR1)의 상부 폭(UW1') 보다 작을 수 있다(UW1<UW1'). 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각의 제 1 영역(DPR1)의 하부 폭(LW1)은 제 2 화소 영역(PX2)의 제 1 영역(DPR2)의 하부 폭(LW1') 보다 클 수 있다(LW1>LW1'). 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각의 제 2 영역(DPR2)의 상부 폭(UW2)은 제 2 화소 영역(PX2)의 제 2 영역(DPR2)의 상부 폭(UW2') 보다 클 수 있다(UW2>UW2'). 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각의 제 2 영역(DPR2)의 하부 폭(LW2)은 제 2 화소 영역(PX2)의 제 2 영역(DPR2)의 하부 폭(LW2') 보다 작을 수 있다(LW2<LW2').
도 6은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 6을 참조하면, 제 2 화소 영역(PX2) 내에 배치된 제 2 소자 분리막(DTI2_b)은 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각 내에 배치된 제 2 소자 분리막(DTI2_a)의 각도와 실질적으로 동일한 각도로 기울어질 수 있다. 예를 들어, 제 2 소자 분리막들(DTI2_a, DTI2_b)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 1 각도(θ1)로 기울어질 수 있다. 예를 들어, 제 2 소자 분리막들(DTI2_a, DTI2_b)은 제 2 선(R2)으로부터 제 2 각도(θ2)로 기울어질 수 있다.
일 예에 있어서, 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각의 제 1 영역(DPR1)의 상부 폭(UW1)은 제 2 화소 영역(PX2)의 제 1 영역(DPR1)의 상부 폭(UW1') 보다 작을 수 있다(UW1<UW1'). 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각의 제 1 영역(DPR1)의 하부 폭(LW1)은 제 2 화소 영역(PX2)의 제 1 영역(DPR2)의 하부 폭(LW1') 보다 작을 수 있다(LW1<LW1'). 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각의 제 2 영역(DPR2)의 상부 폭(UW2)은 제 2 화소 영역(PX2)의 제 2 영역(DPR2)의 상부 폭(UW2') 보다 클 수 있다(UW2>UW2'). 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 각각의 제 2 영역(DPR2)의 하부 폭(LW2)은 제 2 화소 영역(PX2)의 제 2 영역(DPR2)의 하부 폭(LW2') 보다 클 수 있다(LW2>LW2').
제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4) 내에 배치된 제 2 소자 분리막들(DTI2_a)은 제 1, 제 3, 및 제 4 화소 영역들(PX1, PX3, PX4)에 대응하는 마이크로 렌즈들(MR)의 중심들(C)과 수직으로 중첩할 수 있다. 제 2 화소 영역(PX2) 내에 배치된 제 2 소자 분리막(DTI2_b)은 제 2 화소 영역(PX2)에 대응하는 마이크로 렌즈(MR)의 중심(C)과 수직으로 중첩하지 않을 수 있다.
도 7a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다. 도 7b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 7a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7a 및 도 7b를 참조하면, 제 2 소자 분리막(DTI2)이 제 1 및 제 4 화소 영역들(PX1, PX4) 각각의 반도체 층(100) 내에 배치될 수 있다. 이와 달리, 제 2 소자 분리막(DTI2)이 제 2 및 제 3 화소 영역들(PX2, PX3) 각각을 가로지르지 않을 수 있다. 즉, 제 2 및 제 3 화소 영역들(PX2, PX3) 각각의 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 사이의 반도체 층(100) 내에는 어떠한 막도 제공되지 않을 수 있다.
도 8은 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8을 참조하면, 제 1 소자 분리막(DTI1)은 반도체 층(100)의 제 1 면(101a)과 접촉할 수 있고, 제 2 소자 분리막(DTI2)는 반도체 층(100)의 제 1 면(101b)과 이격될 수 있다.
도 9a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 9b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 2a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 9a 및 도 9b를 참조하면, 그리드 패턴(GP)이 절연막(230) 상에 배치될 수 있다. 그리드 패턴(GP)은 제 1 소자 분리막(DTI1)을 따라 연장할 수 있다. 그리드 패턴(GP)은 컬러 필터들(CF)에 의해 덮일 수 있다. 그리드 패턴(GP)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도들이다.
도 10a 및 도 10b를 참조하면, 이미지 센서는 제 1 화소 그룹(PXG1) 및 제 2 화소 그룹(PXG2)을 포함할 수 있다. 제 1 및 제 2 화소 그룹들(PXG1, GXG2) 각각은 제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4)을 포함할 수 있다. 제 1 화소 영역(PX1) 및 제 2 화소 영역(PX2)은 제 1 방향(X)으로 이격 배치될 수 있고, 제 3 화소 영역(PX3) 및 제 4 화소 영역(PX4)은 제 1 방향(X)으로 이격 배치될 수 있다. 제 1 화소 영역(PX1) 및 제 3 화소 영역(PX3)이 제 2 방향(Y)으로 이격 배치될 수 있고, 제 2 화소 영역(PX2) 및 제 4 화소 영역(PX4)이 제 2 방향(Y)으로 이격 배치될 수 있다.
제 1 화소 그룹(PXG1) 내에서, 제 2 소자 분리막들(DTI2_a, DTI2_b)이 배치될 수 있다. 제 2 소자 분리막(DTI2_a)은 제 1 화소 영역(PX1) 내에 배치될 수 있고, 제 2 소자 분리막(DTI2_b)은 제 4 화소 영역(PX4) 내에 배치될 수 있다. 제 1 화소 영역(PX1) 내의 제 2 소자 분리막(DTI2_a)은 제 1 선(R1) 또는 중심선(CR) 으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 1 각도(θ1)는 예를 들어, 0° 보다 크고 90° 보다 작을 수 있다. 제 1 화소 영역(PX1) 내의 제 2 소자 분리막(DTI2_a)은 제 1 방향(X) 및 제 2 방향(Y)에 교차하는 제 3 방향(Z')으로 연장할 수 있다. 제 1 화소 영역(PX1)의 제 1 영역(DPR1)의 상부 폭(UW1)은 제 1 화소 영역(PX1)의 제 2 영역(DPR2)의 상부 폭(UW2) 보다 클 수 있다(UW1>UW2). 제 1 화소 영역(PX1)의 제 1 영역(DPR1)의 하부 폭(LW1)은 제 1 화소 영역(PX1)의 제 2 영역(DPR2)의 하부 폭(LW2) 보다 작을 수 있다(LW1<LW2). 제 1 화소 영역(PX1)의 제 1 영역(DPR1)의 상부 폭(UW1)은 제 1 화소 영역(PX1)의 제 1 영역(DPR1)의 하부 폭(LW1) 보다 클 수 있다(UW1>LW1). 제 1 화소 영역(PX1)의 제 2 영역(DPR2)의 상부 폭(UW2)은 제 1 화소 영역(PX1)의 제 2 영역(DPR2)의 하부 폭(LW2) 보다 작을 수 있다(UW2<LW2).
제 4 화소 영역(PX4) 내의 제 2 소자 분리막(DTI2_b)은 제 1 선(R1) 또는 중심선(CR) 으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 1 각도(θ1)는 예를 들어, 0° 보다 크고 90° 보다 작을 수 있다. 제 4 화소 영역(PX4) 내의 제 2 소자 분리막(DTI2_b)은 제 2 방향(Y) 및 제 1 방향(X)의 반대 방향인 제 4 방향(X')에 교차하는 제 5 방향(Z')으로 연장할 수 있다. 제 4 화소 영역(PX4)의 제 1 영역(DPR1)의 상부 폭(UW1)은 제 4 화소 영역(PX4)의 제 2 영역(DPR2)의 상부 폭(UW2) 보다 작을 수 있다(UW1<UW2). 제 4 화소 영역(PX4)의 제 1 영역(DPR1)의 하부 폭(LW1)은 제 4 화소 영역(PX4)의 제 2 영역(DPR2)의 하부 폭(LW2) 보다 클 수 있다(LW1>LW2). 제 4 화소 영역(PX4)의 제 1 영역(DPR1)의 상부 폭(UW1)은 제 4 화소 영역(PX4)의 제 1 영역(DPR1)의 하부 폭(LW1) 보다 작을 수 있다(UW1<LW1). 제 4 화소 영역(PX4)의 제 2 영역(DPR2)의 상부 폭(UW2)은 제 4 화소 영역(PX4)의 제 2 영역(DPR2)의 하부 폭(LW2) 보다 클 수 있다(UW2>LW2).제 1 화소 영역(PX1)의 제 1 영역(DPR1)의 상부 폭(UW1)은 제 4 화소 영역(PX4)의 제 1 영역(DPR1)의 상부 폭(UW1) 보다 클 수 있다. 제 1 화소 영역(PX1)의 제 2 영역(DPR2)의 상부 폭(UW2)은 제 4 화소 영역(PX4)의 제 2 영역(DPR2)의 상부 폭(UW2) 보다 작을 수 있다. 제 1 화소 영역(PX1)의 제 1 영역(DPR1)의 하부 폭(LW1)은 제 4 화소 영역(PX4)의 제 1 영역(DPR1)의 하부 폭(LW1) 보다 작을 수 있다. 제 1 화소 영역(PX1)의 제 2 영역(DPR2)의 하부 폭(LW2)은 제 4 화소 영역(PX4)의 제 2 영역(DPR2)의 하부 폭(LW2) 보다 클 수 있다.
제 1 화소 그룹(PXG1) 내에서, 제 2 소자 분리막들(DTI2_a, DIT2_b)은 제 2 및 제 3 화소 영역들(PX2, PX3) 내에 제공되지 않을 수 있다.
제 2 화소 그룹(PXG2) 내에서, 제 2 소자 분리막들(DTI2)이 배치될 수 있다. 제 2 소자 분리막들(DIT2)은 제 1 화소 영역(PX1) 및 제 4 화소 영역(PX4) 내에 배치될 수 있다. 제 2 소자 분리막들(DTI2)은 제 1 선(R1) 또는 중심선(CR) 으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 1 각도(θ1)는 예를 들어, 0° 보다 크고 90° 보다 작을 수 있다. 제 2 소자 분리막들(DTI2)은 제 1 방향(X) 및 제 2 방향(Y)에 교차하는 제 3 방향(Z')으로 연장할 수 있다. 제 1 및 제 4 화소 영역들(PX1, PX4) 각각의 제 1 영역(DPR1)의 상부 폭(UW1')은 제 1 및 제 4 화소 영역들(PX1, PX2) 각각의 제 2 영역(DPR2)의 상부 폭(UW2') 보다 클 수 있다(UW1'>UW2'). 제 1 및 제 4 화소 영역들(PX1, PX4) 각각의 제 1 영역(DPR1)의 하부 폭(LW1')은 제 1 및 제 4 화소 영역들(PX1, PX4) 각각의 제 2 영역(DPR2)의 하부 폭(LW2') 보다 작을 수 있다(LW1'<LW2'). 제 1 및 제 4 화소 영역들(PX1, PX4) 각각의 제 1 영역(DPR1)의 상부 폭(UW1')은 제 1 및 제 4 화소 영역들(PX1, PX4) 각각의 제 1 영역(DPR1)의 하부 폭(LW1') 보다 클 수 있다(UW1>UW2). 제 1 및 제 4 화소 영역들(PX1, PX4) 각각의 제 2 영역(DPR2)의 상부 폭(UW2')은 제 1 및 제 4 화소 영역들(PX1, PX4) 각각의 제 2 영역(DPR2)의 하부 폭(LW2') 보다 작을 수 있다(UW2'<LW2').
제 1 화소 영역(PX1)의 제 1 영역(DPR1)의 상부 폭(UW1')은 제 4 화소 영역(PX4)의 제 1 영역(DPR1)의 상부 폭(UW1')과 동일할 수 있다. 제 1 화소 영역(PX1)의 제 2 영역(DPR2)의 상부 폭(UW2')은 제 4 화소 영역(PX4)의 제 2 영역(DPR2)의 상부 폭(UW2')과 동일할 수 있다. 제 1 화소 영역(PX1)의 제 1 영역(DPR1)의 하부 폭(LW1')은 제 4 화소 영역(PX4)의 제 1 영역(DPR1)의 하부 폭(LW1')과 동일할 수 있다. 제 1 화소 영역(PX1)의 제 2 영역(DPR2)의 하부 폭(LW2')은 제 4 화소 영역(PX4)의 제 2 영역(DPR2)의 하부 폭(LW2')과 동일할 수 있다.
제 2 화소 그룹(PXG2) 내에서, 제 2 소자 분리막들(DTI2)은 제 2 및 제 3 화소 영역들(PX2, PX3) 내에 제공되지 않을 수 있다.
도 11a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다. 도 11b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 11a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11a 및 도 11b를 참조하면, 차광 패턴들(BP)이 절연막(230) 상에 배치될 수 있다. 차광 패턴들(BP)은 차광 패턴들(BP) 각각은 제 1 화소 영역(PX1)의 제 1 광전 변환 소자(PD1) 및 제 4 화소 영역(PX4)의 제 1 광전 변환 소자(PD1) 상에 배치될 수 있다. 평면적 관점에서, 제 1 화소 영역(PX1)의 제 1 광전 변환 소자(PD1) 및 제 4 화소 영역(PX4)의 제 1 광전 변환 소자(PD4)는 차광 패턴(BP)에 의해 덮일 수 있다. 평면적 관점에서, 제 1 화소 영역(PX1)의 제 2 광전 변환 소자(PD2) 및 제 4 화소 영역(PX4)의 제 2 광전 변환 소자(PD2)는 차광 패턴들(BP)에 의해 노출될 수 있다. 차광 패턴(BP)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
도 12a는 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다. 도 12b는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 12a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 12c는 본 발명의 실시예에 따른 이미지 센서를 나타낸 것으로, 도 12a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 12a, 도 12b, 및 도 12c를 참조하면, 제 2 소자 분리막(DTI2)이 화소 영역들(PX) 각각의 반도체 층(100) 내에 배치될 수 있다. 평면적 관점에서, 제 2 소자 분리막(DTI2)은 제 1 방향(X) 및 제 2 방향(Y)에 교차하는 제 3 방향(Z)으로 기울어질 수 있다. 제 2 소자 분리막(DTI2)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 2 소자 분리막(DTI2)는 제 2 선(R2)으로부터 제 2 각(θ2)로 기울어질 수 있다. 제 1 각도(θ1)는 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 1 각도(θ1)는 예각일 수 있다. 제 2 각도(θ2)는 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 2 각도(θ2)는 예각일 수 있다.
제 3 소자 분리막(DTI3)이 화소 영역들(PX) 각각의 반도체 층(100) 내에 배치될 수 있다. 평면적 관점에서, 제 3 소자 분리막(DTI3)은 제 1 방향(X)의 반대 방향인 제 4 방향(X') 및 제 2 방향(Y)에 교차하는 제 5 방향(Z')으로 기울어질 수 있다. 제 4 방향(X')은 제 2 방향(Y)에 대해 수직으로 교차할 수 있다. 제 3 소자 분리막(DTI3)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 3 각도(θ3)로 기울어질 수 있다. 제 3 각도(θ3)는 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 3 각도(θ3)는 예각일 수 있다. 일 예에 있어서, 제 3 각도(θ3)는 90°에서 제 1 각도(θ1)를 뺀 나머지일 수 있다. 일 예로, 제 1 각도(θ1)는 제 3 각도(θ3) 보다 작을 수 있다. 제 3 소자 분리막(DTI3)은 제 2 선(R2)으로부터 제 4 각도(θ4)로 기울어질 수 있다. 제 4 각도(θ4)는 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 4 각도(θ4)는 예각일 수 있다. 일 예에 있어서, 제 4 각도(θ4)는 90°에서 제 2 각도(θ2)를 뺀 나머지일 수 있다. 제 2 각도(θ2)는 제 4 각도(θ4) 보다 클 수 있다. 즉, 평면적 관점에서, 제 3 소자 분리막(DTI3)은 제 2 소자 분리막(DTI2)에 대해 실질적으로 수직으로 교차할 수 있다.
평면적 관점에서, 제 3 소자 분리막(DTI3)은 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2) 중 적어도 하나와 수직으로 중첩할 수 있다. 일 예로, 평면적 관점에서, 제 3 소자 분리막(DTI3)는 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2)와 수직으로 중첩할 수 있다. 제 3 소자 분리막(DTI3)은 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2) 중 적어도 하나 내에 배치될 수 있다. 일 예로, 제 3 소자 분리막(DTI3)은 제 1 광전 변환 소자(PD1) 및 제 2 광전 변환 소자(PD2) 내에 배치될 수 있다.
화소 영역들(PX) 각각은 제 2 소자 분리막(DTI2) 및 제 3 소자 분리막(DTI3)에 의해 분리된 제 1 영역(DPR1), 제 2 영역(DPR2), 제 3 영역(DPR3), 및 제 4 영역(DPR4)을 포함할 수 있다. 제 1 영역(DPR1) 및 제 2 영역(DPR2)은 제 3 소자 분리막(DTI3)에 의해 제 2 방향(Y)으로 이격 배치될 수 있다. 제 3 영역(DPR3) 및 제 4 영역(DPR4)은 제 3 소자 분리막(DTI3)에 의해 제 2 방향(Y)으로 이격 배치될 수 있다. 제 1 영역(DPR1) 및 제 3 영역(DPR3)은 제 2 소자 분리막(DTI2)에 의해 제 1 방향(X)으로 이격 배치될 수 있고, 제 2 영역(DPR2) 및 제 4 영역(DPR4)은 제 2 소자 분리막(DTI2)에 의해 제 1 방향(X)으로 이격 배치될 수 있다.
일 예에 있어서, 평면적 관점에서, 제 1 영역(DPR1)의 상부 폭(UW1)은 제 2 영역(DPR2)의 하부 폭(LW2) 보다 클 수 있다(UW1>LW1). 평면적 관점에서, 제 3 영역(DPR3)의 상부 폭(UW2)은 제 4 영역(DPR4)의 하부 폭(LW2) 보다 작을 수 있다(UW2<LW2).
도 13은 본 발명의 실시예에 따른 이미지 센서를 나타낸 평면도이다.
도 13을 참조하면, 제 2 소자 분리막(DTI2)이 화소 영역들(PX) 각각의 반도체 층(100) 내에 배치될 수 있다. 제 2 소자 분리막(DTI2)은 제 4 방향(X') 및 제 2 방향(Y)에 교차하는 제 5 방향(Z')으로 기울어질 수 있다. 제 2 소자 분리막(DTI2)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 1 각도(θ1)로 기울어질 수 있다. 제 2 소자 분리막(DTI2)는 제 2 선(R2)으로부터 제 2 각(θ2)로 기울어질 수 있다. 제 1 각도(θ1)는 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 1 각도(θ1)는 예각일 수 있다. 제 2 각도(θ2)는 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 2 각도(θ2)는 예각일 수 있다.
제 3 소자 분리막(DTI3)이 화소 영역들(PX) 각각의 반도체 층(100) 내에 배치될 수 있다. 제 3 소자 분리막(DTI3)은 제 1 방향(X) 및 제 2 방향(Y)에 교차하는 제 3 방향(Z)으로 기울어질 수 있다. 제 3 소자 분리막(DTI3)은 중심선(CR) 또는 제 1 선(R1)으로부터 제 3 각도(θ3)로 기울어질 수 있다. 제 3 각도(θ3)는 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 3 각도(θ3)는 예각일 수 있다. 일 예에 있어서, 제 3 각도(θ3)는 90°에서 제 1 각도(θ1)를 뺀 나머지일 수 있다. 제 1 각도(θ1)는 제 3 각도(θ3) 보다 작을 수 있다. 제 3 소자 분리막(DTI3)은 제 2 선(R2)으로부터 제 4 각도(θ4)로 기울어질 수 있다. 제 4 각도(θ4)는 0° 보다 크고 90° 보다 작을 수 있다. 즉, 제 4 각도(θ4)는 예각일 수 있다. 일 예에 있어서, 제 4 각도(θ4)는 90°에서 제 2 각도(θ2)를 뺀 나머지일 수 있다. 제 2 각도(θ2)는 제 4 각도(θ4) 보다 클 수 있다. 즉, 평면적 관점에서, 제 3 소자 분리막(DTI3)은 제 2 소자 분리막(DTI2)에 대해 실질적으로 수직으로 교차할 수 있다.
일 예에 있어서, 평면적 관점에서, 제 1 영역(DPR1)의 상부 폭(UW1)은 제 2 영역(DPR2)의 하부 폭(LW2) 보다 작을 수 있다(UW1<LW1). 평면적 관점에서, 제 3 영역(DPR3)의 상부 폭(UW2)은 제 4 영역(DPR4)의 하부 폭(LW2) 보다 클 수 있다(UW2>LW2).
도 14는 본 발명의 실시예에 따른 이미지 센서를 나타낸 단면도이다.
도 14를 참조하면, 한 쌍의 제 1 플로팅 다이오드(FD1) 및 제 2 플로팅 다이오드(FD2)가 반도체 층(100) 내에 배치될 수 있다. 일 예에 있어서, 한 쌍의 제 1 및 제 2 플로팅 다이오드들(FD1, FD2)은 반도체 층(100)의 화소 영역들(PX) 각각 내에 배치될 수 있다. 제 1 및 제 2 플로팅 다이오드들(FD1, FD2)은 반도체 층(100)의 제 1 면(1a)에 인접하게 배치될 수 있다. 제 1 플로팅 다이오드(FD1)는 제 2 소자 분리막(DTI2)와 중첩하게 배치될 수 있다. 제 2 플로팅 다이오드(FD2)는 하나의 화소 영역(PX) 내에 배치된 트랜스퍼 게이트들(TG) 중 하나의 일측의 반도체 층(100) 내에 배치될 수 있다. 관통 전극 구조체들(TES)이 제 1 소자 분리막(DTI1, 도 2a 참조)의 일부를 관통할 수 있다. 관통 전극 구조체들(TES)은 반도체 층(100) 내에 배치될 수 있다. 관통 전극 구조체들(TES) 각각은 화소 영역들(PX) 각각에 대응되게 제공될 수 있다. 관통 전극 구조체들(TES) 각각은 관통 전극(303) 및 관통 절연 패턴(305)을 포함할 수 있다. 관통 절연 패턴(305)은 관통 전극(303)의 측벽을 감쌀 수 있다. 관통 절연 패턴(703)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 관통 전극(701)은 예를 들어, n형 또는 p형 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
매립 절연 패턴(301)이 관통 전극 구조체들(TES) 각각과 반도체 층(100)의 제 1 면(1a) 사이에 배치될 수 있다. 매립 절연 패턴(301)의 일면은 반도체 층(100)의 제 1 면(1a)과 공면을 가질 수 있다. 매립 절연 패턴(301)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
배선 구조체(200)가 반도체 층(100)의 제 1 면(1a) 상에 배치될 수 있다. 배선 구조체(200)은 복수 개의 층간 절연막들(201, 201a), 배선들(203), 연결 배선(204), 제 1 연결 비아(208), 및 제 2 연결 비아(209)를 포함할 수 있다. 제 1 연결 비아(208)는 최하층 층간 절연막(201a)을 제 2 플로팅 영역(FD2)과 연결될 수 있다. 제 2 연결 비아(209)는 최하층 층간 절연막(201a) 및 매립 절연 패턴(301)을 관통하여 관통 전극 구조체(TES)의 관통 전극(303)과 연결될 수 있다. 연결 배선(204)은 층간 절연막들(201) 중 적어도 하나 내에 배치될 수 있고, 제 1 연결 비아(208) 및 제 2 연결 비아(209) 사이를 연결할 수 있다. 연결 배선(204), 제 1 연결 비아(208) 및 제 2 연결 비아(209)는 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄) 및 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 질화물) 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(309)이 관통 전극 구조체들(TES) 상에 배치될 수 있다. 콘택 플러그들(309)은 제 1 절연막(230) 및 컬러 필터들(CF) 사이를 채우는 절연 패턴들(211), 및 컬러 필터들(CF)의 상면들 및 절연 패턴들(211)의 상면들을 덮는 제 2 절연막(310)을 관통할 수 있다. 콘택 플러그들(309)은 관통 전극 구조체들(TES)과 연결될 수 있다. 콘택 플러그들(309)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다. 스페이서(711)는 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막)을 포함할 수 있다. 제 2 절연막(310)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
하부 전극들(320)이 제 2 절연막(310) 상에 배치될 수 있다. 하부 전극들(320)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)과 대응되게 배치될 수 있다. 하부 전극들(320)은 서로 이격되어 배치될 수 있다. 콘택 플러그들(309) 각각은 하부 전극들(320) 각각과 대응되게 배치될 수 있고, 서로 전기적으로 연결될 수 있다. 하부 전극들(320)은 투명 전도성 물질을 포함할 수 있다. 예를 들어, 하부 전극들(320)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
광전 변환층(PDL)이 하부 전극들(320) 상에 배치될 수 있다. 일 예에 있어서, 광전 변환층(PDL)은 유기 광전 변환층을 포함할 수 있다. 유기 광전 변환층은 p형 유기 반도체 물질 및 n형 유기 반도체 물질을 포함할 수 있으며, p형 유기 반도체 물질과 n형 유기 반도체 물질은 pn 접합을 형성할 수 있다. 일 예에 있어서, 광전 변환층(PDL)은 양자점(quantum dot) 또는 칼코게나이드(chalcogenide)를 포함할 수 있다.
상부 전극(330)이 광전 변환층(PDL) 상에 배치될 수 있다. 상부 전극(330)은 투명 도전성 물질을 포함할 수 있다. 예를 들어, 상부 전극(330)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), 및/또는 유기 투명 도전 물질을 포함할 수 있다.
평탄막(240) 및 마이크로 렌즈들(MR)이 상부 전극(330) 상에 차례로 적층될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 반도체 층 내에 배치되고, 화소 영역들을 정의하는 제 1 소자 분리막;
각 상기 화소 영역들 내에 배치된 제 1 광전 변환 소자 및 제 2 광전 변환 소자; 및
상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 사이의 상기 반도체 층 내에 배치된 제 2 소자 분리막을 포함하되,
평면적 관점에서, 상기 제 2 소자 분리막은 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 중 적어도 하나와 중첩하고,
상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자는 제 1 방향으로 이격 배치되고,
평면적 관점에서, 상기 제 2 소자 분리막은 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 상기 제 1 소자 분리막의 제 1 부분과 평행한 제 1 선으로부터 제 1 각도로 기울어진 이미지 센서. - 제 1 항에 있어서,
상기 제 2 소자 분리막은 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자와 수직으로 중첩하는 이미지 센서. - 삭제
- 제 1 항에 있어서,
상기 제 2 소자 분리막은 상기 제 1 방향 및 상기 제 2 방향에 교차하는 제 3 방향으로 연장하는 이미지 센서. - 제 1 항에 있어서,
각 상기 화소 영역들은 상기 제 2 소자 분리막에 의해 분리된 제 1 영역 및 제 2 영역을 포함하되,
평면적 관점에서, 상기 제 1 및 제 2 영역들은 사각형 형상을 갖는 이미지 센서. - 제 1 항에 있어서,
상기 반도체 층의 각 상기 화소 영역들 내에 배치된 제 3 소자 분리막을 더 포함하되,
평면적 관점에서, 상기 제 3 소자 분리막은 상기 제 2 소자 분리막과 교차하고, 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 중 적어도 하나와 수직으로 중첩하는 이미지 센서. - 제 6 항에 있어서,
평면적 관점에서, 상기 제 3 소자 분리막은 상기 제 1 선으로부터 제 2 각도로 기울어지는 이미지 센서. - 제 6 항에 있어서,
각 상기 화소 영역들은 상기 제 2 소자 분리막 및 상기 제 3 소자 분리막에 의해 분리된 제 1 영역, 제 2 영역, 제 3 영역, 및 제 4 영역을 포함하되,
평면적 관점에서, 상기 제 1 영역의 상부 폭은 상기 제 2 영역의 하부 폭보다 크고,
평면적 관점에서, 상기 제 3 영역의 상부 폭은 상기 제 4 영역의 하부 폭보다 작은 이미지 센서. - 제 1 항에 있어서,
상기 제 2 소자 분리막은 상기 제 1 소자 분리막과 연결되는 이미지 센서. - 제 1 항에 있어서,
상기 반도체 층은 서로 대향하는 제 1 면 및 제 2 면을 포함하고,
상기 이미지 센서는:
상기 반도체 층의 상기 제 1 면 상의 배선 구조체; 및
상기 반도체 층의 상기 제 2 면 상에 배치되고, 상기 제 1 및 제 2 광전 변환 소자들과 수직으로 중첩하는 컬러 필터; 및
상기 컬러 필터 상의 마이크로 렌즈를 더 포함하되,
상기 제 2 소자 분리막은 상기 반도체 층의 상기 제 1 면과 이격된 이미지 센서. - 제 1 항에 있어서,
상기 제 1 소자 분리막은:
상기 제 1 방향으로 이격된 제 1 분리부와 제 2 분리부; 및
상기 제 1 방향으로 연장하고 상기 제 1 분리부 및 상기 제 2 분리부와 연결된 제 3 분리부를 포함하되,
상기 제 2 소자 분리막은 상기 제 1 분리부와 상기 제 2 분리부 사이에서 상기 제 3 분리부와 접하고,
상기 제 3 분리부와 접하는 상기 제 1 분리부의 단부와 상기 제 3 분리부와 접하는 상기 제 2 소자 분리막의 단부 사이의 거리는 상기 제 2 소자 분리막의 상기 단부와 상기 제 3 분리부와 접하는 상기 제 2 분리부의 단부 사이의 거리와 다른 이미지 센서. - 제 1 항에 있어서,
상기 제 1 소자 분리막은:
상기 제 1 방향으로 이격된 제 1 분리부와 제 2 분리부; 및
상기 제 1 방향으로 연장하고, 상기 제 1 분리부 및 상기 제 2 분리부와 연결된 제 3 분리부 및 제 4 분리부를 포함하되, 상기 제 3 분리부 및 상기 제 4 분리부는 상기 제 2 방향으로 서로 이격되고,
상기 제 2 소자 분리막은 상기 제 1 분리부와 상기 제 2 분리부 사이에서 상기 제 3 분리부 및 상기 제 4 분리부와 접하고,
상기 제 1 분리부와 접하는 상기 제 3 분리부의 단부와 상기 제 2 소자 분리막과 접하는 상기 제 3 분리부의 단부 사이의 거리는 상기 제 1 분리부와 접하는 상기 제 4 분리부의 단부와 상기 제 2 소자 분리막과 접하는 상기 제 4 분리부의 단부 사이의 거리와 다른 이미지 센서 - 반도체 층 내에 배치되고, 제 1 화소 영역 및 제 2 화소 영역을 정의하는 제 1 소자 분리막, 상기 제 1 소자 분리막은 제 1 방향으로 평행하는 제 1 분리부 및 제 2 분리부, 상기 제 1 방향에 교차하는 제 2 방향으로 평행하고 상기 제 1 및 제 2 분리부들의 제 1 단부들과 접하는 제 3 분리부 및 상기 제 1 및 제 2 분리부들의 제 2 단부들과 접하는 제 4 분리부를 포함하고;
상기 제 1 화소 영역 내에 배치된 제 1 광전 변환 소자 및 제 2 광전 변환 소자; 및
상기 제 1 화소 영역을 가로지르고 상기 제 3 및 제 4 분리부들과 접하는 제 2 소자 분리막을 포함하되,
상기 제 1 분리부의 상기 제 1 단부와 상기 제 3 분리부와 접하는 상기 제 2 소자 분리막의 제 1 단부 사이의 제 1 거리는 상기 제 1 분리부의 상기 제 2 단부와 상기 제 4 분리부와 접하는 상기 제 2 소자 분리막의 제 2 단부 사이의 제 2 거리와 다른 이미지 센서. - 제 13 항에 있어서,
상기 제 1 거리는 상기 제 2 거리보다 큰 이미지 센서. - 제 13 항에 있어서,
상기 제 1 화소 영역은 상기 제 2 소자 분리막에 의해 분리된 제 1 영역 및 제 2 영역을 포함하되,
상기 제 1 영역 및 상기 제 2 영역은 사다리꼴 형상을 갖는 이미지 센서. - 제 13 항에 있어서,
상기 제 3 분리부와 접하는 상기 제 2 소자 분리막의 상기 제 1 단부와 상기 제 2 분리부의 상기 제 1 단부 사이의 제 3 거리는 상기 제 1 거리와 다르고,
상기 제 4 분리부와 접하는 상기 제 2 소자 분리막의 제 2 단부와 상기 제 2 분리부의 상기 제 2 단부 사이의 제 4 거리는 상기 제 2 거리와 다른 이미지 센서. - 제 13 항에 있어서,
상기 제 2 화소 영역을 가로지르고 상기 제 3 및 제 4 분리부들과 접하는 제 3 소자 분리막을 포함하되,
상기 제 1 분리부의 상기 제 1 단부와 상기 제 3 분리부와 접하는 상기 제 3 소자 분리막의 제 1 단부 사이의 제 3 거리는 상기 제 1 거리보다 크고,
상기 제 1 분리부의 상기 제 2 단부와 상기 제 4 분리부와 접하는 상기 제 3 소자 분리막의 제 2 단부 사이의 제 4 거리는 상기 제 2 거리보다 큰 이미지 센서. - 제 13 항에 있어서,
상기 제 2 화소 영역을 가로지르고 상기 제 3 및 제 4 분리부들과 접하는 제 3 소자 분리막을 포함하되,
상기 제 1 분리부의 상기 제 1 단부와 상기 제 3 분리부와 접하는 상기 제 3 소자 분리막의 제 1 단부 사이의 제 3 거리는 상기 제 1 거리보다 작고,
상기 제 1 분리부의 상기 제 2 단부와 상기 제 4 분리부와 접하는 상기 제 3 소자 분리막의 제 2 단부 사이의 제 4 거리는 상기 제 2 거리보다 큰 이미지 센서. - 제 13 항에 있어서,
상기 제 1 소자 분리막 상의 그리드 패턴을 더 포함하는 이미지 센서. - 반도체 층 내에 배치되고, 화소 영역을 정의하는 제 1 소자 분리막;
상기 반도체 층의 상기 화소 영역 내에 배치된 제 1 광전 변환 소자 및 제 2 광전 변환 소자; 및
상기 반도체 층의 상기 화소 영역 내에 배치된 제 2 소자 분리막을 포함하되,
상기 제 2 소자 분리막은 상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자 중 적어도 하나 내에 배치되고,
상기 제 1 광전 변환 소자 및 상기 제 2 광전 변환 소자는 제 1 방향으로 이격 배치되고,
평면적 관점에서, 상기 제 2 소자 분리막은 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 상기 제 1 소자 분리막의 제 1 부분과 평행한 제 1 선으로부터 제 1 각도로 기울어진 이미지 센서.
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