KR20220151053A - 이미지 센서 - Google Patents
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Abstract
이미지 센서가 제공된다. 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 배치되어 픽셀 영역을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는, 평면적 관점에서, 상기 픽셀 영역을 둘러싸는 것; 상기 픽셀 영역의 상기 반도체 기판 내에 배치된 제 1 및 제 2 광전 변환 영역들; 상기 반도체 기판의 상기 제 1 면 상에서 상기 제 1 광전 변환 영역과 제 1 플로팅 확산 영역 사이에 배치되는 제 1 전송 게이트 전극; 상기 반도체 기판의 상기 제 1 면 상에서 상기 제 2 광전 변환 영역과 제 2 플로팅 확산 영역 사이에 배치되는 제 2 전송 게이트 전극; 상기 반도체 기판의 상기 제 1 면 상에서 상기 제 1 및 제 2 광전 변환 영역들 중 하나와 중첩되는 픽셀 게이트 전극; 및 상기 픽셀 게이트 전극 양측에 제공되는 불순물 영역들을 포함할 수 있다.
Description
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 집적도 및 전기적 특성이 보다 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 집적도 및 전기적 특성이 보다 향상된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 배치되어 픽셀 영역을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는, 평면적 관점에서, 상기 픽셀 영역을 둘러싸는 것; 상기 픽셀 영역의 상기 반도체 기판 내에 배치된 제 1 및 제 2 광전 변환 영역들; 상기 반도체 기판의 상기 제 1 면 상에서 상기 제 1 광전 변환 영역과 제 1 플로팅 확산 영역 사이에 배치되는 제 1 전송 게이트 전극; 상기 반도체 기판의 상기 제 1 면 상에서 상기 제 2 광전 변환 영역과 제 2 플로팅 확산 영역 사이에 배치되는 제 2 전송 게이트 전극; 상기 반도체 기판의 상기 제 1 면 상에서 상기 제 1 및 제 2 광전 변환 영역들 중 하나와 중첩되는 픽셀 게이트 전극; 및 상기 픽셀 게이트 전극 양측에 제공되는 불순물 영역들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판; 상기 반도체 기판 내에 배치되어 픽셀 영역을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는, 평면적 관점에서, 상기 픽셀 영역을 둘러싸는 것; 상기 픽셀 영역에서 상기 반도체 기판 내에 제공되며, 제 1 방향으로 서로 이격되는 제 1 및 제 2 광전 변환 영역들; 상기 반도체 기판의 상기 제 1 면 내에 제공되는 소자 분리막으로서, 상기 소자 분리막은 상기 제 1 광전 변환 영역과 중첩되는 제 1 및 제 2 활성부들 및 상기 제 2 광전 변환 영역과 중첩되는 제 3 및 제 4 활성부들을 정의하는 것; 상기 제 1 및 제 3 활성부들 상에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트 전극들; 및 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 2 및 제 4 활성부들을 각각 가로지르는 제 1 및 제 2 픽셀 게이트 전극들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되며, 제 1 및 제 2 픽셀 영역들 각각을 둘러싸는 픽셀 분리 구조체; 상기 제 1 및 제 2 픽셀 영역들 각각에서 상기 반도체 기판 내에 제공되며, 제 1 방향으로 서로 이격되는 제 1 및 제 2 광전 변환 영역들; 상기 제 1 및 제 2 픽셀 영역들 각각에서 상기 반도체 기판의 상기 제 1 면에 인접한 소자 분리막으로서, 상기 소자 분리막은 상기 제 1 광전 변환 영역과 중첩되는 제 1 및 제 2 활성부들 및 상기 제 2 광전 변환 영역과 중첩되는 제 3 및 제 4 활성부들을 정의하는 것; 상기 제 1 및 제 2 픽셀 영역들 각각에서 상기 제 1 활성부 상에 배치되는 제 1 트랜스퍼 게이트 전극; 상기 제 1 트랜스퍼 게이트 전극 일측에서 상기 제 1 활성부 내에 제공되는 제 1 플로팅 확산 영역; 상기 제 1 및 제 2 픽셀 영역들 각각에서 상기 제 3 활성부 상에 배치되는 제 2 트랜스퍼 게이트 전극; 상기 제 2 트랜스퍼 게이트 전극 일측에서 상기 제 3 활성부들 내에 제공되는 제 2 플로팅 확산 영역; 상기 제 1 픽셀 영역의 상기 제 2 활성부 상에 제공되는 제 1 픽셀 트랜지스터; 상기 제 1 픽셀 영역의 상기 제 4 활성부 상에 제공되는 제 2 픽셀 트랜지스터; 상기 제 2 픽셀 영역의 상기 제 2 활성부 상에 제공되는 제 3 픽셀 트랜지스터; 상기 제 2 픽셀 영역의 상기 제 4 활성부 상에 제공되는 제 4 픽셀 트랜지스터; 상기 반도체 기판의 상기 제 2 면 상에서 상기 픽셀 영역들에 대응하여 배치되는 컬러 필터들; 상기 컬러 필터들 사이에 배치되며, 상기 픽셀 분리 구조체와 중첩되는 격자 구조체; 및 상기 컬러 필터들 상의 마이크로 렌즈들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 각 픽셀 영역에 제공되는 픽셀 트랜지스터들이 광전 변환 영역과 중첩되도록 배치함으로써 이미지 센서의 집적도를 보다 향상시킬 수 있다.
또한, 단위 픽셀의 사이즈가 감소하더라도 픽셀 트랜지스터의 유효 채널 길이를 확보할 수 있으므로, 픽셀 트랜지스터들의 특성을 최적화시킬 수 있다. 이에 따라 이미지 센서의 전기적 특성이 향상될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 픽셀 어레이의 단위 픽셀을 나타내는 회로도들이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 각각 도 2의 A-A'선, B-B'선, 및 C-C' 선을 따라 자른 단면들을 나타낸다.
도 4, 도 5, 및 도 6은 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 2의 A-A'선을 따라 자른 단면들을 나타낸다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 7의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 9의 B-B'선을 따라 자른 단면을 나타낸다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 11의 B-B'선을 따라 자른 단면을 나타낸다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 14의 B-B'선을 따라 자른 단면을 나타낸다.
도 16은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 17 내지 도 24는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 일부를 확대한 평면도이다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다.
도 26 및 도 27은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 25의 I-I'선을 따라 자른 단면을 나타낸다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 각각 도 2의 A-A'선, B-B'선, 및 C-C' 선을 따라 자른 단면들을 나타낸다.
도 4, 도 5, 및 도 6은 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 2의 A-A'선을 따라 자른 단면들을 나타낸다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 7의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 9의 B-B'선을 따라 자른 단면을 나타낸다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 11의 B-B'선을 따라 자른 단면을 나타낸다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 14의 B-B'선을 따라 자른 단면을 나타낸다.
도 16은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 17 내지 도 24는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 일부를 확대한 평면도이다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다.
도 26 및 도 27은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 25의 I-I'선을 따라 자른 단면을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서에 대해 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 픽셀 어레이의 단위 픽셀을 나타내는 회로도들이다.
도 1a를 참조하면, 단위 픽셀(P)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2), 1 및 제 2 전하 전송 트랜지스터들(TX1, TX2), 및 4개의 픽셀 트랜지스터들을 포함할 수 있다.
여기서, 픽셀 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 소오스 팔로워 트랜지스터(SF; source follower transistor), 선택 트랜지스터(SX; selection transistor), 및 이중 변환 이득 트랜지스터(DCX; dual conversion gain transistor)를 포함할 수 있다. 실시예들에서, 각 단위 픽셀(P)이 4개의 픽셀 트랜지스터들을 포함하는 것으로 개시하고 있으나, 본 발명은 이에 제한되지 않으며, 각 단위 픽셀(P)에서 픽셀 트랜지스터들의 개수는 달라질 수 있다.
제 1 및 제 2 광전 변환 소자들(PD1, PD2)는 입사광에 대응하는 전하를 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)는, 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합일 수 있다.
제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 광전 변환 소자(PD)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)로 전송한다. 제 1 및 제 2 전하 전송 신호들(TG1, TG2)에 의해 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)가 제어될 수 있다.
제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusion region))을 공유할 수 있다.
제 1 트랜스퍼 트랜지스터(TX1)는 제 1 트랜스퍼 게이트 전극(TG1)에 인가되는 제 1 전하 전송 신호(TG1)에 따라 제 1 광전 변환 소자(PD1)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)로 전송한다.
제 2 트랜스퍼 트랜지스터(TX2)는 제 2 트랜스퍼 게이트 전극(TG2)에 인가되는 제 2 전하 전송 신호(TG2)에 따라 제 2 광전 변환 소자(PD2)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)로 전송한다.
전하 검출 노드(FD)는 광전 변환 소자(PD)에서 생성된 전하를 전달받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 소오스 팔로워 트랜지스터(SF)가 제어될 수 있다.
리셋 트랜지스터(RX)는 리셋 게이트 전극에 인가되는 리셋 신호(RG)에 따라 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 단자는 이중 변환 이득 트랜지스터(DCGX) 또는 전하 검출 노드(FD)와 연결될 수 있으며, 소오스 단자는 픽셀 전원 전압(VPIX)에 연결된다. 리셋 트랜지스터(RX)와 이중 변환 이득 트랜지스터(DCGX)가 턴 온되면, 픽셀 전원 전압(VPIX)이 전하 검출 노드로 전달된다. 이에 따라, 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드가 리셋될 수 있다.
이중 변환 이득 트랜지스터(DCGX)는 전하 검출 노드(FD)와 리셋 트랜지스터(RX) 사이에 연결될 수 있다. 이중 변환 이득 트랜지스터(DCGX)는 이중 변환 이득 제어 신호(DCG)에 응답하여 전하 검출 노드(FD)의 캐패시턴스를 가변시킴으로써 단위 픽셀의 변환 이득을 가변시킬 수 있다.
구체적으로, 이미지 촬영시 저조도 및 고조도의 빛이 픽셀 어레이로 입사될 수 있으며, 이중 변환 이득 트랜지스터(DCGX)는 고조도 모드에서는 턴온(Turn-on)되고, 저조도 모드에서는 턴오프(Turn-off)될 수 있다. 이중 변환 이득 트랜지스터(DCGX)에 의해서 고조도 모드와 저조도 모드에서 상이한 변환 이득이 제공될 수 있다.
이중 변환 이득 트랜지스터(DCGX)가 턴 오프될 때, 전하 검출 노드(FD)의 캐패시턴스는 제 1 캐패시턴스(CFD1)에 해당할 수 있다. 이중 변환 이득 트랜지스터(DCGX)가 턴 온될 때, 전하 검출 노드(FD)의 커패시턴스가 제 1 및 제 2 캐패시턴스(CFD1, CFD2)의 합으로 증가될 수 있다. 다시 말해, 이중 변환 이득 트랜지스터(DCGX)가 턴 온될 때, 전하 검출 노드(FD)의 캐패시턴스가 증가하여 변환 이득이 감소될 수 있으며, 이중 변환 이득 트랜지스터(DCGX)가 턴 오프될 때, 전하 검출 노드(FD)의 캐패시턴스가 감소하여 변환 이득은 증가될 수 있다.
소오스 팔로워 트랜지스터(SF)는 소오스 팔로워 게이트 전극으로 입력되는 전하 검출 노드(FD)의 전하량에 비례하여 소오스-드레인 전류를 발생시키는 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier)일 수 있다. 소오스 팔로워 트랜지스터(SF)는 전하 검출 노드에서의 전위 변화를 증폭하고 선택 트랜지스터(SX)를 통해 증폭된 신호를 출력 라인(Vout)으로 출력한다. 소오스 팔로워 트랜지스터(SF)의 소오스 단자는 픽셀 전원 전압(VPIX)에 연결되고, 소오스 팔로워 트랜지스터(SF)의 드레인 단자는 선택 트랜지스터(SX)의 소오스 단자와 연결될 수 있다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 게이트 전극에 인가되는 선택 신호(SG)에 의해 선택 트랜지스터(SX)가 턴 온될 때, 소오스 팔로워 트랜지스터(SF)의 드레인 전극에 출력되는 전기적 신호를 출력 라인(VOUT)으로 출력할 수 있다.
도 1b를 참조하면, 단위 픽셀(P)은 제 1, 제 2, 제 3, 및 제 4 광전 변환 소자들(PD1, PD2, PD3, PD4), 제 1, 제 2, 제 3, 및 제 4 전하 전송 트랜지스터들(TX1, TX2, TX3, TX4), 및 4개의 픽셀 트랜지스터들(RX, DCX, SF, SEL)을 포함할 수 있다.
제 1 내지 제 4 전하 전송 트랜지스터들(TX1, TX2, TX3, TX4)은 전하 검출 노드(FD)를 공유할 수 있다. 제 1 내지 제 4 전하 전송 트랜지스터들(TX1, TX2, TX3, TX4)의 전송 게이트 전극들은 제 1 내지 제 4 전하 전송 신호들(TG1, TG2, TG3, TG4)에 의해 제어될 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다. 도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 각각 도 2의 A-A'선, B-B'선, 및 C-C' 선을 따라 자른 단면들을 나타낸다.
도 2, 도 3a, 도 3b, 및 도 3c를 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 수직적 관점에서, 광전 변환층(10), 리드아웃 회로층(20), 및 광 투과층(30)을 포함할 수 있다.
광전 변환층(10)은, 수직적 관점에서, 리드아웃 회로층(20)과 광 투과층(30) 사이에 배치될 수 있다. 외부에서 입사된 광은 광전 변환 영역들(PD)에서 전기적 신호로 변환될 수 있다. 광전 변환층(10)은 반도체 기판(100), 픽셀 분리 구조체(PIS), 및 제 1 및 제 2 광전 변환 영역들(110a, 110b)을 포함할 수 있다.
상세하게, 반도체 기판(100)은 서로 대향하는 제 1 면 (100a; 또는 전면) 및 제 2 면(100b; 또는 후면)을 가질 수 있다. 반도체 기판(100)은 제 1 도전형(예를 들어, p형) 벌크(bulk) 실리콘 기판 상에 제 1 도전형 에피택셜층이 형성된 기판일 수 있으며, 이미지 센서의 제조 공정상 벌크 실리콘 기판이 제거되어 p형 에피택셜층만 잔류하는 기판일 수 있다. 이와 달리, 반도체 기판(100)은 제 1 도전형의 웰(well)을 포함하는 벌크 반도체 기판일 수도 있다.
픽셀 영역(PR)을 정의하는 픽셀 분리 구조체(PIS)가 반도체 기판(100) 내에 제공될 수 있다. 픽셀 분리 구조체(PIS)는, 평면적 관점에서, 픽셀 영역(PR)을 둘러쌀 수 있다. 상세하게, 픽셀 분리 구조체(PIS)는 제 1 방향(D1)을 따라 서로 나란하게 연장되는 제 1 부분들(P1) 및 제 1 부분들(P1)을 가로지르며 제 2 방향(D2)을 따라 서로 나란하게 연장되는 제 2 부분들(P2), 및, 제 1 부분들(P1)로부터 제 2 방향(D2)으로 돌출되는 제 3 부분들(P3)을 포함할 수 있다. 여기서, 제 1 부분들(P1) 간의 이격 거리는 제 2 부분들(P2) 간의 이격 거리와 실질적으로 동일할 수 있다. 제 3 부분들(P3)은 픽셀 영역(PR)의 중심을 향해 돌출될 수 있으며, 서로 대향할 수 있다.
픽셀 분리 구조체(PIS)의 상면은 반도체 기판(100)의 제 1 면(100a)과 실질적으로 공면(coplanar)을 이룰 수 있다. 픽셀 분리 구조체(PIS)의 상면은 소자 분리막(STI)의 상면과 실질적으로 공면을 이룰 수 있다.
픽셀 분리 구조체(PIS)는 반도체 기판(100; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있으며, 하나 또는 복수 개의 절연막들을 포함할 수 있다. 픽셀 분리 구조체(PIS)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 언도우프트 폴리실리콘막, 공기(air) 또는 이들의 조합으로 이루어질 수 있다.
일 예로, 픽셀 분리 구조체(PIS)는 라이너 절연 패턴, 반도체 패턴, 및 캡핑 절연 패턴을 포함할 수 있다. 이러한 픽셀 분리 구조체(PIS)는 반도체 기판(100)의 제 1 면(100a) 및/또는 제 2 면(100b)을 패터닝하여 깊은 트렌치를 형성한 후, 깊은 트렌치 내에 라이너 절연막 및 불순물이 도핑된 반도체막을 매립하여 형성될 수 있다.
일 예로, 픽셀 분리 구조체(PIS)는 반도체 기판(100)을 관통할 수 있다. 상세하게, 픽셀 분리 구조체(PIS)는 반도체 기판(100)의 표면에 대해 수직한 방향(즉, 제 3 방향(D3)으로 제 1 길이를 가질 수 있으며, 제 1 길이는 반도체 기판(100)의 수직적 두께와 실질적으로 동일할 수도 있다. 다른 예로, 픽셀 분리 구조체(PIS)는 반도체 기판(100)의 제 1 면(100a)에서 제 2 면(100b)으로 수직적으로 연장될 수 있으며, 반도체 기판(100)의 제 2 면(100b)과 이격될 수도 있다.
픽셀 분리 구조체(PIS)는 반도체 기판(100)의 제 1 면(100a)과 인접한 제 1 폭이 반도체 기판(100)의 제 2 면(100b)과 인접한 제 2 폭보다 클 수 있다. 픽셀 분리 구조체(PIS)의 폭은 반도체 기판(100)의 제 2 면(100b)에서 제 1 면(100a)으로 갈수록 점차 감소할 수 있다.
픽셀 분리 구조체(PIS)는 픽셀 영역(PR)으로 입사되는 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 픽셀 영역들(PR)로 흘러 들어 가는 것을 방지할 수 있다. 즉, 픽셀 분리 구조체(PIS)는 서로 인접하는 픽셀 영역들(PR) 간의 크로스토크 현상을 방지할 수 있다.
실시예들에 따르면, 각 픽셀 영역(PR)에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)이 반도체 기판(100) 내에 제공될 수 있다. 외부에서 입사된 광은 제 1 및 제 2 광전 변환 영역들(110a, 110b)에서 전기적 신호로 변환될 수 있다.
제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 1 도전형의 반도체 기판(100)과 반대인 제 2 도전형(예를 들어, n형)의 불순물들이 도핑된 불순물 영역일 수 있다. 제 1 도전형의 반도체 기판(100)과 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 한 쌍의 포토다이오드들을 구성할 수 있다. 즉, 제 1 도전형의 반도체 기판(100)과 제 1 또는 제 2 광전 변환 영역들(110a, 110b)의 접합(junction)에 의해 포토다이오드가 형성될 수 있다. 포토다이오드를 구성하는 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 입사광의 세기에 비례하여 광전하를 생성 및 축적할 수 있다.
각 픽셀 영역(PR)에서, 제 1 광전 변환 영역(110a)에서 출력되는 전기적 신호와 제 2 광전 변환 영역(110b)에서 출력되는 전기적 신호는 위상차를 가질 수 있다. 그리고, 이미지 센서는 한 쌍의 제 1 및 제 2 광전 변환 영역들(110a, 110b)에서 출력된 전기적 신호의 위상차를 비교하여 대상물까지의 거리를 측정할 수 있고, 대상물에 대한 초점이 맞는지 여부, 초점이 어긋나 있는 정도 등을 판단하여 이미지 센서의 초점을 자동으로 보정할 수 있다.
제 1 및 제 2 광전 변환 영역들(110a, 110b) 각각은 제 1 방향(D1)으로 제 1 폭을 갖고, 제 2 방향(D2)으로 제 1 폭보다 큰 제 1 길이를 가질 수 있다. 여기서, 제 1 길이는 제 1 폭의 약 2배일 수 있다.
실시예들에 따르면, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 픽셀 분리 구조체(PIS)의 제 3 부분들(P3)을 사이에 두고 제 1 방향(D1)으로 서로 이격될 수 있다. 픽셀 분리 구조체(PIS)의 제 3 부분들(P3)은 각 픽셀 영역(PR)의 가장자리에서 입사광을 물리적으로 반사시켜, 각 픽셀 영역(PR)에서 제 1 및 제 2 광전 변환 영역들(110a, 110b) 간의 크로스토크를 줄일 수 있다.
소자 분리막(STI)이 각 픽셀 영역(PR)에서 반도체 기판(100)의 제 1 면(100a)에 인접하게 배치될 수 있다. 소자 분리막(STI)의 하면은 제 1 및 제 2 광전 변환 영역들(110a, 110b)과 이격될 수 있다.
소자 분리막(STI)은 반도체 기판(100)의 제 1 면(100a)을 리세스하여 형성된 트렌치 내에 제공될 수 있다. 소자 분리막(STI)은 절연 물질로 이루어질 수 있다. 일 예로, 소자 분리막(STI)은 트렌치의 표면을 컨포말하게 덮는 라이너 산화막 및 라이너 질화막과, 라이너 산화막 및 라이너 질화막이 형성된 트렌치를 채우는 매립 산화막을 포함할 수 있다. 소자 분리막(STI)의 상면은 반도체 기판(100)의 제 1 면(100a)과 실질적으로 공면을 이룰 수 있다. 또한, 소자 분리막(STI)의 상면은 픽셀 분리 구조체(PIS)의 상면과 실질적으로 공면을 이룰 수 있다.
실시예들에 따르면, 소자 분리막(STI)은 각 픽셀 영역(PR)에서 제 1, 제 2, 제 3, 및 제 4 활성부들(ACT1, ACT2, ACT3, ACT4)을 정의할 수 있다. 평면적 관점에서, 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 광전 변환 영역(110a)과 중첩될 수 있으며, 제 3 및 제 4 활성부들(ACT3, ACT4)은 제 2 광전 변환 영역(110b)과 중첩될 수 있다.
일 예로, 제 1 활성부(ACT1)와 제 2 활성부(ACT2)는 소자 분리막(STI)에 의해 제 2 방향(D2)으로 서로 이격될 수 있으며, 서로 다른 크기 및 형태를 가질 수 있다. 또한, 제 3 활성부(ACT3)와 제 4 활성부(ACT4)는 소자 분리막(STI)에 의해 제 2 방향(D2)으로 서로 이격될 수 있으며, 서로 다른 크기 및 형태를 가질 수 있다.
제 1 활성부(ACT1)와 제 3 활성부(ACT3) 사이에 그리고, 제 2 활성부(ACT2)와 제 4 활성부(ACT4) 사이에 픽셀 분리 구조체(PIS)의 제 3 부분들(P3)이 배치될 수 있다.
제 1 활성부(ACT1)와 제 3 활성부(ACT3)는 실질적으로 동일한 크기 및 형태를 가질 수 있다. 실시예들에서, 제 1 및 제 3 활성부들(ACT1, ACT3)은 사각형 형태로 도시하였으나, 본 발명은 이에 제한되지 않으며, 다양한 형상의 다각형 형태를 가질 수 있다.
제 2 활성부(ACT2)와 제 4 활성부(ACT4)는 실질적으로 동일한 크기 및 형태를 가질 수 있다. 일 예로, 제 2 및 제 4 활성부들(ACT2, ACT4) 각각은 제 2 방향(D2)으로 장축을 가질 수 있으며 제 1 방향(D1)으로 단축을 가질 수 있다. 제 2 및 제 4 활성부들(ACT2, ACT4) 각각은, 제 1 방향(D1)으로, 제 1 또는 제 2 광전 변환 영역(110a, 110b)의 제 1 폭(W10보다 작은 제 2 폭(W2)을 가질 수 있다. 또한, 제 2 및 제 4 활성부들(ACT2, ACT4) 각각은, 제 2 방향(D2)으로, 제 1 또는 제 2 광전 변환 영역(110a, 110b)의 제 1 길이(L1)보다 작은 제 2 길이(L2)를 가질 수 있다.
리드아웃 회로층(20)이 반도체 기판(100)의 제 1 면(100a) 상에 배치될 수 있다. 리드아웃 회로층(20)은 광전 변환층(10)과 연결되는 리드아웃 회로들을 포함할 수 있다. 상세하게, 리드아웃 회로층(20)은 트랜스퍼 게이트 전극들(TG1, TG2) 및 픽셀 트랜지스터들(예를 들어, 도 1a 및 도 1b의 리셋 트랜지스터(RX), 소오스 팔로워 트랜지스터(SF), 이중 변환 이득 트랜지스터(DCX), 및 선택 트랜지스터(SEL))을 포함할 수 있다.
상세하게, 제 1 활성부(ACT1) 상에 제 1 트랜스퍼 게이트 전극(TG1) 및 제 1 트랜스퍼 게이트 전극(TG1) 일측의 제 1 플로팅 확산 영역(FD1)이 배치될 수 있다. 제 3 활성부(ACT3) 상에 제 2 트랜스퍼 게이트 전극(TG2) 및 제 2 트랜스퍼 게이트 전극(TG2) 일측의 제 2 플로팅 확산 영역(FD2)이 배치될 수 있다.
제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)의 일부분들은 반도체 기판(100)의 제 1 면(100a)을 리세스하여 형성된 트렌치 내에 배치될 수 있으며, 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)과 반도체 기판(100) 사이에는 게이트 절연막(GIL)이 개재될 수 있다. 실시예들에서, 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)의 형태 및 위치는 다양하게 변형될 수 있다. 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2) 반도체 기판(100)의 제 1 면 상에 평탄한 (flat) 바닥면을 가질 수도 있다. 또한, 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2) 양측에서 제 1 활성부(ACT1)의 면적은 비대칭적일 수도 있다. 다시 말해, 제 1 및 제 2 트랜스퍼 트랜지스터들의 소오스 및 드레인 영역들의 폭은 서로 다를 수도 있다.
제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)은 반도체 기판(100)과 반대의 불순물을 도핑하여 형성될 수 있다. 예를 들어, 제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)은 n형 불순물 영역일 수 있다.
실시예들에 따르면, 제 2 활성부(ACT2) 상에 제 1 픽셀 게이트 전극(PG1)이 배치될 수 있으며, 제 4 활성부(ACT4) 상에 제 2 픽셀 게이트 전극(PG2)이 배치될 수 있다. 즉, 제 1 픽셀 게이트 전극(PG1)은 제 1 광전 변환 영역(110a)과 중첩될 수 있으며, 제 2 픽셀 게이트 전극(PG2)은 제 2 광전 변환 영역(110b)과 중첩될 수 있다.
제 1 픽셀 게이트 전극(PG1) 양측의 제 2 활성부(ACT2) 내에 제 1 불순물 영역들(SDR1)이 제공될 수 있으며, 제 2 픽셀 게이트 전극(PG2)의 제 4 활성부(ACT4) 내에 제 2 불순물 영역들(SDR2)이 제공될 수 있다.
제 1 불순물 영역들(SDR1)은 제 2 방향(D2)으로 서로 이격될 수 있으며, 제 1 불순물 영역들(SDR1) 사이에 제 1 픽셀 게이트 전극(PG1)이 배치될 수 있다. 마찬가지로, 제 2 불순물 영역들(SDR2)은 제 2 방향(D2)으로 서로 이격될 수 있으며, 제 2 불순물 영역들(SDR2) 사이에 제 2 픽셀 게이트 전극(PG2)이 배치될 수 있다.
제 1 픽셀 게이트 전극(PG1) 및 제 1 불순물 영역들(SDR1)은, 앞서 도 1a 및 도 1b를 참조하여 설명한 픽셀 트랜지스터들 중 하나, 즉, 리셋, 소오스 팔로워, 이중 변환 이득, 및 선택 트랜지스터들(RX, SF, DCX, SEL) 중 하나를 구성할 수 있다. 마찬가지로, 제 2 픽셀 게이트 전극(PG2) 및 제 2 불순물 영역들(SDR2)은, 앞서 도 1a 및 도 1b를 참조하여 설명한 픽셀 트랜지스터들 중 하나, 즉, 리셋, 소오스 팔로워, 이중 변환 이득, 및 선택 트랜지스터들(RX, SF, DCX, SEL) 중 하나를 구성할 수 있다.
나아가, 접지 불순물 영역(GR)이 제 1 및 제 2 광전 변환 영역들(110a, 110b) 사이에 제공될 수 있다. 접지 불순물 영역(GR)은 소자 분리막(STI)에 의해 제 1, 제 2, 제 3, 및 제 4 활성부들(ACT1, ACT2, ACT3, ACT4)과 이격될 수 있다. 접지 불순물 영역(GR)은 반도체 기판(100)과 동일한 도전형의 불순물을 도핑하여 형성될 수 있다.
층간 절연막들(210)이 반도체 기판(100)의 제 1 면(100a) 상에 적층될 수 있으며, 층간 절연막들(210)은 리드아웃 회로들을 구성하는 픽셀 트랜지스터들(RX, SF, DCX, SEL) 및 트랜스퍼 게이트 전극들(TG1, TG2)을 덮을 수 있다. 층간 절연막들(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
층간 절연막들(210) 내에 리드아웃 회로들과 연결되는 배선 구조체(221, 222)가 배치될 수 있다. 배선 구조체(221, 222)는 금속 배선들(222) 및 이들을 연결하는 콘택 플러그들(221)을 포함할 수 있다.
계속해서, 도 3a, 도 3b, 및 도 3c를 참조하면, 광 투과층(30)이 반도체 기판(100)의 제 2 면(100b) 상에 배치될 수 있다. 광 투과층(30)은 평탄 절연막(310), 격자 구조체(320), 보호막(330), 컬러 필터들(340), 마이크로 렌즈들(350), 및 패시베이션막(360)을 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 빛을 집광 및 필터링하여 광전 변환층(10)으로 제공할 수 있다.
평탄 절연막(310)이 반도체 기판(100)의 제 2 면(100b)을 덮을 수 있다. 평탄 절연막(310)은 투명한 절연물질로 이루어질 수 있으며, 복수의 층들을 포함할 수 있다. 평탄 절연막(310)은 반도체 기판(100) 다른 굴절률을 갖는 절연 물질로 이루어질 수 있다. 평탄 절연막(310)은 금속 산화물 및/또는 실리콘 산화물을 포함할 수 있다.
격자 구조체(320)가 평탄 절연막(310) 상에 배치될 수 있다. 격자 구조체(320)는 픽셀 분리 구조체(PIS)과 유사하게, 평면적 관점에서 격자 형태를 가질 수 있다. 격자 구조체(320)는, 평면적 관점에서, 픽셀 분리 구조체(PIS)과 중첩될 수 있다. 즉, 격자 구조체(320)는 제 1 방향(D1)으로 연장되는 제 1 부분들 및 제 1 부분들을 가로질러 제 2 방향(D2)으로 연장되는 제 2 부분들을 포함할 수 있다. 격자 구조체(320)의 폭은 픽셀 분리 구조체(PIS)의 최소 폭과 실질적으로 동일하거나 작을 수 있다.
격자 구조체(320)는 도전 패턴 및/또는 저굴절 패턴을 포함할 수 있다. 차광 패턴은 예를 들어, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 저굴절 패턴은 도전 패턴보다 낮은 굴절율을 갖는 물질로 이루어질 수 있다. 저굴절 패턴은 유기 물질로 이루어질 수 있으며, 약 1.1 내지 1.3의 굴절률을 가질 수 있다. 예를 들어, 격자 구조체는 실리카 나노 파티클들이 포함된 폴리머층일 수 있다.
보호막(330)이 평탄 절연막(310) 상에서 격자 구조체(320)의 표면을 실질적으로 균일한 두께로 덮을 수 있다. 보호막(330)은, 예를 들어, 알루미늄 산화막과 실리콘탄화산화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
컬러 필터(340)가 픽셀 영역(PR)에 대응되어 형성될 수 있다. 컬러 필터들(340)은 격자 구조체(340)에 의해 정의되는 공간을 채울 수 있다. 컬러 필터들(340)은 단위 픽셀에 따라 적색, 녹색, 또는 청색의 컬러 필터를 포함하거나, 마젠타, 시안, 또는 옐로우의 컬러 필터를 포함할 수 있다. 또 다른 예로, 컬러 필터들(330) 중 일부는 화이트 컬러 필터 또는 적외선 필터를 포함할 수도 있다.
마이크로 렌즈들(350)이 컬러 필터들(340) 상에 배치될 수 있다. 마이크로 렌즈들(350)은 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈들(350)는 광투과성 수지로 형성될 수 있다. 마이크로 렌즈들(340)이 픽셀 영역들(PR)(PR) 각각에 대응하여 컬러 필터들(330) 상에 배치될 수 있다. 다른 예로, 마이크로 렌즈들(340) 중 적어도 하나는 적어도 2개의 픽셀 영역들(PR) 상에 공통으로 배치될 수 있다.
패시베이션막(360)이 마이크로 렌즈들(350)의 표면을 컨포말하게 덮을 수 있다. 패시베이션막(360)은 예를 들어, 무기 산화물로 형성될 수 있다.
이하, 본 발명의 다양한 실시예들에 따른 이미지 센서에 대해 설명하며, 설명의 간략함을 위해 앞서 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명된 이미지 센서와 동일한 기술적 특징들에 대한 설명은 생략하고 차이점에 대해 설명한다.
도 4, 도 5, 및 도 6은 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 2의 A-A'선을 따라 자른 단면들을 나타낸다.
도 4에 도시된 실시예에 따르면, 픽셀 분리 구조체(PIS)는 반도체 기판(100)의 제 2 면(100b) 인접한 제 1 상부 폭이 반도체 기판(100)의 제 1 면(100a)과 인접한 바닥면에 인접한 제 1 하부 폭보다 클 수 있다. 일 예로, 픽셀 분리 구조체(PIS)의 폭은 반도체 기판(100)의 제 2 면(100b)에서 제 1 면(100a)으로 갈수록 점차 감소할 수 있다.
픽셀 분리 구조체(PIS)의 상면은 반도체 기판(100)의 제 2 면(100b)과 실질적으로 공면을 이룰 수 있다. 픽셀 분리 구조체(PIS)는 반도체 기판(100)의 표면에 대해 수직한 방향(즉, 제 3 방향(D3)으로 제 1 길이를 가질 수 있으며, 제 1 길이는 반도체 기판(100)의 두께보다 작을 수 있다.
픽셀 분리 구조체(PIS)의 바닥면은 소자 분리막(STI)의 일부와 접촉할 수 있다. 이와 달리, 픽셀 분리 구조체(PIS)의 바닥면은 소자 분리막(STI)과 수직적으로 이격될 수도 있다.
픽셀 분리 구조체(PIS)는 반도체 기판(100)의 제 2 면(100b)으로부터 리세스된 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 픽셀 분리 구조체(PIS)는 실리콘 산화막보다 높은 유전 상수를 갖는 적어도 하나 이상의 고유전막들로 이루어질 수 있다.
도 5에 도시된 실시예에 따르면, 이미지 센서는 픽셀 영역(PR)을 정의하는 제 1 픽셀 분리 구조체(PIS1) 및 제 2 픽셀 분리 구조체(PIS2)를 포함할 수 있다.
제 1 픽셀 분리 구조체(PIS1)는 도 2, 도 3a, 도 3b, 및 도 3c를 참조하여 설명한 픽셀 분리 구조체(PIS)와 실질적으로 동일한 특징들을 포함할 수 있다. 즉, 제 1 픽셀 분리 구조체(PIS1)는 반도체 기판(100)의 제 1 면(100a)으로부터 수직 방향(D3)으로 연장되어 반도체 기판(100) 내에 제공될 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제 2 면(100b)으로부터 수직 방향(D3)으로 연장되어 반도체 기판(100) 내에 제공될 수 있다. 제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제 2 면(100b)으로부터 리세스되는 트렌치 내에 제공될 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 제 1 픽셀 분리 구조체(PIS1)와 실질적으로 동일한 평면 구조를 가질 수 있다. 제 2 픽셀 분리 구조체(PIS2)는 평면적 관점에서, 제 1 픽셀 분리 구조체(PIS1)와 중첩될 수 있다. 즉, 제 2 픽셀 분리 구조체(PIS2)는 제 1 방향(D1)으로 연장되는 제 1 부분들(P1) 및 제 1 부분들(P1)과 교차하며 제 2 방향(D2)을 따라 연장되는 제 2 부분들(P2)을 포함할 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제 1 면(100a)과 제 2 면(100b) 사이에서 바닥면을 가질 수 있다. 즉, 제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제 1 면(100a)과 이격될 수 있다. 제 2 픽셀 분리 구조체(PIS2)는 제 1 픽셀 분리 구조체(PIS1)와 접촉할 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 반도체 기판(100)의 제 2 면(100b)에서 제 2 상부 폭을 가질 수 있으며, 그 바닥면에서 제 2 하부 폭을 가질 수 있다. 제 2 하부 폭은 제 2 상부 폭보다 작거나 실질적으로 동일할 수 있다. 제 2 픽셀 분리 구조체(PIS2)의 폭은 반도체 기판(100)의 제 2 면(100b)에서 제 1 면(100a)으로 갈수록 점차 감소할 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 수직 방향(D3)으로 제 2 길이를 가질 수 있으며, 제 2 길이는 제 1 픽셀 분리 구조체(PIS1)의 제 1 길이와 다를 수 있다. 일 예에서, 제 2 픽셀 분리 구조체(PIS2)의 제 2 길이는 제 1 길이보다 작거나 실질적으로 동일할 수 있다.
제 2 픽셀 분리 구조체(PIS2)는 실리콘 산화막보다 높은 유전 상수를 갖는 적어도 하나 이상의 고유전막들로 이루어질 수 있다.
도 6에 도시된 실시예에 따르면, 앞서 도 2를 참조하여 설명한 바와 같이, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)이 제 1 및 제 2 광전 변환 영역들(110a, 110b) 상에 각각 배치될 수 있다. 여기서, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2) 각각은 반도체 기판(100)의 제 1 면(100a)을 리세스하여 형성된 트렌치 내에 배치될 수 있다. 즉, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2) 각각은 반도체 기판(100)의 제 1 면(100a)보다 낮은 레벨에 바닥면을 가질 수 있다. 일 예로, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)의 바닥면들은 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)의 바닥면들과 실질적으로 동일한 레벨에 위치할 수 있다.
제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)의 일부분들이 반도체 기판(100) 내에 리세스되므로, 픽셀 영역(PR)의 면적이 감소하더라도 제 2 방향(D2)으로, 픽셀 트랜지스터들의 유효 채널 길이를 확보할 수 있다. 즉, 픽셀 영역(PR)의 면적이 감소하더라도 픽셀 트랜지스터들의 전기적 특성을 최적화할 수 있다.
실시예에서, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)이 동일한 형태를 갖는 것으로 설명하였으나, 본 발명은 이에 제한되지 않는다. 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)이 동일한 형태는 픽셀 트랜지스터들의 기능에 따라 달라질 수 있다. 예를 들어, 각 픽셀 영역(PR)에서 제 1 픽셀 게이트 전극(PG1)의 형태와 제 2 픽셀 게이트 전극(PG2)의 형태가 다를 수 있다. 일 예로, 제 1 픽셀 게이트 전극(PG1)은 평판형 게이트 전극일 수 있으며, 제 2 픽셀 게이트 전극(PG2)은 리세스된 게이트 전극일 수 있다.
도 7은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다. 도 8a 및 도 8b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 7의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다.
실시예에 따르면, 도 1a 및 도 1b를 참조하여 설명한 픽셀 트랜지스터들(즉, 즉, 리셋, 소오스 팔로워, 이중 변환 이득, 및 선택 트랜지스터들(RX, SF, DCX, SEL))은 핀(fin) 형태의 채널 영역을 포함하는 핀형 트랜지스터(Fin-FET)일 수 있다.
상세하게, 도 7, 도 8a, 및 도 8b를 참조하면, 반도체 기판(100)은 픽셀 분리 구조체(PIS)에 의해 정의된 픽셀 영역(PR)을 포함하며, 각 픽셀 영역(PR)에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)이 반도체 기판(100) 내에 제공될 수 있다.
소자 분리막(STI)이 각 픽셀 영역(PR)에서 반도체 기판(100)의 제 1 면(100a)에 인접하게 제공될 수 있으며, 제 1 방향(D1)으로 서로 이격되는 제 1 및 제 3 활성부들(ACT1, ACT3)을 정의할 수 있다.
제 1 및 제 2 핀 활성 패턴들(FP1, FP2)이 반도체 기판(100)의 제 1 면(100a)에 상에 배치될 수 있으며, 제 1 및 제 2 광전 변환 영역들(110a, 110b)과 각각 중첩될 수 있다. 제 1 및 제 2 핀 활성 패턴들(FP1, FP2) 각각은 바(bar) 형태를 가질 수 있으며, 제 2 방향(D2)으로 장축을 가질 수 있다. 제 1 핀 활성 패턴(FP1)은 제 1 활성부(ACT1)와 제 2 방향(D2)으로 이격될 수 있으며, 제 2 핀 활성 패턴(FP2)은 제 3 활성부(ACT3)와 제 2 방향(D2)으로 이격될 수 있다.
일 예로, 제 1 및 제 2 핀 활성 패턴들(FP1, FP2)은 반도체 물질, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄을 포함할 수 있다. 제 1 및 제 2 핀 활성 패턴들(FP1, FP2)은 반도체 기판(100)으로부터 성장된 에피택셜층들일 수 있다. 다른 예로, 제 1 및 제 2 핀 활성 패턴들(FP1, FP2)은 반도체 기판(100)을 패터닝하여 형성된 반도체 기판(100)의 일부분들일 수도 있다.
제 1 핀 활성 패턴(FP1)은 제 2 방향(D2)으로 이격되는 제 1 불순물 영역들(SDR1) 및 제 1 불순물 영역들(SDR1) 사이의 제 1 채널 영역을 포함할 수 있다. 제 1 픽셀 게이트 전극(PG1)은 제 1 방향(D1)으로 제 1 핀 활성 패턴(FP1)의 제 1 채널 영역을 가로질러 배치될 수 있다.
제 2 핀 활성 패턴(FP2)은 제 2 방향(D2)으로 이격되는 제 2 불순물 영역들(SDR2) 및 제 2 불순물 영역들(SDR2) 사이의 제 2 채널 영역을 포함할 수 있다. 제 2 픽셀 게이트 전극(PG2)은 제 2 방향(D2)으로 제 2 핀 활성 패턴(FP2)의 제 2 채널 영역을 가로질러 배치될 수 있다.
제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)은 제 1 및 제 2 핀 활성 패턴들(FP1, FP2)의 양측벽들 및 상면을 각각 둘러쌀 수 있다. 게이트 절연막이 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)과 제 1 및 제 2 핀 활성 패턴들(FP1, FP2) 사이에 각각 개재될 수 있다.
이와 같이 제 1 및 제 2 핀 활성 패턴들(FP1, FP2)을 제공함으로서, 픽셀 트랜지스터들의 제 1 방향(D1)으로 유효 채널 폭을 확보할 수 있으며, 제 2 방향(D2)으로 유효 채널 길이를 확보할 수 있다. 이에 따라, 픽셀 영역(PR)의 면적이 감소하더라도 픽셀 트랜지스터들의 전기적 특성을 최적화할 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다. 도 10은 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 9의 B-B'선을 따라 자른 단면을 나타낸다.
도 9 및 도 10을 참조하면, 각 픽셀 영역(PR)에 제 1 및 제 2 광전 변환 영역들(110a, 110b)이 제공될 수 있으며, 픽셀 트랜지스터가 제 1 또는 제 2 광전 변환 영역(110b) 상에 제공될 수 있다. 즉, 제 2 활성부(ACT2) 및 제 2 활성부(ACT2)를 가로지르는 제 1 픽셀 게이트 전극(PG1)은 제 1 및 제 2 광전 변환 영역들(110a, 110b) 중 어느 하나와 중첩될 수 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다. 도 12a 및 도 12b는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 11의 B-B'선을 따라 자른 단면을 나타낸다.
도 11 및 도 12a를 참조하면, 픽셀 영역(PR)을 정의하는 픽셀 분리 구조체(PIS)는 제 1 방향(D1)으로 연장되는 제 1 부분들(P1) 및 제 1 부분들(P1)을 가로지르며 제 2 방향(D2)으로 연장되는 제 2 부분들(P2)을 포함할 수 있다. 여기서, 픽셀 분리 구조체(PIS)는 돌출부들이 생략될 수 있다. 즉, 도 12a에 도시된 바와 같이, 각 픽셀 영역(PR)에서 제 1 및 제 2 광전 변환 영역들(110a, 110b) 사이에 반도체 기판(100)의 일부가 존재할 수 있다. 이와 달리, 도 12b를 참조하면, 각 픽셀 영역(PR)에서 제 1 및 제 2 광전 변환 영역들(110a, 110b) 사이에 분리 불순물 영역(110p)이 제공될 수도 있다. 여기서, 분리 불순물 영역(110p)은 반도체 기판(100)과 동일한 도전형(예를 들어, p형)의 불순물들을 반도체 기판(100) 내에 이온주입하여 형성될 수 있다. 분리 불순물 영역(110p)은 전위 장벽(potential barrier)에 의해 입사광을 제 1 및 제 2 광전 변환 영역들(110a, 110b)로 분리 제공할 수 있다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 13에 도시된 실시예에 따르면, 픽셀 영역(PR)을 정의하는 픽셀 분리 구조체(PIS)는 제 1 방향(D1)으로 연장되는 제 1 부분들(P1), 제 1 부분들(P1)을 가로지르며 제 2 방향(D2)으로 연장되는 제 2 부분들(P2), 및 제 1 및 제 2 광전 변환 영역들(110a, 110b) 사이에서 픽셀 영역(PR)을 가로질러 제 2 부분들(P2)과 나란하게 연장되는 제 3 부분(P3)을 포함할 수 있다. 여기서, 제 3 부분(P3)은 제 1 부분들(P1)과 연결될 수 있다. 즉, 각 픽셀 영역(PR)에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 픽셀 분리 구조체(PIS)의 제 3 부분(P3)에 의해 제 1 방향(D1)으로 완전히 분리될 수 있다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다. 도 15는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 14의 B-B'선을 따라 자른 단면을 나타낸다.
도 14 및 도 15를 참조하면, 소자 분리막(STI)은, 앞서 설명한 것처럼, 각 픽셀 영역(PR)에서 제 1, 제 2, 제 3, 및 제 4 활성부들(ACT1, ACT2, ACT3, ACT4)을 정의할 수 있다. 여기서, 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 광전 변환 영역(110a)과 중첩될 수 있으며, 제 3 및 제 4 활성부들(ACT3, ACT4)은 제 2 광전 변환 영역(110b)과 중첩될 수 있다.
실시예에 따르면, 제 2 및 제 4 활성부들(ACT2, ACT4) 각각은 제 1 방향(D1)으로 장축을 가질 수 있으며 제 2 방향(D2)으로 단축을 가질 수 있다. 즉, 제 2 및 제 4 활성부들(ACT2, ACT4) 각각은, 제 1 방향(D1)으로, 제 1 또는 제 2 광전 변환 영역(110b)의 제 1 폭(W1)보다 작은 제 2 길이(L2)를 가질 수 있으며, 제 2 방향(D2)으로 제 2 길이(L2)보다 작은 제 2 폭(W2)을 가질 수 있다.
제 1 불순물 영역들(SDR1)이 제 2 활성부(ACT2) 내에 제 1 방향(D1)으로 이격되어 제공될 수 있으며, 제 1 픽셀 게이트 전극(PG1)이 제 1 불순물 영역들(SDR1) 사이에서 제 2 방향(D2)으로 제 2 활성부(ACT2)를 가로지를 수 있다.
제 2 불순물 영역들(SDR2)이 제 4 활성부(ACT4) 내에 제 1 방향(D1)으로 이격되어 제공될 수 있으며, 제 2 픽셀 게이트 전극(PG2)이 제 2 불순물 영역들(SDR2) 사이에서 제 2 방향(D2)으로 제 4 활성부(ACT4)를 가로지를 수 있다.
도 16은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 평면도이다.
도 16에 도시된 실시예에 따르면, 소자 분리막(STI)은, 앞서 설명한 것처럼, 각 픽셀 영역(PR)에서 제 1, 제 2, 제 3, 및 제 4 활성부들(ACT1, ACT2, ACT3, ACT4)을 정의할 수 있으며, 제 2 및 제 4 활성부들(ACT2, ACT4)은 다각형 형태를 가질 수 있다.
일 예로, 제 2 및 제 4 활성부들(ACT2, ACT4) 각각은 제 1 방향(D1)으로 연장되는 제 1 부분(P1) 및 제 1 부분(P1)과 교차하며 제 2 방향(D2)으로 연장되는 제 2 부분(P2)을 포함할 수 있다. 제 1 및 제 2 광전 변환 영역들(110a, 110b)과 각각 중첩될 수 있다. 일 예로, 제 2 및 제 4 활성부들(ACT2, ACT4)은 서로 거울 대칭되도록 배치될 수 있다.
제 1 픽셀 게이트 전극(PG1)이 제 2 활성부(ACT2)의 제 1 및 제 2 부분들(P2) 사이에 배치될 수 있다. 제 1 불순물 영역들(SDR1) 중 하나가 제 1 픽셀 게이트 전극(PG1)과 제 1 방향(D1)으로 인접하게 배치되고, 제 1 불순물 영역들(SDR1) 중 다른 하나가 제 1 픽셀 게이트 전극(PG1)과 제 2 방향(D2)으로 인접하게 배치될 수 있다.
마찬가지로, 제 2 픽셀 게이트 전극(PG2)이 제 4 활성부(ACT4)의 제 1 및 제 2 부분들(P2) 사이에 배치될 수 있다. 제 2 불순물 영역들(SDR2) 중 하나가 제 2 픽셀 게이트 전극(PG2)과 제 1 방향(D1)으로 인접하게 배치되고, 제 2 불순물 영역들(SDR2) 중 다른 하나가 제 2 픽셀 게이트 전극(PG2)과 제 2 방향(D2)으로 인접하게 배치될 수 있다.
도 17 내지 도 24는 본 발명의 실시예들에 따른 이미지 센서의 픽셀 어레이의 일부를 확대한 평면도들이다. 설명의 간략함을 위해 앞서 도 2 내지 도 16을 참조하여 설명된 이미지 센서와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 17에 도시된 실시예에 따르면, 반도체 기판(100)은 픽셀 분리 구조체(PIS)에 의해 정의되는 복수 개의 픽셀 영역들(PR)을 포함할 수 있다. 복수 개의 픽셀 영역들(PR)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다.
일 예로, 복수 개의 픽셀 영역들(PR)은 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있으며, 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 제 1 방향(D1)으로 서로 인접하게 배치될 수 있으며, 제 1 및 제 3 픽셀 영역들(PR1, PR3)은 제 2 방향(D2)으로 서로 인접하게 배치될 수 있다. 제 2 및 제 4 픽셀 영역들(PR2, PR4)은 제 2 방향(D2)으로 서로 인접할 수 있으며, 제 2 및 제 3 픽셀 영역들(PR2, PR3)은 대각선 방향으로 서로 인접할 수 있다.
제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각은, 평면적 관점에서, 픽셀 분리 구조체(PIS)에 둘러싸일 수 있다. 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각은 제 1 방향(D1)으로 연장되는 한쌍의 제 1 부분들(P1)과 제 2 방향(D2)으로 연장되는 한 쌍의 제 2 부분들(P2)에 의해 정의될 수 있다. 또한, 픽셀 분리 구조체(PIS)는 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서 한 쌍의 제 3 부분들(P3)을 포함할 수 있다. 제 3 부분들(P3)은 제 1 부분들(P1)로부터 제 2 방향(D2)으로 돌출될 수 있다.
실시예들에 따르면, 제 1 및 제 2 광전 변환 영역들(110a, 110b)이 앞서 도 2 및 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에 제공될 수 있다. 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b) 사이에 픽셀 분리 구조체(PIS)의 제 3 부분들(P3)이 배치될 수 있다.
제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 소자 분리막(STI)이 제 1 내지 제 4 활성부들(ACT1~ACT4)을 정의할 수 있다. 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 제 1 및 제 2 활성부들(ACT1, ACT2)은, 앞서 설명한 바와 같이, 제 1 광전 변환 영역(110a)과 중첩될 수 있으며, 제 3 및 제 4 활성부들(ACT3, ACT4)은 제 2 광전 변환 영역(110b)과 중첩될 수 있다.
도 17 및 도 18에 도시된 실시예에 따르면, 제 3 픽셀 영역(PR)의 제 1 내지 제 4 활성부들(ACT1~ACT4)은 제 1 픽셀 영역(PR)의 제 1 내지 제 4 활성부들(ACT1~ACT4)과 거울 대칭으로 배치될 수 있다. 제 4 픽셀 영역(PR)의 제 1 내지 제 4 활성부들(ACT1~ACT4)은 제 2 픽셀 영역(PR)의 제 1 내지 제 4 활성부들(ACT1~ACT4)과 거울 대칭으로 배치될 수 있다.
일 예로, 도 17을 참조하면, 제 1 픽셀 영역(PR)의 제 1 및 제 3 활성부들(ACT1, ACT3)은 제 3 픽셀 영역(PR)의 제 1 및 제 3 활성부들(ACT1, ACT3)과 제 2 방향(D2)으로 인접하게 배치될 수 있다. 또한, 제 2 픽셀 영역(PR)의 제 1 및 제 3 활성부들(ACT1, ACT3)은 제 4 픽셀 영역(PR)의 제 1 및 제 3 활성부들(ACT1, ACT3)과 제 2 방향(D2)으로 인접하게 배치될 수 있다.
다른 예로, 도 18에 도시된 바와 같이, 제 1 픽셀 영역(PR)의 제 2 및 제 4 활성부들(ACT2, ACT4)은 제 3 픽셀 영역(PR)의 제 2 및 제 4 활성부들(ACT2, ACT4)과 제 2 방향(D2)으로 인접하게 배치될 수 있다. 또한, 제 2 픽셀 영역(PR)의 제 2 및 제 4 활성부들(ACT2, ACT4)은 제 4 픽셀 영역(PR)의 제 2 및 제 4 활성부들(ACT2, ACT4)과 제 2 방향(D2)으로 인접하게 배치될 수 있다.
제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)이, 앞서 설명한 바와 같이, 제 1 및 제 3 활성부들(ACT1, ACT3) 상에 각각 배치될 수 있다.
제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)이 제 2 및 제 4 활성부들(ACT2, ACT4) 상에 각각 배치될 수 있다. 제 1 불순물 영역들(SDR1)이 제 2 방향(D2)으로 이격되어 제 2 활성부(ACT2) 내에 배치될 수 있으며, 제 2 불순물 영역들(SDR2)이 제 2 방향(D2)으로 이격되어 제 4 활성부(ACT4) 내에 배치될 수 있다.
도 17에 도시된 실시예에 따르면, 제 1 및 제 3 픽셀 영역들(PR1, PR3)이 제 1 픽셀 그룹(PX1)을 구성할 수 있으며, 제 2 및 제 4 픽셀 영역들(PR2, PR4)이 제 2 픽셀 그룹(PX2)을 구성할 수 있다.
제 1 및 제 3 픽셀 영역들(PR1, PR3)의 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2) 각각은 도 1a 및 도 1b를 참조하여 설명한 리셋, 이중 변환 이득, 소오스 팔로워, 및 선택 게이트 전극들 중 하나를 구성할 수 있다. 마찬가지로, 제 2 및 제 4 픽셀 영역들(PR2, PR4)의 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2) 각각은 도 1a 및 도 1b를 참조하여 설명한 리셋, 이중 변환 이득, 소오스 팔로워, 및 선택 게이트 전극들 중 하나를 구성할 수 있다.
일 예로, 제 1 픽셀 영역(PR)의 제 1 픽셀 게이트 전극(PG1)은 도 1a 및 도 1b를 참조하여 설명한 리셋 게이트 전극으로 제공될 수 있으며, 제 1 픽셀 영역(PR)의 제 2 픽셀 게이트 전극(PG2)은 도 1a 및 도 1b를 참조하여 설명한 이중 변환 이득 게이트 전극으로 제공될 수 있다. 제 3 픽셀 영역(PR)의 제 1 픽셀 게이트 전극(PG1)은 도 1a 및 도 1b를 참조하여 설명한 소오스 팔로워 게이트 전극으로 제공될 수 있으며, 제 3 픽셀 영역(PR)의 제 2 픽셀 게이트 전극(PG2)은 도 1a 및 도 1b를 참조하여 설명한 선택 게이트 전극으로 제공될 수 있다. 제 1 및 제 3 픽셀 영역들(PR1, PR3)의 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)의 기능은 다양하게 변경될 수 있다.
제 1 및 제 3 픽셀 영역들(PR1, PR3)의 제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)은 도전 패턴(CP)을 통해 전기적으로 공통 연결될 수 있다. 제 1 및 제 3 픽셀 영역들(PR1, PR3)의 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 1 및 제 3 픽셀 영역들(PR1, PR3)의 리셋 게이트 전극, 이중 변환 이득 게이트 전극, 소오스 팔로워 게이트 전극, 및 선택 게이트 전극을 전기적으로 공유할 수 있다.
다른 예로, 제 1 및 제 3 픽셀 영역들(PR1, PR3)의 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2) 중 하나는 제 1 및 제 2 광전 변환 영역들(110a, 110b)과 전기적으로 연결되지 않는 더미 트랜지스터의 더미 게이트 전극으로 제공될 수 있다. 다시 말해, 도 1a 및 도 1b를 참조하여 설명한 이중 변환 이득 트랜지스터 대신 제 1 또는 제 3 픽셀 영역(PR)에 더미 트랜지스터가 제공될 수도 있다.
실시예들에 따르면, 제 1 및 제 2 픽셀 그룹(PX1, PX2) 각각에서, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)의 형태는 앞서 도 3a, 도 6, 도 8a 및 도 8b에 도시된 바와 같이 다양하게 변경될 수 있다.
일 예로, 제 1 픽셀 그룹(PX1)에서, 리셋 게이트 전극(RG) 및 선택 게이트 전극(SG)은 도 6에 도시된 바와 같이, 리세스된 게이트 전극 형태를 가질 수 있으며, 소오스 팔로워 게이트 전극(SFG)은 평판형 게이트 전극 형태를 가질 수 있다.
도 19에 도시된 실시예에 따르면, 앞서 도 17을 참조하여 설명한 바와 같이, 반도체 기판(100)은 픽셀 분리 구조체(PIS)에 의해 정의된 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다.
이 실시예에 따르면, 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 소자 분리막(STI)이 제 1 내지 제 3 활성부들(ACT1, ACT2, ACT3)을 정의할 수 있다. 구체적으로, 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 광전 변환 영역(110a)과 중첩될 수 있으며, 제 3 활성부(ACT3)는 제 2 광전 변환 영역(110b)과 중첩될 수 있다. 즉, 앞선 실시예서 제 4 활성부(ACT4)가 생략될 수 있다.
제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 제 1 및 제 3 활성부들(ACT1, ACT3) 상에 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2)이 각각 제공될 수 있으며, 제 1 및 제 2 트랜스퍼 게이트 전극들(TG1, TG2) 일측에 제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)이 제공될 수 있다.
제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 제 2 활성부(ACT2) 상에 제 1 픽셀 게이트 전극(PG1)이 제공될 수 있다. 제 1 픽셀 게이트 전극(PG1) 양측에서 제 2 활성부(ACT2) 내에 제 1 불순물 영역들(SDR1)이 제공될 수 있다. 제 1 불순물 영역들(SDR1)은 앞서 설명한 바와 같이 제 1 픽셀 게이트 전극(PG1)을 사이에 두고 제 2 방향(D2)으로 이격될 수 있다.
제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4)이 하나의 픽셀 그룹(PX)을 구성할 수 있다. 이러한 경우, 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4)의 제 1 픽셀 게이트 전극들(PG1) 각각은 도 1a 및 도 1b를 참조하여 설명한 리셋, 이중 변환 이득, 소오스 팔로워, 및 선택 게이트 전극들 중 하나를 구성할 수 있다.
제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4)의 제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)은 도전 패턴(CP)을 통해 전기적으로 공통 연결될 수 있다. 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4)의 제 1 및 제 2 광전 변환 영역들(110a, 110b)이 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4)의 리셋 게이트 전극, 이중 변환 이득 게이트 전극, 소오스 팔로워 게이트 전극, 및 선택 게이트 전극을 전기적으로 공유할 수 있다.
도 20에 도시된 실시예에 따르면, 제 1 및 제 3 픽셀 영역들(PR1, PR3) 각각에서, 소자 분리막(STI)이 제 1 내지 제 4 활성부들(ACT1~ACT4)을 정의할 수 있으며, 제 2 및 제 4 픽셀 영역들(PR2, PR4) 각각에서, 소자 분리막(STI)이 제 1 내지 제 3 활성부들(ACT1, ACT2, ACT3)을 정의할 수 있다.
제 1 및 제 3 픽셀 영역들(PR1, PR3)에서 제 1 내지 제 4 활성부들(ACT1~ACT4)은 도 17을 참조하여 설명한 실시예와 실질적으로 동일할 수 있다. 즉, 제 1 및 제 3 픽셀 영역들(PR1, PR3) 각각에서, 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 광전 변환 영역(110a)과 중첩될 수 있으며, 제 3 및 제 4 활성부들(ACT3, ACT4)은 제 2 광전 변환 영역(110b)과 중첩될 수 있다.
제 2 및 제 4 픽셀 영역들(PR2, PR4)에서 제 1 내지 제 3 활성부들(ACT1, ACT2, ACT3)은 도 19를 참조하여 설명한 실시예와 실질적으로 동일할 수 있다. 제 2 및 제 4 픽셀 영역들(PR2, PR4) 각각에서, 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 광전 변환 영역(110a)과 중첩될 수 있으며, 제 3 활성부(ACT3)는 제 2 광전 변환 영역(110b)과 중첩될 수 있다.
한편, 다른 예로, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에서 제 1 내지 제 4 활성부들(ACT1~ACT4)을 포함하고, 제 3 및 제 4 픽셀 영역들(PR) 각각에서 제 1 내지 제 3 활성부들(ACT1, ACT2, ACT3)을 포함할 수도 있다.
도 21 및 도 22에 도시된 실시예에 따르면, 도 17을 참조하여 설명한 것처럼, 반도체 기판(100)은 픽셀 분리 구조체(PIS)에 의해 정의되는 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4)을 포함할 수 있다.
도 21에 도시된 실시예에 따르면, 복수 개의 서브 픽셀 영역들(SPR1, SPR2, SPR3, SPR3)이 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각을 구성할 수 있다. 일 예로, 4개의 제 1 서브 픽셀 영역들(SPR1)은 하나의 제 1 픽셀 영역(PR1)을 구성할 수 있다. 여기서, 제 1 서브 픽셀 영역들(SPR1)의 수는 달라질 수 있으며, 제 2, 제 3, 및 제 4 픽셀 영역들(PR2, PR3, PR4)도 마찬가지일 수 있다.
일 예로, 제 1 및 제 4 서브 픽셀 영역들(SPR1, SPR4PR) 각각에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 1 방향(D1)으로 서로 이격되어 배치될 수 있으며, 제 2 및 제 3 서브 픽셀 영역들(SPR2, SPR3) 각각에서 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
픽셀 분리 구조체(PIS)는, 제 1 및 제 4 서브 픽셀 영역들(SPR1, SPR4PR) 각각에서 제 1 부분들(P1)로부터 제 2 방향(D2)으로 돌출된 제 3 부분들(P3)을 포함할 수 있으며, 제 2 및 제 3 서브 픽셀 영역들(SPR2, SPR3) 각각에서 제 2 부분들(P2)로부터 제 1 방향(D1)으로 돌출된 제 3 부분들(P3)을 포함할 수 있다.
제 1 및 제 4 서브 픽셀 영역들(SPR1, SPR4) 각각에서, 제 2 및 제 4 활성부들(ACT2, ACT4)은 제 2 방향(D2)으로 장축을 가질 수 있으며, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)은 제 1 방향(D1)으로 제 2 및 제 4 활성부들(ACT2, ACT4)을 각각 가로지를 수 있다.
제 2 및 제 3 서브 픽셀 영역들(SPR2, SPR3) 각각에서, 제 2 및 제 4 활성부들(ACT2, ACT4)은 제 1 방향(D1)으로 장축을 가질 수 있으며, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)은 제 2 방향(D2)으로 제 2 및 제 4 활성부들(ACT2, ACT4)을 각각 가로지를 수 있다.
도 22에 도시된 실시예에 따르면, 제 2 방향(D2)으로 인접하는 제 1 및 제 3 픽셀 영역들(PR1, PR3) 각각에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다.
제 2 방향(D2)으로 인접하는 제 2 및 제 4 픽셀 영역들(PR2, PR4) 각각에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
픽셀 분리 구조체(PIS)는, 제 1 및 제 3 픽셀 영역들(PR1, PR3) 각각에서 제 1 부분들(P1)로부터 제 2 방향(D2)으로 돌출된 제 3 부분들(P3)을 포함할 수 있으며, 제 2 및 제 4 픽셀 영역들(PR2, PR4) 각각에서 제 2 부분들(P2)로부터 제 1 방향(D1)으로 돌출된 제 3 부분들(P3)을 포함할 수 있다.
제 1 및 제 3 픽셀 영역들(PR1, PR3) 각각에서, 제 2 및 제 4 활성부들(ACT2, ACT4)은 제 2 방향(D2)으로 장축을 가질 수 있으며, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)은 제 1 방향(D1)으로 제 2 및 제 4 활성부들(ACT2, ACT4)을 각각 가로지를 수 있다.
제 2 및 제 4 픽셀 영역들(PR2, PR4) 각각에서, 제 2 및 제 4 활성부들(ACT2, ACT4)은 제 1 방향(D1)으로 장축을 가질 수 있으며, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)은 제 2 방향(D2)으로 제 2 및 제 4 활성부들(ACT2, ACT4)을 각각 가로지를 수 있다.
도 23에 도시된 실시예에 따르면, 제 1 내지 제 4 픽셀 영역들(PR1, PR2, PR3, PR4) 각각에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다.
픽셀 분리 구조체(PIS)는, 제 1 및 제 4 픽셀 영역들(PR) 각각에서 제 1 부분들(P1)로부터 제 2 방향(D2)으로 돌출된 제 3 부분들(P3)을 포함할 수 있으며, 제 2 및 제 3 픽셀 영역들(PR2, PR3) 각각에서 제 1 및 제 2 광전 변환 영역들(110a, 110b) 사이에 픽셀 분리 구조체(PIS)는 생략될 수 있다.
도 24에 도시된 실시예에 따르면, 제 2 방향(D2)으로 인접하는 제 1 및 제 3 픽셀 영역들(PR1, PR3) 각각에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 1 방향(D1)으로 서로 이격되어 배치될 수 있다.
제 2 방향(D2)으로 인접하는 제 2 및 제 4 픽셀 영역들(PR2, PR4) 각각에서, 제 1 및 제 2 광전 변환 영역들(110a, 110b)은 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다.
제 1 및 제 3 픽셀 영역들(PR1, PR3) 각각에서, 제 2 및 제 4 활성부들(ACT2, ACT4)은 각각 제 2 방향(D2)으로 장축을 가질 수 있다. 제 2 및 제 4 픽셀 영역들(PR2, PR4) 각각에서 제 2 및 제 4 활성부들(ACT2, ACT4)은 제 2 방향(D2)으로 장축을 가질 수 있다.
제 1 및 제 3 픽셀 영역들(PR1, PR3) 각각에서, 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)은 제 1 방향(D1)으로 제 2 및 제 4 활성부들(ACT2, ACT4)을 각각 가로지를 수 있다. 제 2 및 제 4 픽셀 영역들(PR2, PR4) 각각에서 제 1 및 제 2 픽셀 게이트 전극들(PG1, PG2)은 제 1 방향(D1)으로 제 2 및 제 4 활성부들(ACT2, ACT4)을 각각 가로지를 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 이미지 센서의 개략적인 평면도이다. 도 26 및 도 27은 본 발명의 실시예들에 따른 이미지 센서의 단면도로서, 도 25의 I-I'선을 따라 자른 단면을 나타낸다.
도 25 및 도 26을 참조하면, 이미지 센서는 센서 칩(1) 및 로직 칩(2)을 포함할 수 있다. 센서 칩(1)은 픽셀 어레이 영역(R1) 및 패드 영역(R2)을 포함할 수 있다.
픽셀 어레이 영역(R1)은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열된 복수 개의 단위 픽셀들(P)을 포함할 수 있다. 단위 픽셀들(P) 각각은 광전 변환 소자 및 독출 소자들을 포함할 수 있다. 픽셀 어레이 영역(R1)의 단위 픽셀들(P) 각각에서 입사광(incident light)에 의해 발생된 전기적 신호가 출력될 수 있다.
픽셀 어레이 영역(R1)은 수광 영역(AR) 및 차광 영역(OB)을 포함할 수 있다. 차광 영역(OB)은 평면적 관점에서, 수광 영역(AR)을 둘러쌀 수 있다. 다시 말해, 차광 영역(OB)이, 평면적 관점에서, 수광 영역(AR)의 상하 및 좌우에 배치될 수 있다. 차광 영역(OB)에는 빛이 입사되지 않는 기준 픽셀들이 제공되며, 기준 픽셀들(P)에서 발생하는 기준 전하량을 기준으로 수광 영역(AR)의 단위 픽셀들(P)에서 센싱되는 전하량을 비교함으로써, 단위 픽셀들(P)에서 감지되는 전기적 신호 크기를 산출할 수 있다.
패드 영역(R2)에 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들(PAD)이 배치될 수 있다. 패드 영역(R2)은 외부 소자들과의 전기적 접속이 용이하도록, 평면적 관점에서, 픽셀 어레이 영역(R1)을 둘러쌀 수 있다. 도전 패드들(PAD)은 단위 픽셀들(P)에서 발생한 전기적 신호를 외부 장치로 입출력할 수 있다.
센서 칩(1)은, 앞서 설명한 바와 같이, 수직 방향으로, 리드아웃 회로층(20)과 광 투과층(30) 사이의 광전 변환층(10)을 포함할 수 있다.
센서 칩(1)의 광전 변환층(10)은, 앞서 설명한 것처럼, 반도체 기판(100), 픽셀 영역들(PR)을 정의하는 픽셀 분리 구조체(PIS) 및 픽셀 영역들(PR) 내에 제공된 광전 변환 영역들(110)을 포함할 수 있다.
수광 영역(AR)에서 센서 칩(1)은 앞서 설명된 이미지 센서와 동일한 기술적 특징들을 포함할 수 있다.
픽셀 분리 구조체(PIS)는 차광 영역(OB)의 반도체 기판(100) 내에 배치될 수 있다. 픽셀 분리 구조체(PIS) 중 일부분은 차광 영역(OB)에서 콘택 플러그(PLG)와 전기적으로 연결될 수 있다.
평탄 절연막(310)이 수광 영역(AR)에서 차광 영역(OB) 및 패드 영역(R2)으로 연장될 수 있다.
차광 영역(OB)에서, 차광 패턴(OBP)이 평탄 절연막(310) 상에 배치될 수 있다. 차광 패턴(OBP)은 차광 영역(OB)에 제공된 광전 변환 영역들(110)로 광이 입사되는 것을 차단할 수 있다. 차광 영역(OB)의 기준 픽셀 영역들(PR)에서 광전 변환 영역들(110)은 광전 신호를 출력하지 않고, 노이즈 신호를 출력할 수 있다. 상기 노이즈 신호는 열 발생 또는 암 전류 등에 의해 생성되는 전자들에 의해 발생할 수 있다. 차광 패턴(OBP)은 예를 들어, 텅스텐, 구리, 알루미늄, 또는 이들의 합금과 같은 금속을 포함할 수 있다.
필터링막(FL)이 차광 패턴(OBP) 상에 제공될 수 있다. 필터링막(FL)은 컬러 필터들(340)과 다른 파장의 빛을 차단할 수 있다. 예를 들어, 필터링막(FL)은 적외선을 차단할 수 있다. 필터링막(FL)은 블루 컬러 필터를 포함할 수 있으나, 이에 제약되지 않는다.
차광 영역(OB)에서, 제 1 관통 도전 패턴(511)이 반도체 기판(100)을 관통하여 리드아웃 회로층(20)의 금속 배선(221) 및 로직 칩(2)의 배선 구조체(1111)와 전기적으로 연결될 수 있다. 제 1 관통 도전 패턴(511)은 서로 다른 레벨에 위치하는 제 1 바닥면 및 제 2 바닥면을 가질 수 있다. 제 1 매립 패턴(521)이 제 1 관통 도전 패턴(511)의 내부에 제공될 수 있다. 제 1 매립 패턴(521)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다.
패드 영역(R2)에서, 반도체 기판(100)의 제 2 면(100b)에 도전 패드들(PAD)이 제공될 수 있다. 도전 패드들(PAD)은 반도체 기판(100)의 제 2 면(100b) 내에 매립될 수 있다. 일 예로, 도전 패드들(PAD)은 패드 영역(R2)에서 반도체 기판(100)의 제 2 면(100b)에 형성된 패드 트렌치 내에 제공될 수 있다. 도전 패드들(PAD)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 이미지 센서의 실장 공정에서, 본딩 와이어가 도전 패드들(PAD)에 본딩될 수 있다. 도전 패드들(PAD)은 본딩 와이어를 통해 외부 장치와 전기적으로 연결될 수 있다.
패드 영역(R2)에서, 제 2 관통 도전 패턴(513)이 반도체 기판(100)을 관통하여 로직 칩(2)의 배선 구조체(1111)와 전기적으로 연결될 수 있다. 제 2 관통 도전 패턴(513)은 반도체 기판(100)의 제 2 면(100b) 상으로 연장되어 도전 패드들(PAD)과 전기적으로 연결될 수 있다. 제 2 관통 도전 패턴(513)의 일부분이 도전 패드들(PAD)의 바닥면 및 측벽을 덮을 수 있다. 제 2 매립 패턴(523)이 제 2 관통 도전 패턴(513)의 내부에 제공될 수 있다. 제 2 매립 패턴(523)은 저굴절 물질을 포함하고, 절연 특성을 가질 수 있다. 패드 영역(R2)에서, 픽셀 분리 구조체(PIS)가 제 2 관통 도전 패턴(513) 주위에 제공될 수 있다.
로직 칩(2)은 로직 반도체 기판(1000), 로직 회로들(TR), 로직 회로들과 연결되는 배선 구조체들(1111), 및 로직 층간 절연막들(1100)을 포함할 수 있다. 로직 층간 절연막들(1100) 중 최상층막은 센서 칩(1)의 리드아웃 회로층(20)과 접합될 수 있다. 로직 칩(2)은 제 1 관통 도전 패턴(511) 및 제 2 관통 도전 패턴(513)을 통해 센서 칩(1)과 전기적으로 연결될 수 있다.
일 예에서, 센서 칩(1)과 로직 칩(2)은 제 1 및 제 2 관통 도전 패턴들(511, 513)을 통해 서로 전기적으로 연결되는 것으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
도 27에 도시된 실시예에 따르면, 도 26에 도시된 제 1 및 제 2 관통 도전 패턴들은 생략될 수 있으며, 센서 칩(1)과 로직 칩(2)의 최상부 메탈층에 제공되는 본딩 패드들(BP1, BP2)을 서로 직접 접합시킴으로써, 센서 칩(1)과 로직 칩(2)이 전기적으로 연결될 수도 있다.
상세하게, 이미지 센서의 센서 칩(1)은 리드아웃 회로층(20)의 최상부 메탈층에 제공된 제 1 본딩 패드들(BP1)을 포함할 수 있으며, 로직 칩(2)은 배선 구조체(111)의 최상층 메탈층에 제공된 제 2 본딩 패드들(BP2)을 포함할 수 있다. 제 1 및 제 2 본딩 패드들(BP1, BP2)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
센서 칩(1)의 제 1 본딩 패드들(BP1)과 로직 칩(2)의 제 2 본딩 패드들(BP2)은 하이브리드 본딩(hybrid bonding) 방식으로 서로 직접 전기적으로 연결될 수 있다. 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제 1 및 제 2 본딩 패드들(BP1, BP2)이 구리(Cu)로 이루어진 경우, 구리(Cu)-구리(Cu) 본딩에 의해 물리적 및 전기적으로 연결될 수 있다. 또한, 센서 칩(1)의 절연막 표면과 로직 칩(2)의 절연막 표면이 유전체-유전체 본딩에 의해 접합될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판;
상기 반도체 기판 내에 배치되어 픽셀 영역을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는, 평면적 관점에서, 상기 픽셀 영역을 둘러싸는 것;
상기 픽셀 영역의 상기 반도체 기판 내에 배치된 제 1 및 제 2 광전 변환 영역들;
상기 반도체 기판의 상기 제 1 면 상에서 상기 제 1 광전 변환 영역과 제 1 플로팅 확산 영역 사이에 배치되는 제 1 전송 게이트 전극;
상기 반도체 기판의 상기 제 1 면 상에서 상기 제 2 광전 변환 영역과 제 2 플로팅 확산 영역 사이에 배치되는 제 2 전송 게이트 전극;
상기 반도체 기판의 상기 제 1 면 상에서 상기 제 1 및 제 2 광전 변환 영역들 중 하나와 중첩되는 픽셀 게이트 전극; 및
상기 픽셀 게이트 전극 양측에 제공되는 불순물 영역들을 포함하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 및 제 2 광전 변환 영역들은 제 1 방향으로 서로 이격되고,
상기 불순물 영역들은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격되는 이미지 센서. - 제 1 항에 있어서,
상기 픽셀 게이트 전극은 상기 반도체 기판의 상기 제 1 면보다 낮은 레벨에 위치하는 바닥면을 갖는 이미지 센서. - 제 1 항에 있어서,
상기 반도체 기판의 상기 제 1 면 상에 배치된 핀 활성 패턴을 더 포함하되,
상기 픽셀 게이트 전극은 상기 핀 활성 패턴의 양측벽들 및 상면을 둘러싸는 이미지 센서. - 제 1 항에 있어서,
상기 픽셀 분리 구조체는:
서로 이격되어 제 1 방향으로 연장되는 제 1 부분들;
상기 제 1 부분들을 가로지르며 서로 이격되어 제 2 방향으로 연장되는 제 2 부분들; 및
상기 제 1 부분들 각각으로부터 상기 제 2 방향으로 돌출되며, 서로 대향하는 제 3 부분들을 포함하는 이미지 센서. - 제 5 항에 있어서,
상기 제 3 부분들은, 평면적 관점에서, 상기 제 1 및 제 2 광전 변환 영역들 사이에 배치되는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 및 제 2 광전 변환 영역들 각각은 제 1 방향으로 제 1 폭을 갖고, 제 2 방향으로 제 1 길이를 갖되, 상기 제 1 길이는 상기 제 1 폭보다 큰 이미지 센서. - 제 1 항에 있어서,
상기 픽셀 영역에 대응하여 상기 반도체 기판의 상기 제 2 면에 제공되는 마이크로 렌즈로서, 상기 마이크로 렌즈는 상기 제 1 및 제 2 광전 변환 영역들과 중첩되는 이미지 센서. - 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 반도체 기판;
상기 반도체 기판 내에 배치되어 픽셀 영역을 정의하는 픽셀 분리 구조체로서, 상기 픽셀 분리 구조체는, 평면적 관점에서, 상기 픽셀 영역을 둘러싸는 것;
상기 픽셀 영역에서 상기 반도체 기판 내에 제공되며, 제 1 방향으로 서로 이격되는 제 1 및 제 2 광전 변환 영역들;
상기 반도체 기판의 상기 제 1 면 내에 제공되는 소자 분리막으로서, 상기 소자 분리막은 상기 제 1 광전 변환 영역과 중첩되는 제 1 및 제 2 활성부들 및 상기 제 2 광전 변환 영역과 중첩되는 제 3 및 제 4 활성부들을 정의하는 것;
상기 제 1 및 제 3 활성부들 상에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트 전극들; 및
상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 2 및 제 4 활성부들을 각각 가로지르는 제 1 및 제 2 픽셀 게이트 전극들을 포함하는 이미지 센서. - 제 9 항에 있어서,
상기 제 1 픽셀 게이트 전극 양측에서 상기 제 2 활성부 내에 제공되며, 상기 제 2 방향으로 이격되는 제 1 불순물 영역들; 및
상기 제 2 픽셀 게이트 전극 양측에서 상기 제 4 활성부 내에 제공되며, 상기 제 2 방향으로 이격되는 제 2 불순물 영역들을 더 포함하는 이미지 센서. - 제 9 항에 있어서,
상기 픽셀 분리 구조체는:
서로 이격되어 제 1 방향으로 연장되는 제 1 부분들;
상기 제 1 부분들을 가로지르며 서로 이격되어 제 2 방향으로 연장되는 제 2 부분들; 및
상기 제 1 부분들 각각으로부터 상기 제 2 방향으로 돌출되며, 서로 대향하는 돌출부들을 포함하되,
상기 돌출부들은 상기 제 1 및 제 2 광전 변환 영역들 사이에 배치되는 이미지 센서. - 제 9 항에 있어서,
상기 제 1 및 제 2 광전 변환 영역들 각각은 제 1 방향으로 제 1 폭을 갖고, 제 2 방향으로 상기 제 1 폭보다 큰 제 1 길이를 갖되,
상기 제 2 및 제 4 활성부들 각각은 상기 제 1 방향으로 상기 제 1 폭보다 작은 제 2 폭을 갖고, 상기 제 2 방향으로 상기 제 2 폭보다 크고 상기 제 1 길이보다 작은 제 2 길이를 갖는 이미지 센서. - 제 9 항에 있어서,
상기 제 1 및 제 2 픽셀 게이트 전극들 각각은 상기 반도체 기판의 상기 제 1 면보다 낮은 레벨에 위치하는 바닥면을 갖는 이미지 센서. - 제 13 항에 있어서,
상기 제 1 및 제 2 트랜스퍼 게이트 전극들 각각은 상기 반도체 기판의 상기 제 1 면보다 낮은 레벨에 위치하는 바닥면을 갖되,
상기 제 1 및 제 2 트랜스퍼 게이트 전극들의 바닥면들은 상기 제 1 및 제 2 픽셀 게이트 전극들의 바닥면들과 실질적으로 동일한 레벨에 위치하는 이미지 센서. - 제 9 항에 있어서,
상기 제 2 활성부 상에 제공되는 제 1 핀 활성 패턴; 및
상기 제 4 활성부 상에 제공되는 제 2 핀 활성 패턴을 더 포함하되,
상기 제 1 픽셀 게이트 전극은 상기 제 1 핀 활성 패턴의 양측벽들 및 상면을 둘러싸고,
상기 제 2 픽셀 게이트 전극은 상기 제 2 핀 활성 패턴의 양측벽들 및 상면을 둘러싸는 이미지 센서. - 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판;
상기 반도체 기판의 상기 제 1 면으로부터 수직적으로 연장되며, 제 1 및 제 2 픽셀 영역들 각각을 둘러싸는 픽셀 분리 구조체;
상기 제 1 및 제 2 픽셀 영역들 각각에서 상기 반도체 기판 내에 제공되며, 제 1 방향으로 서로 이격되는 제 1 및 제 2 광전 변환 영역들;
상기 제 1 및 제 2 픽셀 영역들 각각에서 상기 반도체 기판의 상기 제 1 면에 인접한 소자 분리막으로서, 상기 소자 분리막은 상기 제 1 광전 변환 영역과 중첩되는 제 1 및 제 2 활성부들 및 상기 제 2 광전 변환 영역과 중첩되는 제 3 및 제 4 활성부들을 정의하는 것;
상기 제 1 및 제 2 픽셀 영역들 각각에서 상기 제 1 활성부 상에 배치되는 제 1 트랜스퍼 게이트 전극;
상기 제 1 트랜스퍼 게이트 전극 일측에서 상기 제 1 활성부 내에 제공되는 제 1 플로팅 확산 영역;
상기 제 1 및 제 2 픽셀 영역들 각각에서 상기 제 3 활성부 상에 배치되는 제 2 트랜스퍼 게이트 전극;
상기 제 2 트랜스퍼 게이트 전극 일측에서 상기 제 3 활성부들 내에 제공되는 제 2 플로팅 확산 영역;
상기 제 1 픽셀 영역의 상기 제 2 활성부 상에 제공되는 제 1 픽셀 트랜지스터;
상기 제 1 픽셀 영역의 상기 제 4 활성부 상에 제공되는 제 2 픽셀 트랜지스터;
상기 제 2 픽셀 영역의 상기 제 2 활성부 상에 제공되는 제 3 픽셀 트랜지스터;
상기 제 2 픽셀 영역의 상기 제 4 활성부 상에 제공되는 제 4 픽셀 트랜지스터;
상기 반도체 기판의 상기 제 2 면 상에서 상기 픽셀 영역들에 대응하여 배치되는 컬러 필터들;
상기 컬러 필터들 사이에 배치되며, 상기 픽셀 분리 구조체와 중첩되는 격자 구조체; 및
상기 컬러 필터들 상의 마이크로 렌즈들을 포함하는 이미지 센서. - 제 16 항에 있어서,
상기 제 1 및 제 3 픽셀 트랜지스터들 각각은 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 2 활성부를 가로지르는 제 1 픽셀 게이트 전극을 포함하고,
상기 제 2 및 제 4 픽셀 트랜지스터들 각각은 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 4 활성부를 가로지르는 제 2 픽셀 게이트 전극을 포함하는 이미지 센서. - 제 16 항에 있어서,
상기 제 1 픽셀 영역의 상기 제 1 내지 제 4 활성부들은, 평면적 관점에서, 상기 제 2 픽셀 영역의 상기 제 1 내지 제 4 활성부들 거울 대칭되도록 배치되는 이미지 센서. - 제 16 항에 있어서,
상기 제 1 및 제 2 픽셀 영역들의 상기 제 2 플로팅 확산 영역들은 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 플로팅 확산 영역들과 전기적으로 공통 연결하는 도전 패턴을 더 포함하는 이미지 센서. - 제 16 항에 있어서,
상기 픽셀 분리 구조체는:
서로 이격되어 제 1 방향으로 연장되는 제 1 부분들;
상기 제 1 부분들을 가로지르며 서로 이격되어 제 2 방향으로 연장되는 제 2 부분들; 및
상기 제 1 부분들 각각으로부터 상기 제 2 방향으로 돌출되며, 서로 대향하는 돌출부들을 포함하되,
상기 돌출부들은 상기 제 1 및 제 2 광전 변환 영역들 사이에 배치되는 이미지 센서.
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