JP2023007420A - イメージセンサー - Google Patents

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Abstract

【課題】より向上した電気的特性を有するイメージセンサーを提供する。【解決手段】本発明のイメージセンサーは、互いに対向する第１面及び第２面を有する半導体基板と、半導体基板内に提供されてピクセル領域を定義するピクセル分離構造体と、ピクセル領域内に提供される光電変換領域と、ピクセル領域で半導体基板の第１面に活性部を定義する第１素子分離膜と、光電変換領域から離隔されて活性部内に提供されるフローティング拡散領域と、光電変換領域とフローティング拡散領域との間で活性部上に提供されるトランスファーゲート電極と、トランスファーゲート電極とフローティング拡散領域との間で活性部内に提供される第２素子分離膜と、を有する。【選択図】図３

Description

本発明は、イメージセンサーに関し、より詳細には、電気的特性をより向上させたイメージセンサーに関する。
イメージセンサーは光学映像を電気信号に変換する。最近になって、コンピュータ産業及び通信産業の発達につれて、デジタルカメラ、ビデオカメラ、ＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）、ゲーム機器、警備用カメラ、医療用マイクロカメラ等の様々な分野で性能が向上したイメージセンサーの需要が増大している。
イメージセンサーとしては電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ；ＣＣＤ）及びＣＭＯＳイメージセンサーがある。この中で、ＣＭＯＳイメージセンサーは、駆動方式が簡単であり、信号処理回路を単一チップに集積することができるため、製品の小型化が可能である。ＣＭＯＳイメージセンサーは、電力消耗もまた非常に低いため、バッテリー容量が制限的である製品に適用が容易である。また、ＣＭＯＳイメージセンサーは、ＣＭＯＳ工程技術を互換して使用することができるため、製造単価を下げることができる。従って、ＣＭＯＳイメージセンサーは、技術開発と共に高解像度が具現可能になるにつれ、その使用が急激に増えている。
米国特許第１０，８６１，８８７号明細書
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、より向上した電気的特性を有するイメージセンサーを提供することにある。
上記目的を達成するためになされた本発明の一態様によるイメージセンサーは、互いに対向する第１面及び第２面を有する半導体基板と、前記半導体基板内に提供されてピクセル領域を定義するピクセル分離構造体と、前記ピクセル領域内に提供される光電変換領域と、前記ピクセル領域で前記半導体基板の前記第１面に活性部を定義する第１素子分離膜と、前記光電変換領域から離隔されて前記活性部内に提供されるフローティング拡散領域と、前記光電変換領域と前記フローティング拡散領域との間で前記活性部上に提供されるトランスファーゲート電極と、前記トランスファーゲート電極と前記フローティング拡散領域との間で前記活性部内に提供される第２素子分離膜と、を有する。
また、本発明の一実施形態によるイメージセンサーは、ロジックチップと、前記ロジックチップ上に提供されて受光領域、前記受光領域を囲む遮光領域、及び前記遮光領域を囲むパッド領域を含むセンサーチップと、を有し、前記センサーチップは、互いに対向する第１面及び第２面を有する第１導電型の半導体基板と、前記半導体基板内に提供されてピクセル領域を定義するピクセル分離構造体と、前記ピクセル領域内に提供される光電変換領域と、前記ピクセル領域で前記半導体基板の前記第１面に活性部を定義する第１素子分離膜と、前記光電変換領域から離隔されて前記活性部内に提供され、前記第１導電型とは異なる第２導電型のフローティング拡散領域、前記光電変換領域と前記フローティング拡散領域との間で前記活性部上に提供されるトランスファーゲート電極、前記トランスファーゲート電極と前記フローティング拡散領域との間で前記活性部内に提供される第２素子分離膜、前記半導体基板の前記第１面を覆う層間絶縁膜、前記層間絶縁膜内に提供される配線構造体、前記受光領域で前記半導体基板の前記第２面上に提供されるマイクロレンズ、及び前記マイクロレンズと前記半導体基板との間のカラーフィルターと、を含む。
本発明によれば、トランスファーゲート電極とフローティング拡散領域との間に提供される素子分離膜を通じてトランスファーゲート電極とフローティング拡散領域との間の電気場によって発生するゲート誘導ドレーン漏洩（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ：ＧＩＤＬ）現象を防止することができるため、イメージセンサーの電気的特性をより向上させることができる。
本発明の一実施形態によるイメージセンサーのブロック図である。 本発明の一実施形態によるイメージセンサーのアクティブピクセルセンサーアレイの一例の回路図である。 本発明の一実施形態によるイメージセンサーの第１例の平面図である。 図３をＩ－Ｉ’線に沿って切断した一例の断面図である。 図３をＩ－Ｉ’線に沿って切断した他の例の断面図である。 図３をＩ－Ｉ’線に沿って切断した更に他の例の断面図である。 本発明の一実施形態によるイメージセンサーの第２例の平面図である。 本発明の一実施形態によるイメージセンサーの第３例の平面図である。 本発明の一実施形態によるイメージセンサーのアクティブピクセルセンサーアレイの他の例の回路図である。 本発明の一実施形態によるイメージセンサーの第４例の平面図である。 本発明の一実施形態によるイメージセンサーの製造方法を説明するための断面図であって、図３をＩ－Ｉ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を説明するための断面図であって、図３をＩ－Ｉ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を説明するための断面図であって、図３をＩ－Ｉ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を説明するための断面図であって、図３をＩ－Ｉ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を説明するための断面図であって、図３をＩ－Ｉ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を説明するための断面図であって、図３をＩ－Ｉ’線に沿って切断した断面図である。 本発明の一実施形態によるイメージセンサーの製造方法を説明するための断面図であって、図３をＩ－Ｉ’線に沿って切断した断面図である。 本発明の一実施形態による半導体装置を含むイメージセンサーの概略的な平面図である。 図１８をＩＩ－ＩＩ’線に沿って切断した断面図である。
以下、本発明のイメージセンサー及びその製造方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
図１は、本発明の一実施形態によるイメージセンサーのブロック図である。
図１を参照すると、イメージセンサーは、アクティブピクセルセンサーアレイ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ ａｒｒａｙ）１、行デコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）２、行ドライバー（ｒｏｗ ｄｒｉｖｅｒ）３、列デコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）４、タイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）５、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）６、アナログデジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）７、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）８を含む。
アクティブピクセルセンサーアレイ１は、２次元的に配列された複数の単位ピクセルを含み、光信号を電気的信号に変換する。アクティブピクセルセンサーアレイ１は、行ドライバーからのピクセル選択信号、リセット信号、及び電荷伝送信号のような複数の駆動信号によって駆動される。また、変換された電気的信号は相関二重サンプラーに提供される。
行ドライバー３は行デコーダー２でデコーディングされた結果に応じて多数の単位ピクセルを駆動するための多数の駆動信号をアクティブピクセルセンサーアレイ１に提供する。単位ピクセルが行列形状に配列された場合には各行別に駆動信号が提供される。
タイミング発生器５は行デコーダー２及び列デコーダー４にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供する。
相関二重サンプラー（ＣＤＳ）６はピクセルアレイ１で生成された電気信号を受信して維持（ｈｏｌｄ）及びサンプリングする。相関二重サンプラーは特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルとを二重にサンプリングして、雑音レベルと信号レベルとの差に該当する差レベルを出力する。
アナログデジタルコンバータ（ＡＤＣ）７は相関二重サンプラーから出力された差レベルに該当するアナログ信号をデジタル信号に変換して出力する。
入出力バッファ８は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号を列デコーダー４におけるデコーディング結果に応じて順次的に映像信号処理部（図示せず）にデジタル信号を出力する。
図２は、本発明の一実施形態によるイメージセンサーのアクティブピクセルセンサーアレイの一例の回路図である。
図２を参照すると、アクティブピクセルセンサーアレイ１は複数の単位ピクセルＰを含み、単位ピクセルＰは行方向及び列方向に沿ってマトリックス形状に配列される。単位ピクセルＰの各々は、第１及び第２光電変換素子（ＰＤ１、ＰＤ２）、トランスファートランジスタ（ＴＸ１、ＴＸ２）、及びロジックトランジスタ（ＲＸ、ＳＸ）を含む。ここで、ロジックトランジスタは、リセットトランジスタＲＸ（ｒｅｓｅｔ ｔｒａｎｓｉｓｔｏｒ）、選択トランジスタＳＸ（ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）、及びソースフォロワートランジスタＳＦを含む。第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）、リセットトランジスタＲＸ、及び選択トランジスタＳＸのゲート電極は駆動信号ライン（ＴＧ１、ＴＧ２、ＲＧ、ＳＧ）に各々連結される。
第１トランスファートランジスタＴＸ１は第１トランスファーゲート電極ＴＧ１及び第１光電変換素子ＰＤ１を含み、第２トランスファートランジスタＴＸ２は第２トランスファーゲート電極ＴＧ２及び第２光電変換素子ＰＤ２を含む。第１及び第２トランスファートランジスタ（ＴＸ１、ＴＸ２）は電荷検出ノードＦＤ（即ち、フローティング拡散領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ））を共有する。
第１及び第２光電変換素子（ＰＤ１、ＰＤ２）は外部から入射した光の量に比例して光電荷を生成及び蓄積する。第１及び第２光電変換素子（ＰＤ１、ＰＤ２）は、フォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ ｇａｔｅ）、ピン留めフォトダイオード（Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ：ＰＰＤ）、及びこれらの組合せが使用される。
第１及び第２トランスファーゲート電極（ＴＧ１、ＴＧ２）は第１及び第２光電変換素子（ＰＤ１、ＰＤ２）に蓄積された電荷を電荷検出ノードＦＤ（即ち、フローティング拡散領域）に伝送する。第１及び第２トランスファーゲート電極（ＴＧ１、ＴＧ２）には互いに相補的な信号が印加される。即ち、第１及び第２光電変換素子（ＰＤ１、ＰＤ２）の中のいずれか１つの電荷検出ノードＦＤに電荷が伝送される。
電荷検出ノードＦＤは第１及び第２光電変換素子（ＰＤ１、ＰＤ２）で生成された電荷が伝送されて累積的に蓄積する。電荷検出ノードＦＤに蓄積された光電荷の量に応じてソースフォロワートランジスタＳＦが制御される。
リセットトランジスタＲＸは電荷検出ノードＦＤに蓄積された電荷を周期的にリセットする。詳細に、リセットトランジスタＲＸのドレーン電極は電荷検出ノードＦＤに連結され、リセットトランジスタＲＸのソース電極は電源電圧ＶＤＤに連結される。リセットトランジスタＲＸがターンオンされると、リセットトランジスタＲＸのソース電極に連結された電源電圧ＶＤＤが電荷検出ノードＦＤに伝達される。従って、リセットトランジスタＲＸがターンオン（ｔｕｒｎ－ｏｎ）されると、電荷検出ノードＦＤに蓄積された電荷が排出されて電荷検出ノードＦＤがリセットされる。
ソースフォロワートランジスタＳＦは、電荷格納ノードＦＤにおける電位変化を増幅し、選択トランジスタＳＸを通じて増幅されたピクセル信号を出力ラインＶｏｕｔに出力する。ソースフォロワートランジスタＳＦはゲート電極に入力される光電荷量に比例してソース－ドレーン電流を発生させるソースフォロワーバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）である。ソースフォロワートランジスタＳＦのゲート電極は電荷格納ノードＦＤに連結され、ソースフォロワートランジスタＳＦのドレーン電極は電源電圧ＶＤＤに連結され、ソースフォロワートランジスタＳＦのソース電極は選択トランジスタＳＸのドレーン電極に連結される。
選択トランジスタＳＸは行単位に読み出す単位ピクセルＰを選択する。選択トランジスタＳＸがターンオンされると、電荷格納ノードＦＤの電位に応じたソースフォロワートランジスタＳＦのソース電圧が選択トランジスタＳＸのドレーン電極に伝達される。
図３は、本発明の一実施形態によるイメージセンサーの第１例の平面図である。図４は、図３をＩ－Ｉ’線に沿って切断した一例の断面図である。
図３及び図４を参照すると、本実施形態によるイメージセンサーは、光電変換層１０、読出し回路層２０、及び光透過層３０を含む。光電変換層１０は読出し回路層２０及び光透過層３０の間に提供される。
光電変換層１０は、半導体基板１００、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）を定義するピクセル分離構造体ＰＩＳ、及び第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）内に提供された光電変換領域１１０を含む。外部から入射した光は光電変換領域１１０で電気的信号に変換される。より具体的に、第１ピクセル領域ＰＲ１の各々の内に第１光電変換領域１１０ａ又は第２光電変換領域１１０ｂが提供され、第２ピクセル領域ＰＲ２の各々の内に第３光電変換領域１１０ｃ又は第４光電変換領域１１０ｄが提供される。第１～第４光電変換領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）は時計方向に配列されるものとして図示したが、これは説明の便宜のためのものであり、本発明はこれに制限されない。
読出し回路層２０は光電変換層１０に連結される読出し回路（例えば、ＭＯＳトランジスタ）を含む。光電変換層１０で変換された電気的信号は読出し回路層２０で信号処理される。
光透過層３０は、マトリックス形状に配列されたマイクロレンズ３５０を含み、マイクロレンズ３５０と半導体基板１００との間のカラーフィルター３４０を含む。カラーフィルター３４０は、単位ピクセルによって赤色、緑色、又は青色のカラーフィルターを含む。これとは異なり、カラーフィルター３４０の中の一部は赤外線フィルターを含んでもよい。
半導体基板１００は互いに対向する第１面１００ａ（又は前面）及び第２面１００ｂ（又は後面）を有する。半導体基板１００は、例えば第１導電型（例えば、ｐ型）を有するエピタキシャル層又は第１導電型のウェル（ｗｅｌｌ）を含むバルク半導体基板である。
ピクセル分離構造体ＰＩＳが半導体基板１００内に提供される。ピクセル分離構造体ＰＩＳは半導体基板１００の第１面１００ａと第２面１００ｂとの間で第３方向Ｄ３に延長される。第１面１００ａにおけるピクセル分離構造体ＰＩＳの第１方向Ｄ１への幅は、第２面１００ｂにおけるピクセル分離構造体ＰＩＳの第１方向Ｄ１への幅よりも大きい。ピクセル分離構造体ＰＩＳの幅は半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、徐々に減少する。
ピクセル分離構造体ＰＩＳは第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）を定義する。図３に示した平面視において、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）は、ピクセル分離構造体ＰＩＳで囲まれており、ピクセル分離構造体ＰＩＳによって第１方向Ｄ１及び第２方向Ｄ２に互いに分離される。即ち、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）は第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列される。ピクセル分離構造体ＰＩＳは、第１方向Ｄ１に沿って互いに並んで延長される第１部分、第１部分を横切って第２方向Ｄ２に沿って互いに並んで延長される第２部分、及び第１及び第２部分が互いに交差する交差部分を含む。
ピクセル分離構造体ＰＩＳは、ライナー絶縁パターン１１３、半導体パターン１１５、及びキャッピング絶縁パターン１１７を含む。半導体パターン１１５は半導体基板１００の少なくとも一部を第３方向Ｄ３に貫通する。ライナー絶縁パターン１１３は半導体パターン１１５と半導体基板１００との間に提供される。キャッピング絶縁パターン１１７は半導体パターン１１５上に提供される。
半導体パターン１１５の下面は半導体基板１００の第２面１００ｂと実質的に同一なレベルに位置する。半導体パターン１１５の上面はキャッピング絶縁パターン１１７の下面に直接接触する。半導体パターン１１５の内部にはエア（ａｉｒ）ギャップ又はボイド（ｖｏｉｄ）が存在してもよい。半導体パターン１１５は、例えばポリシリコンを含む。
キャッピング絶縁パターン１１７の下面は第１素子分離膜１０５の下面よりも高いレベルに位置するか、又は同一なレベルに位置する。キャッピング絶縁パターン１１７の下面はラウンド形状を有してもよい。キャッピング絶縁パターン１１７の上面は第１素子分離膜１０５の上面（即ち、半導体基板１００の第１面１００ａ）と実質的に同一なレベルに位置する。ライナー絶縁パターン１１３は半導体パターン１１５の側壁及びキャッピング絶縁パターン１１７の側壁をコンフォーマルに（即ち、実質的に均一な厚さに）覆う。ライナー絶縁パターン１１３及びキャッピング絶縁パターン１１７は、例えばシリコン酸化物、シリコン酸化窒化物、及びシリコン窒化物の中の少なくとも１つを含む。
第１素子分離膜１０５が第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々で半導体基板１００の第１面１００ａに第１及び第２活性部（ＡＣＴ１、ＡＣＴ２）を定義する。第１及び第２活性部（ＡＣＴ１、ＡＣＴ２）は、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々で互いに離隔され、互いに異なるサイズを有する。
第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々の第１活性部ＡＣＴ１内にトランスファーゲート電極ＴＧが提供される。トランスファーゲート電極ＴＧの少なくとも一部は半導体基板１００の第１面１００ａからリセスされた垂直トレンチ内に提供される。トランスファーゲート電極ＴＧは、半導体基板１００内に挿入された下部部分、及び下部部分に連結されて半導体基板１００の第１面１００ａ上に突出する上部部分を含む。トランスファーゲート電極ＴＧの上部部分は第２素子分離膜１０６の上面の少なくとも一部を覆う。
トランスファーゲート電極ＴＧの下部部分は半導体基板１００の少なくとも一部を貫通する。トランスファーゲート電極ＴＧの下面は半導体基板１００の第１面１００ａよりも低いレベルに位置する。トランスファーゲート電極ＴＧの下面は、例えば第１素子分離膜１０５の下面よりも低いレベルに位置する。換言すると、第１素子分離膜１０５の下面はトランスファーゲート電極ＴＧの下面よりも半導体基板１００の第１面１００ａに近い。トランスファーゲート電極ＴＧと半導体基板１００との間にゲート絶縁膜ＧＩＬが介在する。
トランスファーゲート電極ＴＧの一側の第１活性部ＡＣＴ１内に第２素子分離膜１０６が提供される。第２素子分離膜１０６は第１素子分離膜１０５から第１方向Ｄ１に離隔される。第２素子分離膜１０６は、トランスファーゲート電極ＴＧと後述するフローティング拡散領域ＦＤとの間に提供され、これらを物理的、電気的に分離する。第２素子分離膜１０６はトランスファーゲート電極ＴＧとフローティング拡散領域ＦＤとの間の電気場によって発生するゲート誘導ドレーン漏洩（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ：ＧＩＤＬ）現象を防止することができる。
第２素子分離膜１０６は、図３に示した平面視において、トランスファーゲート電極ＴＧの少なくとも一部を囲む。例えば、第２素子分離膜１０６は第２方向Ｄ２に延長される第１部分１０６ａ及び第１方向Ｄ１及び第２方向Ｄ２に交差する対角（ｄｉａｇｏｎａｌ）方向に延長される第２部分１０６ｂを含む。第１部分１０６ａと第２部分１０６ｂとは互いに連結される。第２素子分離膜１０６の第１部分１０６ａと第２部分１０６ｂとは９０°～１８０°の角度を成して延長される。但し、これは例示的なものであって、本発明はこれに制限されず、図７及び図８を参照して説明するように第２素子分離膜１０６は様々な形状を有することができる。
第２素子分離膜１０６の下面は第１素子分離膜１０５の下面よりも高いレベルに位置する。換言すると、第２素子分離膜１０６の第３方向Ｄ３の最大厚さｔ２は第１素子分離膜１０５の第３方向Ｄ３の最大厚さｔ１よりも小さい。第１及び第２素子分離膜（１０５、１０６）は絶縁材料を含む。第１及び第２素子分離膜（１０５、１０６）は、例えばシリコン酸化物、シリコン酸化窒化物、及びシリコン窒化物の中の少なくとも１つを含む。
第２素子分離膜１０６と第２素子分離膜１０６に第１方向Ｄ１に隣接する第１素子分離膜１０５の一部分との間の第１活性部ＡＣＴ１内にフローティング拡散領域ＦＤが提供される。フローティング拡散領域ＦＤは半導体基板１００とは異なる導電型の不純物領域である。フローティング拡散領域ＦＤは第１導電型とは異なる第２導電型（例えば、ｎ型）を有する不純物を含む。フローティング拡散領域ＦＤは第２素子分離膜１０６を介してトランスファーゲート電極ＴＧから第１方向Ｄ１に離隔される。フローティング拡散領域ＦＤの下面は第１素子分離膜１０５の下面及び第２素子分離膜１０６の下面よりも高いレベルに位置する。
光電変換領域１１０が第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々の半導体基板１００内に提供される。光電変換領域１１０は入射光の強さに比例して光電荷を生成する。光電変換領域１１０は半導体基板１００とは異なる導電型の不純物領域である。光電変換領域１１０は第１導電型とは異なる第２導電型の不純物を含む。第１導電型の半導体基板１００と第２導電型の光電変換領域１１０との接合（ｊｕｎｃｔｉｏｎ）によってフォトダイオードが形成される。半導体基板１００の第２面１００ｂを通じて入射した光は光電変換領域１１０で電荷を生成する。断面図で、第１ピクセル領域ＰＲ１の半導体基板１００内に提供される第１光電変換領域１１０ａ及び第２光電変換領域１１０ｂのみを示したが、図面に示して本明細書で説明する特徴は、第３光電変換領域１１０ｃ及び第４光電変換領域１１０ｄに対して同様に適用される。
第１ピクセル領域ＰＲ１の各々の第２活性部ＡＣＴ２にリセットゲート電極ＲＧ及び選択ゲート電極ＳＧが提供され、第２ピクセル領域ＰＲ２の各々の第２活性部ＡＣＴ２にソースフォロワーゲート電極ＳＦＧが提供される。図示していないが、図４のトランスファーゲート電極ＴＧと半導体基板１００との間に提供されるゲート絶縁膜ＧＩＬと同様に、リセットゲート電極ＲＧ、選択ゲート電極ＳＧ、及びソースフォロワーゲート電極ＳＦＧと半導体基板１００との間にゲート絶縁膜が提供される。
リセットゲート電極ＲＧ、選択ゲート電極ＳＧ、及びソースフォロワーゲート電極ＳＦＧの両側の第２活性部ＡＣＴ２内にソース／ドレーン不純物領域が提供される。ソース／ドレーン不純物領域にコンタクトプラグが接続される。
層間絶縁膜２１０が半導体基板１００の第１面１００ａ上に積層され、層間絶縁膜２１０は読出し回路を構成するＭＯＳトランジスタ及びトランスファーゲート電極ＴＧを覆う。層間絶縁膜２１０は、例えばシリコン酸化物、シリコン酸化窒化物、及びシリコン窒化物の中の少なくとも１つを含む。
層間絶縁膜２１０内に読出し回路に連結される配線構造体（２２１、２２３）が提供される。配線構造体（２２１、２２３）は金属配線２２３及びこれらを連結するコンタクトプラグ２２１を含む。コンタクトプラグ２２１の中の一部はフローティング拡散領域ＦＤに接続される。
光透過層３０が半導体基板１００の第２面１００ｂ上に提供される。光透過層３０は、平坦絶縁膜３１０、格子構造体３２０、保護膜３３０、カラーフィルター３４０、マイクロレンズ３５０、及びコーティング膜３６０を含む。
平坦絶縁膜３１０は複数のそれぞれ異なる屈折率を有する絶縁膜を含み、絶縁膜の各々は透明な絶縁材料を含む。絶縁膜は適切な厚さに結合されて高い透過率を有する。例えば、平坦絶縁膜３１０はアルミニウム酸化物及び／又はハフニウム酸化物のような金属酸化物を含む。
格子構造体３２０が平坦絶縁膜３１０上に提供される。格子構造体３２０は、図３に示した平面視において、ピクセル分離構造体ＰＩＳに類似な格子形状を有する。格子構造体３２０はピクセル分離構造体ＰＩＳに第３方向Ｄ３に重畳する。即ち、格子構造体３２０は、第１方向Ｄ１に延長される第１部分、及び第１部分を横切って第２方向Ｄ２に延長される第２部分を含む。格子構造体３２０の幅はピクセル分離構造体ＰＩＳの最小幅よりも小さいか又は実質的に同一である。
格子構造体３２０は遮光パターン及び／又は低屈折パターンを含む。遮光パターンは、例えばチタニウム、タンタル、又はタングステンのような金属物質を含む。低屈折パターンは遮光パターンよりも低い屈折率を有する物質を含む。低屈折パターンは、有機物質を含み、約１．１～１．３の屈折率を有する。例えば、格子構造体３２０はシリカナノ粒子が含まれるポリマー層を含む。
保護膜３３０が平坦絶縁膜３１０及び格子構造体３２０の表面をコンフォーマルに（即ち、実質的に均一な厚さで）覆う。保護膜３３０は、例えばアルミニウム酸化物及びシリコン炭化酸化物の中の少なくとも１つを含む単一膜構造又は多重膜構造を有する。
第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々に対応するカラーフィルター３４０が提供される。カラーフィルター３４０は格子構造体３２０によって定義される空間を満たす。カラーフィルター３４０は単位ピクセルに応じて赤色、緑色、又は青色のカラーフィルターを含むか、或いはマゼンタ、シアン、又はイエロー等のカラーフィルターを含む。
マイクロレンズ３５０が第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々に対応してカラーフィルター３４０上に提供される。マイクロレンズ３５０の各々は第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々に入射する光を集束するように一面が膨らんでいる形状を有する。コーティング膜３６０はマイクロレンズ３５０の各々の膨らんでいる表面をコンフォーマルに（即ち、実質的に均一な厚さに）覆う。マイクロレンズ３５０は、例えばフォトレジスト物質、熱硬化性樹脂、又は光透過性樹脂を含み、コーティング膜３６０はマイクロレンズ３５０を保護する絶縁物質（例えば、無機酸化物）を含む。
図５は、図３をＩ－Ｉ’線に沿って切断した他の例の断面図である。
以下では、説明の便宜のために図４を参照して説明したものと実質的に同一な事項に対する説明は省略し、相違点に対して詳細に説明する。
図３及び図５を参照すると、１つのマイクロレンズ３５０が複数の第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）に対応して提供される。一例として、１つのマイクロレンズ３５０が４つのカラーフィルター３４０及び４つのピクセル領域（即ち、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２））上に共通に提供される。
図６は、図３をＩ－Ｉ’線に沿って切断した更に他の例の断面図である。以下では、説明の便宜のために図４を参照して説明したものと実質的に同一な事項に対する説明は省略し、相違点に対して詳細に説明する。
図３及び図６を参照すると、ピクセル分離構造体ＰＩＳはライナー絶縁パターン１１４、分離絶縁パターン１１６、及びキャッピング絶縁パターン１１８を含む。分離絶縁パターン１１６の一部分は半導体基板１００の少なくとも一部を第３方向Ｄ３に貫通する。ライナー絶縁パターン１１４は分離絶縁パターン１１６と半導体基板１００との間に提供される。キャッピング絶縁パターン１１８は分離絶縁パターン１１６上に提供される。
分離絶縁パターン１１６は、半導体基板１００の第２面１００ｂに沿って延長される第１部分、及び第３方向Ｄ３に延長されて半導体基板１００を貫通する第２部分を含む。分離絶縁パターン１１６の第２部分の幅は、図４を参照して説明したピクセル分離構造体ＰＩＳとは異なり、半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、徐々に増加する。より具体的に、第１面１００ａに隣接する第２部分の第１方向Ｄ１の幅は第２面１００ｂに隣接する第２部分の第１方向Ｄ１の幅よりも小さい。
また、分離絶縁パターン１１６は、図４を参照して説明したピクセル分離構造体ＰＩＳの半導体パターン１１５とは異なり、導電性物質又は結晶性半導体物質を含まない。
図７及び図８は、本発明の一実施形態によるイメージセンサーの第２及び第３の例の平面図である。以下では、説明の便宜のために図３を参照して説明したものと実質的に同一な事項に対する説明は省略し、相違点に対して詳細に説明する。
図７を参照すると、第２素子分離膜１０６はトランスファーゲート電極ＴＧの少なくとも一部を囲み、第２方向Ｄ２に延長される。より具体的に、トランスファーゲート電極ＴＧが互いに９０°～１８０°の角度をなす複数の側面を有する場合、第２素子分離膜１０６はトランスファーゲート電極ＴＧの一側面のみを囲む。
図８を参照すると、第２素子分離膜１０６は第１活性部ＡＣＴ１に隣接するトランスファーゲート電極ＴＧの側面の全部を囲む。より具体的に、第２素子分離膜１０６は、第２方向Ｄ２に延長される第１部分１０６ａ、第１方向Ｄ１及び第２方向Ｄ２に交差する対角（ｄｉａｇｏｎａｌ）方向に延長される第２部分１０６ｂ、及び第１方向Ｄ１に延長される第３部分１０６ｃを含む。第２部分１０６ｂは第１部分１０６ａ及び第３部分１０６ｃを連結する。より具体的に、第１部分１０６ａは第２部分１０６ｂの一端部に連結され、第３部分１０６ｃは第２部分１０６ｂの一端部に対向する他端部に連結される。
図９は、本発明の一実施形態によるイメージセンサーのアクティブピクセルセンサーアレイの他の例の回路図である。以下では、説明の便宜のために図２を参照して説明したものと実質的に同一な事項に対する説明は省略し、相違点に対して詳細に説明する。
図９を参照すると、アクティブピクセルセンサーアレイ１は複数の単位ピクセルＰを含み、各々の単位ピクセルＰは４つのトランスファートランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４）を含む。４つのトランスファートランジスタ（ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４）は電荷検出ノードＦＤ及びロジックトランジスタ（ＲＸ、ＳＸ）を共有する。
選択信号によって行単位に読み出す単位ピクセルＰが選択される。第１～第４トランスファーゲート電極（ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４）に印加される信号に応じて、第１～第４光電変化素子（ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４）の中のいずれか１つから電荷検出ノードＦＤに電荷が伝送される。
図１０は、本発明の一実施形態によるイメージセンサーの第４例の平面図である。以下では、説明の便宜のために図３を参照して説明したものと実質的に同一な事項に対する説明は省略し、相違点に対して詳細に説明する。
図１０を参照すると、フローティング拡散領域ＦＤは４つのピクセル領域（即ち、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２））の中心部に提供される。フローティング拡散領域ＦＤは、図１０に示した平面視において、Ｘ字形状を有する。より具体的に、フローティング拡散領域ＦＤは隣接する第１～第４光電変換領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）に向かって第１方向Ｄ１及び第２方向Ｄ２に交差する対角（ｄｉａｇｏｎａｌ）方向に延長される。フローティング拡散領域ＦＤは隣接する第１～第４光電変換領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）の各々の一部分に第３方向Ｄ３に重畳する。
但し、これは例示的なものであって、本発明はこれに制限されず、フローティング拡散領域ＦＤは、円形、多角形等の様々な形状を有することができる。また、トランスファーゲート電極ＴＧはフローティング拡散領域ＦＤを完全に囲む形状を有してもよい。フローティング拡散領域ＦＤを囲むトランスファーゲート電極ＴＧは第１～第４光電変換領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）の各々の一部分に第３方向Ｄ３に重畳する。トランスファーゲート電極ＴＧがフローティング拡散領域ＦＤを完全に囲む形状を有する場合、第２素子分離膜１０６はトランスファーゲート電極ＴＧとフローティング拡散領域ＦＤとの境界に全体的に形成される。
図１１～図１７は、本発明の一実施形態によるイメージセンサーの製造方法を説明するための断面図であって、各々図３をＩ－Ｉ’線に沿って切断した断面図である。
図１１を参照すると、第１導電型（例えば、ｐ型）の第１半導体基板１００が提供される。第１半導体基板１００は互いに対向する第１面１００ａ及び第２面１００ｂを有する。半導体基板１００は第１導電型のバルク（ｂｕｌｋ）シリコン基板１０２上に形成された第１導電型のエピタキシャル層１０１を含む。
これとは異なり、半導体基板１００は第１導電型のウェルを含むバルク半導体基板であり得る。他の例として、半導体基板１００はシリコン－オン－インシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウム－オン－インシュレータ（ｇｅｒｍａｎｉｕｍｏｎ ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板、又はシリコン－ゲルマニウム基板である。
エピタキシャル層１０１は、バルクシリコン基板１０２をシードとして利用する選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ：ＳＥＧ）を通じて形成され、エピタキシャル成長工程の間に第１導電型の不純物がドーピングされる。例えば、エピタキシャル層１０１はｐ型不純物を含む。
続いて、エピタキシャル層１０１内に第２導電型の不純物領域１１０が形成される。不純物領域１１０はエピタキシャル層１０１内に第１導電型とは異なる第２導電型（例えば、ｎ型）の不純物をドーピングすることで形成される。不純物領域１１０は半導体基板１００の第１面１００ａ及び第２面１００ｂから離隔される。不純物領域１１０はエピタキシャル層１０１内に形成される第２導電型のウェル（ｗｅｌｌ）を含む領域である。
図３及び図１２を参照すると、半導体基板１００をパターニングして第１トレンチＴ１が形成される。第１トレンチＴ１は半導体基板１００の第１面１００ａから第２面１００ｂに向かう垂直方向に延長される。第１トレンチＴ１は第１部分Ｔ１ａ及び第２部分Ｔ１ｂを含む。第１トレンチＴ１の第１部分Ｔ１ａの深さ及び幅は第１トレンチＴ１の第２部分Ｔ１ｂの深さ及び幅よりも大きい。
第１トレンチＴ１は第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々の第１及び第２活性部（ＡＣＴ１、ＡＣＴ２）を定義する。第１トレンチＴ１を形成することは、半導体基板１００の第１面１００ａ上にバッファ膜ＢＦＬ及び第１マスクパターンＭＰ１を形成すること、及び第１マスクパターンＭＰ１をエッチングマスクとして利用して半導体基板１００を異方性エッチングすることを含む。
バッファ膜ＢＦＬは半導体基板１００の第１面１００ａに蒸着工程又は熱酸化工程を遂行して形成される。バッファ膜ＢＦＬは、例えばシリコン酸化物で形成される。第１マスクパターンＭＰ１は、例えばシリコン窒化物又はシリコン酸窒化物で形成される。第１トレンチＴ１の下面は不純物領域１１０から離隔される。
本明細書で、不純物領域１１０を形成した後に第１トレンチＴ１が形成されるものとして説明したが、第１トレンチＴ１は不純物領域１１０を形成する前に形成されてもよい。
続いて、第１トレンチＴ１を満たす埋め込み絶縁膜１０３が形成される。埋め込み絶縁膜１０３は第１トレンチＴ１が形成された半導体基板１００上に絶縁材料を厚く（即ち、第１マスクパターンＭＰ１の上面を覆うように）蒸着することを通じて形成される。埋め込み絶縁膜１０３は、第１トレンチＴ１を満たし、第１マスクパターンＭＰ１を覆う。
図３及び図１３を参照すると、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）を定義する第２トレンチＴ２が形成される。第２トレンチＴ２は埋め込み絶縁膜１０３及び半導体基板１００をパターニングして形成される。第２トレンチＴ２は半導体基板１００の第１面１００ａから第２面１００ｂに向かう垂直方向に延長される。第２トレンチＴ２を形成することによって、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）は互いに交差する第１方向Ｄ１及び第２方向Ｄ２に沿ってマトリックス形状に配列される。
第２トレンチＴ２を形成することは、埋め込み絶縁膜１０３上に第２マスクパターンＭＰ２を形成すること、及び第２マスクパターンＭＰ２をエッチングマスクとして利用して半導体基板１００を異方性エッチングすることを含む。
第２トレンチＴ２はエピタキシャル層１０１の側壁及びバルクシリコン基板１０２の一部を露出させる。第２トレンチＴ２は第１トレンチＴ１よりも深く形成され、第１トレンチＴ１の一部を貫通する。
第２トレンチＴ２は、図３に示した平面視において、第１方向Ｄ１に延長されて均一な幅を有する複数の第１領域、及び第１方向Ｄ１に交差する第２方向Ｄ２に延長されて均一な幅を有する複数の第２領域を含む。
異方性エッチング工程を遂行して第２トレンチＴ２を形成することによって、第２トレンチＴ２の幅は半導体基板１００の第１面１００ａから第２面１００ｂに行くほど、徐々に減少する。即ち、第２トレンチＴ２は傾いた側壁を有する。第２トレンチＴ２の下面は半導体基板１００の第２面１００ｂから離隔される。
第２トレンチＴ２を形成することによって、不純物領域１１０は複数の不純物領域（１１０ａ、１１０ｂ）に分離される。より具体的に、第１及び第２不純物領域（１１０ａ、１１０ｂ）は第１ピクセル領域ＰＲ１内に提供される。図示していないが、不純物領域１１０は、第１ピクセル領域ＰＲ１内の第１不純物領域１１０ａ及び第２不純物領域１１０ｂ、及び第２ピクセル領域ＰＲ２内の第３不純物領域１１０ｃ及び第４不純物領域１１０ｄに分離される。第１～第４不純物領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）は上述した第１～第４光電変換領域（１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ）に各々対応する。第２トレンチＴ２を形成した後に、第２マスクパターンＭＰ２は除去される。図示していないが、第２トレンチＴ２を形成した後、第２トレンチＴ２の内壁に沿って第１導電型の不純物を含むバリアー膜を形成する。
図１３及び図１４を参照すると、第２トレンチＴ２内にピクセル分離構造体ＰＩＳが形成される。ピクセル分離構造体ＰＩＳは、ライナー絶縁パターン１１３、半導体パターン１１５、及びキャッピング絶縁パターン１１７を含む。
ピクセル分離構造体ＰＩＳを形成することは、第２トレンチＴ２の内壁をコンフォーマルに覆うライナー絶縁膜を形成すること、ライナー絶縁膜が形成された第２トレンチＴ２を満たすように半導体膜を蒸着すること、半導体膜の上面をリセスしてライナー絶縁膜が形成された第２トレンチＴ２内に半導体パターン１１５を形成すること、半導体パターン１１５が形成された第２トレンチＴ２を満たすようにキャッピング絶縁膜を蒸着すること、第１マスクパターンＭＰ１の上面が露出するようにライナー絶縁膜及びキャッピング絶縁膜を平坦化して第２トレンチＴ２内にライナー絶縁パターン１１３、半導体パターン１１５、及びキャッピング絶縁パターン１１７を形成することを含む。
ピクセル分離構造体ＰＩＳを形成した後、第１マスクパターンＭＰ１が除去され、半導体基板１００の第１面１００ａが露出するように埋め込み絶縁膜１０３を平坦化することによって第１トレンチＴ１（図１２参照）内に第１及び第２素子分離膜（１０５、１０６）が形成される。半導体基板１００の第１面１００ａを露出させる平坦化工程によってピクセル分離構造体ＰＩＳの上面と第１及び第２素子分離膜（１０５、１０６）の上面とは実質的に共面をなす。
図３及び図１５を参照すると、半導体基板１００上にトランスファーゲート電極ＴＧ及びフローティング拡散領域ＦＤが形成される。
より具体的に、トランスファーゲート電極ＴＧを形成することは、半導体基板１００をパターニングして垂直トレンチを形成すること、垂直トレンチを満たす導電膜を形成すること、及び導電膜をパターニングすることを含む。トランスファーゲート電極ＴＧを形成することは、導電膜を形成する前に垂直トレンチ及び半導体基板１００の第１面１００ａをコンフォーマルに覆うゲート絶縁膜ＧＩＬを形成すること、及び導電膜をパターニングした後にスペーサーを形成することを更に含む。
垂直トレンチを形成することは、半導体基板１００の第１面１００ａ上にマスクパターンを形成すること、及びマスクパターンをエッチングマスクとして利用して半導体基板１００を異方性エッチングすることを含む。垂直トレンチの下面は第１素子分離膜１０５の下面及び第２素子分離膜１０６の下面よりも低いレベルに位置する。垂直トレンチの下面は第１及び第２不純物領域（１１０ａ、１１０ｂ）の上面よりも高いレベルに位置する。垂直トレンチを形成する過程で、第２素子分離膜１０６の一部分が共にエッチングされる。垂直トレンチの深さはイメージセンサーの駆動条件及び特性に応じて多様に変形され得る。
トランスファーゲート電極ＴＧを形成する時、第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の第２活性部ＡＣＴ２上に読出しトランジスタのゲート電極（ＲＧ、ＳＧ、ＳＦＧ）が共に形成される。
フローティング拡散領域ＦＤを形成することは、半導体基板１００の第１面１００ａを覆うマスクパターンを形成すること、及び第２導電型の不純物をイオン注入することを含む。例えば、フローティング拡散領域ＦＤは、第２素子分離膜１０６と第２素子分離膜１０６に第１方向Ｄ１に隣接する第１素子分離膜１０５の一部分との間に形成される。
フローティング拡散領域ＦＤを形成する時、読出しトランジスタのソース／ドレーン不純物領域が共に形成される。
本明細書で、トランスファーゲート電極ＴＧを形成した後にフローティング拡散領域ＦＤが形成されるものとして説明したが、フローティング拡散領域ＦＤはトランスファーゲート電極ＴＧを形成する前に形成されてもよい。
図１６を参照すると、半導体基板１００の第１面１００ａ上に層間絶縁膜２１０及び配線構造体（２２１、２２３）が形成される。層間絶縁膜２１０はトランスファートランジスタ及びロジックトランジスタを覆う。層間絶縁膜２１０は、ギャップフィル（ｇａｐ ｆｉｌｌ）特性が優れた物質で形成され、上部が平坦化されるように形成される。
層間絶縁膜２１０内にフローティング拡散領域ＦＤ又は読出しトランジスタに連結されるコンタクトプラグ２２１が形成される。層間絶縁膜２１０の間に金属配線２２３が形成される。コンタクトプラグ２２１及び金属配線２２３は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）チタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、ジルコニウム窒化膜（ＺｒＮ）、タングステン窒化膜（ＷＮ）、及びこれらの組合せで形成された合金等で形成される。
図１７を参照すると、半導体基板１００の一部を除去する薄膜化工程を遂行して、半導体基板１００の垂直厚さを減少させる。薄膜化工程は、半導体基板１００の第２面１００ｂをグラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）すること、及び異方性又は等方性エッチングすることを含む。半導体基板１００を薄膜化するために半導体基板１００の上下が反転される。グラインディング（ｇｒｉｎｄｉｎｇ）又は研磨（ｐｏｌｉｓｈｉｎｇ）工程によって半導体基板１００のバルクシリコン基板１０２が除去され、エピタキシャル層１０１が露出する。続いて、異方性又は等方性エッチング工程を遂行してエピタキシャル層１０１の露出した表面に存在する表面欠陥が除去される。
半導体基板１００に対する薄膜化工程によって、半導体基板１００の第２面１００ｂでピクセル分離構造体ＰＩＳの半導体パターン１１５が露出する。半導体パターン１１５の上面及びライナー絶縁パターン１１３の上面は半導体基板１００の第２面１００ｂと実質的に同一なレベルに位置する。
続いて、半導体基板１００の第２面１００ｂ上に平坦絶縁膜３１０が形成される。平坦絶縁膜３１０は半導体パターン１１５の上面及び半導体基板１００の第２面１００ｂを覆う。平坦絶縁膜３１０はアルミニウム酸化物及び／又はハフニウム酸化物のような金属酸化物を蒸着して形成される。
再び、図３及び図４を参照すると、平坦絶縁膜３１０上に格子構造体３２０が形成される。保護膜３３０が平坦絶縁膜３１０及び格子構造体３２０の表面をコンフォーマルに（即ち、実質的に均一な厚さに）覆うように形成される。
続いて、保護膜３３０上に第１及び第２ピクセル領域（ＰＲ１、ＰＲ２）の各々に対応するカラーフィルター３４０が形成される。カラーフィルター３４０上にマイクロレンズ３５０が各々形成される。マイクロレンズ３５０は、一面が膨らんでいる形状を有し、所定の曲率半径を有する。コーティング膜３６０がマイクロレンズ３５０の各々の膨らんでいる表面を覆うように形成される。
図１８は、本発明の一実施形態による半導体装置を含むイメージセンサーの概略的な平面図である。図１９は、図１８をＩＩ－ＩＩ’線に沿って切断した断面図である。
図１８及び図１９を参照すると、イメージセンサーはロジックチップ１０００及びロジックチップ１０００上のセンサーチップ２０００を含む。センサーチップ２０００は、図１８に示した平面視において、ピクセルアレイ領域Ｒ１及びパッド領域Ｒ２を含む。
ピクセルアレイ領域Ｒ１は互いに交差する第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列された複数の単位ピクセルＰを含む。単位ピクセルＰの各々は光電変換素子及び読出し素子を含む。ピクセルアレイ領域Ｒ１の単位ピクセルＰの各々から入射光（ｉｎｃｉｄｅｎｔ ｌｉｇｈｔ）によって発生した電気的信号が出力される。
ピクセルアレイ領域Ｒ１は受光領域ＡＲ及び遮光領域ＯＢを含む。遮光領域ＯＢは、図１８に示した平面視において、受光領域ＡＲを囲む。換言すると、遮光領域ＯＢが、図１８に示した平面視において、受光領域ＡＲの上下及び左右に提供される。遮光領域ＯＢには光が入射しない基準ピクセルが提供され、基準ピクセルで発生する基準電荷量を基準に受光領域ＡＲの単位ピクセルでセンシングされる電荷量を比較することによって、単位ピクセルで感知される電気的信号サイズを算出する。
パッド領域Ｒ２に制御信号及び光電信号等を入出力するのに利用される複数の導電パッドＣＰが提供される。パッド領域Ｒ２は、外部素子との電気的接続が容易になるように、図１８に示した平面視においてピクセルアレイ領域Ｒ１を囲む。導電パッドＣＰは単位ピクセルＰで発生した電気的信号を外部装置に入出力する。
センサーチップ２０００は、図４を参照して説明したように、光電変換層１０、読出し回路層２０、及び光透過層３０を含む。センサーチップ２０００の光電変換層１０は半導体基板１００、ピクセル領域を定義するピクセル分離構造体ＰＩＳ、及びピクセル領域内に提供された光電変換領域１１０を含む。受光領域ＡＲで、センサーチップ２０００は上述したイメージセンサーと同一な技術的特徴を含む。
遮光領域ＯＢで、ピクセル分離構造体ＰＩＳの中の一部分はコンタクトプラグＰＬＧに連結される。コンタクトプラグＰＬＧ上にコンタクトパッドＣＴが提供され、コンタクトパッドＣＴは遮光領域ＯＢで半導体基板１００上に提供される。コンタクトパッドＣＴはアルミニウムを含む。コンタクトプラグＰＬＧは半導体基板１００の一部分を貫通する。
平坦絶縁膜３１０は受光領域ＡＲから遮光領域ＯＢ及びパッド領域Ｒ２に延長される。遮光領域ＯＢで、遮光パターン３２５が平坦絶縁膜３１０上に提供される。遮光パターン３２５は遮光領域ＯＢに提供された光電変換領域１１０に光が入射することを遮断する。
遮光領域ＯＢで、第１貫通導電パターン５１０が半導体基板１００を貫通して読出し回路層２０の金属配線２２３及びロジックチップ１０００の配線構造体１１１１に電気的に連結される。第１貫通導電パターン５１０は半導体基板１００上に延長されてコンタクトパッドＣＴに電気的に連結される。第１貫通導電パターン５１０は互いに異なるレベルに位置する第１下面及び第２下面を有する。第１埋め込みパターン５１１が第１貫通導電パターン５１０の内部に提供される。第１埋め込みパターン５１１は、低屈折物質を含み、絶縁特性を有する。
パッド領域Ｒ２で、半導体基板１００上に導電パッドＣＰが提供される。導電パッドＣＰは、アルミニウム、銅、タングステン、チタニウム、タンタル、又はこれらの合金のような金属を含む。イメージセンサーの実装工程で、ボンディングワイヤが導電パッドＣＰにボンディングされる。導電パッドＣＰはボンディングワイヤを通じて外部装置に電気的に連結される。ピクセル分離構造体ＰＩＳが導電パッドＣＰの周囲に提供される。
パッド領域Ｒ２で、第２貫通導電パターン５２０が半導体基板１００を貫通してロジックチップ１０００の配線構造体１１１１に電気的に連結される。第２貫通導電パターン５２０は半導体基板１００上に延長されて導電パッドＣＰに電気的に連結される。第２貫通導電パターン５２０の一部分が導電パッドＣＰの下面及び側壁を覆う。第２埋め込みパターン５２１が第２貫通導電パターン５２０の内部に提供される。第２埋め込みパターン５２１は、低屈折物質を含み、絶縁特性を有する。
有機膜３５５が遮光領域ＯＢ及びパッド領域Ｒ２上に提供される。有機膜３５５は、遮光パターン３２５、コンタクトパッドＣＴ、及び導電パッドＣＰを覆う。
ロジックチップ１０００は、ロジック半導体基板１００１、ロジック回路ＴＲ、ロジック回路ＴＲに連結される配線構造体１１１１、及びロジック層間絶縁膜１１００を含む。ロジック層間絶縁膜１１００の中の最上層膜はセンサーチップ２０００の読出し回路層２０に接触する。ロジックチップ１０００は第１貫通導電パターン５１０及び第２貫通導電パターン５２０を通じてセンサーチップ２０００に電気的に連結される。
ロジックチップ１０００とセンサーチップ２０００とは第１及び第２貫通導電パターン（５１０、５２０）を通じて互いに電気的に連結されるものとして説明したが、本発明はこれに制限されない。他の例として、ロジックチップ１０００及びセンサーチップ２０００の各々の内に提供されるボンディングパッドを互いに直接接合させることによって、ロジックチップ１０００とセンサーチップ２０００とを電気的に連結してもよい。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲で多様に変更実施することが可能である。
１ アクティブピクセルセンサーアレイ
２ 行デコーダー
３ 行ドライバー
４ 列デコーダー
５ タイミング発生器
６ 相関二重サンプラー（ＣＤＳ）
７ アナログデジタルコンバータ（ＡＤＣ）
８ 入出力バッファ
１０ 光電変換層
２０ 読出し回路層
３０ 光透過層
１００ 半導体基板
１００ａ 第１面（前面）
１００ｂ 第２面（後面）
１０１ エピタキシャル層
１０２ バルク（ｂｕｌｋ）シリコン基板
１０３ 埋め込み絶縁膜
１０５、１０６ 第１、第２素子分離膜
１０６ａ、１０６ｂ、１０６ｃ 第１～第３部分
１１０ 光電変換領域（不純物領域）
１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ 第１～第４光電変換領域（不純物領域）
１１３、１１４ ライナー絶縁パターン
１１５ 半導体パターン
１１６ 分離絶縁パターン
１１７、１１８ キャッピング絶縁パターン
２１０ 層間絶縁膜
２２１ コンタクトプラグ
２２３ 金属配線
３１０ 平坦絶縁膜
３２０ 格子構造体
３２５ 遮光パターン
３３０ 保護膜
３４０ カラーフィルター
３５０ マイクロレンズ
３５５ 有機膜
３６０ コーティング膜
５１０、５２０ 第１、第２貫通導電パターン
５１１、５２１ 第１、第２埋め込みパターン
１０００ ロジックチップ
１００１ ロジック半導体基板
１１００ ロジック層間絶縁膜
１１１１ 配線構造体
２０００ センサーチップ
ＡＣＴ１、ＡＣＴ２ 第１、第２活性部
ＡＲ 受光領域
ＢＦＬ バッファ膜
ＣＰ 導電パッド
ＣＴ コンタクトパッド
ＦＤ 電荷検出ノード（フローティング拡散領域）
ＧＩＬ ゲート絶縁膜
ＭＰ１、ＭＰ２ 第１、第２マスクパターン
ＯＢ 遮光領域
Ｐ 単位ピクセル
ＰＤ１～ＰＤ４ 第１～第４光電変化素子
ＰＩＳ ピクセル分離構造体
ＰＬＧ コンタクトプラグ
ＰＲ１、ＰＲ２ 第１、第２ピクセル領域
Ｒ１ ピクセルアレイ領域
Ｒ２ パッド領域
ＲＧ リセットゲート電極
ＲＸ リセットトランジスタ
ＳＦ ソースフォロワートランジスタ
ＳＦＧ ソースフォロワーゲート電極
ＳＧ 選択ゲート電極
ＳＸ 選択トランジスタ
Ｔ１、Ｔ２ 第１、第２トレンチ
Ｔ１ａ、Ｔ１ｂ 第１、第２部分
ＴＧ トランスファーゲート電極
ＴＧ１～ＴＧ４ 第１～第４トランスファーゲート電極
ＴＲ ロジック回路
ＴＸ１～ＴＸ４ トランスファートランジスタ
ＶＤＤ 電源電圧
Ｖｏｕｔ 出力ライン

Claims (10)

  1. 互いに対向する第１面及び第２面を有する半導体基板と、
    前記半導体基板内に提供されてピクセル領域を定義するピクセル分離構造体と、
    前記ピクセル領域内に提供される光電変換領域と、
    前記ピクセル領域で前記半導体基板の前記第１面に活性部を定義する第１素子分離膜と、
    前記光電変換領域から離隔されて前記活性部内に提供されるフローティング拡散領域と、
    前記光電変換領域と前記フローティング拡散領域との間で前記活性部上に提供されるトランスファーゲート電極と、
    前記トランスファーゲート電極と前記フローティング拡散領域との間で前記活性部内に提供される第２素子分離膜と、を有することを特徴とするイメージセンサー。
  2. 前記第２素子分離膜の厚さは、前記第１素子分離膜の厚さよりも小さいことを特徴とする請求項１に記載のイメージセンサー。
  3. 前記第２素子分離膜は、前記トランスファーゲート電極の側面の少なくとも一部を囲むことを特徴とする請求項１に記載のイメージセンサー。
  4. 前記第２素子分離膜は、第１方向に延長される第１部分、及び前記第１方向に交差する第２方向に延長されて前記第１部分に連結される第２部分を含み、
    前記第１方向及び前記第２方向は、前記半導体基板の前記第１面に平行であることを特徴とする請求項３に記載のイメージセンサー。
  5. 前記第２素子分離膜は、前記第１方向及び前記第２方向に交差する第３方向に延長されて前記第２部分に連結される第３部分を更に含み、
    前記第３方向は、前記半導体基板の前記第１面に平行であることを特徴とする請求項４に記載のイメージセンサー。
  6. 前記トランスファーゲート電極は、前記半導体基板内に挿入された下部部分、及び前記下部部分に連結されて前記半導体基板の前記第１面上に突出する上部部分を含み、
    前記第２素子分離膜は、前記トランスファーゲート電極の前記下部部分に接触することを特徴とする請求項１に記載のイメージセンサー。
  7. 前記第１素子分離膜は、前記ピクセル分離構造体に接触し、
    前記第２素子分離膜は、前記第１素子分離膜から離隔されることを特徴とする請求項１に記載のイメージセンサー。
  8. 前記第１素子分離膜及び前記第２素子分離膜は、絶縁材料を含むことを特徴とする請求項１に記載のイメージセンサー。
  9. 前記ピクセル領域は、複数に提供され、
    前記ピクセル分離構造体は、前記ピクセル領域の間で互いに並んで延長される第１部分、前記第１部分を横切って互いに並んで延長される第２部分、及び前記第１部分と前記第２部分とが互いに交差する交差部分を含むことを特徴とする請求項１に記載のイメージセンサー。
  10. 前記フローティング拡散領域は、前記交差部分上に提供されて隣接する前記ピクセル領域の各々の前記光電変換領域に向かって延長されることを特徴とする請求項９に記載のイメージセンサー。

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