KR100234367B1 - 반도체장치의 미스얼라인 측정방법 - Google Patents

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Abstract

전기적인 특성 평가를 통해 미스얼라인을 측정할 수 있는 반도체 장치의 미스얼라인 측정방법에 관하여 개시한다. 본 발명은, 테스트 웨이퍼(TEG)에 하부 도전패턴과, 하부 도전패턴 사이에 콘택홀이 구성된 검사패턴을 한 개 이상으로 형성하는 단계와, 한 개 이상의 검사패턴에서 하부 도전패턴과 도전물질로 채워진 콘택홀간의 전류값을 측정하여 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법을 제공한다. 또한 동일한 원리로 응용할 수 있는 소오스와 드레인 영역에서 게이트 전극의 미스얼라인 측정방법 및 콘택홀과 상부 도전패턴간의 미스얼라인 측정방법을 제공한다.

Description

반도체 장치의 미스얼라인(Misalign) 측정방법.
본 발명은 반도체 장치의 미스얼라인 측정방법에 관한 것으로, 특히 전기적인 특성 평가를 통해 미스얼라인을 측정할 수 있는 반도체 장치의 미스얼라인 측정방법에 관한 것이다.
반도체 제조공정에서 각 공정을 진행한 결과가 바람직한 것인가를 확인하기 위해 각 공정 결과물의 두께, 저항, 파티클(particle)의 양 및 미스얼라인 정도 등을 측정해야 하는데, 그 측정과정에서 소자 웨이퍼에 손상을 입히는 이유 때문에 공정 특성상 실제 웨이퍼를 대상으로 모니터링을 할 수 없는 경우가 있다. 이러한 경우에는 소자 웨이퍼의 특정 부분이나, 별도의 블랭크(blank) 웨이퍼에 TEG(Test Element Group)이라는 검사패턴을 형성하여 검사패턴에 실제 소자 웨이퍼에 행하는 공정을 똑같이 수행한 후에, TEG 검사패턴을 측정하여 해당 공정을 평가한다. 이러한 웨이퍼를 통상 모니터 웨이퍼 또는 테스트 웨이퍼라고 한다.
상술한 반도체 제조 공정에서 테스트 웨이퍼를 통하여 모니터링 하는 특성 항목은 각 공정별로 많은 것들이 있으나, 특히 포토리소그래피 공정에서의 미스얼라인 측정은 반도체 소자의 공정마진과 디자인 룰(design rule)에 있어 대단히 중요한 의미를 가진다. 왜냐하면, 반도체 제조공정에서 각층을 형성하면서 발생하는 미스얼라인은 디자인 룰의 증가를 초래하여 칩 크기(Chip size)를 크게 만들고, 공정마진을 감소시켜서 공정의 안정도를 저해하는 부작용을 야기하기 때문이다.
종래에 있어서의 반도체 제조공정에서 발생하는 미스얼라인의 측정방법은 광(light)을 이용하는 방식이 채택되었다. 이를 간단히 설명하면, 먼저 미스얼라인을 측정하고자 하는 웨이퍼에 입사광을 조사한다. 이어서 상기 입사광이 웨이퍼에 반사되어 나오는 반사광을 수집한다. 상기 수집된 반사광을 포토다이오드(Photodiode)나 CCD(Charge Coupled Device)과 같은 빛에너지를 전기적인 에너지로 변환하는 반도체 소자를 이용하여 전기적인 신호를 바꾸어서 이를 모니터링하여 미스얼라인을 측정하였다. 그러나 종래기술에 있어서의 문제점은, 실제 측정하고자 하는 웨이퍼에서 미스얼라인이 발생한 정도와 이를 전기적으로 변환한 신호 사이에는 적지 않은 오차를 나타내고 있어서 정확한 미스얼라인의 판정이 어려운 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 테스트 웨이퍼를 이용하여 각층간에 발생하는 미스얼라인 정도를 전기적으로 정확하고 간편하게 측정할 수 있는 반도체 장치의 미스얼라인 측정방법을 제공하는데 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 반도체 장치의 하부 도전패턴과 콘택홀 사이의 미스얼라인 측정방법을 설명하기 위하여 도시한 도면들이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 소오스, 드레인 영역에서의 게이트 전극의 미스얼라인 측정방법을 설명하기 위하여 도시한 사시도이다.
도 4 및 도 5는 본 발명의 실시예에 따른 반도체 장치의 상부 도전패턴과 콘택홀 사이의 미스얼라인 측정방법을 설명하기 위하여 도시한 도면들이다.
도 6 및 도 7은 본 발명의 실시예중에서 상부 도전패턴과 콘택홀 사이의 미스얼라인 측정방법에 대한 변형예를 설명하기 위하여 도시한 도면들이다.
〈도면의 주요 부호에 대한 설명〉
100: 반도체 기판,102: 절연막,
104: 하부 도전패턴,106: 콘택홀
108: 상부 도전막.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 테스트 웨이퍼(TEG)에 하부 도전패턴과, 상기 하부 도전패턴 사이에 콘택홀이 구성된 검사패턴을 한 개 이상으로 형성하는 단계와, 상기 한 개 이상의 검사패턴에서 하부 도전패턴과 도전물질로 채워진 콘택홀간의 전류값을 측정하여 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 한 개 이상의 검사패턴에서 콘택홀은 하부 도전패턴 사이의 중앙에 형성된 것이 적합하고, 상기 한 개 이상의 검사패턴에서 각 검사패턴은 콘택홀과 하부의 도전패턴간의 거리가 순차적으로 다르게 구성된 것이 적합하다.
상기 각 검사패턴마다 순차적으로 다르게 구성된 콘택홀과 하부 도전패턴간의 거리는 측정하고자 하는 미스얼라인의 오차 범위인 것이 바람직하다.
바람직하게는, 상기 한 개 이상의 검사패턴의 전류를 측정하는 방법은 콘택홀과 도전패턴이 단락이 되는 지점의 검사패턴을 측정하는 것이 적합하다.
바람직하게는, 상기 하부 도전패턴은 워드라인(word line) 또는 비트라인(bit line) 중에 하나인 것이 적합하다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 테스트 웨이퍼에 게이트 전극을 형성하고, 상기 게이트 전극의 양측에 소오스와 드레인 영역이 구성된 검사패턴을 한 개 이상으로 형성하는 단계와, 상기 한 개 이상의 검사패턴에서 소오스 영역과 게이트 전극의 전류값을 측정하는 단계와, 상기 한 개 이상의 검사패턴에서 드레인 영역과 게이트 전극의 전류값을 측정하는 단계와, 상기 소오스 영역 및 드레인 영역의 전류값들을 저항으로 환산하여 비교함으로 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 한 개 이상으로 형성된 검사패턴에서 각 검사패턴들은 소오스 및 드레인 영역의 폭이 각 패턴마다 순차적으로 다르게 구성된 것이 적합하고, 상기 각 검사패턴에서 순차적으로 다르게 구성된 소오스 및 드레인 영역의 폭은 게이트 전극으로부터 필드산화막까지의 거리로서 측정하고자 하는 미스얼라인의 오차 범위인 것이 적합하다.
바람직하게는, 상기 한 개 이상으로 형성된 검사패턴들은 소오스와 드레인 영역의 비저항이 모두 동일하고, 상기 한 개 이상으로 형성된 검사패턴에서 각 검사패턴은 소오스와 드레인 영역의 체적이 동일한 것이 적합하다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 테스트 웨이퍼에 콘택홀과, 상부 도전패턴을 갖는 검사패턴을 한 개 이상으로 형성하는 단계와, 상기 한 개 이상의 검사패턴에서 도전패턴으로 채워진 콘택홀과 상부 도전패턴 사이의 전류값을 측정하여 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 상부 도전패턴은 하부에 있는 두 개의 콘택홀을 오버랩(overlap)하고, 하부에 있는 두 개의 콘택홀을 오버랩(overlap)하는 정도는 각 검사패턴마다 순차적으로 다르게 구성된 것이 적합하다.
또한, 상기 각 검사패턴에서 순차적으로 다르게 구성된 오버랩(overlap)하는 정도는 콘택홀의 가장자리에서부터 상부 도전패턴까지의 거리로서 측정하고자 하는 미스얼라인의 오차 범위인 것이 바람직하다.
바람직하게는, 상기 콘택홀과 상부 도전패턴 사이의 전류값을 측정하는 방법은 개방(open)이 발생하는 지점의 검사패턴을 측정하는 것이 적합하다.
본 발명에 따르면, 반도체 장치의 미스얼라인 측정에 있어서 테스트 웨이퍼를 이용하여 각층간에 발생하는 미스얼라인 정도를 전기적으로 정확하고 간편하게 측정할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
실시예 1 : 하부 도전패턴과 콘택홀간의 미스얼라인 측정방법.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 하부 도전패턴과 콘택홀 사이의 미스얼라인 측정방법을 설명하기 위하여 도시한 도면들이다.
도 1은 반도체 기판의 테스트 웨이퍼 상에 하부 도전패턴(104)을 형성하고, 콘택홀(106)이 형성된 검사패턴이 복수개(A1, A2, A3,..., AN)로 구성된 것을 보여주는 평면도이다. 상기 도면에서 참조 부호 102는 절연막을, 참조 부호 108은 상부 도전막을 각각 가리킨다. 여기서, 콘택홀(106)은 2개의 하부 도전패턴(104)의 정중앙에 형성하여, 각 단위 검사패턴에서 하부 도전패턴(104)과 콘택홀(106)간의 거리(an 과 an')는 모두 동일하다. 이러한 하부 도전패턴(104)과 콘택홀(106)간의 거리(a1, a2, a3,..., an)들은 복수개의 검사패턴(A1, A2, A3,..., AN)에서는 각각 순차적으로 변화한다.
일 예로 상기 복수개의 검사패턴에서 하부 도전패턴(104)과 콘택홀(106) 사이의 거리가 0.1㎛씩 순차적으로 증가했을 때, a1=0.1, a2=0.2, a3=0.3, ... an=N이 된다. 연속해서 각 단위패턴에서 콘택홀(106)과 좌우측에 있는 하부 도전패턴(104)들의 전류값을 각각 측정한다, 상기 측정 결과가 A1의 단위 검사패턴에서는 좌측의 하부 도전패턴과 단락(short)되었고, 우측의 하부 도전패턴과는 소정의 저항값으로 연결되었고, A2의 단위 검사패턴에서도 좌측의 하부 도전패턴과 단락(short)되었고, 우측의 하부 도전패턴과는 소정의 저항값을 갖고 연결되었으며, a3 이후의 단위 검사패턴부터는 콘택홀(106)과 하부 도전패턴간의 전류값들이 모두 소정의 저항값으로 연결되었다고 가정한다.
이때에는, 상기 검사결과로부터 콘택홀(106)의 형성과정에서 0.2㎛만큼 미스얼라인이 좌측 방향으로 발생하였음을 쉽게 유추할 수 있다. 즉, 콘택홀(106)과 하부 도전패턴(104)간의 이격거리(a1, a2, a3, ..., an)는 측정하고자 하는 미스얼라인의 오차 범위가 되는 것을 알 수 있다. 본 실시예에서는 X(좌우 방향),Y(앞 뒤 방향)방향 중에서 X방향만을 실시예로 설명하였지만, 상술한 검사패턴들을 Y 방향으로 배열하면 Y 방향의 미스얼라인 정도도 전기적으로 간편하고 정확하게 측정하는 것이 가능하다. 또한, 검사패턴의 개수를 복수개로 설정하여 설명하였지만 한 개의 검사패턴만을 형성하여 간단하게 합격(Pass)과 불합격(reject)을 판정할 수 있다.
도 2는 도 1의 평면도를 2-2'의 방향으로 절단하였을 때의 단면도이다. 도면을 상세히 설명하면, 하부구조가 형성된 반도체 기판(100)에 절연막(102)을 형성한다. 연속해서 하부 도전패턴(104)이 될 수 있는 비트라인이나 워드라인을 형성하고 절연막(102)을 사용하여 하부 도전패턴(104)을 형성하는 과정에서 발생한 단차를 평탄화시킨다. 이어서, 상기 하부 도전패턴(104)의 중앙부분에 콘택홀(106)을 형성하고 상부 도전막(108)을 형성하였을 때의 단면도이다. 여기서, 상기 콘택홀(106)과 하부 도전패턴(104) 사이의 미스얼라인을 측정하는 방법에 대하여는 도4의 평면도를 통하여 충분히 설명하였기 때문에 중복 설명은 생략한다.
실시예 2 : 소오스와 드레인 영역에서 게이트 전극의 미스얼라인 측정방법.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 소오스, 드레인 영역에서의 게이트 전극의 미스얼라인 측정방법을 설명하기 위하여 도시한 사시도이다. 상세히 설명하면, 반도체 기판(200)의 테스트 웨이퍼 상에 소자분리 공정을 진행하여 필드산화막(202)을 형성하고, 이어서 게이트 전극(204)을 형성한다. 연속해서 상기 게이트 전극(204)을 이온 주입 마스크로하여 불순물 이온주입을 실시하여 소오스 및 드레인 영역(206, 208)이 구성된 검사패턴을 한 개 이상으로 형성한다. 여기서, 게이트 전극(204)의 양단에서부터 필드산화막(202)까지의 거리인 소오스 및 드레인 영역(206, 208)의 폭(W1, W1')은 각 검사패턴에서는 동일하고, 복수개의 검사패턴(W1, W2, W3,...,WN)에서는 순차적으로 변화한다. 또한, 복수개의 검사패턴에서 소오스 및 드레인 영역(206, 208)의 비저항은 모두 동일하다. 왜냐하면, 복수개의 검사패턴들이 동일조건에서 불순물 이온주입을 진행하여 소오스 및 드레인 영역(206, 208)을 형성하였기 때문이다. 또한, 소오스 및 드레인 영역(206, 208)의 길이(L)는 복수개의 검사패턴에서 모두 동일하게 구성함으로써, 각 검사패턴에서 소오스 및 드레인 영역의 체적은 동일하게 되도록 구성한다. 결국, 각 단위 검사패턴들은 소오스 및 드레인 영역(206, 208)의 폭(W1, W1')만을 제외하면, 다른 조건은 모두 동일하게 구성된다.
상기 조건에서 소오스 및 드레인 영역에 형성된 게이트 전극의 미스얼라인 정도를 측정하는 방법은 아래의 수학식 1 및 수학식 2를 이용하여 측정한다.
[수학식 1]
R1 = Rs (L/W1)
(R1: 소오스 영역의 체적저항, Rs: 소오스 및 드레인 영역이 갖는 비저항, L: 소오스 및 드레인 영역의 길이, W1: 소오스 영역의 폭)
[수학식 2]
R1' = Rs (L/W1')
(R1: 드레인 영역의 체적저항, Rs: 소오스 및 드레인 영역이 갖는 비저항, L: 소오스 및 드레인 영역의 길이, W1': 드레인 영역의 폭)
상기 W1과 W1'는 동일 길이로 구성하며, 이러한 소오스 및 드레인 영역의 폭은 복수개의 검사패턴(W1, W2, W3,...,WN)에서 순차적으로 변하기 때문에 모든 단위 검사패턴에서 소오스 영역의 체적저항(RN)과 드레인 영역의 체적저항(RN')은 동일할 수밖에 없다. 왜냐하면, 소오스 및 드레인 영역의 비저항(Rs)과 소오스 및 드레인 영역의 길이(L)는 모든 검사패턴들에서 동일하게 구성했기 때문이다. 여기서, 게이트 전극의 폭을 조절함으로써 소오스 및 드레인 영역의 폭(W1, W1')이 0.1㎛씩 증가되도록 복수개의 검사패턴을 형성한다. 이어서, 각 단위 검사패턴(W1, W2, W3,..., WN)에서의 소오스 및 드레인 영역의 전류값을 측정하여 이를 체적저항으로 환산한다. 이때, R = V/I의 식을 이용하고, 여기서 I, V는 일정한 값을 갖는 상수이다. 그러고 상기 검사결과로부터 소오스 및 드레인 영역의 체적저항이 달라지기 시작하는 단위 검사패턴을 찾아내어, 수학식 1 및 수학식 2을 이용하여 변화된 소오스 및 드레인 영역의 폭(WN, WN')을 계산함으로써 게이트 전극의 미스얼라인 정도를 쉽고 간편하고 정확하게 측정하는 것이 가능하다. 본 실시예에서는 복수개의 검사패턴을 이용하여 설명하였지만 한 개의 검사패턴을 이용하여도 게이트 전극의 미스얼라인 정도를 측정하는 것이 가능하다. 본 실시예에서는 X(좌우 방향),Y(앞 뒤 방향)방향 중에서 X방향만을 실시예로 설명하였지만, 상술한 검사패턴들을 Y 방향으로 배열하면 Y 방향의 미스얼라인 정도도 전기적으로 간편하고 정확하게 측정하는 것이 가능하다. 또한, 검사패턴의 개수를 복수개로 설정하여 설명하였지만 한 개의 검사패턴만을 형성하여 간단하게 합격(pass)과 불합격(reject)을 판정할 수 있다.
실시예 3 : 콘택홀과 상부 도전패턴간의 미스얼라인 측정방법.
도 4 및 도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 상부 도전패턴과 콘택홀 사이의 미스얼라인 측정방법을 설명하기 위하여 도시한 도면들이다.
도 4는 반도체 기판의 테스트 웨이퍼 상에 콘택홀(306)을 형성하고, 상기 콘택홀(306)을 오버랩(overlap)하는 상부 도전패턴(308)이 형성된 복수의 검사패턴(C1, C2, C3,..., CN)이 구성된 것을 보여주는 평면도이다. 여기서 각 단위 검사패턴에서 상부 도전패턴(308)이 두 개의 콘택홀(306)을 오버랩(overlap)하는 정도인 c1과 c1'는 동일하고, 복수개의 검사패턴(C1, C2, C3,...,CN)에서는 이러한 상부 도전패턴(308)이 두 개의 콘택홀(306)을 오버랩(overlap)하는 정도(c1, c2, c3,...,cn)는 순차적으로 변화한다.
일 예로 상기 복수개의 검사패턴에서 상부 도전패턴(308)이 두 개의 콘택홀(306)을 오버랩(overlap)하는 거리가 0.1㎛씩 증가하도록 구성하면, c1=0.1, c2=0.2, c3=0.3,..., cn=N이 된다. 연속해서 각 단위 검사패턴에서 콘택홀(306)과 상부 도전패턴 사이의 전류값을 측정한다. 상기 측정 결과가 C1의 단위 검사패턴에서는 우측에서 개방이 발생하고 좌측에서는 소정의 저항값을 보였으며, C2의 단위 검사패턴에서도 우측에서 개방이 발생하고 좌측에서는 소정의 저항값을 보인 상태에서, C3 단위 검사패턴부터는 개방이 발생하지 않고 모두 소정의 저항값만을 보였다고 가정한다. 이때에는 상기 검사결과로부터 상부 도전패턴(308)이 좌측으로 0.2㎛만큼 미스얼라인이 발생한 사실을 쉽고 간편하게 유추할 수 있다. 즉, 콘택홀(306)과 상부 도전패턴(308)의 오버랩되는 거리(c1, c2, c3,...cn)는 측정하고자 하는 미스얼라인의 오차범위인 것을 알 수 있다.
본 실시예에서는 X(좌우 방향),Y(앞 뒤 방향)방향 중에서 X방향만을 실시예로 설명하였지만, 상술한 검사패턴들을 Y 방향으로 배열하면 Y 방향의 미스얼라인 정도도 전기적으로 간편하고 정확하게 측정하는 것이 가능하다. 또한, 검사패턴의 개수를 복수개로 설정하여 설명하였지만 한 개의 검사패턴만을 형성하여 간단하게 합격과 불합격을 판정할 수 있다.
도 5를 참조하면, 도 4의 평면도를 5-5' 방향으로 절단하였을 때의 단면도이다. 상세히 설명하면, 하부구조가 구성된 반도체 기판(300) 상에 하부층(302)을 형성하고 절연막(304)을 형성한다. 연속해서, 상기 절연막(304)에 하부층(302)과 상부 도전패턴(308)을 연결하는 콘택홀(306)을 형성하고, 하부에 있는 두 개의 콘택홀의 정중앙 부분에 콘택홀을 오버랩 하는 정도(c1, c2, c3,...,cn)가 각각 순차적으로 증가하는 상부 도전패턴(308)을 형성하였을 때의 단면도이다. 여기서, 상기 콘택홀(306)과 상부 도전패턴(308) 사이의 미스얼라인을 측정하는 방법에 대하여는 도4의 평면도를 통하여 충분히 설명하였기 때문에 중복하지는 않는다.
변형예: 콘택홀과 상부 도전패턴간의 미스얼라인 측정방법
실시예3에서는 콘택홀과 상부 도전패턴간의 오버랩(overlap)되는 검사패턴을 사용하여 개방결함이 일어나는 곳을 전기적으로 검사하여 미스얼라인을 측정하였지만, 이를 변형하여 하부의 콘택홀과 상부의 도전패턴을 오버랩시키지 않고, 평면도에서 보았을 때, 일정거리로 이격시켜 단위 검사 패턴을 형성하여도 본 발명이 추구하는 효과를 얻는 것이 가능하다. 이때에는 콘택홀과 상부 도전패턴간의 단락결함(short defect)이 발생하는 곳의 단위 검사 패턴의 이격거리를 이용하여 콘택홀과 상부 도전패턴간의 미스얼라인 정도를 측정하는 것이 가능하다.
도 6 및 도 7은 상기 실시예 3에 대한 변형예를 설명하기 위하여 도시한 도면들이다.
도 6을 참조하면, 상술한 도 4와 참조부호에 대한 설명은 동일하고, 차이점은 콘택홀(406)과 상부 도전패턴(408)이 한 개의 단위 검사 패턴(D1)에서 일정한 간격(d1, d1')으로 이격되어 있다는 것이다. 여기서, 한 개의 단위 검사 패턴(D1)에서 d1과 d1'의 간격은 동일하고, 복수개의 단위패턴(D1, D2, D3,...DN)에서 d1, d2, d3, ..., dn의 간격은 순차적으로 변화한다.
이러한 단위 검사 패턴을 전기적으로 검사하였을 때, 일 예로 D3에서 DN까지 좌측으로 단락결함이 발생하였다고 가정한다. 이때, d1∼dn은 1.0㎛에서 0,1㎛씩 순차적으로 감소하며, n의 값은 9이다. 상기 검사 결과로부터 상부 도전패턴은 좌측으로 0.8㎛(d3 = 0.8㎛) 미스얼라인이 발생한 것을 유추할 수 있다.
본 실시예에서는 X(좌우 방향),Y(앞 뒤 방향)방향 중에서 X방향만을 실시예로 설명하였지만, 상술한 검사패턴들을 Y 방향으로 배열하면 Y 방향의 미스얼라인 정도도 전기적으로 간편하고 정확하게 측정하는 것이 가능하다. 또한, 검사패턴의 개수를 복수개로 설정하여 설명하였지만 한 개의 검사패턴만을 형성하여 간단하게 합격과 불합격을 판정할 수 있다.
도 7은 도 4의 평면도를 7-7' 방향으로 절단하였을 때의 단면도이다. 상세히 설명하면, 하부구조가 구성된 반도체 기판(400) 상에 하부층(402)을 형성하고 절연막(404)을 형성한다. 연속해서, 상기 절연막(404)에 하부층(402)과 상부 도전패턴(408)을 연결하는 콘택홀(406)을 형성하고, 하부에 있는 두 개의 콘택홀의 정중앙 부분에 콘택홀과 이격거리(d1, d2, d3,...,dn)가 각각 순차적으로 감소하는 상부 도전패턴(408)을 형성하였을 때의 단면도이다. 여기서, 상기 콘택홀(406)과 상부 도전패턴(408) 사이의 미스얼라인을 측정하는 방법에 대하여는 충분히 설명하였기 때문에 중복하지 않는다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 테스트 웨이퍼를 이용하여 각층간에 발생하는 미스얼라인 정도를 전기적으로 정확하고 간편하게 측정할 수 있는 반도체 장치의 미스얼라인 측정방법을 구현할 수 있다.

Claims (20)

  1. 테스트 웨이퍼(TEG)에 하부 도전패턴과, 상기 하부 도전패턴 사이에 콘택홀이 구성된 검사패턴을 한 개 이상으로 형성하는 단계; 및
    상기 검사패턴에서 하부 도전패턴과 도전물질로 채워진 콘택홀간의 전류값을 측정하여 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  2. 제1항에 있어서, 상기 하부 도전패턴은 워드라인 또는 비트라인 중에 하나인 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  3. 제1항에 있어서, 상기 검사패턴에서 콘택홀은 하부에 도전패턴 사이의 중앙에 형성된 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  4. 제3항에 있어서, 상기 한 개 이상의 검사패턴에서 각 검사패턴은 콘택홀과 하부의 도전패턴간의 거리가 순차적으로 다르게 구성된 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  5. 제4항에 있어서, 상기 콘택홀과 하부의 도전패턴간의 거리는 측정하고자 하는 미스얼라인의 오차 범위인 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  6. 제1항에 있어서, 상기 검사패턴의 전류를 측정하는 방법은 콘택홀과 도전패턴이 단락이 되는 지점의 검사패턴을 측정하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  7. 테스트 웨이퍼(TEG)에 게이트 전극을 형성하고, 상기 게이트 전극의 양측에 소오스와 드레인 영역이 구성된 검사패턴을 한 개 이상으로 형성하는 단계;
    상기 한 개 이상의 검사패턴에서 소오스 영역과 게이트 전극의 전류값을 측정하는 단계;
    상기 한 개 이상의 검사패턴에서 드레인 영역과 게이트 전극의 전류값을 측정하는 단계; 및
    상기 소오스 영역 및 드레인 영역의 전류값들을 저항으로 환산하여 비교함으로 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법
  8. 제7항에 있어서, 상기 한 개 이상으로 형성된 검사패턴에서 각 검사패턴들은 소오스 및 드레인 영역의 폭이 각 패턴마다 순차적으로 다르게 구성된 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  9. 제8항에 있어서, 상기 소오스 및 드레인 영역의 폭은 게이트 전극으로부터 필드산화막까지의 거리로서 측정하고자 하는 미스얼라인의 오차 범위인 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  10. 제7항에 있어서, 상기 한 개 이상으로 형성된 검사패턴들은 상기 소오스와 드레인 영역의 비저항이 모두 동일한 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  11. 제7항에 있어서, 상기 한 개 이상으로 형성된 검사패턴에서 각 검사패턴은 소오스와 드레인 영역의 체적이 동일한 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  12. 테스트 웨이퍼(TEG)에 콘택홀과, 상부 도전패턴을 갖는 검사패턴을 한 개 이상으로 형성하는 단계; 및
    상기 한 개 이상의 검사패턴에서 도전패턴으로 채워진 콘택홀과 상부 도전패턴 사이의 전류값을 측정하여 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  13. 제12항에 있어서, 상기 상부 도전패턴은 하부에 있는 두 개의 콘택홀을 오버랩(overlap)하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  14. 제13항에 있어서, 상기 상부 도전패턴이 하부에 있는 두 개의 콘택홀을 오버랩(overlap)하는 정도는 각 검사패턴마다 순차적으로 다르게 구성된 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  15. 제14항에 있어서, 상기 오버랩(overlap)하는 정도는 콘택홀의 가장자리에서부터 상기 상부 도전패턴까지의 거리로서 측정하고자 하는 미스얼라인의 오차 범위인 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  16. 제12항에 있어서, 상기 콘택홀과 상기 상부 도전패턴 사이의 전류값을 측정하는 방법은 개방(open)이 발생하는 지점의 검사패턴을 측정하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  17. 제12항에 있어서, 상기 상부 도전패턴은 하부에 있는 두 개의 콘택홀과 일정간격으로 이격된 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  18. 제17항에 있어서, 상기 상부 도전패턴이 하부에 있는 두 개의 콘택홀간의 이격간격은 각 검사패턴마다 순차적으로 다르게 구성된 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  19. 제17항에 있어서, 상기 이격간격은 콘택홀의 가장자리에서부터 상기 상부 도전패턴까지의 거리로서 측정하고자 하는 미스얼라인의 오차 범위인 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
  20. 제17항에 있어서, 상기 콘택홀과 상기 상부 도전패턴 사이의 전류값을 측정하는 방법은 단락(short)이 발생하는 지점의 검사패턴을 측정하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법.
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