JP4306983B2 - コンタクト抵抗検査用素子 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、半導体装置の下層電極と上層電極との間の抵抗（以下、コンタクト抵抗という）の異常を間接的に検査するため、半導体装置と同時に形成されるコンタクト抵抗検査素子に関し、特に、ヴィアホールを形成する際に使用するエッチング液やレジスト剥離液が、露出する下層電極に接触する工程を含む半導体装置のコンタクト抵抗の異常を検査することができる検査素子に関する。
【０００２】
【従来の技術】
通常の多層配線を備えた半導体装置の断面図を図４に示す。このような構造の半導体装置は、Ｐ型の半導体基板１の所定の領域にＮ型領域２、Ｐ型領域３が形成され、その表面に第１の絶縁膜４が形成される。第１の絶縁膜４の一部をエッチングし、開口を形成した後、Ｎ型領域２、Ｐ型領域３に接続する下層電極５が形成される。さらにその表面に第２の絶縁膜６を形成し、第２の絶縁膜６の一部をエッチングしてヴィアホールを形成した後、下層電極５に接続する上層電極７が形成される。
【０００３】
このような半導体装置の製造工程において、上層電極７と下層電極５との間の抵抗の異常を検査するため、半導体装置と同時にコンタクト抵抗検査用素子が形成される。従来のコンタクト抵抗検査用素子の平面図を図５（ａ）に、図５（ａ）のＤ−Ｄ面の断面図を図５（ｂ）に示す。このような構造のコンタクト抵抗検査用素子は、まず半導体基板１上に第１の絶縁膜４を全面に積層した後、その表面に下層電極５を形成する。さらに下層電極５上に第２の絶縁膜６を積層し、第２の絶縁膜６の一部をエッチング除去してヴィアホールを形成する。第２の絶縁膜６上に上層電極７を形成し、ヴィアホールを通して上層電極７と下層電極５とを接触させる。さらに、上層電極７と同時に、コンタクト抵抗測定用電極８が形成される。図５に示すコンタクト抵抗検査用素子では、ヴィアホールを介して接触する下層電極５と上層電極７のコンタクトが、８個直列に接続した構造となっている。
【０００４】
このような構造のコンタクト抵抗検査用素子では、２つのコンタクト抵抗測定用電極８間の抵抗を測定し、予め算出されている抵抗値と比較することによって、検査用素子のコンタクト抵抗値の異常を検出し、同時に形成される半導体装置のコンタクト抵抗の異常を間接的に検出することが可能となる。
【０００５】
しかし、コンタクト抵抗検査用素子では異常が検出されないにもかかわらず、半導体装置のコンタクト抵抗が異常に増大するという問題が発生した。このような半導体装置では、下層電極７と上層電極５との接触部分において、下層電極５の表面がエッチングされ、上層電極７の一部に段間切れが発生したり、下層電極５が溶出してしまい上層電極７と接触していないためであることがわかった。
【０００６】
一般に、この種の半導体装置の製造工程では、上層電極の段差被覆性を良くするため、ヴィアホールは湿式エッチングにより形成される。また、ヴィアホールをドライエッチングで形成した場合であっても、ヴィアホール形成後に、レジストを剥離液によって除去する工程が含まれる。ここで下層電極５は、接触する半導体領域の電位と同じ電位となっている。即ち図４に示す半導体装置では、Ｎ型領域２に接触する下層電極５と、Ｐ型領域３に接触する下層電極５との間に、ＰＮ接合のビルトイン電圧に相当する電位差が発生していることになる。従って第２の絶縁膜６をエッチングして下層電極５が露出すると、電位の異なる２つの金属と電解液（エッチング液やレジスト剥離液等）とが接触し、電気が流れる経路ができる。その結果、一方の電極が陽極、他方の電極が陰極となり、電極が溶出してしまい、下層電極と上層電極とのコンタクト抵抗が増大する不具合が発生してしまった。
【０００７】
一方コンタクト抵抗検査用素子では、エッチング液が下層電極５に接触しても、下層電極５は全て第１の絶縁膜４上に形成されているため、下層電極間に電位差は発生していない。電位差のない下層電極では、電極が溶解するなどの不具合は生じないため、コンタクト抵抗の増大は起きないことになる。
【０００８】
【発明が解決しようとする課題】
以上のように従来のコンタクト抵抗検査用素子の構造では、コンタクト抵抗の異常を捉えることができない場合があるという問題があった。本発明はこのような問題点を解消し、的確にコンタクト抵抗の異常を捉えることができるコンタクト抵抗検査用素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記問題点を解消することを目的とし、請求項１に係るコンタクト抵抗検査用素子を、エッチングにより層間絶縁膜を除去し、ヴィアホールを形成してそれぞれ別の半導体領域に接続する複数の下層電極を露出させた後、該下層電極と接続する上層電極を形成する半導体装置と同時に形成され、前記下層電極と前記上層電極との間のコンタクト抵抗の異常を検査するコンタクト抵抗検査用素子において、前記半導体領域と同時に形成される少なくとも２以上の半導体領域と、前記下層電極と同時に形成され、少なくとも一及び別の前記半導体領域に接触する第１及び第２の電極と、前記層間絶縁膜と同時に形成される絶縁膜と、エッチングにより、前記層間絶縁膜と同時に前記第１、第２の電極上の前記絶縁膜の一部を除去して形成されるヴィアホールと、前記上層電極と同時に形成され、前記ヴィアホールを通して前記第１、第２の電極とそれぞれ接続する第３、第４の電極とを備え、直列に接続した前記第１の電極と前記第３の電極間、及び前記第２の電極と前記第４の電極間のコンタクト抵抗を測定する手段とを備えた構成とした。
【００１０】
また請求項２に係るコンタクト抵抗検査用素子を、請求項１記載のコンタクト抵抗検査用素子において、前記半導体領域の少なくとも一つの電位を変化させる手段を備えた構成とした。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本発明の第１の実施の形態のコンタクト抵抗検査用素子の平面図を図１（ａ）及び（ｂ）に、図１（ａ）のＡ−Ａ面の断面図を図１（ｃ）に、図１（ｂ）のＢ−Ｂ面の断面図を図１（ｄ）に示す。従来例同様、半導体装置の構造は、Ｐ型の半導体基板１の所定の領域にＮ型領域２、Ｐ型領域３が形成されている。第１の絶縁膜４中に形成された開口を通して、Ｎ型領域２、Ｐ型領域３に接続する下層電極５が形成され、さらに第２の絶縁膜６中に形成されたヴィアホールを通して、下層電極５に接続する上層電極７が形成されているものとする。
【００１２】
上記のような構造の半導体装置と同時に、図１（ａ）及び（ｂ）に示すコンタクト抵抗検査用素子のいずれか一方、あるいは両方を形成する。以下、図１（ａ）（ｂ）の検査用素子を同時に形成する場合について説明する。半導体基板１上にＮ型領域２、Ｐ型領域３を形成する。このＮ型領域２は、Ｐ型の半導体基板１を介してＰ型領域３に接続している。従って、Ｎ型領域２とＰ型領域３間には、ＰＮ接合のビルトイン電圧に相当する電位差が発生していることになる。半導体基板１表面を第１の絶縁膜４で被覆した後、開口を形成し、Ｎ型領域２、Ｐ型領域３にそれぞれ接続する下層電極５ａ（第１の電極）、５ｂ（第２の電極）を形成する。ここで、下層電極５ａと５ｂ間に、Ｎ型領域２とＰ型領域３間のＰＮ接合のビルトイン電圧に相当する電位差が発生している点で、従来例のコンタクト抵抗検査用素子と異なる。
【００１３】
層間絶縁膜となる第２の絶縁膜６で全面を被覆し、湿式エッチングにより、第２の絶縁膜６の一部を除去し、下層電極５ａ、５ｂの一部を露出させる。このとき、開口の寸法は、半導体装置の最も小さい開口と同じ寸法としておくのが好ましい。全面を金属で被覆し、パターニングを行い、ヴィアホールを介して下層電極５ａ及び５ｂにそれぞれ接続する上層電極７ａ（第３の電極）及び７ｂ（第４の電極）、コンタクト抵抗測定用電極８ａ、８ｂ及び８ｃ、８ｄを形成する。図１に示すコンタクト抵抗検査用素子では、下層電極と上層電極のコンタクトが、２個直列に接続された抵抗を測定する構造となっている。
【００１４】
このように形成することにより、第２の絶縁膜６の湿式エッチングの際、下層電極５ａ、５ｂのいずれかが溶解等し、コンタクト抵抗が増大すると、コンタクト抵抗測定用電極８ａと８ｂ間、あるいは８ｃと８ｄ間の抵抗値が増加し、異常を検出することが可能となる。また、第２の絶縁膜６の一部を除去し、下層電極５ａ、５ｂの一部を露出させる工程が、ドライエッチング工程による場合でも、レジスト剥離液が露出する下層電極５ａ、５ｂのいずれかを溶解等するような異常を検出することが可能となる。
【００１５】
図２には、本発明の別の実施の形態を示す。平面図を図２（ａ）に、図２（ａ）のＣ−Ｃ面の断面図を図２（ｂ）に示す。図２に示すコンタクト抵抗検査用素子は、Ｎ型半導体領域２に接続する下層電極５ａとＰ型半導体領域３に接続する下層電極５ｂとを上層電極７ａ、７ｂ、７ｃで直列に接続した構造となっており、下層電極と上層電極の４個のコンタクトを直列に接続した構造となっている。このような構造とすると、コンタクト抵抗測定用電極８ａ、８ｄ間の抵抗値を１度測定することによって、コンタクト抵抗の異常を検出することができ、第１の実施の形態に比べて、測定回数を減らすことができるという利点がある。
【００１６】
このように、電位の異なる下層電極が存在し、電解液に接触する工程を通り形成する構造であれば、コンタクト抵抗検査用素子の構造は種々変更することが可能である。例えば、上記実施の形態では、下層電極がＮ型領域とＰ型領域にそれぞれ接続する構造としているが、電位の異なる半導体領域に接続する構造であればこの構造に限定されるものではない。また、抵抗を測定する下層電極と上層電極のコンタクトの数も限定されるものではない。
【００１７】
また、図３に示すように、半導体領域に、一方あるいは双方に電圧を印加するための電極９を備えておき、測定時の電圧印加方向が、ＰＮ接合の逆方向バイアスとなるように電圧を印加することにより、コンタクト抵抗の測定を正確に行うことができる。これは、ＰＮ接合の順方向バイアスとなると、コンタクト抵抗が著しく高くなった場合、ＰＮ接合を通して電流が流れてしまい、正確に抵抗値を測定できなくなるためである。なお、図３においては、Ｎ型領域２、Ｐ型領域３両方に電極９を備える構造となっているが、いずれか一方のみに電極９を備えた構造とすることも可能であるし、電極９を接続するＮ型領域２、Ｐ型領域３を別に形成する構造としても良い。
【００１８】
【発明の効果】
以上説明したように、コンタクト抵抗検査用素子の下層電極を、半導体装置の下層電極とほぼ同じ電位となるように構成することによって、ヴィアホール形成時やレジスト剥離時の下層電極の異常なエッチングに起因するコンタクト抵抗の異常を的確に捉えることが可能となる。
【００１９】
本発明のコンタクト抵抗検査用素子の形成は、半導体装置の製造と同時に行われるため、特別な製造工程の追加の必要がなく、簡便に形成することが可能である。さらに、コンタクト抵抗の測定は、従来同様電気的な測定であるため、測定が複雑になることもない。
【図面の簡単な説明】
【図１】本発明のコンタクト抵抗検査用素子の実施の形態を説明する図である。
【図２】本発明のコンタクト抵抗検査用素子の別の実施の形態を説明する図である。
【図３】本発明のコンタクト抵抗検査用素子の別の実施の形態を説明する図である。
【図４】多層配線構造を備えた半導体装置を説明する図である。
【図５】従来のコンタクト抵抗検査用素子を説明する図である。
【符号の説明】
１ 半導体基板
２ Ｎ型領域
３ Ｐ型領域
４ 第１の絶縁膜
５ 下層電極
６ 第２の絶縁膜
７ 上層電極
８ コンタクト抵抗測定用電極
９ 電極
【発明の属する技術分野】
本発明は、半導体装置の下層電極と上層電極との間の抵抗（以下、コンタクト抵抗という）の異常を間接的に検査するため、半導体装置と同時に形成されるコンタクト抵抗検査素子に関し、特に、ヴィアホールを形成する際に使用するエッチング液やレジスト剥離液が、露出する下層電極に接触する工程を含む半導体装置のコンタクト抵抗の異常を検査することができる検査素子に関する。
【０００２】
【従来の技術】
通常の多層配線を備えた半導体装置の断面図を図４に示す。このような構造の半導体装置は、Ｐ型の半導体基板１の所定の領域にＮ型領域２、Ｐ型領域３が形成され、その表面に第１の絶縁膜４が形成される。第１の絶縁膜４の一部をエッチングし、開口を形成した後、Ｎ型領域２、Ｐ型領域３に接続する下層電極５が形成される。さらにその表面に第２の絶縁膜６を形成し、第２の絶縁膜６の一部をエッチングしてヴィアホールを形成した後、下層電極５に接続する上層電極７が形成される。
【０００３】
このような半導体装置の製造工程において、上層電極７と下層電極５との間の抵抗の異常を検査するため、半導体装置と同時にコンタクト抵抗検査用素子が形成される。従来のコンタクト抵抗検査用素子の平面図を図５（ａ）に、図５（ａ）のＤ−Ｄ面の断面図を図５（ｂ）に示す。このような構造のコンタクト抵抗検査用素子は、まず半導体基板１上に第１の絶縁膜４を全面に積層した後、その表面に下層電極５を形成する。さらに下層電極５上に第２の絶縁膜６を積層し、第２の絶縁膜６の一部をエッチング除去してヴィアホールを形成する。第２の絶縁膜６上に上層電極７を形成し、ヴィアホールを通して上層電極７と下層電極５とを接触させる。さらに、上層電極７と同時に、コンタクト抵抗測定用電極８が形成される。図５に示すコンタクト抵抗検査用素子では、ヴィアホールを介して接触する下層電極５と上層電極７のコンタクトが、８個直列に接続した構造となっている。
【０００４】
このような構造のコンタクト抵抗検査用素子では、２つのコンタクト抵抗測定用電極８間の抵抗を測定し、予め算出されている抵抗値と比較することによって、検査用素子のコンタクト抵抗値の異常を検出し、同時に形成される半導体装置のコンタクト抵抗の異常を間接的に検出することが可能となる。
【０００５】
しかし、コンタクト抵抗検査用素子では異常が検出されないにもかかわらず、半導体装置のコンタクト抵抗が異常に増大するという問題が発生した。このような半導体装置では、下層電極７と上層電極５との接触部分において、下層電極５の表面がエッチングされ、上層電極７の一部に段間切れが発生したり、下層電極５が溶出してしまい上層電極７と接触していないためであることがわかった。
【０００６】
一般に、この種の半導体装置の製造工程では、上層電極の段差被覆性を良くするため、ヴィアホールは湿式エッチングにより形成される。また、ヴィアホールをドライエッチングで形成した場合であっても、ヴィアホール形成後に、レジストを剥離液によって除去する工程が含まれる。ここで下層電極５は、接触する半導体領域の電位と同じ電位となっている。即ち図４に示す半導体装置では、Ｎ型領域２に接触する下層電極５と、Ｐ型領域３に接触する下層電極５との間に、ＰＮ接合のビルトイン電圧に相当する電位差が発生していることになる。従って第２の絶縁膜６をエッチングして下層電極５が露出すると、電位の異なる２つの金属と電解液（エッチング液やレジスト剥離液等）とが接触し、電気が流れる経路ができる。その結果、一方の電極が陽極、他方の電極が陰極となり、電極が溶出してしまい、下層電極と上層電極とのコンタクト抵抗が増大する不具合が発生してしまった。
【０００７】
一方コンタクト抵抗検査用素子では、エッチング液が下層電極５に接触しても、下層電極５は全て第１の絶縁膜４上に形成されているため、下層電極間に電位差は発生していない。電位差のない下層電極では、電極が溶解するなどの不具合は生じないため、コンタクト抵抗の増大は起きないことになる。
【０００８】
【発明が解決しようとする課題】
以上のように従来のコンタクト抵抗検査用素子の構造では、コンタクト抵抗の異常を捉えることができない場合があるという問題があった。本発明はこのような問題点を解消し、的確にコンタクト抵抗の異常を捉えることができるコンタクト抵抗検査用素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は上記問題点を解消することを目的とし、請求項１に係るコンタクト抵抗検査用素子を、エッチングにより層間絶縁膜を除去し、ヴィアホールを形成してそれぞれ別の半導体領域に接続する複数の下層電極を露出させた後、該下層電極と接続する上層電極を形成する半導体装置と同時に形成され、前記下層電極と前記上層電極との間のコンタクト抵抗の異常を検査するコンタクト抵抗検査用素子において、前記半導体領域と同時に形成される少なくとも２以上の半導体領域と、前記下層電極と同時に形成され、少なくとも一及び別の前記半導体領域に接触する第１及び第２の電極と、前記層間絶縁膜と同時に形成される絶縁膜と、エッチングにより、前記層間絶縁膜と同時に前記第１、第２の電極上の前記絶縁膜の一部を除去して形成されるヴィアホールと、前記上層電極と同時に形成され、前記ヴィアホールを通して前記第１、第２の電極とそれぞれ接続する第３、第４の電極とを備え、直列に接続した前記第１の電極と前記第３の電極間、及び前記第２の電極と前記第４の電極間のコンタクト抵抗を測定する手段とを備えた構成とした。
【００１０】
また請求項２に係るコンタクト抵抗検査用素子を、請求項１記載のコンタクト抵抗検査用素子において、前記半導体領域の少なくとも一つの電位を変化させる手段を備えた構成とした。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本発明の第１の実施の形態のコンタクト抵抗検査用素子の平面図を図１（ａ）及び（ｂ）に、図１（ａ）のＡ−Ａ面の断面図を図１（ｃ）に、図１（ｂ）のＢ−Ｂ面の断面図を図１（ｄ）に示す。従来例同様、半導体装置の構造は、Ｐ型の半導体基板１の所定の領域にＮ型領域２、Ｐ型領域３が形成されている。第１の絶縁膜４中に形成された開口を通して、Ｎ型領域２、Ｐ型領域３に接続する下層電極５が形成され、さらに第２の絶縁膜６中に形成されたヴィアホールを通して、下層電極５に接続する上層電極７が形成されているものとする。
【００１２】
上記のような構造の半導体装置と同時に、図１（ａ）及び（ｂ）に示すコンタクト抵抗検査用素子のいずれか一方、あるいは両方を形成する。以下、図１（ａ）（ｂ）の検査用素子を同時に形成する場合について説明する。半導体基板１上にＮ型領域２、Ｐ型領域３を形成する。このＮ型領域２は、Ｐ型の半導体基板１を介してＰ型領域３に接続している。従って、Ｎ型領域２とＰ型領域３間には、ＰＮ接合のビルトイン電圧に相当する電位差が発生していることになる。半導体基板１表面を第１の絶縁膜４で被覆した後、開口を形成し、Ｎ型領域２、Ｐ型領域３にそれぞれ接続する下層電極５ａ（第１の電極）、５ｂ（第２の電極）を形成する。ここで、下層電極５ａと５ｂ間に、Ｎ型領域２とＰ型領域３間のＰＮ接合のビルトイン電圧に相当する電位差が発生している点で、従来例のコンタクト抵抗検査用素子と異なる。
【００１３】
層間絶縁膜となる第２の絶縁膜６で全面を被覆し、湿式エッチングにより、第２の絶縁膜６の一部を除去し、下層電極５ａ、５ｂの一部を露出させる。このとき、開口の寸法は、半導体装置の最も小さい開口と同じ寸法としておくのが好ましい。全面を金属で被覆し、パターニングを行い、ヴィアホールを介して下層電極５ａ及び５ｂにそれぞれ接続する上層電極７ａ（第３の電極）及び７ｂ（第４の電極）、コンタクト抵抗測定用電極８ａ、８ｂ及び８ｃ、８ｄを形成する。図１に示すコンタクト抵抗検査用素子では、下層電極と上層電極のコンタクトが、２個直列に接続された抵抗を測定する構造となっている。
【００１４】
このように形成することにより、第２の絶縁膜６の湿式エッチングの際、下層電極５ａ、５ｂのいずれかが溶解等し、コンタクト抵抗が増大すると、コンタクト抵抗測定用電極８ａと８ｂ間、あるいは８ｃと８ｄ間の抵抗値が増加し、異常を検出することが可能となる。また、第２の絶縁膜６の一部を除去し、下層電極５ａ、５ｂの一部を露出させる工程が、ドライエッチング工程による場合でも、レジスト剥離液が露出する下層電極５ａ、５ｂのいずれかを溶解等するような異常を検出することが可能となる。
【００１５】
図２には、本発明の別の実施の形態を示す。平面図を図２（ａ）に、図２（ａ）のＣ−Ｃ面の断面図を図２（ｂ）に示す。図２に示すコンタクト抵抗検査用素子は、Ｎ型半導体領域２に接続する下層電極５ａとＰ型半導体領域３に接続する下層電極５ｂとを上層電極７ａ、７ｂ、７ｃで直列に接続した構造となっており、下層電極と上層電極の４個のコンタクトを直列に接続した構造となっている。このような構造とすると、コンタクト抵抗測定用電極８ａ、８ｄ間の抵抗値を１度測定することによって、コンタクト抵抗の異常を検出することができ、第１の実施の形態に比べて、測定回数を減らすことができるという利点がある。
【００１６】
このように、電位の異なる下層電極が存在し、電解液に接触する工程を通り形成する構造であれば、コンタクト抵抗検査用素子の構造は種々変更することが可能である。例えば、上記実施の形態では、下層電極がＮ型領域とＰ型領域にそれぞれ接続する構造としているが、電位の異なる半導体領域に接続する構造であればこの構造に限定されるものではない。また、抵抗を測定する下層電極と上層電極のコンタクトの数も限定されるものではない。
【００１７】
また、図３に示すように、半導体領域に、一方あるいは双方に電圧を印加するための電極９を備えておき、測定時の電圧印加方向が、ＰＮ接合の逆方向バイアスとなるように電圧を印加することにより、コンタクト抵抗の測定を正確に行うことができる。これは、ＰＮ接合の順方向バイアスとなると、コンタクト抵抗が著しく高くなった場合、ＰＮ接合を通して電流が流れてしまい、正確に抵抗値を測定できなくなるためである。なお、図３においては、Ｎ型領域２、Ｐ型領域３両方に電極９を備える構造となっているが、いずれか一方のみに電極９を備えた構造とすることも可能であるし、電極９を接続するＮ型領域２、Ｐ型領域３を別に形成する構造としても良い。
【００１８】
【発明の効果】
以上説明したように、コンタクト抵抗検査用素子の下層電極を、半導体装置の下層電極とほぼ同じ電位となるように構成することによって、ヴィアホール形成時やレジスト剥離時の下層電極の異常なエッチングに起因するコンタクト抵抗の異常を的確に捉えることが可能となる。
【００１９】
本発明のコンタクト抵抗検査用素子の形成は、半導体装置の製造と同時に行われるため、特別な製造工程の追加の必要がなく、簡便に形成することが可能である。さらに、コンタクト抵抗の測定は、従来同様電気的な測定であるため、測定が複雑になることもない。
【図面の簡単な説明】
【図１】本発明のコンタクト抵抗検査用素子の実施の形態を説明する図である。
【図２】本発明のコンタクト抵抗検査用素子の別の実施の形態を説明する図である。
【図３】本発明のコンタクト抵抗検査用素子の別の実施の形態を説明する図である。
【図４】多層配線構造を備えた半導体装置を説明する図である。
【図５】従来のコンタクト抵抗検査用素子を説明する図である。
【符号の説明】
１ 半導体基板
２ Ｎ型領域
３ Ｐ型領域
４ 第１の絶縁膜
５ 下層電極
６ 第２の絶縁膜
７ 上層電極
８ コンタクト抵抗測定用電極
９ 電極
Claims (2)
- エッチングにより層間絶縁膜を除去し、ヴィアホールを形成してそれぞれ別の半導体領域に接続する複数の下層電極を露出させた後、該下層電極と接続する上層電極を形成する半導体装置と同時に形成され、前記下層電極と前記上層電極との間のコンタクト抵抗の異常を検査するコンタクト抵抗検査用素子において、前記半導体領域と同時に形成される少なくとも２以上の半導体領域と、
前記下層電極と同時に形成され、少なくとも一及び別の前記半導体領域に接触する第１及び第２の電極と、
前記層間絶縁膜と同時に形成される絶縁膜と、
エッチングにより、前記層間絶縁膜と同時に前記第１、第２の電極上の前記絶縁膜の一部を除去して形成されるヴィアホールと、
前記上層電極と同時に形成され、前記ヴィアホールを通して前記第１、第２の電極とそれぞれ接続する第３、第４の電極とを備え、
直列に接続した前記第１の電極と前記第３の電極間、及び前記第２の電極と前記第４の電極間のコンタクト抵抗を測定する手段とを備えたことを特徴とするコンタクト抵抗検査用素子。 - 請求項１記載のコンタクト抵抗検査用素子において、前記半導体領域の少なくとも一つの電位を変化させる手段を備えたことを特徴とするコンタクト抵抗検査用素子。
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001259527A JP4306983B2 (ja) | 2001-08-29 | 2001-08-29 | コンタクト抵抗検査用素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068863A JP2003068863A (ja) | 2003-03-07 |
| JP4306983B2 true JP4306983B2 (ja) | 2009-08-05 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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2001
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| A131 | Notification of reasons for refusal |
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| A977 | Report on retrieval |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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