JP3175717B2 - 半導体記憶装置及び半導体製造方法 - Google Patents
半導体記憶装置及び半導体製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、コンタクト抵抗の
測定パターンを有する半導体記憶装置及び半導体製造方
法に関し、特に実際のセルアレイ内でコンタクトホール
抵抗を実測することが可能な半導体記憶装置及び半導体
製造方法に関する。
測定パターンを有する半導体記憶装置及び半導体製造方
法に関し、特に実際のセルアレイ内でコンタクトホール
抵抗を実測することが可能な半導体記憶装置及び半導体
製造方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置のセルアレイ内の
容量コンタクトホール抵抗の測定は特性測定専用回路で
行っている（第１従来技術）。図８に特性測定専用回路
の断面図を示す。Ｐ型シリコン基板７にＮ型拡散層１を
作り、セルアレイ内と同じ形状の容量コンタクトホール
２を開孔している。Ｎ型拡散層１は素子分離酸化膜８に
よって分離されている。容量下部電極６を形成して複数
個の容量コンタクトホール２，…，２を接続する。容量
下部電極６はＰＡＤ１６及びＰＡＤ１７に接続され
ている。このような回路構成において、ＰＡＤ１６及
びＰＡＤ１７にバイアスを加えることで容量コンタク
トホール２の抵抗を測定する。図９に特性測定専用回路
のパターンを示す。特性測定専用回路では図９のパター
ンが単独で形成されている。図１０に実際の製品のセル
アレイパターンを示す。図９と同様なパターンが繰り返
し並んでいる。また、コンタクト抵抗を測定する電極パ
ッドをスイッチ素子を介して測定する従来技術として
は、例えば、特開昭６１−１０４６５７号公報に記載の
ものがある（第２従来技術）。更に、メモリーセル内に
複数のコンタクト抵抗測定用の回路を設けスイッチ素子
を用いて切替を行って所望の回路のコンタクト抵抗を測
定する従来技術としては、例えば、特開平５−２９９６
０６号公報や特許第２５５１３４０号公報に記載のもの
がある（第３、第４従来技術）。
容量コンタクトホール抵抗の測定は特性測定専用回路で
行っている（第１従来技術）。図８に特性測定専用回路
の断面図を示す。Ｐ型シリコン基板７にＮ型拡散層１を
作り、セルアレイ内と同じ形状の容量コンタクトホール
２を開孔している。Ｎ型拡散層１は素子分離酸化膜８に
よって分離されている。容量下部電極６を形成して複数
個の容量コンタクトホール２，…，２を接続する。容量
下部電極６はＰＡＤ１６及びＰＡＤ１７に接続され
ている。このような回路構成において、ＰＡＤ１６及
びＰＡＤ１７にバイアスを加えることで容量コンタク
トホール２の抵抗を測定する。図９に特性測定専用回路
のパターンを示す。特性測定専用回路では図９のパター
ンが単独で形成されている。図１０に実際の製品のセル
アレイパターンを示す。図９と同様なパターンが繰り返
し並んでいる。また、コンタクト抵抗を測定する電極パ
ッドをスイッチ素子を介して測定する従来技術として
は、例えば、特開昭６１−１０４６５７号公報に記載の
ものがある（第２従来技術）。更に、メモリーセル内に
複数のコンタクト抵抗測定用の回路を設けスイッチ素子
を用いて切替を行って所望の回路のコンタクト抵抗を測
定する従来技術としては、例えば、特開平５−２９９６
０６号公報や特許第２５５１３４０号公報に記載のもの
がある（第３、第４従来技術）。
【０００３】
【発明が解決しようとする課題】しかしながら、第１乃
至第４従来技術では、通常、容量コンタクトホール２の
抵抗の測定は、図９のような単独パターンで測定を行っ
ている。しかし、単独パターンは実際の製品よりセルサ
イズが小さく、実際のパターンとはかけ離れた条件で製
造、加工される。そのため、容量コンタクトホール２の
形状に違いが生じ、実際のセルアレイ内の容量コンタク
トホール２の抵抗を正確に測定することができないとい
う問題点があった。またコンタクトの形状はセルアレイ
プレートの端部で変形し易く、実際のメモリセルではセ
ルアレイプレートの端部でコンタクト抜け不良になるこ
とが多々あるにもかかわらず、このようなコンタクト抜
け不良をモニターする手段（対策）が設けられていない
ため、実際のセルアレイ内のコンタクトの抵抗を実測す
ることが難しいという問題点があった。
至第４従来技術では、通常、容量コンタクトホール２の
抵抗の測定は、図９のような単独パターンで測定を行っ
ている。しかし、単独パターンは実際の製品よりセルサ
イズが小さく、実際のパターンとはかけ離れた条件で製
造、加工される。そのため、容量コンタクトホール２の
形状に違いが生じ、実際のセルアレイ内の容量コンタク
トホール２の抵抗を正確に測定することができないとい
う問題点があった。またコンタクトの形状はセルアレイ
プレートの端部で変形し易く、実際のメモリセルではセ
ルアレイプレートの端部でコンタクト抜け不良になるこ
とが多々あるにもかかわらず、このようなコンタクト抜
け不良をモニターする手段（対策）が設けられていない
ため、実際のセルアレイ内のコンタクトの抵抗を実測す
ることが難しいという問題点があった。
【０００４】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、実際のセルアレイ
内でコンタクトホール抵抗を実測することが可能な半導
体記憶装置及び半導体製造方法を提供する点にある。
のであり、その目的とするところは、実際のセルアレイ
内でコンタクトホール抵抗を実測することが可能な半導
体記憶装置及び半導体製造方法を提供する点にある。
【０００５】
【課題を解決するための手段】本発明の請求項１に記載
の要旨は、実際のセルアレイ内でコンタクトホール抵抗
を実測することが可能な半導体記憶装置であって、実際
のセルアレイ内に形成され、実パターンのセルアレイ内
のコンタクトホール抵抗を実測する少なくとも１つ以上
のコンタクトホール抵抗測定用ＴＥＧと、前記コンタク
トホール抵抗測定用ＴＥＧのいずれか１つを選択してコ
ンタクトホール抵抗を測定する時または通常時に使用可
能な電極パッドと、前記コンタクトホール抵抗を測定す
る時に前記コンタクトホール抵抗測定用ＴＥＧのいずれ
か１つを選択して共用化された電極パッドに接続し、ま
た通常使用時に通常回路の側に切り替えて前記共用化さ
れた電極パッドに接続する切り替え処理を実行する少な
くとも１つ以上の切替手段とを有することを特徴とする
半導体記憶装置に存する。また本発明の請求項２に記載
の要旨は、前記コンタクトホール抵抗測定用ＴＥＧは、
コンタクト抜け不良をモニターする手段であって、実際
のセルアレイ内の不良の起こり易い箇所に実際の回路と
同一形状で形成されていることを特徴とする請求項１に
記載の半導体記憶装置に存する。また本発明の請求項３
に記載の要旨は、前記切替手段を通常回路の側に切り替
えて前記共用化された電極パッドを前記通常使用する電
極パッドとして使用するように構成されていることを特
徴とする請求項１または２に記載の半導体記憶装置に存
する。また本発明の請求項４に記載の要旨は、前記切替
手段を前記コンタクトホール抵抗測定用ＴＥＧの側に切
り替えて前記共用化された電極パッドを前記コンタクト
ホール抵抗の実測用の電極パッドとしても使用するよう
に構成されていることを特徴とする請求項１または２に
記載の半導体記憶装置に存する。また本発明の請求項５
に記載の要旨は、複数種類のコンタクトホールに対して
コンタクトホール抵抗測定を行う場合、前記コンタクト
ホール毎のコンタクトサイズが異なるように構成するこ
とを特徴とする請求項１乃至４のいずれか一項に記載の
半導体記憶装置に存する。また本発明の請求項６に記載
の要旨は、実際のセルアレイ内でコンタクトホール抵抗
を実測することが可能な半導体装置の半導体製造方法で
あって、実パターンのセルアレイ内のコンタクトホール
抵抗を実測するための少なくとも１つ以上のコンタクト
ホール抵抗測定用ＴＥＧを実際のセルアレイ内に形成す
る工程と、前記コンタクトホール抵抗測定用ＴＥＧのい
ずれか１つを選択してコンタクトホール抵抗を測定する
ための電極パッドを半導体装置内に形成する工程と、通
常使用するための電極パッドを半導体装置内に形成する
工程と、前記コンタクトホール抵抗を測定する時に前記
コンタクトホール抵抗測定用ＴＥＧのいずれか１つを選
択して共用化された電極パッドに接続し、また通常使用
時に通常回路の側に切り替えて前記共用化された電極パ
ッドに接続する切り替え処理を実行する少なくとも１つ
以上の切替手段を半導体装置内に形成する工程と有する
ことを特徴とする半導体製造方法に存する。また本発明
の請求項７に記載の要旨は、前記コンタクトホール抵抗
測定用ＴＥＧを実際のセルアレイ内の不良の起こり易い
箇所に実際の回路と同一形状で形成する工程を有するこ
とを特徴とする請求項６に記載の半導体製造方法に存す
る。また本発明の請求項８に記載の要旨は、前記切替手
段を通常回路の側に切り替えて前記共用化された電極パ
ッドを前記通常使用する電極パッドとして使用するよう
に回路パターンを形成する工程を有することを特徴とす
る請求項６または７に記載の半導体製造方法に存する。
また本発明の請求項９に記載の要旨は、前記切替手段を
前記コンタクトホール抵抗測定用ＴＥＧの側に切り替え
て前記共用化された電極パッドを前記コンタクトホール
抵抗の実測用の電極パッドとしても使用するように回路
パターンを形成する工程を有することを特徴とする請求
項６または７に記載の半導体製造方法に存する。また本
発明の請求項１０に記載の要旨は、複数種類のコンタク
トホールに対してコンタクトホール抵抗測定を行う場
合、前記コンタクトホール毎のコンタクトサイズが異な
るように回路パターンを形成する工程を有することを特
徴とする請求項６乃至９のいずれか一項に記載の半導体
製造方法に存する。
の要旨は、実際のセルアレイ内でコンタクトホール抵抗
を実測することが可能な半導体記憶装置であって、実際
のセルアレイ内に形成され、実パターンのセルアレイ内
のコンタクトホール抵抗を実測する少なくとも１つ以上
のコンタクトホール抵抗測定用ＴＥＧと、前記コンタク
トホール抵抗測定用ＴＥＧのいずれか１つを選択してコ
ンタクトホール抵抗を測定する時または通常時に使用可
能な電極パッドと、前記コンタクトホール抵抗を測定す
る時に前記コンタクトホール抵抗測定用ＴＥＧのいずれ
か１つを選択して共用化された電極パッドに接続し、ま
た通常使用時に通常回路の側に切り替えて前記共用化さ
れた電極パッドに接続する切り替え処理を実行する少な
くとも１つ以上の切替手段とを有することを特徴とする
半導体記憶装置に存する。また本発明の請求項２に記載
の要旨は、前記コンタクトホール抵抗測定用ＴＥＧは、
コンタクト抜け不良をモニターする手段であって、実際
のセルアレイ内の不良の起こり易い箇所に実際の回路と
同一形状で形成されていることを特徴とする請求項１に
記載の半導体記憶装置に存する。また本発明の請求項３
に記載の要旨は、前記切替手段を通常回路の側に切り替
えて前記共用化された電極パッドを前記通常使用する電
極パッドとして使用するように構成されていることを特
徴とする請求項１または２に記載の半導体記憶装置に存
する。また本発明の請求項４に記載の要旨は、前記切替
手段を前記コンタクトホール抵抗測定用ＴＥＧの側に切
り替えて前記共用化された電極パッドを前記コンタクト
ホール抵抗の実測用の電極パッドとしても使用するよう
に構成されていることを特徴とする請求項１または２に
記載の半導体記憶装置に存する。また本発明の請求項５
に記載の要旨は、複数種類のコンタクトホールに対して
コンタクトホール抵抗測定を行う場合、前記コンタクト
ホール毎のコンタクトサイズが異なるように構成するこ
とを特徴とする請求項１乃至４のいずれか一項に記載の
半導体記憶装置に存する。また本発明の請求項６に記載
の要旨は、実際のセルアレイ内でコンタクトホール抵抗
を実測することが可能な半導体装置の半導体製造方法で
あって、実パターンのセルアレイ内のコンタクトホール
抵抗を実測するための少なくとも１つ以上のコンタクト
ホール抵抗測定用ＴＥＧを実際のセルアレイ内に形成す
る工程と、前記コンタクトホール抵抗測定用ＴＥＧのい
ずれか１つを選択してコンタクトホール抵抗を測定する
ための電極パッドを半導体装置内に形成する工程と、通
常使用するための電極パッドを半導体装置内に形成する
工程と、前記コンタクトホール抵抗を測定する時に前記
コンタクトホール抵抗測定用ＴＥＧのいずれか１つを選
択して共用化された電極パッドに接続し、また通常使用
時に通常回路の側に切り替えて前記共用化された電極パ
ッドに接続する切り替え処理を実行する少なくとも１つ
以上の切替手段を半導体装置内に形成する工程と有する
ことを特徴とする半導体製造方法に存する。また本発明
の請求項７に記載の要旨は、前記コンタクトホール抵抗
測定用ＴＥＧを実際のセルアレイ内の不良の起こり易い
箇所に実際の回路と同一形状で形成する工程を有するこ
とを特徴とする請求項６に記載の半導体製造方法に存す
る。また本発明の請求項８に記載の要旨は、前記切替手
段を通常回路の側に切り替えて前記共用化された電極パ
ッドを前記通常使用する電極パッドとして使用するよう
に回路パターンを形成する工程を有することを特徴とす
る請求項６または７に記載の半導体製造方法に存する。
また本発明の請求項９に記載の要旨は、前記切替手段を
前記コンタクトホール抵抗測定用ＴＥＧの側に切り替え
て前記共用化された電極パッドを前記コンタクトホール
抵抗の実測用の電極パッドとしても使用するように回路
パターンを形成する工程を有することを特徴とする請求
項６または７に記載の半導体製造方法に存する。また本
発明の請求項１０に記載の要旨は、複数種類のコンタク
トホールに対してコンタクトホール抵抗測定を行う場
合、前記コンタクトホール毎のコンタクトサイズが異な
るように回路パターンを形成する工程を有することを特
徴とする請求項６乃至９のいずれか一項に記載の半導体
製造方法に存する。
【０００６】
【発明の実施の形態】一般に、コンタクトの形状はセル
アレイプレートの端部で変形し易く、実際のメモリセル
ではセルアレイプレート１０の端部でコンタクト抜け不
良になることが多々ある。以下に示す半導体記憶装置及
び半導体製造方法の各実施形態は、このようなコンタク
ト抜け不良をモニターするために、実際のセルアレイ内
の不良の起こり易い箇所に実際の回路（例えば、メモリ
セル）と同一形状のコンタクトホール抵抗測定用ＴＥＧ
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ：専用評価素
子）を設けることで、実際のセルアレイ内のコンタクト
ホール抵抗を実測することを可能とする点に特徴を有し
ている。以下、本発明の実施の形態を図面に基づいて詳
細に説明する。
アレイプレートの端部で変形し易く、実際のメモリセル
ではセルアレイプレート１０の端部でコンタクト抜け不
良になることが多々ある。以下に示す半導体記憶装置及
び半導体製造方法の各実施形態は、このようなコンタク
ト抜け不良をモニターするために、実際のセルアレイ内
の不良の起こり易い箇所に実際の回路（例えば、メモリ
セル）と同一形状のコンタクトホール抵抗測定用ＴＥＧ
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ：専用評価素
子）を設けることで、実際のセルアレイ内のコンタクト
ホール抵抗を実測することを可能とする点に特徴を有し
ている。以下、本発明の実施の形態を図面に基づいて詳
細に説明する。
【０００７】（第１実施形態）図１は本発明にかかる半
導体記憶装置の第１実施形態を説明するための回路パタ
ーンである。図１を参照すると、本実施形態の半導体記
憶装置の回路パターンは、Ｎ型拡散層１、容量コンタク
トホール２、Ｂｉｔ線コンタクトホール３、ゲート配線
４、Ｂｉｔ線５、容量下部電極６を備えている。容量下
部電極６は横一列に配置されている複数個の容量コンタ
クトホール２，…，２の全てと導通している。またＢｉ
ｔ線５は横一列のＢｉｔ線コンタクトホール３と導通し
ている。図１の回路パターンのＸ−Ｘ線に沿った断面図
を図２に示す。Ｐ型シリコン基板７にＮ型拡散層１を形
成し、セルアレイ内と同じ形状の容量コンタクトホール
２を開孔している。Ｎ型拡散層１は素子分離酸化膜８に
よって分離されている。容量下部電極６を形成して複数
個の容量コンタクトホール２，…，２を接続している。
導体記憶装置の第１実施形態を説明するための回路パタ
ーンである。図１を参照すると、本実施形態の半導体記
憶装置の回路パターンは、Ｎ型拡散層１、容量コンタク
トホール２、Ｂｉｔ線コンタクトホール３、ゲート配線
４、Ｂｉｔ線５、容量下部電極６を備えている。容量下
部電極６は横一列に配置されている複数個の容量コンタ
クトホール２，…，２の全てと導通している。またＢｉ
ｔ線５は横一列のＢｉｔ線コンタクトホール３と導通し
ている。図１の回路パターンのＸ−Ｘ線に沿った断面図
を図２に示す。Ｐ型シリコン基板７にＮ型拡散層１を形
成し、セルアレイ内と同じ形状の容量コンタクトホール
２を開孔している。Ｎ型拡散層１は素子分離酸化膜８に
よって分離されている。容量下部電極６を形成して複数
個の容量コンタクトホール２，…，２を接続している。
【０００８】図３は本実施形態の半導体記憶装置の第１
実施形態を説明するための構成図である。図３を参照す
ると、本実施形態の半導体記憶装置は、ＧＮＤＰＡＤ９
（接地電位用の電極パッド）、セルアレイプレート１
０、バイアス印加用ＰＡＤ１１（バイアス印加用の電極
パッド）に接続する回路の切り替えを行うスイッチ手段
である一対の切替回路Ａ１２，１２、セルアレイプレー
ト１０内に形成されたコンタクトホール抵抗測定パター
ン１３（コンタクトホール抵抗測定用ＴＥＧ）、通常回
路１４を備えている。ＧＮＤＰＡＤ９及びバイアス印加
用ＰＡＤ１１は、一対の切替回路Ａ１２，１２を用いて
通常回路１４の側に切り替えられることにより、実製品
上の電極パッドとしても使用できる。同様に、一対の切
替回路Ａ１２，１２を用いて容量下部電極６の側及びＢ
ｉｔ線５の側に切り替えられることにより、コンタクト
ホール抵抗の実測用の電極パッドとしても使用できる。
実施形態を説明するための構成図である。図３を参照す
ると、本実施形態の半導体記憶装置は、ＧＮＤＰＡＤ９
（接地電位用の電極パッド）、セルアレイプレート１
０、バイアス印加用ＰＡＤ１１（バイアス印加用の電極
パッド）に接続する回路の切り替えを行うスイッチ手段
である一対の切替回路Ａ１２，１２、セルアレイプレー
ト１０内に形成されたコンタクトホール抵抗測定パター
ン１３（コンタクトホール抵抗測定用ＴＥＧ）、通常回
路１４を備えている。ＧＮＤＰＡＤ９及びバイアス印加
用ＰＡＤ１１は、一対の切替回路Ａ１２，１２を用いて
通常回路１４の側に切り替えられることにより、実製品
上の電極パッドとしても使用できる。同様に、一対の切
替回路Ａ１２，１２を用いて容量下部電極６の側及びＢ
ｉｔ線５の側に切り替えられることにより、コンタクト
ホール抵抗の実測用の電極パッドとしても使用できる。
【０００９】図１、図４、図５を用いて、図３の半導体
記憶装置の動作を説明する。図４は図３の半導体記憶装
置における、コンタクトホール抵抗を実測する時（コン
タクトホール抵抗実測時）の回路図である。本実施形態
の半導体記憶装置では、コンタクトホール抵抗実測時、
図４に示すように、一対の切替回路Ａ１２，１２を用い
てコンタクトホール抵抗測定パターン１３（コンタクト
ホール抵抗測定用ＴＥＧ）のＢｉｔ線５にバイアス印加
用ＰＡＤ１１を切り替えて接続すると同時に、コンタク
トホール抵抗測定パターン１３（コンタクトホール抵抗
測定用ＴＥＧ）の容量下部電極６にＧＮＤＰＡＤ９を接
続する。この状態でテスターを操作して図１に示すゲー
ト配線４をＯＮさせて容量コンタクトホール２とＢｉｔ
線コンタクトホール３を導通状態にすることで容量下部
電極６とＢｉｔ線５にバイアス電圧が印加されて電流が
流れる。このときの電流値と電圧値とを実測することに
より、Ｂｉｔ線コンタクトホール３及び容量コンタクト
ホール２の抵抗値を実測することができる。
記憶装置の動作を説明する。図４は図３の半導体記憶装
置における、コンタクトホール抵抗を実測する時（コン
タクトホール抵抗実測時）の回路図である。本実施形態
の半導体記憶装置では、コンタクトホール抵抗実測時、
図４に示すように、一対の切替回路Ａ１２，１２を用い
てコンタクトホール抵抗測定パターン１３（コンタクト
ホール抵抗測定用ＴＥＧ）のＢｉｔ線５にバイアス印加
用ＰＡＤ１１を切り替えて接続すると同時に、コンタク
トホール抵抗測定パターン１３（コンタクトホール抵抗
測定用ＴＥＧ）の容量下部電極６にＧＮＤＰＡＤ９を接
続する。この状態でテスターを操作して図１に示すゲー
ト配線４をＯＮさせて容量コンタクトホール２とＢｉｔ
線コンタクトホール３を導通状態にすることで容量下部
電極６とＢｉｔ線５にバイアス電圧が印加されて電流が
流れる。このときの電流値と電圧値とを実測することに
より、Ｂｉｔ線コンタクトホール３及び容量コンタクト
ホール２の抵抗値を実測することができる。
【００１０】図５は図３の半導体記憶装置における、通
常使用時の回路図である。本実施形態の半導体記憶装置
では、通常使用時、図５に示すように、一対の切替回路
Ａ１２，１２を用いて、ＧＮＤＰＡＤ９及びバイアス印
加用ＰＡＤ１１を通常回路１４の側に切り替えて接続す
ることで、コンタクトホール抵抗実測時に使用した電極
パッドを実製品で使用できる。
常使用時の回路図である。本実施形態の半導体記憶装置
では、通常使用時、図５に示すように、一対の切替回路
Ａ１２，１２を用いて、ＧＮＤＰＡＤ９及びバイアス印
加用ＰＡＤ１１を通常回路１４の側に切り替えて接続す
ることで、コンタクトホール抵抗実測時に使用した電極
パッドを実製品で使用できる。
【００１１】以上説明したように、第１実施形態によれ
ば、実パターンのセルアレイ内のコンタクトホール抵抗
を実測することができるといった効果を奏する。例え
ば、実際のセルアレイプレート１０の端部では、ＰＲ露
光時のハレーション、ドライエッチングのマイクロロー
ディング効果等の影響に起因してコンタクトホール径が
小さくなることがある。それらの影響により、特性測定
専用回路のコンタクトホール抵抗と実パターンのコンタ
クトホール抵抗は異なる値になる。しかし、図３に示す
ように実パターンのセルアレイ内に特性実測用のパター
ンを設けることにより、実際のコンタクトホール抵抗を
得ることができる。また、一対の切替回路Ａ１２，１２
を用いることにより、通常使用する電極パッドを用いて
コンタクトホール抵抗の実測を行うのでチップ面積はほ
とんど増加しないといった効果を奏する。
ば、実パターンのセルアレイ内のコンタクトホール抵抗
を実測することができるといった効果を奏する。例え
ば、実際のセルアレイプレート１０の端部では、ＰＲ露
光時のハレーション、ドライエッチングのマイクロロー
ディング効果等の影響に起因してコンタクトホール径が
小さくなることがある。それらの影響により、特性測定
専用回路のコンタクトホール抵抗と実パターンのコンタ
クトホール抵抗は異なる値になる。しかし、図３に示す
ように実パターンのセルアレイ内に特性実測用のパター
ンを設けることにより、実際のコンタクトホール抵抗を
得ることができる。また、一対の切替回路Ａ１２，１２
を用いることにより、通常使用する電極パッドを用いて
コンタクトホール抵抗の実測を行うのでチップ面積はほ
とんど増加しないといった効果を奏する。
【００１２】（第２実施形態）本発明の第２実施形態を
図６を用いて説明する。図６は本実施形態の半導体記憶
装置の第２実施形態を説明するための構成図である。第
２実施形態の半導体記憶装置の構成が第１実施形態の半
導体記憶装置の構成と異なっているのは、一対の切替回
路Ｂ１５，１５を一対の切替回路Ａ１２，１２と並列に
追加した点である。本実施形態の半導体記憶装置では、
コンタクトホール抵抗の実測時、一対の切替回路Ｂ１
５，１５の一方は複数あるコンタクトホール抵抗測定パ
ターン１３（コンタクトホール抵抗測定用ＴＥＧ）のＢ
ｉｔ線５，…，５の中の１つを選択してバイアス印加用
ＰＡＤ１１に接続し、同時に一対の切替回路Ｂ１５，１
５の他方は、複数あるコンタクトホール抵抗測定パター
ン１３（コンタクトホール抵抗測定用ＴＥＧ）の容量下
部電極６，…，６の中の１つを選択してＧＮＤＰＡＤ９
に接続する。これと連動して、一対の切替回路Ａ１２，
１２の各々を一対の切替回路Ｂ１５，１５の側に切り替
える。この状態でテスターを操作して図１に示すゲート
配線４をＯＮさせて容量コンタクトホール２とＢｉｔ線
コンタクトホール３を導通状態にすることで容量下部電
極６とＢｉｔ線５にバイアス電圧が印加されて電流が流
れる。このときの電流値と電圧値とを実測することによ
り、Ｂｉｔ線コンタクトホール３及び容量コンタクトホ
ール２の抵抗値を実測することができる。これにより、
セルアレイ内に多数のコンタクトホール抵抗実測回路を
設けてもそれぞれについて実測することが可能となり、
セル内の所望の位置のコンタクトホール抵抗の実測が可
能となる。
図６を用いて説明する。図６は本実施形態の半導体記憶
装置の第２実施形態を説明するための構成図である。第
２実施形態の半導体記憶装置の構成が第１実施形態の半
導体記憶装置の構成と異なっているのは、一対の切替回
路Ｂ１５，１５を一対の切替回路Ａ１２，１２と並列に
追加した点である。本実施形態の半導体記憶装置では、
コンタクトホール抵抗の実測時、一対の切替回路Ｂ１
５，１５の一方は複数あるコンタクトホール抵抗測定パ
ターン１３（コンタクトホール抵抗測定用ＴＥＧ）のＢ
ｉｔ線５，…，５の中の１つを選択してバイアス印加用
ＰＡＤ１１に接続し、同時に一対の切替回路Ｂ１５，１
５の他方は、複数あるコンタクトホール抵抗測定パター
ン１３（コンタクトホール抵抗測定用ＴＥＧ）の容量下
部電極６，…，６の中の１つを選択してＧＮＤＰＡＤ９
に接続する。これと連動して、一対の切替回路Ａ１２，
１２の各々を一対の切替回路Ｂ１５，１５の側に切り替
える。この状態でテスターを操作して図１に示すゲート
配線４をＯＮさせて容量コンタクトホール２とＢｉｔ線
コンタクトホール３を導通状態にすることで容量下部電
極６とＢｉｔ線５にバイアス電圧が印加されて電流が流
れる。このときの電流値と電圧値とを実測することによ
り、Ｂｉｔ線コンタクトホール３及び容量コンタクトホ
ール２の抵抗値を実測することができる。これにより、
セルアレイ内に多数のコンタクトホール抵抗実測回路を
設けてもそれぞれについて実測することが可能となり、
セル内の所望の位置のコンタクトホール抵抗の実測が可
能となる。
【００１３】一方、本実施形態の半導体記憶装置では、
通常使用時、一対の切替回路Ａ１２，１２を用いて、Ｇ
ＮＤＰＡＤ９及びバイアス印加用ＰＡＤ１１を通常回路
１４の側に切り替えて接続することで、コンタクトホー
ル抵抗実測時に使用した電極パッドを実製品で使用でき
る。
通常使用時、一対の切替回路Ａ１２，１２を用いて、Ｇ
ＮＤＰＡＤ９及びバイアス印加用ＰＡＤ１１を通常回路
１４の側に切り替えて接続することで、コンタクトホー
ル抵抗実測時に使用した電極パッドを実製品で使用でき
る。
【００１４】（第３実施形態）本発明の第３実施形態を
図７を用いて説明する。図７は本発明にかかる半導体記
憶装置の第３実施形態を説明するための回路パターンで
ある。第３実施形態の半導体記憶装置の回路パターンが
第１実施形態の半導体記憶装置の回路パターンと異なる
のは、Ｂｉｔ線コンタクトホール３の寸法が大きくなっ
ている点である。これにより、容量コンタクトホール２
の抵抗のみを実測することができる。また、逆に容量コ
ンタクトホール２を大きくすると、Ｂｉｔ線コンタクト
ホール３の抵抗のみを実測することができる。
図７を用いて説明する。図７は本発明にかかる半導体記
憶装置の第３実施形態を説明するための回路パターンで
ある。第３実施形態の半導体記憶装置の回路パターンが
第１実施形態の半導体記憶装置の回路パターンと異なる
のは、Ｂｉｔ線コンタクトホール３の寸法が大きくなっ
ている点である。これにより、容量コンタクトホール２
の抵抗のみを実測することができる。また、逆に容量コ
ンタクトホール２を大きくすると、Ｂｉｔ線コンタクト
ホール３の抵抗のみを実測することができる。
【００１５】なお、本発明が上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。また上記構成部
材の数、位置、形状等は上記実施の形態に限定されず、
本発明を実施する上で好適な数、位置、形状等にするこ
とができる。また、各図において、同一構成要素には同
一符号を付している。
【００１６】
【発明の効果】本発明は以上のように構成されているの
で、実パターンのセルアレイ内のコンタクトホール抵抗
を実測することができる。すなわち、実パターンのセル
アレイ内に特性実測用のパターンを設けることにより、
実際のコンタクトホール抵抗を得ることができる。また
一対の切替回路を用いることにより、通常使用する電極
パッドを用いてコンタクトホール抵抗の実測を行うので
チップ面積はほとんど増加しないといった効果を奏す
る。
で、実パターンのセルアレイ内のコンタクトホール抵抗
を実測することができる。すなわち、実パターンのセル
アレイ内に特性実測用のパターンを設けることにより、
実際のコンタクトホール抵抗を得ることができる。また
一対の切替回路を用いることにより、通常使用する電極
パッドを用いてコンタクトホール抵抗の実測を行うので
チップ面積はほとんど増加しないといった効果を奏す
る。
【図１】本発明にかかる半導体記憶装置の第１実施形態
を説明するための回路パターンである。
を説明するための回路パターンである。
【図２】図１の回路パターンのＸ−Ｘ線に沿った断面図
である。
である。
【図３】本実施形態の半導体記憶装置の第１実施形態を
説明するための構成図である。
説明するための構成図である。
【図４】図３の半導体記憶装置における、コンタクトホ
ール抵抗を実測する時（コンタクトホール抵抗実測時）
の回路図である。
ール抵抗を実測する時（コンタクトホール抵抗実測時）
の回路図である。
【図５】図３の半導体記憶装置における、通常使用時の
回路図である。
回路図である。
【図６】本実施形態の半導体記憶装置の第２実施形態を
説明するための構成図である。
説明するための構成図である。
【図７】本発明にかかる半導体記憶装置の第３実施形態
を説明するための回路パターンである。
を説明するための回路パターンである。
【図８】従来の半導体記憶装置における特性測定用回路
の断面図である。
の断面図である。
【図９】図８の特性測定専用回路の回路図である。
【図１０】実際の製品のセルアレイパターンである。
１…Ｎ型拡散層 ２…容量コンタクトホール ３…Ｂｉｔ線コンタクトホール ４…ゲート配線 ５…Ｂｉｔ線 ６…容量下部電極 ７…Ｐ型シリコン基板 ８…素子分離酸化膜 ９…ＧＮＤＰＡＤ（共用化された電極パッド） １０…セルアレイプレート １１…バイアス印加用ＰＡＤ（共用化された電極パッ
ド） １２…切替回路Ａ（切替手段） １３…コンタクトホール抵抗測定パターン（コンタクト
ホール抵抗測定用ＴＥＧ） １４…通常回路 １５…切替回路Ｂ（切替手段） １６…ＰＡＤ １７…ＰＡＤ
ド） １２…切替回路Ａ（切替手段） １３…コンタクトホール抵抗測定パターン（コンタクト
ホール抵抗測定用ＴＥＧ） １４…通常回路 １５…切替回路Ｂ（切替手段） １６…ＰＡＤ １７…ＰＡＤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/10 ６２１Ｚ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/3205 H01L 21/66 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (10)
- 【請求項１】 実際のセルアレイ内でコンタクトホール
抵抗を実測することが可能な半導体記憶装置であって、 実際のセルアレイ内に形成され、実パターンのセルアレ
イ内のコンタクトホール抵抗を実測する少なくとも１つ
以上のコンタクトホール抵抗測定用ＴＥＧと、 前記コンタクトホール抵抗測定用ＴＥＧのいずれか１つ
を選択してコンタクトホール抵抗を測定する時または通
常時に使用可能な電極パッドと、 前記コンタクトホール抵抗を測定する時に前記コンタク
トホール抵抗測定用ＴＥＧのいずれか１つを選択して共
用化された電極パッドに接続し、また通常使用時に通常
回路の側に切り替えて前記共用化された電極パッドに接
続する切り替え処理を実行する少なくとも１つ以上の切
替手段とを有することを特徴とする半導体記憶装置。 - 【請求項２】 前記コンタクトホール抵抗測定用ＴＥＧ
は、コンタクト抜け不良をモニターする手段であって、
実際のセルアレイ内の不良の起こり易い箇所に実際の回
路と同一形状で形成されていることを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記切替手段を通常回路の側に切り替え
て前記共用化された電極パッドを前記通常使用する電極
パッドとして使用するように構成されていることを特徴
とする請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記切替手段を前記コンタクトホール抵
抗測定用ＴＥＧの側に切り替えて前記共用化された電極
パッドを前記コンタクトホール抵抗の実測用の電極パッ
ドとしても使用するように構成されていることを特徴と
する請求項１または２に記載の半導体記憶装置。 - 【請求項５】 複数種類のコンタクトホールに対してコ
ンタクトホール抵抗測定を行う場合、前記コンタクトホ
ール毎のコンタクトサイズが異なるように構成すること
を特徴とする請求項１乃至４のいずれか一項に記載の半
導体記憶装置。 - 【請求項６】 実際のセルアレイ内でコンタクトホール
抵抗を実測することが可能な半導体装置の半導体製造方
法であって、 実パターンのセルアレイ内のコンタクトホール抵抗を実
測するための少なくとも１つ以上のコンタクトホール抵
抗測定用ＴＥＧを実際のセルアレイ内に形成する工程
と、 前記コンタクトホール抵抗測定用ＴＥＧのいずれか１つ
を選択してコンタクトホール抵抗を測定するための電極
パッドを半導体装置内に形成する工程と、 通常使用するための電極パッドを半導体装置内に形成す
る工程と、 前記コンタクトホール抵抗を測定する時に前記コンタク
トホール抵抗測定用ＴＥＧのいずれか１つを選択して共
用化された電極パッドに接続し、また通常使用時に通常
回路の側に切り替えて前記共用化された電極パッドに接
続する切り替え処理を実行する少なくとも１つ以上の切
替手段を半導体装置内に形成する工程と有することを特
徴とする半導体製造方法。 - 【請求項７】 前記コンタクトホール抵抗測定用ＴＥＧ
を実際のセルアレイ内の不良の起こり易い箇所に実際の
回路と同一形状で形成する工程を有することを特徴とす
る請求項６に記載の半導体製造方法。 - 【請求項８】 前記切替手段を通常回路の側に切り替え
て前記共用化された電極パッドを前記通常使用する電極
パッドとして使用するように回路パターンを形成する工
程を有することを特徴とする請求項６または７に記載の
半導体製造方法。 - 【請求項９】 前記切替手段を前記コンタクトホール抵
抗測定用ＴＥＧの側に切り替えて前記共用化された電極
パッドを前記コンタクトホール抵抗の実測用の電極パッ
ドとしても使用するように回路パターンを形成する工程
を有することを特徴とする請求項６または７に記載の半
導体製造方法。 - 【請求項１０】 複数種類のコンタクトホールに対して
コンタクトホール抵抗測定を行う場合、前記コンタクト
ホール毎のコンタクトサイズが異なるように回路パター
ンを形成する工程を有することを特徴とする請求項６乃
至９のいずれか一項に記載の半導体製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36701998A JP3175717B2 (ja) | 1998-12-24 | 1998-12-24 | 半導体記憶装置及び半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36701998A JP3175717B2 (ja) | 1998-12-24 | 1998-12-24 | 半導体記憶装置及び半導体製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196036A JP2000196036A (ja) | 2000-07-14 |
| JP3175717B2 true JP3175717B2 (ja) | 2001-06-11 |
Family
ID=18488267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36701998A Expired - Fee Related JP3175717B2 (ja) | 1998-12-24 | 1998-12-24 | 半導体記憶装置及び半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3175717B2 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
| JP2003100905A (ja) * | 2001-09-25 | 2003-04-04 | Sony Corp | マスクパターン、半導体装置の評価サンプル作成方法および半導体評価サンプルの評価方法 |
| KR100399976B1 (ko) * | 2001-11-23 | 2003-09-29 | 주식회사 하이닉스반도체 | 콘택 저항 측정용 테스트 패턴 및 그 제조 방법 |
| JP2005277338A (ja) | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | 半導体装置及びその検査方法 |
| US7934997B2 (en) | 2006-11-30 | 2011-05-03 | Schaeffler Technologies Gmbh & Co. Kg | Torque limiter and method for assemblying a torque limiter |
| KR100935195B1 (ko) * | 2007-11-29 | 2010-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 패턴 |
-
1998
- 1998-12-24 JP JP36701998A patent/JP3175717B2/ja not_active Expired - Fee Related
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| JP2000196036A (ja) | 2000-07-14 |
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