JPH10233419A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10233419A JPH10233419A JP9049728A JP4972897A JPH10233419A JP H10233419 A JPH10233419 A JP H10233419A JP 9049728 A JP9049728 A JP 9049728A JP 4972897 A JP4972897 A JP 4972897A JP H10233419 A JPH10233419 A JP H10233419A
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- potential
- power supply
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2855—Environmental, reliability or burn-in testing
- G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 半導体ウェハー状態で、複数の半導体回路を
一括してエージングすることができ、また、複数の半導
体回路の電気的特性を個別に独立して測定することがで
きる半導体装置を提供する。 【解決手段】 半導体装置は、半導体ウェハー上に形成
された複数の半導体回路１の隣り合う２つの間に設けら
れた第１と第２の不純物注入領域１０、１３とを有す
る。前記複数の半導体回路の各々は、高電位側電源パタ
ーン１４、低電位側電源パターン１７と、制御パターン
１１を有している。エージング時には、電源パターン１
４、１７を直列に接続して所定電圧が印加される。ま
た、プロービング時には、制御パターン１１に予め決め
られた電圧を印加して特定半導体回路が他の半導体回路
から絶縁される。
一括してエージングすることができ、また、複数の半導
体回路の電気的特性を個別に独立して測定することがで
きる半導体装置を提供する。 【解決手段】 半導体装置は、半導体ウェハー上に形成
された複数の半導体回路１の隣り合う２つの間に設けら
れた第１と第２の不純物注入領域１０、１３とを有す
る。前記複数の半導体回路の各々は、高電位側電源パタ
ーン１４、低電位側電源パターン１７と、制御パターン
１１を有している。エージング時には、電源パターン１
４、１７を直列に接続して所定電圧が印加される。ま
た、プロービング時には、制御パターン１１に予め決め
られた電圧を印加して特定半導体回路が他の半導体回路
から絶縁される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ウェハー状態で多数の半導体回路をエージン
グすることができ、また、ウェハー状態で各半導体回路
の電気的特性を測定することができる半導体装置に関す
る。
し、特に、ウェハー状態で多数の半導体回路をエージン
グすることができ、また、ウェハー状態で各半導体回路
の電気的特性を測定することができる半導体装置に関す
る。
【０００２】
【従来の技術】従来、半導体装置を作製する場合、半導
体のプロセスが完了した後、まず、半導体回路の電気的
特性が評価されていた。このために、個々の半導体回路
のパッドに直接検査治具のプローブを接触させ、その半
導体回路の電気的特性が評価されていた。この工程はプ
ロービングと呼ばれる。
体のプロセスが完了した後、まず、半導体回路の電気的
特性が評価されていた。このために、個々の半導体回路
のパッドに直接検査治具のプローブを接触させ、その半
導体回路の電気的特性が評価されていた。この工程はプ
ロービングと呼ばれる。
【０００３】次に、半導体ウェハーはダイシングされ、
評価された電気的特性に従って、良品の半導体チップが
選別される。
評価された電気的特性に従って、良品の半導体チップが
選別される。
【０００４】次に、良品の半導体チップは、ダイボンド
及びワイヤーボンドといったパッケージング工程に通さ
れる。その後、パッケージされた半導体チップは、ボー
ド等に設置された状態で炉に入れられ、一定の負荷がか
けられる。この工程はエージングもしくはバーンインと
呼ばれる。エージング後、再度電気的特性が評価され、
初期不良が発生したものが除かれ良品が出荷されてい
る。
及びワイヤーボンドといったパッケージング工程に通さ
れる。その後、パッケージされた半導体チップは、ボー
ド等に設置された状態で炉に入れられ、一定の負荷がか
けられる。この工程はエージングもしくはバーンインと
呼ばれる。エージング後、再度電気的特性が評価され、
初期不良が発生したものが除かれ良品が出荷されてい
る。
【０００５】このように、半導体装置の従来の製造工程
では、個別の半導体チップが半導体ウェハーから切り出
された後にエージングが行われていた。このため、各半
導体チップに初期不良が発生するかどうかを判別するこ
とができない。初期不良が発生するおそれがあるものも
パッケージングされ、その後エージングされていた。従
って、初期不良が発生した半導体チップのパッケージン
グ工程の時間と材料が無駄となり、製品価格を押し上げ
ることになっていた。
では、個別の半導体チップが半導体ウェハーから切り出
された後にエージングが行われていた。このため、各半
導体チップに初期不良が発生するかどうかを判別するこ
とができない。初期不良が発生するおそれがあるものも
パッケージングされ、その後エージングされていた。従
って、初期不良が発生した半導体チップのパッケージン
グ工程の時間と材料が無駄となり、製品価格を押し上げ
ることになっていた。
【０００６】そこで、ウェハー状態で、エージングを行
うことができる半導体装置についての要望が生じた。上
記問題を解決するために、種々の方法が提案されてい
る。
うことができる半導体装置についての要望が生じた。上
記問題を解決するために、種々の方法が提案されてい
る。
【０００７】例えば、第１の方法として、半導体ウェハ
ー上の各チップの必要パッド、例えば電源パッドＶDD、
ＶSSと対応する位置に、ボールグリッド等の凸部を設
け、それらを結線するパターンを有するフィルムを半導
体ウェハーの上に貼り付けた状態で、半導体ウェハーを
炉に入れてエージングをウェハー単位で行う方法が提案
されている。
ー上の各チップの必要パッド、例えば電源パッドＶDD、
ＶSSと対応する位置に、ボールグリッド等の凸部を設
け、それらを結線するパターンを有するフィルムを半導
体ウェハーの上に貼り付けた状態で、半導体ウェハーを
炉に入れてエージングをウェハー単位で行う方法が提案
されている。
【０００８】また、第２の方法として、ウェハー上の各
チップの必要パッドが配線により全て接続され、そのパ
ッドに外部から電圧を印加しながらウェハー単位でエー
ジングを行う方法が提案されている。
チップの必要パッドが配線により全て接続され、そのパ
ッドに外部から電圧を印加しながらウェハー単位でエー
ジングを行う方法が提案されている。
【０００９】
【発明が解決しようとする課題】しかしながら、第１の
方法では、フィルム上の凸部と、半導体チップ上のパッ
ドとの接続を高温下で長時間安定して確保することが困
難である。接続状態は見た目に同じに見え、たくさんの
チップが並列に接続されているため、消費電流による判
定も難しい。この結果、接続状態の良否を外部から判定
することが困難である。
方法では、フィルム上の凸部と、半導体チップ上のパッ
ドとの接続を高温下で長時間安定して確保することが困
難である。接続状態は見た目に同じに見え、たくさんの
チップが並列に接続されているため、消費電流による判
定も難しい。この結果、接続状態の良否を外部から判定
することが困難である。
【００１０】又、第２の方法では、エージングは良好に
行うことができるが、プロービング時に、測定対象外の
複数の半導体チップも同じ電源ラインに接続されている
ため、特性評価（特に消費電流測定）が難しい。また、
ダイシング時に、パッド間を接続する配線パターンの金
属がダイシングブレードに当たり、その摩耗を早めると
いう問題がある。更に、切断後の配線金属の端部がムキ
出しのため、そこから、金属の腐食が内部へ進行すると
いった問題もあった。
行うことができるが、プロービング時に、測定対象外の
複数の半導体チップも同じ電源ラインに接続されている
ため、特性評価（特に消費電流測定）が難しい。また、
ダイシング時に、パッド間を接続する配線パターンの金
属がダイシングブレードに当たり、その摩耗を早めると
いう問題がある。更に、切断後の配線金属の端部がムキ
出しのため、そこから、金属の腐食が内部へ進行すると
いった問題もあった。
【００１１】
【発明が解決しようとする課題】本発明は、上記事情に
鑑みてなされたもので、半導体ウェハー状態で複数の半
導体回路を一括してエージングすることができ、また、
半導体ウェハー状態で複数の半導体回路の電気的特性を
個別に独立して測定することができる半導体装置を提供
することにある。
鑑みてなされたもので、半導体ウェハー状態で複数の半
導体回路を一括してエージングすることができ、また、
半導体ウェハー状態で複数の半導体回路の電気的特性を
個別に独立して測定することができる半導体装置を提供
することにある。
【００１２】
【課題を解決するための手段】本発明の第１の観点を達
成するために、半導体装置は、半導体ウェハー上に形成
された複数の半導体回路と、前記複数の半導体回路の隣
り合う２つの間に、それら２つの半導体回路と一部と重
なるように設けられた第１と第２の不純物注入領域とを
有する。前記複数の半導体回路の各々は、高電位側電源
ライン、低電位側電源ラインと、制御パターンを有して
いる。前記複数の半導体回路が直列に接続されるよう
に、前記複数の半導体回路の各々の高電位側電源ライン
と前記各低電位側電源ラインが、前記対応する第１の不
純物注入領域と前記対応する第２の不純物注入領域にそ
れぞれ接続され、また高電位側電源と低電位側電源にそ
れぞれ接続され、前記第１の不純物注入領域を介しての
前記高電位側電源ライン間の接続と前記第２の不純物注
入領域を介しての前記低電位側電源ライン間の接続が、
前記各半導体回路の前記制御パターンに予め決められた
電圧が印加されたとき、電気的に断たれる。
成するために、半導体装置は、半導体ウェハー上に形成
された複数の半導体回路と、前記複数の半導体回路の隣
り合う２つの間に、それら２つの半導体回路と一部と重
なるように設けられた第１と第２の不純物注入領域とを
有する。前記複数の半導体回路の各々は、高電位側電源
ライン、低電位側電源ラインと、制御パターンを有して
いる。前記複数の半導体回路が直列に接続されるよう
に、前記複数の半導体回路の各々の高電位側電源ライン
と前記各低電位側電源ラインが、前記対応する第１の不
純物注入領域と前記対応する第２の不純物注入領域にそ
れぞれ接続され、また高電位側電源と低電位側電源にそ
れぞれ接続され、前記第１の不純物注入領域を介しての
前記高電位側電源ライン間の接続と前記第２の不純物注
入領域を介しての前記低電位側電源ライン間の接続が、
前記各半導体回路の前記制御パターンに予め決められた
電圧が印加されたとき、電気的に断たれる。
【００１３】エージング時には、半導体ウェハー上に形
成された複数の半導体回路の隣り合う２つの間に提供さ
れた第１と第２の不純物注入領域を介して前記複数の半
導体回路の高電位側電源ラインと低電位側電源ラインと
を直列に接続して所定電圧が印加される。こうして半導
体ウェハー状態でエージングが実行されることができ
る。また、プロービング時には、前記複数の半導体回路
のうちの特定半導体回路又は特定半導体回路とそれに隣
り合う半導体回路の制御パターンに予め決められた電圧
をプローブにより印加して前記特定半導体回路が他の半
導体回路から絶縁される。また、前記特定半導体回路の
前記高電位側電源ラインと前記低電位側電源ラインとに
プローブにより電圧が印加され前記特定半導体回路の電
気的特性が調べられる。
成された複数の半導体回路の隣り合う２つの間に提供さ
れた第１と第２の不純物注入領域を介して前記複数の半
導体回路の高電位側電源ラインと低電位側電源ラインと
を直列に接続して所定電圧が印加される。こうして半導
体ウェハー状態でエージングが実行されることができ
る。また、プロービング時には、前記複数の半導体回路
のうちの特定半導体回路又は特定半導体回路とそれに隣
り合う半導体回路の制御パターンに予め決められた電圧
をプローブにより印加して前記特定半導体回路が他の半
導体回路から絶縁される。また、前記特定半導体回路の
前記高電位側電源ラインと前記低電位側電源ラインとに
プローブにより電圧が印加され前記特定半導体回路の電
気的特性が調べられる。
【００１４】本発明の第２の観点を達成するために、半
導体装置は、半導体ウェハー上に形成された複数の半導
体回路と、前記複数の半導体回路の隣り合う２つの間
に、それら２つの半導体回路と一部と重なるように設け
られた第１の不純物注入領域と前記複数の半導体回路に
共通に提供された第２の不純物注入領域とを有してい
る。前記複数の半導体回路の各々は、高電位側電源ライ
ン、低電位側電源ラインと、制御パターンを有してい
る。前記複数の半導体回路が直列に接続されるように、
前記複数の半導体回路の各々の高電位側電源ラインと前
記各低電位側電源ラインがのうちの一方、例えば高電位
側電源ラインが、前記対応する第１の不純物注入領域に
接続される。また残りの前記各低電位側電源ラインが、
前記第２の不純物注入領域に接続される。前記高電位側
電源ラインが高電位側電源と、また低電位側電源ライン
が低電位側電源と接続される。前記第１の不純物注入領
域を介しての、前記高電位側電源ライン間の接続が、前
記各半導体回路の前記制御パターンに予め決められた電
圧が印加されたとき、電気的に断たれる。
導体装置は、半導体ウェハー上に形成された複数の半導
体回路と、前記複数の半導体回路の隣り合う２つの間
に、それら２つの半導体回路と一部と重なるように設け
られた第１の不純物注入領域と前記複数の半導体回路に
共通に提供された第２の不純物注入領域とを有してい
る。前記複数の半導体回路の各々は、高電位側電源ライ
ン、低電位側電源ラインと、制御パターンを有してい
る。前記複数の半導体回路が直列に接続されるように、
前記複数の半導体回路の各々の高電位側電源ラインと前
記各低電位側電源ラインがのうちの一方、例えば高電位
側電源ラインが、前記対応する第１の不純物注入領域に
接続される。また残りの前記各低電位側電源ラインが、
前記第２の不純物注入領域に接続される。前記高電位側
電源ラインが高電位側電源と、また低電位側電源ライン
が低電位側電源と接続される。前記第１の不純物注入領
域を介しての、前記高電位側電源ライン間の接続が、前
記各半導体回路の前記制御パターンに予め決められた電
圧が印加されたとき、電気的に断たれる。
【００１５】エージング時には、半導体ウェハー上に形
成された複数の半導体回路の隣り合う２つの間に提供さ
れた第１の不純物注入領域と前記複数の半導体回路に共
通に提供された第２の不純物注入領域とにより高電位側
電源ラインと低電位側電源ラインとが直列に接続されて
所定電圧が印加される。これによりエージングが実行さ
れる。また、プロービング時には、前記複数の半導体回
路のうちの特定半導体回路又は特定半導体回路とそれに
隣り合う半導体回路の制御パターンに予め決められた電
圧をプローブにより印加して前記特定半導体回路を他の
半導体回路から絶縁し、前記特定半導体回路の前記高電
位側電源ラインと前記低電位側電源ラインとにプローブ
により電圧を印加して前記特定半導体回路の電気的特性
が調べられる。
成された複数の半導体回路の隣り合う２つの間に提供さ
れた第１の不純物注入領域と前記複数の半導体回路に共
通に提供された第２の不純物注入領域とにより高電位側
電源ラインと低電位側電源ラインとが直列に接続されて
所定電圧が印加される。これによりエージングが実行さ
れる。また、プロービング時には、前記複数の半導体回
路のうちの特定半導体回路又は特定半導体回路とそれに
隣り合う半導体回路の制御パターンに予め決められた電
圧をプローブにより印加して前記特定半導体回路を他の
半導体回路から絶縁し、前記特定半導体回路の前記高電
位側電源ラインと前記低電位側電源ラインとにプローブ
により電圧を印加して前記特定半導体回路の電気的特性
が調べられる。
【００１６】
【発明の実施の形態】以下に、添付図面を参照して、本
発明の半導体装置について詳細に説明する。
発明の半導体装置について詳細に説明する。
【００１７】図１は、本発明の半導体装置が形成される
半導体ウェハー９０を示す。半導体ウェハー９０には
従来よく知られている半導体製造プロセスにより複数の
半導体回路１がマトリクス状に作製されている。また、
半導体ウェハー９０には、電源接続用に高電位側電源パ
ッドＶDDと低電位側電源パッドＶSSが設けられている。
複数の半導体回路１は、行毎に直列に接続され、更に電
源パッドＶDDとＶSSに接続されている電源ラインに接続
されている。
半導体ウェハー９０を示す。半導体ウェハー９０には
従来よく知られている半導体製造プロセスにより複数の
半導体回路１がマトリクス状に作製されている。また、
半導体ウェハー９０には、電源接続用に高電位側電源パ
ッドＶDDと低電位側電源パッドＶSSが設けられている。
複数の半導体回路１は、行毎に直列に接続され、更に電
源パッドＶDDとＶSSに接続されている電源ラインに接続
されている。
【００１８】図２は、半導体ウェハー９０上に作製され
た本発明の第１の実施形態にかかる複数の半導体回路１
のある行の一部を示す平面配置図である。図２を参照し
て、複数の半導体回路１（１−０、１−１、１−２、・
・・）がｎ型不純物注入領域１０とｎ型不純物注入領域
１３（１３−１、１３−２、・・・）により直列に接続
されている。不純物注入領域１０は低電位側電源パッド
ＶＳＳに接続されている。不純物注入領域１３は、半導
体ウェハーの端部又は中央で高電位側電源パッドＶDDに
接続されている。
た本発明の第１の実施形態にかかる複数の半導体回路１
のある行の一部を示す平面配置図である。図２を参照し
て、複数の半導体回路１（１−０、１−１、１−２、・
・・）がｎ型不純物注入領域１０とｎ型不純物注入領域
１３（１３−１、１３−２、・・・）により直列に接続
されている。不純物注入領域１０は低電位側電源パッド
ＶＳＳに接続されている。不純物注入領域１３は、半導
体ウェハーの端部又は中央で高電位側電源パッドＶDDに
接続されている。
【００１９】次に、図２から図４を参照して、各半導体
チップの内部の平面構成を、半導体チップ１−１を例に
とり、詳細に説明する。図２に示されるように半導体回
路１−１では、低電位電源パターン１７−１が絶縁膜７
１を介してウェハー９０上に形成されている。低電位電
源パターン１７−１は、内部回路（図示せず）に加え
て、コンタクトホールにより不純物注入領域１０に接続
されている。また、低電位電源パターン１７−１と不純
物注入領域１０の間のコンタクトの上には絶縁膜７２を
介して低電位電源パッド１８−１が形成されている。こ
れにより各半導体回路１は不純物注入領域１０により低
電位電源パッドＶSSに接続されている。
チップの内部の平面構成を、半導体チップ１−１を例に
とり、詳細に説明する。図２に示されるように半導体回
路１−１では、低電位電源パターン１７−１が絶縁膜７
１を介してウェハー９０上に形成されている。低電位電
源パターン１７−１は、内部回路（図示せず）に加え
て、コンタクトホールにより不純物注入領域１０に接続
されている。また、低電位電源パターン１７−１と不純
物注入領域１０の間のコンタクトの上には絶縁膜７２を
介して低電位電源パッド１８−１が形成されている。こ
れにより各半導体回路１は不純物注入領域１０により低
電位電源パッドＶSSに接続されている。
【００２０】一方、図３と図４を参照して、高電位電源
パターン１４−１が絶縁膜７１を介してウェハー９０上
に形成されている。高電位電源パターン１４−１は、上
記内部回路（図示せず）に加えて、コンタクトホールに
より、半導体回路１−０と１−１間の不純物注入領域１
３−１に、また、コンタクト１９−１により不純物注入
領域１３−２に接続されている。また、高電位電源パタ
ーン１４−１と不純物注入領域１３−１の間のコンタク
トの上には絶縁膜７２を介して高電位電源パッド１５−
１が形成されている。不純物注入領域を介してその行の
端部の半導体回路あるいは不純物注入領域１３が高電位
側電源ＶDDに接続されている。尚、不純物注入領域１３
−１の図３に示される突出部は無くとも良い。即ち、不
純物注入領域１３−１は、長方形の平面形状であっても
良い。
パターン１４−１が絶縁膜７１を介してウェハー９０上
に形成されている。高電位電源パターン１４−１は、上
記内部回路（図示せず）に加えて、コンタクトホールに
より、半導体回路１−０と１−１間の不純物注入領域１
３−１に、また、コンタクト１９−１により不純物注入
領域１３−２に接続されている。また、高電位電源パタ
ーン１４−１と不純物注入領域１３−１の間のコンタク
トの上には絶縁膜７２を介して高電位電源パッド１５−
１が形成されている。不純物注入領域を介してその行の
端部の半導体回路あるいは不純物注入領域１３が高電位
側電源ＶDDに接続されている。尚、不純物注入領域１３
−１の図３に示される突出部は無くとも良い。即ち、不
純物注入領域１３−１は、長方形の平面形状であっても
良い。
【００２１】更に、制御パターン１１−１が、絶縁膜７
１を介して形成されている。制御パターン１１−１の制
御用端部４０は不純物注入領域１３−１上を越えてのび
ている。制御パターン１１−１の上には、絶縁膜７２を
介して制御パッド１２−１が形成されている。制御パッ
ド１２−１はエージング時には電気的に浮いたままであ
る。
１を介して形成されている。制御パターン１１−１の制
御用端部４０は不純物注入領域１３−１上を越えてのび
ている。制御パターン１１−１の上には、絶縁膜７２を
介して制御パッド１２−１が形成されている。制御パッ
ド１２−１はエージング時には電気的に浮いたままであ
る。
【００２２】半導体回路１−０、１−２は、高電位側パ
ターンと低電位側パターンが半導体回路１−１と同様な
構成を有している。半導体回路１−２では、制御パター
ン１２−２が、絶縁膜７１を介して形成されている。制
御パターン１２−２の制御用端部４０は不純物注入領域
１３−２上を越えてのびている。制御パターン１２−２
の上には、絶縁膜７２を介して制御パッド１２−２が形
成されている。
ターンと低電位側パターンが半導体回路１−１と同様な
構成を有している。半導体回路１−２では、制御パター
ン１２−２が、絶縁膜７１を介して形成されている。制
御パターン１２−２の制御用端部４０は不純物注入領域
１３−２上を越えてのびている。制御パターン１２−２
の上には、絶縁膜７２を介して制御パッド１２−２が形
成されている。
【００２３】次に、複数の半導体装置１を半導体ウェハ
ー９０に形成された状態でエージングし、プロービング
する工程について説明する。エージングに際しては、半
導体ウェハー９０上に形成された電源パッドＶDDとＶSS
に電源が接続される。全ての半導体装置１は、不純物注
入領域１０と不純物注入領域１３（１３−１、１３−
２、・・・）により、直列に電源パッドＶDDとＶSSに接
続されているので、ボールグリッド等を使用することな
くエージングを行うことができる。このとき、不純物注
入領域１０と１３は、１ｘ１０17から１ｘ１０18の不純
物濃度を有しているので十分に抵抗が小さい。従って、
電源ラインでの電圧降下はそれほど大きくないので、半
導体装置１を十分にエージングすることができる。これ
により、初期不良品を明らかにすることができる。
ー９０に形成された状態でエージングし、プロービング
する工程について説明する。エージングに際しては、半
導体ウェハー９０上に形成された電源パッドＶDDとＶSS
に電源が接続される。全ての半導体装置１は、不純物注
入領域１０と不純物注入領域１３（１３−１、１３−
２、・・・）により、直列に電源パッドＶDDとＶSSに接
続されているので、ボールグリッド等を使用することな
くエージングを行うことができる。このとき、不純物注
入領域１０と１３は、１ｘ１０17から１ｘ１０18の不純
物濃度を有しているので十分に抵抗が小さい。従って、
電源ラインでの電圧降下はそれほど大きくないので、半
導体装置１を十分にエージングすることができる。これ
により、初期不良品を明らかにすることができる。
【００２４】次にプロービングが行われる。プロービン
グ時には半導体ウェハー９０の電源パッドＶDDとＶSSは
電源から絶縁されている。プロービングでは、例えば４
本のプローブを有する治具が使用される。第１のプロー
ブは高電位側電源パターン１４−１の高電位側電源パッ
ド１５−１に接続され、第２のプローブは低電位側電源
パターン１７−１の低電位側電源パッド１８−１に接続
される。第３のプローブは制御パターン１１−１の制御
パッド１２−１に接続される。第４のプローブは制御パ
ターン１１−２の制御パッド１２−２に接続される。
グ時には半導体ウェハー９０の電源パッドＶDDとＶSSは
電源から絶縁されている。プロービングでは、例えば４
本のプローブを有する治具が使用される。第１のプロー
ブは高電位側電源パターン１４−１の高電位側電源パッ
ド１５−１に接続され、第２のプローブは低電位側電源
パターン１７−１の低電位側電源パッド１８−１に接続
される。第３のプローブは制御パターン１１−１の制御
パッド１２−１に接続される。第４のプローブは制御パ
ターン１１−２の制御パッド１２−２に接続される。
【００２５】第１と第２のプローブはそれぞれ電源と接
地（ＧＮＤ）に接続される。第３と第４のプローブには
−１Ｖから−２Ｖの負電圧が印加される。制御パターン
１１−１は、絶縁膜７１を介して不純物注入領域１３−
１上にのびているので、制御パターン１１−１をゲート
とするＭＯＳＦＥＴと同様な構造をしている。不純物注
入領域１３−１はｎ型なので、制御パターン１１−１に
負電圧を印加することにより空乏層が広がり、半導体回
路１−０と半導体回路１−１の間を電気的に絶縁するこ
とができる。同様に制御パッド１２−２に負電圧を印加
することにより、半導体回路１−１と半導体回路１−２
の間を電気的に絶縁することができる。このようにし
て、第３と第４のプローブに負の電圧を印加することに
より、半導体回路１−１は、他の半導体回路から絶縁さ
れ、個別に独立してその電気的特性をテストすることが
できる。
地（ＧＮＤ）に接続される。第３と第４のプローブには
−１Ｖから−２Ｖの負電圧が印加される。制御パターン
１１−１は、絶縁膜７１を介して不純物注入領域１３−
１上にのびているので、制御パターン１１−１をゲート
とするＭＯＳＦＥＴと同様な構造をしている。不純物注
入領域１３−１はｎ型なので、制御パターン１１−１に
負電圧を印加することにより空乏層が広がり、半導体回
路１−０と半導体回路１−１の間を電気的に絶縁するこ
とができる。同様に制御パッド１２−２に負電圧を印加
することにより、半導体回路１−１と半導体回路１−２
の間を電気的に絶縁することができる。このようにし
て、第３と第４のプローブに負の電圧を印加することに
より、半導体回路１−１は、他の半導体回路から絶縁さ
れ、個別に独立してその電気的特性をテストすることが
できる。
【００２６】検査終了後、半導体ウェハー９０は点線８
０に沿ってダイシングされる。このダイシング領域には
金属パターンは存在しない。ただ、ｎ型不純物注入領域
が存在するだけである。従って、ダイシング時に、刃を
損傷することがない。また、ダイシングの後、金属パタ
ーンに沿って腐食が進行することがない。
０に沿ってダイシングされる。このダイシング領域には
金属パターンは存在しない。ただ、ｎ型不純物注入領域
が存在するだけである。従って、ダイシング時に、刃を
損傷することがない。また、ダイシングの後、金属パタ
ーンに沿って腐食が進行することがない。
【００２７】本実施形態では、半導体回路１−１には制
御パターン１１−１が１つだけ設けられている。しかし
ながら、チップエリアに余裕があれば、図５に示すよう
に半導体回路１−１内に２つの制御パターン１１−１と
６８−１を設けてもよい。制御パターン６８−１は制御
パターン１１−１と同様な構造を有し、制御パッド６９
−１には負電圧が印加される。これにより、半導体回路
１−１を他の半導体回路から絶縁するようにしても良
い。この場合、２つの半導体回路にまたがることなく、
第１から第４のプローブは一つの半導体回路内のパッド
に接触させられるので、検査の操作性が向上する。
御パターン１１−１が１つだけ設けられている。しかし
ながら、チップエリアに余裕があれば、図５に示すよう
に半導体回路１−１内に２つの制御パターン１１−１と
６８−１を設けてもよい。制御パターン６８−１は制御
パターン１１−１と同様な構造を有し、制御パッド６９
−１には負電圧が印加される。これにより、半導体回路
１−１を他の半導体回路から絶縁するようにしても良
い。この場合、２つの半導体回路にまたがることなく、
第１から第４のプローブは一つの半導体回路内のパッド
に接触させられるので、検査の操作性が向上する。
【００２８】次に、本発明の第２の実施形態による半導
体装置について説明する。図６は、第２の実施形態によ
る半導体装置のパターン配置図である。第１の実施形態
では、低電圧電源ＶSS側には共通の不純物注入領域１０
が設けられていた。しかしながら、本実施形態では低電
圧電源ＶＳＳ側も第１の実施形態の高電圧電源ＶDD側と
同様に構成されている。
体装置について説明する。図６は、第２の実施形態によ
る半導体装置のパターン配置図である。第１の実施形態
では、低電圧電源ＶSS側には共通の不純物注入領域１０
が設けられていた。しかしながら、本実施形態では低電
圧電源ＶＳＳ側も第１の実施形態の高電圧電源ＶDD側と
同様に構成されている。
【００２９】即ち、図６を参照して、半導体回路１−１
を例にとり説明すると、低電位電源パターン２４−１が
絶縁膜７１と７２を介してウェハー９０上に形成されて
いる。低電位電源パターン２４−１は、上記内部回路
（図示せず）に加えて、コンタクトホールにより不純物
注入領域３０−１に接続されている。また、低電位電源
パターン２４−１と不純物注入領域３０−１の間のコン
タクトの上には絶縁膜７２を介して低電位電源パッド２
２−１が形成されている。これにより、第１の実施例に
おける高電位電源と同様に、各半導体回路１は不純物注
入領域３０により低電位電源パッドＶSSに接続されてい
る。
を例にとり説明すると、低電位電源パターン２４−１が
絶縁膜７１と７２を介してウェハー９０上に形成されて
いる。低電位電源パターン２４−１は、上記内部回路
（図示せず）に加えて、コンタクトホールにより不純物
注入領域３０−１に接続されている。また、低電位電源
パターン２４−１と不純物注入領域３０−１の間のコン
タクトの上には絶縁膜７２を介して低電位電源パッド２
２−１が形成されている。これにより、第１の実施例に
おける高電位電源と同様に、各半導体回路１は不純物注
入領域３０により低電位電源パッドＶSSに接続されてい
る。
【００３０】一方、高電位電源パターン１４−１は第１
の実施形態と同様に形成されているので、説明は省略す
る。
の実施形態と同様に形成されているので、説明は省略す
る。
【００３１】更に、制御パターン２０−１が、絶縁膜７
１を介して形成されている。制御パターン２０−１の制
御用端部の一方４０−１−ａは、ｎ型不純物注入領域１
３−１上を越えてのびている。また、他方の制御用端部
４０−１−ｂは、ｎ型不純物注入領域３０−１上を越え
てのびている。制御パターン２０−１の上には、絶縁膜
７２を介して制御パッド２１−１が形成されている。
１を介して形成されている。制御パターン２０−１の制
御用端部の一方４０−１−ａは、ｎ型不純物注入領域１
３−１上を越えてのびている。また、他方の制御用端部
４０−１−ｂは、ｎ型不純物注入領域３０−１上を越え
てのびている。制御パターン２０−１の上には、絶縁膜
７２を介して制御パッド２１−１が形成されている。
【００３２】半導体回路１−２では、高電位側パターン
と低電位側パターンは半導体回路１−１と同様な構成を
有している。半導体回路１−２では、制御パターン２１
−１が、絶縁膜７１を介して形成されている。制御パタ
ーン２０−２の制御用端部４０−２−ａと４０−２−ｂ
は、それぞれ不純物注入領域１３−２と３０−２上を越
えてのびている。制御パターン２０−２の上には、絶縁
膜７２を介して制御パッド２１−２が形成されている。
と低電位側パターンは半導体回路１−１と同様な構成を
有している。半導体回路１−２では、制御パターン２１
−１が、絶縁膜７１を介して形成されている。制御パタ
ーン２０−２の制御用端部４０−２−ａと４０−２−ｂ
は、それぞれ不純物注入領域１３−２と３０−２上を越
えてのびている。制御パターン２０−２の上には、絶縁
膜７２を介して制御パッド２１−２が形成されている。
【００３３】エージングとプロービング時の動作は第１
の実施形態におけるそれらと同様であるので説明は省略
する。この場合、半導体回路１−１は、制御パッド２１
−１と２１−２に負電圧を印加することにより、４つの
不純物注入領域１３−１、１３−２、３０−１、３０−
２に空乏層が発生して他の半導体回路１−０と１−２か
ら絶縁される。
の実施形態におけるそれらと同様であるので説明は省略
する。この場合、半導体回路１−１は、制御パッド２１
−１と２１−２に負電圧を印加することにより、４つの
不純物注入領域１３−１、１３−２、３０−１、３０−
２に空乏層が発生して他の半導体回路１−０と１−２か
ら絶縁される。
【００３４】本実施形態では、半導体装置は低電位側電
源においても、高電位側電源と同様に不純物注入領域を
介して接続されているので、より確実に半導体回路を他
の半導体装置から独立してテストすることができる。ま
た、共通の不純物注入領域を設ける必要がないので半導
体ウェハー上のエリアをより有効に使用することができ
る。
源においても、高電位側電源と同様に不純物注入領域を
介して接続されているので、より確実に半導体回路を他
の半導体装置から独立してテストすることができる。ま
た、共通の不純物注入領域を設ける必要がないので半導
体ウェハー上のエリアをより有効に使用することができ
る。
【００３５】次に、本発明の第３の実施形態による半導
体装置について説明する。第３の実施形態の基本構成は
第２の実施形態とほぼ同様であるので、異なる点だけを
説明する。本実施形態では、不純物注入領域は２重構造
となっている。即ち、ｎ型の不純物注入領域ウェル３２
（３２−１，３２−２、・・・）と３６（３６−１、３
６−２、・・・）の中にｐ型の不純物注入領域３４（３
４−１、３４−２、・・・）と３８（３８−１、３８−
２、・・・）がそれぞれ形成されている。従って、本実
施形態では、制御パターン２０の制御パッド２１には正
の電圧が印加され、空乏層が広がることになる。これに
より、第１及び第２の実施形態と同様に動作させること
ができる。また、半導体回路がチップとして切り出され
たとき、高電位側電源電圧として一般に３Ｖあるいは５
Ｖ等の正の電源電圧が使用される。制御パッド２１と高
電位側電源パッド１５とが接続されれば、不純物注入領
域３２と３６に空乏層が形成されるので、チップの端部
が電圧が印加されたまま、むき出しになることを防ぐこ
とができる。
体装置について説明する。第３の実施形態の基本構成は
第２の実施形態とほぼ同様であるので、異なる点だけを
説明する。本実施形態では、不純物注入領域は２重構造
となっている。即ち、ｎ型の不純物注入領域ウェル３２
（３２−１，３２−２、・・・）と３６（３６−１、３
６−２、・・・）の中にｐ型の不純物注入領域３４（３
４−１、３４−２、・・・）と３８（３８−１、３８−
２、・・・）がそれぞれ形成されている。従って、本実
施形態では、制御パターン２０の制御パッド２１には正
の電圧が印加され、空乏層が広がることになる。これに
より、第１及び第２の実施形態と同様に動作させること
ができる。また、半導体回路がチップとして切り出され
たとき、高電位側電源電圧として一般に３Ｖあるいは５
Ｖ等の正の電源電圧が使用される。制御パッド２１と高
電位側電源パッド１５とが接続されれば、不純物注入領
域３２と３６に空乏層が形成されるので、チップの端部
が電圧が印加されたまま、むき出しになることを防ぐこ
とができる。
【００３６】以上の実施形態では、半導体回路内の電源
パターンは独立して設けられていた。しかしながら、チ
ップ間の高電位側と低電位（ＧＮＤ）側の両方あるいは
一方の接続を図８（ａ）に示すように半導体層１００−
１によって行っても良い。この場合、制御パターンは、
パッド１２−１に負電圧が印加されたとき、その半導体
層中に空乏層を形成して半導体回路を絶縁するように動
作する。他に、図８（ｂ）に示すように、半導体層１１
０−１及び電極１４−１の組合せによりチップ間の接続
を行っても良い。
パターンは独立して設けられていた。しかしながら、チ
ップ間の高電位側と低電位（ＧＮＤ）側の両方あるいは
一方の接続を図８（ａ）に示すように半導体層１００−
１によって行っても良い。この場合、制御パターンは、
パッド１２−１に負電圧が印加されたとき、その半導体
層中に空乏層を形成して半導体回路を絶縁するように動
作する。他に、図８（ｂ）に示すように、半導体層１１
０−１及び電極１４−１の組合せによりチップ間の接続
を行っても良い。
【００３７】
【発明の効果】上記のように、本発明の半導体装置によ
れば、半導体ウェハー状態で複数の半導体回路を一括し
てエージングすることができ、また、半導体ウェハー状
態で複数の半導体回路の電気的特性を個別に独立して測
定することができる。
れば、半導体ウェハー状態で複数の半導体回路を一括し
てエージングすることができ、また、半導体ウェハー状
態で複数の半導体回路の電気的特性を個別に独立して測
定することができる。
【図１】半導体ウェハーに形成された半導体装置を示す
図である。
図である。
【図２】本発明の第１の実施形態にかかる半導体装置の
平面配置図である。
平面配置図である。
【図３】図２に示される本発明の第１の実施形態にかか
る半導体装置において、線Ａ−Ａ’で切り取ったときの
断面図である。
る半導体装置において、線Ａ−Ａ’で切り取ったときの
断面図である。
【図４】図２に示される本発明の第１の実施形態にかか
る半導体装置において、線Ｂ−Ｂ’で切り取ったときの
断面図である。
る半導体装置において、線Ｂ−Ｂ’で切り取ったときの
断面図である。
【図５】本発明の第１の実施形態にかかる半導体装置の
変形例の平面配置図である。
変形例の平面配置図である。
【図６】本発明の第２の実施形態にかかる半導体装置の
平面配置図である。
平面配置図である。
【図７】本発明の第３の実施形態にかかる半導体装置の
平面配置図である。
平面配置図である。
【図８】（ａ）はチップ間の接続が半導体層を用いてな
されている例を示す図であり、（ｂ）はチップ間の接続
が半導体層と電極（電源パターン）の両方でなされてい
る例を示す図である。
されている例を示す図であり、（ｂ）はチップ間の接続
が半導体層と電極（電源パターン）の両方でなされてい
る例を示す図である。
１： 半導体回路 １０、１３、３０、３２、３４、３６、３８：不純物注
入領域 １１、２０、６８：制御パターン １２、２１：制御パッド １４：高電位側電源パターン １５：高電位側電源パッド １７、２４：低電位側電源パターン １８、２２：低電位側電源パッド ９０：半導体ウェハー
入領域 １１、２０、６８：制御パターン １２、２１：制御パッド １４：高電位側電源パターン １５：高電位側電源パッド １７、２４：低電位側電源パターン １８、２２：低電位側電源パッド ９０：半導体ウェハー
Claims (4)
- 【請求項１】 半導体ウェハー上に形成された複数の半
導体回路と、 前記複数の半導体回路の隣り合う２つの間に、それら２
つの半導体回路と一部と重なるように設けられた第１と
第２の不純物注入領域とを有する半導体装置であって、 前記複数の半導体回路の各々は、高電位側電源ライン、
低電位側電源ラインと、制御パターンを有し、 前記複数の半導体回路が直列に接続されるように、前記
複数の半導体回路の各々の高電位側電源ラインと前記各
低電位側電源ラインが、前記対応する第１の不純物注入
領域と前記対応する第２の不純物注入領域にそれぞれ接
続され、また高電位側電源と低電位側電源にそれぞれ接
続され、前記第１の不純物注入領域を介しての前記高電
位側電源ライン間の接続と前記第２の不純物注入領域を
介しての前記低電位側電源ライン間の接続が、前記各半
導体回路の前記制御パターンに予め決められた電圧が印
加されたとき、電気的に断たれる半導体装置。 - 【請求項２】 半導体ウェハー上に形成された複数の半
導体回路と、 前記複数の半導体回路の隣り合う２つの間に、それら２
つの半導体回路と一部と重なるように設けられた第１の
不純物注入領域と前記複数の半導体回路に共通に提供さ
れた第２の不純物注入領域とを有し、 前記複数の半導体回路の各々は、高電位側電源ライン、
低電位側電源ラインと、制御パターンを有し、 前記複数の半導体回路が直列に接続されるように、前記
複数の半導体回路の各々の高電位側電源ラインと前記各
低電位側電源ラインがのうちの一方が、前記対応する第
１の不純物注入領域に接続され、また前記複数の半導体
回路の各々の高電位側電源ラインと前記各低電位側電源
ラインがのうちの他方が、前記第２の不純物注入領域に
接続され、前記複数の半導体回路の各々の高電位側電源
ラインと前記各低電位側電源ラインがのうちの前記一方
が、高電位側電源と低電位側電源とのうちの一方に接続
され、前記第２の不純物注入領域が前記高電位側電源と
前記低電位側電源とのうちの他方に接続され、前記第１
の不純物注入領域を介しての、前記高電位側電源ライン
と前記各低電位側電源ラインがのうちの前記一方間の接
続が、前記各半導体回路の前記制御パターンに予め決め
られた電圧が印加されたとき、電気的に断たれる半導体
装置。 - 【請求項３】 エージング時に、半導体ウェハー上に形
成された複数の半導体回路の隣り合う２つの間に提供さ
れた第１と第２の不純物注入領域を介して前記複数の半
導体回路の高電位側電源ラインと低電位側電源ラインと
を直列に接続して所定電圧を印加することによりエージ
ングが実行され、プロービング時に前記複数の半導体回
路のうちの特定半導体回路又は特定半導体回路とそれに
隣り合う半導体回路の制御パターンに予め決められた電
圧をプローブにより印加して前記特定半導体回路を他の
半導体回路から絶縁し、前記特定半導体回路の前記高電
位側電源ラインと前記低電位側電源ラインとにプローブ
により電圧を印加して前記特定半導体回路の電気的特性
が調べられる半導体装置。 - 【請求項４】 エージング時に半導体ウェハー上に形成
された複数の半導体回路の隣り合う２つの間に提供され
た第１の不純物注入領域と前記複数の半導体回路に共通
に提供された第２の不純物注入領域とにより高電位側電
源ラインと低電位側電源ラインとを直列に接続して所定
電圧を印加することによりエージングが実行され、プロ
ービング時に前記複数の半導体回路のうちの特定半導体
回路又は特定半導体回路とそれに隣り合う半導体回路の
制御パターンに予め決められた電圧をプローブにより印
加して前記特定半導体回路を他の半導体回路から絶縁
し、前記特定半導体回路の前記高電位側電源ラインと前
記低電位側電源ラインとにプローブにより電圧を印加し
て前記特定半導体回路の電気的特性が調べられる半導体
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04972897A JP3815835B2 (ja) | 1997-02-18 | 1997-02-18 | 半導体装置 |
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| US09/401,800 US6063641A (en) | 1997-02-18 | 1999-09-22 | Method of measuring electrical characteristics of semiconductor circuit in wafer state and semiconductor device for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04972897A JP3815835B2 (ja) | 1997-02-18 | 1997-02-18 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10233419A true JPH10233419A (ja) | 1998-09-02 |
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Family
ID=12839257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04972897A Expired - Fee Related JP3815835B2 (ja) | 1997-02-18 | 1997-02-18 | 半導体装置 |
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| JP2000258495A (ja) * | 1999-03-12 | 2000-09-22 | Oki Electric Ind Co Ltd | 半導体デバイス試験装置 |
| US6468891B2 (en) | 2000-02-24 | 2002-10-22 | Micron Technology, Inc. | Stereolithographically fabricated conductive elements, semiconductor device components and assemblies including such conductive elements, and methods |
| US7057518B2 (en) * | 2001-06-22 | 2006-06-06 | Schmidt Dominik J | Systems and methods for testing wireless devices |
| JP2006073821A (ja) * | 2004-09-02 | 2006-03-16 | Sharp Corp | 半導体集積回路装置 |
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Family Cites Families (6)
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|---|---|---|---|---|
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| US5059899A (en) * | 1990-08-16 | 1991-10-22 | Micron Technology, Inc. | Semiconductor dies and wafers and methods for making |
| US5214657A (en) * | 1990-09-21 | 1993-05-25 | Micron Technology, Inc. | Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers |
| US5241266A (en) * | 1992-04-10 | 1993-08-31 | Micron Technology, Inc. | Built-in test circuit connection for wafer level burnin and testing of individual dies |
| US5489538A (en) * | 1992-08-21 | 1996-02-06 | Lsi Logic Corporation | Method of die burn-in |
| JPH07169807A (ja) * | 1993-12-16 | 1995-07-04 | Nippondenso Co Ltd | 半導体ウェハ |
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- 1997-02-18 JP JP04972897A patent/JP3815835B2/ja not_active Expired - Fee Related
- 1997-10-24 US US08/957,157 patent/US5986282A/en not_active Expired - Fee Related
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- 1999-09-22 US US09/401,800 patent/US6063641A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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