TWI670797B - 用於製程限制良率測試的方法及結構 - Google Patents

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Abstract

本發明揭露一種製造積體電路晶片的方法，該方法包括形成一個或多個線路結構以促進測試裝置的製程限制良率(PLY)測試。線路結構包括連接區陣列以及圍繞該陣列的一組金屬墊。各連接區包括兩部分，各部分具有與相應兩端子測試裝置的端子電性連接的兩個節點。在用探針卡執行PLY測試期間，通過該連接區在該測試裝置與該金屬墊之間的電性連接允許各測試裝置被單獨測試。可選地，後續形成具有相同足印的額外線路結構並使其相互堆疊。將這些額外線路結構用於使用同一探針卡的PLY測試。可選地，在堆疊線路結構之間形成虛墊以提升魯棒性。本發明還揭露依據此方法所形成的一種半導體結構。

Description

用於製程限制良率測試的方法及結構
本發明關於製程限制良率(process limiting yield；PLY)測試(也就是，良率監控)，尤其關於用於PLY測試的方法及結構。
具體地說，在積體電路製造期間，執行在線測試以檢測可能負面影響良率的興趣缺陷(defect of interest；DOI)。可利用晶圓上測試結構直接在積體電路生產線中的特定製程之後執行這些測試(也被稱為製程限制良率(PLY)測試)，該晶圓上測試結構包括可使用例如探針卡探測的一個或多個被測裝置(device under test；DUT)。此類測試結構通常通過考慮下面的一個或多個因素來設計：被測裝置(DUT)敏感性；DUT-區；DUT-可測試性；成本-效益；以及測試期間的結構剛性。DUT-敏感性是指給定特定類型DUT，相關缺陷類型的覆蓋範圍。DUT-區是指足以確保缺陷可檢測的缺陷擷取剖面。DUT-可測試性是指DUT與測試儀的相容性。成本-效益考慮包括例如最大限度地降低測試結構的尺寸，將探針卡重複用於不同 的測試結構等。結構剛性考慮包括例如承受探針觸壓(touchdown)而具有最小損傷的能力。不幸的是，在用於PLY測試的目前大多數可行的測試結構中，在上述因素之間進行折中(例如，在DUT-敏感性與成本-效益之間；在DUT-區與成本-效益之間；成本-效益與結構剛性之間等)。
鑒於上述，本文中揭露一種製造積體電路(integrated circuit；IC)晶片的方法的實施例，該方法包括形成一個或多個線路結構以促進測試裝置的製程限制良率(PLY)測試。具體地說，在積體電路製造期間，第一線路結構可形成於半導體晶圓上並用於使用探針卡的PLY測試。該第一線路結構可包括一陣列連接區以及圍繞該陣列的一組金屬墊。各連接區可包括兩部分，各部分具有與相應兩端子測試裝置的端子電性連接的兩個節點。在PLY測試期間，該線路結構的該配置允許響應所施加的電壓單獨地自各測試裝置作電流測量，並且還確保在測試時，流過給定測試裝置的電流不受流過任意其它測試裝置的電流的影響，這樣做無需納入附加的二極體或選擇元件。可選地，後續可形成具有相同足印(footprint)的一個或多個額外線路結構並使其相互堆疊。可將該一個或多個額外線路結構用於使用同一探針卡的PLY測試。可選地，在該堆疊線路結構之間可形成虛墊以提升結構魯棒性(robustness)，如下面更詳細所述。本文中還揭露依據上述方法所形成的一種半導體結構的實施例。
尤其，本文中揭露一種積體電路製造方法的實施例，該方法包括在生產線的特定層級形成用於測試裝置的一個或多個堆疊線路結構並使用該線路結構進行製程限制良率(PLY)測試。
具體地說，該方法可包括在半導體晶圓上製造積體電路晶片期間，在該半導體晶圓上形成第一線路結構。此第一線路結構可包括第一陣列連接區以及第一組金屬墊。
該第一陣列中的該連接區可呈行列的網格模式設置並可與第一批測試裝置尤其兩端子測試裝置電性連接，各連接區可包括第一部分及第二部分。該第一部分可具有與相應第一測試裝置的兩個端子(也就是，第一對端子)電性連接的第一及第二節點。該第二部分可具有與相應第二測試裝置的兩個端子(也就是，第二對端子)電性連接的第三及第四節點。
該第一組中的該金屬墊可圍繞該第一陣列連接區的周邊。具體地說，該第一組金屬墊可包括第一金屬墊、第二金屬墊、第三金屬墊以及第四金屬墊。該第一金屬墊可沿該第一陣列的第一側設置。該第二金屬墊可沿該第一陣列的第二側設置。該第三金屬墊可沿與該第一側相對的該第一陣列的第三側設置。該第四金屬墊可沿與該第二側相對的該第一陣列的第四側設置。
該第一金屬墊的其中之一及該第三金屬墊的其中之一可鄰近該第一陣列中的各行連接區的相對端部設 置。而且，在各行(column)，該相鄰第一金屬墊可與該行中的該連接區的該第一部分中的所有第一節點電性連接，從而與電性連接該些第一節點的該第一測試裝置電性連接。類似地，在各行，該相鄰第三金屬墊可與該行中的該連接區的該第二部分中的所有第三節點電性連接，從而與電性連接該些第三節點的該第二測試裝置電性連接。
此外，該第二金屬墊的其中之一及該第四金屬墊的其中之一可鄰近該第一陣列中的各列連接區的相對端部設置。而且，在各列(row)，該相鄰第二金屬墊可與該列中的該連接區的該第一部分中的所有第二節點電性連接，從而與電性連接該些第二節點的該第一測試裝置電性連接。類似地，在各列，該相鄰第四金屬墊可與該列中的該連接區的該第二部分中的所有第四節點電性連接，從而與電性連接該些第四節點的該第二測試裝置電性連接。
該方法還可包括在形成特定金屬層級(包括該第一陣列的該連接區及該第一組的該金屬墊)之後，接著使用該第一線路結構執行製程限制良率(PLY)測試。具體地說，該第一線路結構可用以測試位於該第一批中並在該第一陣列中的該連接區的該節點與該第一組中的該金屬墊電性連接的該些測試裝置。
在一個示例實施例中，使用該第一線路結構測試該第一批中的該測試裝置的製程可包括自該第一陣列選擇特定行連接區，測試與該特定行的該連接區電性連接的所有第一測試裝置，測試與該特定行的該連接區電性連 接的所有第二測試裝置，以及針對該第一陣列中的所有行迭代重複這些製程。
具體地說，為測試與該特定行的該連接區電性連接的該些第一測試裝置，可向與該特定行的該連接區中的該第一節點連接的該特定第一金屬墊施加第一供應電壓(例如，正供應電壓)。可使所有其它第一金屬墊、該第三金屬墊及該第四金屬墊浮置且可將該第二金屬墊與第二供應電壓(例如，地)電性連接。響應這些條件可確定在各該第二金屬墊的第一電流量並基於該第一電流量，可在任意該第一測試裝置中檢測缺陷。
為測試與該特定行的該連接區電性連接的該第二測試裝置，可向與該特定行的該連接區中的該第三節點連接的該特定第三金屬墊施加該第一供應電壓。可使所有其它第三金屬墊、該第一金屬墊及該第二金屬墊浮置且可將該第四金屬墊與該第二供應電壓電性連接。響應這些條件可確定在各該第四金屬墊的第二電流量並基於該第二電流量，可在任意該第二測試裝置中檢測缺陷。
可迭代重複上述製程(也就是，選擇該特定行、測試與該特定行的該連接區電性連接的該第一測試裝置，以及測試與該特定行的該連接區電性連接的該第二測試裝置)，直至該第一陣列中的所有該行都已經過選擇且該第一批測試裝置中的所有該測試裝置都已經過測試。
本文中還揭露依據上述方法所形成的一種半導體結構。此半導體結構可具有用於一批測試裝置的至少 一個線路結構。具體地說，該半導體結構可包括第一線路結構。該第一線路結構可包括第一陣列連接區以及第一組金屬墊。
該第一陣列中的該連接區可呈行列的網格模式設置並可與第一批測試裝置尤其兩端子測試裝置電性連接。各連接區可包括第一部分及第二部分。該第一部分可具有與相應第一測試裝置的兩個端子(也就是，第一對端子)電性連接的第一及第二節點。該第二部分可具有與相應第二測試裝置的兩個端子(也就是，第二對端子)電性連接的第三及第四節點。
該第一組中的該金屬墊可圍繞該第一陣列連接區的周邊。具體地說，該第一組金屬墊可包括第一金屬墊、第二金屬墊、第三金屬墊以及第四金屬墊。該第一金屬墊可沿該第一陣列的第一側設置。該第二金屬墊可沿該第一陣列的第二側設置。該第三金屬墊可沿與該第一側相對的該第一陣列的第三側設置。該第四金屬墊可沿與該第二側相對的該第一陣列的第四側設置。
該第一金屬墊的其中之一及該第三金屬墊的其中之一可鄰近該第一陣列中的各行連接區的相對端部設置。而且，在各行，該相鄰第一金屬墊可與該行中的該連接區的該第一部分中的所有第一節點電性連接，從而與電性連接該些第一節點的該第一測試裝置電性連接。類似地，在各行，該相鄰第三金屬墊可與該行中的該連接區的該第二部分中的所有第三節點電性連接，從而與電性連接 該些第三節點的該第二測試裝置電性連接。此外，該第二金屬墊的其中之一及該第四金屬墊的其中之一可鄰近該第一陣列中的各列連接區的相對端部設置。而且，在各列，該相鄰第二金屬墊可與該列中的該連接區的該第一部分中的所有第二節點電性連接，從而與電性連接該些第二節點的該第一測試裝置電性連接。類似地，在各列，該相鄰第四金屬墊可與該列中的該連接區的該第二部分中的所有第四節點電性連接，從而與電性連接該些第四節點的該第二測試裝置電性連接。
在形成特定金屬層級(包括該第一陣列連接區及該第一組的該金屬墊)之後且在形成下一較高金屬層級之前的製程限制良率(PLY)測試期間可使用上述第一線路結構。
可選地，此半導體結構還可包括堆疊于該第一線路結構上方的一個或多個額外線路結構(例如，第二線路結構、第三線路結構等)。這些額外線路結構可類似地用於PLY測試。應當注意，該額外線路結構的連接區陣列及金屬墊組將分別形成於交替的金屬層級中，以允許在中間金屬層級中形成所需電性連接以及虛墊以提升結構魯棒性，如下面更詳細所述。
10~26‧‧‧製程
101‧‧‧塊體半導體基板
102‧‧‧裝置層、裝置層級
110‧‧‧第一線路結構、線路結構
111‧‧‧第一組
1111‧‧‧第一金屬墊
1112‧‧‧第二金屬墊
1113‧‧‧第三金屬墊
1114‧‧‧第四金屬墊
111ne‧‧‧非必要金屬墊
113‧‧‧第一陣列
114‧‧‧連接區
115‧‧‧第一導線
116‧‧‧第三導線
117‧‧‧第二導線
117upper‧‧‧第二導線上段
117lower‧‧‧第二導線下段
118‧‧‧第四導線
118upper‧‧‧第四導線上段
118lower‧‧‧第四導線下段
119‧‧‧非必要導線
120‧‧‧第二線路結構、線路結構
121‧‧‧第二組
1211‧‧‧第一金屬墊
1212‧‧‧第二金屬墊
1213‧‧‧第三金屬墊
1214‧‧‧第四金屬墊
121ne‧‧‧非必要金屬墊
122‧‧‧虛墊
123‧‧‧第二陣列
124‧‧‧連接區
125‧‧‧第一導線
127‧‧‧第二導線
127upper‧‧‧第二導線上部分
127lower‧‧‧第二導線下部分
126‧‧‧第三導線
128‧‧‧第四導線
128upper‧‧‧第四導線上部分
128lower‧‧‧第四導線下部分
129‧‧‧非必要導線
130‧‧‧第三線路結構、線路結構
131‧‧‧第三組
1311‧‧‧第一金屬墊
1312‧‧‧第二金屬墊
1313‧‧‧第三金屬墊
1314‧‧‧第四金屬墊
131ne‧‧‧非必要金屬墊
132‧‧‧額外虛墊
133‧‧‧第三陣列
134‧‧‧連接區
135‧‧‧第一導線
137‧‧‧第二導線
137upper‧‧‧第二導線上部分
137lower‧‧‧第二導線下部分
136‧‧‧第三導線
138‧‧‧第四導線
138upper‧‧‧第四導線上部分
138lower‧‧‧第四導線下部分
139‧‧‧非必要導線
190‧‧‧測試裝置
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
N4‧‧‧第四節點
Vdd‧‧‧正供應電壓
PC‧‧‧多晶矽
M1‧‧‧第一金屬
M2‧‧‧第二金屬
M3‧‧‧第三金屬
M4‧‧‧第四金屬
M5‧‧‧第五金屬
MX‧‧‧最後金屬層級
通過參照圖式自下面的詳細說明將更好地理解本發明，該些圖式並一定按比例繪製，且其中：第1圖顯示積體電路(IC)製造方法的流程 圖；第2圖顯示依據第1圖的方法所形成的部分完成結構的剖視圖；第3圖是進一步說明第2圖的線路結構110的示意圖；第4圖顯示依據第1圖的方法所形成的部分完成IC結構的剖視圖；第5圖是進一步說明第4圖的線路結構120的示意圖；第6圖顯示依據第1圖的方法所形成的部分完成結構的剖視圖；第7圖是進一步說明第6圖的線路結構130的示意圖；以及第8圖顯示依據第1圖的方法所形成的半導體結構的剖視圖。
如上所述，在積體電路製造期間，執行在線測試以檢測可能負面影響良率的興趣缺陷(DOI)。可利用晶圓上測試結構直接在積體電路生產線中的特定製程之後執行這些測試(也被稱為製程限制良率(PLY)測試)，該晶圓上測試結構包括可使用例如探針卡探測的一個或多個被測裝置(DUT)。此類測試結構通常通過考慮下面的一個或多個因素來設計：被測裝置(DUT)敏感性；DUT-區；DUT-可測試性；成本-效益；以及測試期間的結構剛性。 DUT-敏感性是指給定特定類型DUT，相關缺陷類型的覆蓋範圍。DUT-區是指足以確保缺陷可檢測的缺陷擷取剖面。DUT-可測試性是指DUT與測試儀的相容性。成本-效益考慮包括例如最大限度地降低測試結構的尺寸，將探針卡重複用於不同的測試結構等。結構剛性考慮包括例如承受探針觸壓而具有最小損傷的能力。不幸的是，在用於PLY測試的目前大多數可行的測試結構中，在上述因素之間進行折中(例如，在DUT-敏感性與成本-效益之間；在DUT-區與成本-效益之間；成本-效益與結構剛性之間等)。
鑒於上述，本文中揭露一種製造積體電路(IC)晶片的方法的實施例，該方法包括形成一個或多個線路結構以促進測試裝置的製程限制良率(PLY)測試。具體地說，在積體電路製造期間，第一線路結構可形成於半導體晶圓上並用於使用探針卡的PLY測試。該第一線路結構可包括一陣列連接區以及圍繞該陣列的一組金屬墊。各連接區可包括兩部分，各部分具有與相應兩端子測試裝置的端子電性連接的兩個節點。在PLY測試期間，該線路結構的該配置允許響應所施加的電壓單獨地自各測試裝置作電流測量，並且還確保在測試時，流過給定測試裝置的電流不受流過任意其它測試裝置的電流的影響，這樣做無需納入附加的二極體或選擇元件。可選地，後續可形成具有相同足印的一個或多個額外線路結構並使其相互堆疊。可將該一個或多個額外線路結構用於使用同一探針卡的PLY測試。可選地，在該堆疊線路結構之間可形成虛墊以 提升結構魯棒性，如下面更詳細所述。本文中還揭露依據上述方法所形成的一種半導體結構的實施例。
第1圖顯示一種積體電路(IC)製造方法的流程圖。在該製造方法中，開始依據設計在半導體晶圓上製造IC晶片(見第1圖的製程10)。在製造期間，除製造該IC晶片的各種裝置以外，多個測試裝置以及分別用於該些測試裝置的其中一批或多批的一個或多個線路結構可形成於該半導體晶圓上並用於該測試裝置的製程限制良率(PLY)測試(見第1圖的製程20)。
更具體地說，在製程10，可執行製程以在半導體晶圓上形成IC晶片，從而使各IC晶片包括裝置層以及位於該裝置層上方的多個設計層級。該半導體晶圓可為例如塊體半導體基板101且裝置層102可為該塊體半導體基板101的上部(如圖所示)。或者，該半導體晶圓可為絕緣體上半導體晶圓(例如，絕緣體上矽(silicon-on-insulator；SOI)晶圓)且裝置層102可為位於絕緣體層上方的半導體層。在任何情況下，位於裝置層102上方的該設計層級可包括但不限於多晶矽(PC)層級以及位於該PC層級上方的後端工藝(back end of the line；BEOL)金屬層級，該金屬層級包括與該PC層級直接相鄰且位於其上方的第一金屬(M1)層級，位於該M1層級上方的第二金屬(M2)層級，位於該M2層級上方的第三金屬(M3)層級，位於該M3層級上方的第四金屬(M4)層級，位於該M4層級上方的第五金屬(M5)層級等，直 至最後或最上金屬(MX)層級。
在製造期間，該IC晶片的一個或多個半導體裝置或其它類型裝置可形成於裝置層102中並可選地形成於該裝置層上方的各種設計層級中。此外，多個測試裝置190可形成於裝置層102中(如圖所示)並可選地形成於該裝置層102上方的其它設計層級的其中一個或多個中(未顯示)。
在任何情況下，這些測試裝置190可彼此電性隔離且各測試裝置可為兩端子測試裝置，可通過向第一端子施加電壓並響應所施加電壓測量在第二端子的電流量來測試該裝置。該兩端子測試裝置可為被動兩端子裝置。作為附加或替代，該兩端子測試裝置可為主動兩端子測試裝置。示例兩端子被動測試裝置包括但不限於電阻器、電容器、電感器、梳齒結構、變壓器以及/或者任意其它兩端子測試裝置。示例兩端子主動測試裝置包括但不限於二極體、具有兩端子的場效應電晶體(field effect transistor；FET)電路、具有兩端子的靜態隨機訪問記憶體(static random access memory；SRAM)電路以及/或者任意其它主動兩端子測試裝置。而且，應當注意，測試裝置190可全部為同一類型測試裝置且可在設計上基本相同。也就是說，該測試裝置可全部為具有相同設計(也就是，具有相同尺寸，例如相同的導線寬度、長度、深度、蝕刻，以及具有相同配置)的一種特定類型測試裝置(例如，全部為電阻器、全部為電容器、全部為電感器等)。或者，測試裝 置190可包括兩種或更多不同類型測試裝置以及/或者兩種或更多同一特定類型測試裝置，但具有不同的設計(也就是，具有不同的尺寸、例如不同的導線寬度、長度及/或深度，以及/或者具有不同的配置)。
在製程20，可在該半導體晶圓上形成用於第一批測試裝置190的至少第一線路結構110(參見第1圖的製程21；也參見第2圖的剖視圖以及第3圖的示意圖)。第一線路結構110可通過使用被圖案化於兩個設計層級(例如，位於該裝置層級上方的兩個相鄰設計層級)中的導電特徵形成。
例如，第一線路結構110可通過使用被圖案化於該PC及M1層級中的導電特徵形成。或者，第一線路結構110可通過使用被圖案化於兩個相鄰的BEOL金屬層級(例如，該M2及M3層級、該M4及M5層級等)中的導電特徵形成。出於示例目的，下面將說明第一線路結構110並在圖式中顯示為通過使用被圖案化於該PC及M1設計層級中的導電特徵形成。在任何情況下，如第2圖及第3圖中所示，第一線路結構110可經形成以在特定金屬層級(例如，該M1層級)中包括由連接區114構成的第一陣列113以及由金屬墊構成的第一組111。
可在該特定金屬層級(例如，該M1層級)中圖案化第一陣列113中的連接區114，以使它們呈行列的網格圖案設置。出於示例目的，顯示20行及42列。不過，應當理解，該些圖式並非意圖限制，由連接區114構 成的第一陣列110可包括任意數目的一個或多個行及一個或多個列。
第一陣列113中的各連接區114可包括第一部分(部分#1或左部分)以及第二部分(部分#2或右部分)。該第一部分可具有通過過孔(via)及/或導線與該第一批中的相應第一測試裝置(DUT#1)的兩個端子(也就是，第一對端子)電性連接的第一及第二節點(N1及N2)。該第二部分可具有通過過孔及/或導線與該第一批中的相應第二測試裝置(DUT#2)的兩個端子(也就是，第二對端子)電性連接的第三及第四節點(N3及N4)。
為避免圖式雜亂，第2圖中顯示單個連接區114的該兩部分的該節點(N1至N4)與該兩個測試裝置(DUT#1及DUT#2)的成對端子之間的示例電性連接。不過，應當理解，第一陣列113中的各連接區114的各部分的節點可與測試裝置190的其中任意一個的兩個端子電性連接。應當注意，該第一批測試裝置可包含等於第一陣列113中的連接區數目的兩倍的給定數目的測試裝置(也就是，各連接區的各部分對應一個測試裝置)。該測試裝置可相同或不同，如上所述。此外，出於示例目的，將所有測試裝置190僅顯示於裝置層102中且進一步顯示為物理隔開的結構。不過，應當理解，該第一批中的任意該測試裝置可位於裝置層級102中，或者可替代地，位於任意設計層級直至包含連接區114的第一陣列113以及金屬墊的第一組111的該特定金屬層級(例如，該M1層級)。而且， 兩個或更多測試裝置190不是物理隔開的結構，而是可交織但仍電性隔離。
金屬墊的第一組111可圍繞連接區114的第一陣列113的周邊。具體地說，金屬墊的第一組111可包括：第一金屬墊1111、第二金屬墊1112、第三金屬墊1113以及第四金屬墊1114。第一金屬墊1111可沿第一陣列113的第一側(例如，頂側)設置。第二金屬墊1112可沿第一陣列113的第二側(例如，左側)設置。第三金屬墊1113可沿與該第一側相對的第一陣列113的第三側(例如，底側)設置。第四金屬墊1114可沿與該第二側相對的第一陣列113的第四側(例如，右側)設置。
可選地，金屬墊的第一組111也可包括一個或多個非必要金屬墊111ne，包括例如位於該第一側上的第一金屬墊1111的行的尾部(也就是，鄰近該第四側)的非必要金屬墊111ne以及位於該第三側上的第三金屬墊1113的行的開頭(也就是，鄰近該第二側)的另一個非必要金屬墊111ne。
第一金屬墊1111的其中之一與第三金屬墊1113的其中之一可鄰近第一陣列113中的各行連接區114的相對端部設置。而且，在各行，該相鄰第一金屬墊1111可與該行中的連接區114的該第一部分中的所有第一節點電性連接，從而與也與該些第一節點電性連接的該第一測試裝置電性連接。類似地，在各行，該相鄰第三金屬墊1113可與該行中的連接區114的該第二部分中的所有第三節點 電性連接，從而與也與該些第三節點電性連接的該第二測試裝置電性連接。
此外，第二金屬墊1112的其中之一與第四金屬墊1114的其中之一可鄰近第一陣列113中的各列連接區114的相對端部設置。而且，在各列，該相鄰第二金屬墊1112可與該列中的連接區114的該第一部分中的所有第二節點電性連接，從而與也與該些第二節點電性連接的該第一測試裝置電性連接。類似地，在各列，該相鄰第四金屬墊1114可與該列中的連接區114的該第二部分中的所有第四節點電性連接，從而與也與該些第四節點電性連接的該第二測試裝置電性連接。
第一線路結構110還可包括第一導線115、第二導線117、第三導線116以及第四導線118。第一導線115可沿第一方向(也就是，連接區的行的方向)取向並可將第一金屬墊1111與第一陣列113中的連接區114的該第一部分的該第一節點電性連接。第二導線117可沿基本垂直於該第一方向的第二方向(也就是，連接區的列的方向)取向並可將第二金屬墊1112與第一陣列113中的連接區114的該第一部分的該第二節點電性連接。第三導線116可沿該第一方向取向並可將第三金屬墊1113與第一陣列113中的連接區114的該第二部分的該第三節點電性連接。第四導線118可沿該第二方向取向並可將第四金屬墊1114與第一陣列113中的連接區114的該第二部分的該第四節點電性連接。
可選地，第一線路結構110還可包括一條或多條非必要導線119。例如，位於第一陣列113的周邊尤其沿第一陣列113的該第一側(也就是，頂側)、第二側(也就是，左側)、第三側(也就是，底側)及第四側(也就是，右側)的最外導線可為非必要導線119。為本揭露的目的，非必要導線及非必要金屬墊是指不與連接區電性連接且因此不與測試裝置電性連接的導線及墊。例如，如圖所示，位於第一陣列113的該第二側(也就是，左側)及第四側(也就是，右側)上並沿該第一方向取向的非必要導線119可分別與位於第三金屬墊1113的行的開頭以及位於第一金屬墊1111的行的尾部的非必要金屬墊111ne電性連接。位於第一陣列113的該第一側(也就是，頂側)及第三側(也就是，底側)上並沿該第二方向取向的額外非必要導線119可不連接(也就是，不與任何金屬墊連接)。應當注意，該非必要導線及金屬墊的使用為該線路結構提供對稱性。
可在與連接區114的第一陣列113及金屬墊的第一組111相同的特定金屬層級(例如，該M1層級)中圖案化第一導線115及第三導線116。第一導線115及第三導線116可經圖案化以平行於第一陣列113中連接區114的行，從而各行橫向位於第一導線115與第三導線116之間。
第二導線117及第四導線118可平行於第一陣列113中連接區114的列且可被圖案化於如下所述的該 特定金屬層級(例如，該M1層級)與該特定金屬層級下方的設計層級(例如，該多晶矽層級、該裝置層級等)的組合中，以使各列連接區114橫向位於相應一對第二與第四導線117、118之間。
為確保沿該第一方向(也就是，所述行方向)取向的第一導線115及第三導線116與沿該第二方向(也就是，所述列方向)取向的第二導線117及第四導線118電性隔離，第二導線117及第四導線118可分別具有上下部分。具體地說，第二導線117可分別由第二導線上段117upper及第二導線下段117lower組成。可在包含第一導線115及第三導線116的相同特定金屬層級中圖案化第二導線上段117upper，以使它們基本垂直於並位於相鄰第一與第三導線對之間。可在該特定金屬層級下方的設計層級中圖案化第二導線下段117lower，以使它們橫穿第一導線115及第三導線116下方。過孔可電性連接第二導線上下段117upper、117lower。類似地，第四導線118可分別由第四導線上段118upper及第四導線下段118lower組成。可在包含第一導線115及第三導線116的相同特定金屬層級中圖案化第四導線上段118upper，以使它們基本垂直於並位於相鄰第一與第三導線對之間。可在該特定金屬層級下方的設計層級中圖案化第四導線下段118lower，以使它們橫穿第一導線115及第三導線116下方。過孔可電性連接第四導線上下段118upper、118lower。要注意，通過此配置，第一陣列113中在一列中的各連接區114將位於該特定金屬層級中(例 如，在該M1層級中)的第二導線上段117upper與第四導線上段118upper之間。應當注意，沿該第一方向取向的非必要導線119可以與上述第一導線115及第三導線116基本相同的方式配置。類似地，沿該第二方向取向的非必要導線119可以與上述第二導線117及第四導線118基本相同的方式配置。
因此，如上所述以及出於本揭露的目的，陣列連接區中的術語“連接區”是指以網格圖案設置的金屬層級的定義區域。各連接區具有兩部分且各部分包含兩個節點(也就是，兩個互連點)，總共四個節點。連接區中的各該四個節點可(例如，通過導線)分別與該陣列的各四側上的不同金屬墊電性連接。而且，一個兩端子測試裝置的兩個端子可(例如，通過一個或多個過孔以及/或者一條或多條導線)與該連接區的一部分中的兩個節點電性連接，以分別將該兩個端子與第一及第二側金屬墊連接。類似地，另一個兩端子測試裝置的兩個端子可(例如，通過一個或多個過孔以及/或者一條或多條導線)與同一連接區的另一部分中的兩個節點電性連接，以分別將該兩個端子與第三及第四側金屬墊連接。
在完成該特定金屬層級(例如，該M1層級)之後且尤其在形成下一金屬層級(例如，該M2層級)之前，可將第一線路結構110用於PLY測試，尤其用以檢測與第一陣列113連接的任意該測試裝置中的缺陷。具體地說，第一線路結構110可用以測試位於該第一批測試裝置 中並在第一陣列113中的連接區114中的該節點與第一組111中的該金屬墊電性連接的該些測試裝置190。
使用第一線路結構110來測試該第一批中的測試裝置的製程可包括在第一陣列113中選擇特定行連接區114(見第1圖的製程22)，測試與該特定行的連接區114電性連接的所有第一測試裝置(見第1圖的製程23)，測試與該特定行的連接區114電性連接的所有第二測試裝置(見第1圖的製程24)，以及針對所有行迭代重複這些製程(見第1圖的製程25)。為測試與特定行中的連接區114電性連接的該第一測試裝置，(例如，利用探針卡)可執行下面的製程。可單獨測試與該特定行中的各連接區114電性連接的各第一測試裝置(DUT#1)。為達成此目的，可向與該特定行中的各連接區114的該第一部分的該第一節點(N1)連接的特定第一金屬墊1111施加第一供應電壓(例如，正供應電壓(Vdd))，同時使所有其它第一金屬墊1111以及第三金屬墊1113及第四金屬墊1114浮置並將所有第二金屬墊1112與第二供應電壓連接(例如，接地)來完成。接著，在各第二金屬墊1112可確定所測量的第一電流量。基於所測量的第一電流量，可在與該特定行中的連接區114電性連接的任意該第一測試裝置中檢測缺陷。也就是說，對於各第一測試裝置，可將在該第二金屬墊(與該第一測試裝置電性連接)所測量的第一電流量與預期第一電流量比較。針對該第一測試裝置，所測量的第一電流量與該預期第一電流量之間的差異可表示缺陷。例 如，所測量的第一電流量小於該預期電流量可表示空接；而所測量的第一電流量大於該預期電流量可表示短路。
為測試與特定行中的連接區114電性連接的該第二測試裝置，(例如，利用該相同的探針卡)可執行下面的製程。可單獨測試與該特定行中的各連接區114電性連接的各第二測試裝置(DUT#2)。為達成此目的，可向與該特定行中的各連接區114的該第二部分的該第三節點(N3)連接的特定第三金屬墊1113施加該第一供應電壓(例如，該正供應電壓(Vdd))，同時使所有其它第三金屬墊1113以及第一金屬墊1111及第二金屬墊1112浮置並將所有第四金屬墊1114與該第二供應電壓連接(例如，接地)來完成。接著，在各第四金屬墊1114可確定第二電流量。基於該第二電流量，可以如上參照該第一測試裝置所述相同的方式在與該特定行中的連接區114電性連接的任意該第二測試裝置中檢測缺陷。
應當注意，在該第一測試裝置及該第二測試裝置的整個測試期間，非必要金屬墊111ne(如存在的話)將保持浮置。
出於示例目的，分別將該第一供應電壓及該第二供應電壓描述為正供應電壓及地。不過，應當理解，作為替代，該第一供應電壓可為地且該第二供應電壓可為正供應電壓。
如上所述的用以單獨測試該第一測試裝置及該第二測試裝置的方式確保流過給定被測裝置(DUT)的 電流不受流過與第一陣列113中的連接區114連接的任意其它測試裝置的電流影響，因為在該陣列的其它測試裝置上的電位差是零。所揭露的線路結構配置的一個顯著優點是所述流過該陣列中的任意其它測試裝置的電流對給定測試裝置的影響是在不需要在該陣列中納入附加的二極體或其它選擇元件的情況下實現的。
可迭代重複選擇特定行及單獨測試與該特定行中的連接區114電性連接的該第一測試裝置以及之後第二測試裝置的製程22至24，直至第一陣列113中的所有該行都經選擇且與第一陣列113中的所有連接區114連接的所有該第一及第二測試裝置都經測試(見第1圖的製程25)。
作為附加或替代，通過使用被圖案化於該特定金屬層級上方(例如，該M1層級上方)的兩個BEOL金屬層級中的導電特徵可形成一個或多個類似線路結構。也就是說，在該半導體晶圓上的該IC晶片製造繼續形成額外BEOL金屬層級(見第1圖的製程26)，且在形成該額外BEOL金屬層級期間，可迭代重複製程21至25。也就是說，在第一線路結構110上方的該金屬層級中可形成額外線路結構(如下面更詳細所述)，並可以如上所述的相同方式將該一個或多個額外線路結構用於額外批測試裝置的PLY測試。
例如，請參照第4圖的剖視圖及第5圖的示意圖，該方法還可包括在該特定金屬層級上方(例如，在 該M1層級上方)形成上方金屬層級。這些上方金屬層級可至少包括第一上方金屬層級以及位於該第一上方金屬層級上方的第二上方金屬層級。該第一上方金屬層級及該第二上方金屬層級可分別為例如該M2層級及該M3層級，如第4圖中所示。或者，該第一上方金屬層級及該第二上方金屬層級可為任意兩個上方金屬層級，它們彼此直接相鄰或通過一個或多個金屬層級隔開。在任何情況下，在所述形成該第一上方金屬層級及該第二上方金屬層級期間，可形成虛墊122及第二線路結構120。
虛墊122可形成於該第一上方金屬層級(例如，該M2層級)中。虛墊122可具有與該金屬墊基本相同的配置(例如，可具有與該金屬基本相同的尺寸及形狀)。此外，各虛墊可在下方的相應金屬墊上方垂直對齊。虛墊122可由與該金屬墊相同的金屬材料製成。或者，虛墊122可由不同的金屬材料或某種其它合適的較硬保護材料製成。在任何情況下，虛墊122可通過層間介電(interlayer dielectric；ILD)材料與上方或下方的金屬墊物理隔開並電性隔離。位於虛墊122上方及下方的該ILD材料可不具有任意過孔。
第二線路結構120可經形成以在該第二上方金屬層級中(例如，在該M3層級中)包括連接區124的第二陣列123以及金屬墊的第二組121。可與連接區114的第一陣列113及金屬墊的第一組111基本相同地配置連接區124的第二陣列123及金屬墊的第二組121，如上所 述。而且，連接區124的第二陣列123及金屬墊的第二組121可分別在第一陣列113及金屬墊的第一組111上方對齊並具有與其基本相同的足印(footprint)。
也就是說，第二陣列123中的各連接區124可在第一陣列113中的連接區114上方垂直對齊並可包括第一部分(部分#1或左部分)以及第二部分(部分#2或右部分)。該第一部分可具有通過過孔及/或導線與第二批測試裝置190中的相應第一測試裝置(DUT#1)的兩端子(也就是，第一對端子)電性連接的第一及第二節點(N1及N2)。該第二部分可具有通過過孔及/或導線與該第二批中的相應第二測試裝置(DUT#2)的兩個端子(也就是，第二對端子)電性連接的第三及第四節點(N3及N4)。
為避免圖式雜亂，第4圖中顯示單個連接區124的該兩部分的該節點(N1至N4)與兩個測試裝置(DUT#1及DUT#2)的成對端子之間的示例電性連接。不過，應當理解，第二陣列123中的各連接區124的各部分的節點可與測試裝置190的其中任意一個的兩個端子電性連接。
金屬墊的第二組121可圍繞連接區124的第二陣列123的周邊，且第二組121中的各金屬墊可在相應虛墊上方並由此在第一組111中的相應金屬墊上方垂直對齊。在任何情況下，與該第一組類似，金屬墊的第二組121可包括：第一金屬墊1211、第二金屬墊1212、第三金屬墊1213以及第四金屬墊1214。第一金屬墊1211可沿第二陣列 123的第一側(例如，頂側)設置。第二金屬墊1212可沿第二陣列123的第二側(例如，左側)設置。第三金屬墊1213可沿與該第一側相對的第二陣列123的第三側(例如，底側)設置。第四金屬墊1214可沿與該第二側相對的第二陣列123的第四側(例如，右側)設置。
可選地，金屬墊的第二組121也可包括一個或多個非必要金屬墊121ne，包括例如位於該第一側上的第一金屬墊1211的行的尾部(也就是，鄰近該第四側)的非必要金屬墊121ne以及位於該第三側上的第三金屬墊1213的行的開頭(也就是，鄰近該第二側)的另一個非必要金屬墊121ne。
第二組121中的第一金屬墊1211的其中之一與第三金屬墊1213的其中之一可鄰近第二陣列123中的各行連接區124的相對端部設置。而且，在各行，該相鄰第一金屬墊1211可與該行中的連接區124的該第一部分中的所有第一節點電性連接，從而與也與該些第一節點電性連接的該第一測試裝置電性連接。類似地，在各行，該相鄰第三金屬墊1213可與該行中的連接區124的該第二部分中的所有第三節點電性連接，從而與也與該些第三節點電性連接的該第二測試裝置電性連接。
此外，第二金屬墊1212的其中之一與第四金屬墊1214的其中之一可鄰近第二陣列123中的各列連接區124的相對端部設置。而且，在各列，該相鄰第二金屬墊1212可與該列中的連接區124的該第一部分中的所有第二 節點電性連接，從而與也與該些第二節點電性連接的該第一測試裝置電性連接。類似地，在各列，該相鄰第四金屬墊1214可與該列中的連接區124的該第二部分中的所有第四節點電性連接，從而與也與該些第四節點電性連接的該第二測試裝置電性連接。
第二線路結構120還可包括第一導線125、第二導線127、第三導線126以及第四導線128。第一導線125可沿第一方向(也就是，連接區的行的方向)取向並可將第一金屬墊1211與第二陣列123中的連接區124的該第一部分的該第一節點電性連接。第二導線127可沿基本垂直於該第一方向的第二方向(也就是，連接區的列的方向)取向並可將第二金屬墊1212與第二陣列123中的連接區124的該第一部分的該第二節點電性連接。第三導線126可沿該第一方向取向並可將第三金屬墊1213與第二陣列123中的連接區124的該第二部分的該第三節點電性連接。第四導線128可沿該第二方向取向並可將第四金屬墊1214與第二陣列123中的連接區124的該第二部分的該第四節點電性連接。
可選地，第二線路結構120還可包括一條或多條非必要導線129。例如，位於第二陣列123的周邊尤其沿第二陣列123的該第一側(也就是，頂側)、第二側(也就是，左側)、第三側(也就是，底側)及第四側(也就是，右側)的最外導線可為非必要導線129。如上所述，為本揭露的目的，非必要導線及非必要金屬墊是指不與連接區 電性連接且因此不與測試裝置電性連接的導線及墊。例如，如圖所示，位於第二陣列123的該第二側(也就是，左側)及第四側(也就是，右側)上並沿該第一方向取向的非必要導線129可分別與位於第三金屬墊1213的行的開頭以及位於第一金屬墊1211的行的尾部的非必要金屬墊121ne電性連接。位於第二陣列123的該第一側(也就是，頂側)及第三側(也就是，底側)上並沿該第二方向取向的額外非必要導線129可不連接(也就是，不與任何金屬墊連接)。如上所述，該非必要導線及金屬墊的使用為該線路結構提供對稱性。
可在與連接區124的第二陣列123及金屬墊的第二組121相同的第二上方金屬層級(例如，該M3層級)中圖案化第一導線125及第三導線126。第一導線125及第三導線126可經圖案化以平行於第二陣列123中連接區124的行，從而各行橫向位於第一導線125與第三導線126之間。
第二導線127及第四導線128可平行於第二陣列123中連接區124的列且可被圖案化於如下所述的該第二上方金屬層級(例如，該M3層級)與該第二上方金屬層級下方的該第一上方金屬層級(例如，該M2層級)的組合中，以使各列連接區124橫向位於相應一對第二與第四導線127、128之間。
為確保沿該第一方向(也就是，所述行方向)取向的第一導線125及第三導線126與沿該第二方向(也 就是，所述列方向)取向的第二導線127及第四導線128電性隔離，第二導線127及第四導線128可分別具有被圖案化於該第二上方金屬層級(例如，該M3層級)中的上部以及被圖案化於該第一上方金屬層級(例如，該M2層級)中並通過過孔與該上部電性連接以形成完整導線結構的下部。見第二導線上下部分127upper、127lower以及第四導線上下部分128upper、128lower。應當注意，可以與上述第一導線125及第三導線126基本相同的方式配置沿該第一方向取向的非必要導線129。類似地，可以與上述第二導線127及第四導線128基本相同的方式配置沿該第二方向取向的非必要導線129。
在完成該第二上方金屬層級(例如，該M3層級)之後且尤其在形成下一更高的上方金屬層級之前，可將第二線路結構120用於PLY測試，尤其用以檢測與第二陣列123連接的任意該測試裝置中的缺陷。具體地說，第二線路結構120可用以測試位於該第二批測試裝置中並在第二陣列123中的連接區124中的該節點與該第二組中的該金屬墊電性連接的該些測試裝置190。使用第二線路結構120來執行PLY測試的該製程可以與如上參照第一線路結構110所述基本相同的方式執行(見第1圖的製程22-25)。此外，如上所述，由於第二線路結構120經形成而具有與第一線路結構110基本相同的足印，且尤其，由於第二線路結構120中的第二組121的該金屬墊在第一線路結構110的第一組111中的該金屬墊上方垂直對齊，因 此同一探針卡可結合第一線路結構110及第二線路結構120用於測試。而且，在使用第二線路結構120的PLY測試期間，虛墊122提供保護以防止探針向下穿透至第一組111中的該金屬墊，從而保持第二線路結構120與第一線路結構110電性隔離並提升結構魯棒性。
類似地，請參照第6圖的剖視圖及第7圖的示意圖，該方法還可包括在該第二上方金屬層級上方(例如，在該M3層級上方)形成額外上方金屬層級。這些上方金屬層級可至少包括第三上方金屬層級以及位於該第三上方金屬層級上方的第四上方金屬層級。該第三上方金屬層級及該第四上方金屬層級可分別為例如該M4層級及該M5層級，如第6圖中所示。或者，該第三上方金屬層級及該第四上方金屬層級可為任意兩個上方金屬層級，它們彼此直接相鄰或通過一個或多個金屬層級隔開。在任何情況下，在所述形成該第三上方金屬層級及該第四上方金屬層級期間，可形成額外虛墊132及第三線路結構130。
額外虛墊132可形成於該第三上方金屬層級(例如，該M4層級)中。額外虛墊132可具有與該金屬墊基本相同的配置(例如，各額外虛墊可具有與下方該金屬墊基本相同的尺寸及形狀)。此外，各額外虛墊可在下方的相應金屬墊上方垂直對齊。額外虛墊132可由與該金屬墊相同的金屬材料製成。或者，額外虛墊132可由不同的金屬材料或某種其它合適的較硬保護材料製成。在任何情況下，額外虛墊132可通過層間介電(ILD)材料與上方 或下方的金屬墊物理隔開並電性隔離。位於額外虛墊132上方及下方的該ILD材料可不具有任意過孔。
第三線路結構130可經形成以在該第四上方金屬層級中(例如，在該M5層級中)包括連接區134的第三陣列133以及金屬墊的第三組131。連接區134的第三陣列133及金屬墊的第三組131可分別在第一及第二陣列113/123及金屬墊的第一及第二組111/121上方對齊並具有與其基本相同的足印。
也就是說，第三陣列133中的各連接區134可在第二陣列123中的連接區124上方垂直對齊並可包括第一部分(部分#1或左部分)以及第二部分(部分#2或右部分)。該第一部分可具有通過過孔及/或導線與第三批測試裝置190中的相應第一測試裝置(DUT#1)的兩個端子(也就是，第一對端子)電性連接的第一及第二節點(N1及N2)。該第二部分可具有通過過孔及/或導線與該第三批中的相應第二測試裝置(DUT#2)的兩個端子(也就是，第二對端子)電性連接的第三及第四節點(N3及N4)。
為避免圖式雜亂，第6圖中顯示單個連接區134的該兩部分的該節點(N1至N4)與兩個測試裝置(DUT#1及DUT#2)的成對端子之間的示例電性連接。不過，應當理解，第三陣列133中的各連接區134的各部分的節點可與測試裝置190的其中任意一個的兩個端子電性連接。
金屬墊的第三組131可圍繞連接區134的第 三陣列133的周邊，且第三組131中的各金屬墊可在相應額外虛墊132上方並由此在第二組121中的相應金屬墊上方垂直對齊。在任何情況下，與該第一及第二組類似，金屬墊的第三組131可包括：第一金屬墊1311、第二金屬墊1312、第三金屬墊1313以及第四金屬墊1314。第一金屬墊1311可沿第三陣列133的第一側(例如，頂側)設置。第二金屬墊1312可沿第三陣列133的第二側(例如，左側)設置。第三金屬墊1313可沿與該第一側相對的第三陣列133的第三側(例如，底側)設置。第四金屬墊1314可沿與該第二側相對的第三陣列133的第四側(例如，右側)設置。
可選地，金屬墊的第三組131也可包括一個或多個非必要金屬墊131ne，包括例如位於該第一側上的第一金屬墊1311的行的尾部(也就是，鄰近該第四側)的非必要金屬墊131ne以及位於該第三側上的第三金屬墊1313的行的開頭(也就是，鄰近該第二側)的另一個非必要金屬墊131ne。
第三組131中的第一金屬墊1311的其中之一與第三金屬墊1313的其中之一可鄰近第三陣列133中的各行連接區134的相對端部設置。而且，在各行，該相鄰第一金屬墊1311可與該行中的連接區134的該第一部分中的所有第一節點電性連接，從而與也與該些第一節點電性連接的該第一測試裝置電性連接。類似地，在各行，該相鄰第三金屬墊1313可與該行中的連接區134的該第二部分中 的所有第三節點電性連接，從而與也與該些第三節點電性連接的該第二測試裝置電性連接。
此外，第二金屬墊1312的其中之一與第四金屬墊1314的其中之一可鄰近第三陣列133中的各列連接區134的相對端部設置。而且，在各列，該相鄰第二金屬墊1312可與該列中的連接區134的該第一部分中的所有第二節點電性連接，從而與也與該些第二節點電性連接的該第一測試裝置電性連接。類似地，在各列，該相鄰第四金屬墊1314可與該列中的連接區134的該第二部分中的所有第四節點電性連接，從而與也與該些第四節點電性連接的該第二測試裝置電性連接。
第三線路結構130還可包括第一導線135、第二導線137、第三導線136以及第四導線138。第一導線135可沿第一方向(也就是，連接區的行的方向)取向並可將第一金屬墊1311與第三陣列133中的連接區134的該第一部分的該第一節點電性連接。第二導線137可沿基本垂直於該第一方向的第二方向(也就是，連接區的列的方向)取向並可將第二金屬墊1312與第三陣列133中的連接區134的該第一部分的該第二節點電性連接。第三導線136可沿該第一方向取向並可將第三金屬墊1313與第三陣列133中的連接區134的該第二部分的該第三節點電性連接。第四導線138可沿該第二方向取向並可將第四金屬墊1314與第三陣列133中的連接區134的該第二部分的該第四節點電性連接。
可選地，第三線路結構130還可包括一條或多條非必要導線139。例如，位於第三陣列133的周邊尤其沿第三陣列133的該第一側(也就是，頂側)、第二側(也就是，左側)、第三側(也就是，底側)及第四側(也就是，右側)的最外導線可為非必要導線139。如上所述，為本揭露的目的，非必要導線及非必要金屬墊是指不與連接區電性連接且因此不與測試裝置電性連接的導線及墊。例如，如圖所示，位於第三陣列133的該第二側(也就是，左側)及第四側(也就是，右側)上並沿該第一方向取向的非必要導線139可分別與位於第三金屬墊1313的行的開頭以及位於第一金屬墊1311的行的尾部的非必要金屬墊131ne電性連接。位於第三陣列133的該第一側(也就是，頂側)及第三側(也就是，底側)上並沿該第二方向取向的額外非必要導線139可不連接(也就是，不與任何金屬墊連接)。應當注意，該非必要導線及金屬墊的使用為該線路結構提供對稱性。
可在與連接區134的第三陣列133及金屬墊的第三組131相同的第四上方金屬層級(例如，該M5層級)中圖案化第一導線135及第三導線136。第一導線135及第三導線136可經圖案化以平行於第三陣列133中連接區134的行，從而各行橫向位於第一導線135與第三導線136之間。
第二導線137及第四導線138可平行於第三陣列133中連接區134的列且可被圖案化於如下所述的該 第四上方金屬層級(例如，該M5層級)與該第四上方金屬層級下方的該第三上方金屬層級(例如，該M4層級)的組合中，以使各列連接區134橫向位於相應一對第二與第四導線137、138之間。
為確保沿該第一方向(也就是，所述行方向)取向的第一導線135及第三導線136與沿該第二方向(也就是，所述列方向)取向的第二導線137及第四導線138電性隔離，第二導線137及第四導線138可分別具有被圖案化於該第四上方金屬層級(例如，該M5層級)中的上部以及被圖案化於該第三上方金屬層級(例如，該M4層級)中並通過過孔與該上部電性連接以形成完整導線結構的下部。見第二導線上下部分137upper、137lower以及第四導線上下部分138upper、138lower。應當注意，可以與上述第一導線135及第三導線136基本相同的方式配置沿該第一方向取向的非必要導線139。類似地，可以與上述第二導線137及第四導線138基本相同的方式配置沿該第二方向取向的非必要導線139。
在完成該第四上方金屬層級(例如，該M5層級)之後且尤其在形成下一更高的上方金屬層級之前，可將第三線路結構130用於PLY測試，尤其用以檢測與第三陣列133連接的任意該測試裝置中的缺陷。具體地說，第三線路結構130可用以測試位於該第三批測試裝置中並在第三陣列133中的連接區134中的該節點與該第三組中的該金屬墊電性連接的該些測試裝置190。使用第三線路 結構130來執行PLY測試的該製程可以與如上參照第一線路結構110所述基本相同的方式執行(見第1圖的製程22-25)。此外，如上所述，由於第三線路結構130經形成而具有與第一及第二線路結構110/120基本相同的足印，且尤其，由於第三線路結構130中的第三組131的該金屬墊在該下方線路結構中的該金屬墊上方垂直對齊，因此同一探針卡可結合任意所述線路結構用於測試。而且，在使用第三線路結構130的PLY測試期間，額外虛墊132提供保護以防止探針向下穿透至第二組121中的該金屬墊，從而保持第三線路結構130與第二線路結構120電性隔離並提升結構魯棒性。
出於示例目的，將上述方法描述為包括形成三個堆疊線路結構110、120及130。不過，應當理解，該方法並非意圖限制。也就是說，該方法可包括僅形成一個或兩個線路結構。或者，該方法可包括形成堆疊於第三線路結構130上方的一個或多個額外線路結構。也就是說，在該半導體晶圓上製造該IC晶片可繼續形成上方BEOL金屬層級直至完成最後金屬層級(MX)(見第1圖的製程26及第8圖)，且在該上方BEOL金屬層級形成期間，可迭代重複製程21-25。也就是說，在第三線路結構130上方的該金屬層級中可形成額外線路結構，並可以如上所述的相同方式將該一個或多個額外線路結構用於PLY測試。
請參照第8圖，本文中還揭露依據所揭露的方法所形成的半導體結構100的實施例。如圖所示並如上 詳細所述，半導體結構100可包含多個測試結構190以及一個或多個堆疊線路結構(例如，見堆疊線路結構110、120及130)，以允許執行這些測試裝置190的製程限制良率(PLY)測試。
應當注意，上述一個或多個線路結構及測試裝置可形成於該半導體晶圓的積體電路(IC)晶片區中。或者，該一個或多個線路結構及該測試裝置可形成於切口(kerf)區(也被稱為切割道)中，該些切口區鄰近並位於該IC晶片區之間，或者形成於該IC晶片區與該切口區的組合中。
如上所述的方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(也就是，作為具有多個未封裝晶片的單個晶圓)、作為裸晶片，或者以封裝形式分配所得的積體電路晶片。在後一種情況中，該晶片設于單晶片封裝中(例如塑料承載件，其具有附著至母板或其它更高層次承載件的引腳)或者多晶片封裝中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置集成，作為(a)中間產品例如母板的部分，或者作為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
應當理解，本文中所使用的術語是出於說明 所揭露的結構及方法的目的，並非意圖限制。例如，除非上下文中另外明確指出，否則這裡所使用的單數形式“一個”以及“該”也意圖包括複數形式。另外，本文中所使用的術語“包括”表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。另外，本文中所使用的術語例如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上”、“下”、“上方”、“下方”、“平行”、“垂直”等意圖說明當它們以圖式中取向並顯示時的相對位置(除非另外指出)，且術語如“接觸”、“直接接觸”、“毗鄰”、“直接相鄰”、“緊鄰”等意圖表示至少一個元件物理接觸另一個元件(沒有其它元件隔開所述元件)。本文中所使用的術語“橫向”說明當元件以圖式中取向並顯示時該些元件的相對位置，尤其表示一個元件位於另一個元件的側邊而不是另一個元件的上方或下方。例如，一個元件橫向鄰近另一個元件將在該另一個元件旁邊，一個元件橫向緊鄰另一個元件將直接在該另一個元件旁邊，以及一個元件橫向圍繞另一個元件將鄰近並環繞該另一個元件的外側壁。申請專利範圍中的所有手段或步驟加功能元素的相應結構、材料、動作及均等物意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更將對於本領域的普通技術人員顯而易見，而不 背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋所述實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。

Claims (19)

  1. 一種用於製程限制良率測試的方法，包括：在半導體晶圓上的裝置層中形成半導體裝置及測試裝置；在該半導體晶圓上形成第一線路結構，該第一線路結構包括：在該裝置層上方的第一陣列的連接區，呈行列設置並與第一批的該測試裝置電性連接，各連接區包括具有與相應第一測試裝置的第一對端子電性連接的第一節點及第二節點的第一部分以及相鄰該第一部分且具有與相應第二測試裝置的第二對端子電性連接的第三節點及第四節點的第二部分；以及在該裝置層上方的第一組的金屬墊，並且包括：位於該第一陣列的第一側的第一墊，位於該第一陣列的第二側的第二墊，位於與該第一側相對的該第一陣列的第三側的第三墊，以及位於與該第二側相對的該第一陣列的第四側的第四墊，該第一陣列中的各行連接區具有與該行中的所有第一節點電性連接的第一墊以及與該行中的所有第三節點電性連接的第三墊，且該第一陣列中的各列連接區具有與該列中的所有第二節點電性連接的第二墊以及與該列中的所有第四節點電性連接的第四墊；以及使用該第一線路結構測試該第一批中的該測試裝置。
  2. 如申請專利範圍第1項所述的方法，該第一批中的該測試裝置包括兩端子測試裝置。
  3. 如申請專利範圍第1項所述的方法，其中，該第一陣列中的所有該連接區以及該第一組中的所有該金屬墊形成於該半導體晶圓的特定金屬層級中且該第一線路結構經進一步形成以包括：第一導線，將該第一墊與該第一節點電性連接；第二導線，將該第二墊與該第二節點電性連接；第三導線，將該第三墊與該第三節點電性連接；以及第四導線，將該第四墊與該第四節點電性連接，該第一導線及該第三導線位於該特定金屬層級中並平行於該行，從而各行橫向位於第一導線與第三導線之間，該第二導線分別包括第二導線上段及第二導線下段，以及該第四導線分別包括第四導線上段及第四導線下段。
  4. 如申請專利範圍第3項所述的方法，其中，該第二導線上段及該第四導線上段位於該特定金屬層級中並平行於該列，從而各列中的各連接區橫向位於第二導線上段與第四導線上段之間，其中，該第二導線下段及該第四導線下段位於該特定金屬層級下方的該半導體晶圓的下方層級中，以及其中，過孔將該第二導線上段與該第二導線下段電性連接並且進一步將該第四導線上段與該第四導線下段電性連接，以分別形成該第二導線及該第四導線。
  5. 如申請專利範圍第4項所述的方法，位於該特定金屬層級下方的該半導體晶圓的該下方層級是任意的下方金屬層級、多晶矽層級或位於該多晶矽層級下方的某種其它下方層級。
  6. 如申請專利範圍第3項所述的方法，進一步包括，在所述形成該第一線路結構及所述使用該第一線路結構以後，形成位於該特定金屬層級上方的第一上方金屬層級以及位於該第一上方金屬層級上方的第二上方金屬層級，且在所述形成該第一上方金屬層級及該第二上方金屬層級期間，形成虛墊及第二線路結構，該虛墊形成於該第一上方金屬層級中，該第二線路結構經形成以包括位於該第二上方金屬層級中的第二陣列的連接區及第二組的金屬墊，該第二陣列及該第二組在上方對齊並分別具有與該第一陣列及該第一組基本相同的足印，該第二陣列的該連接區與第二批的測試裝置電性連接，以及該虛墊在該第二組中的該金屬墊與該第一組中的該金屬墊之間垂直對齊。
  7. 如申請專利範圍第6項所述的方法，進一步包括使用該第二線路結構測試該第二批中的所有測試裝置，其中，在所述使用該第二線路結構期間，該虛墊防止探針向下穿透至該第一組中的任意該金屬墊，以避免會影響測試結果的短路。
  8. 如申請專利範圍第7項所述的方法，進一步包括：在所述形成該第二線路結構及所述使用該第二線路結構以後，形成位於該第二上方金屬層級上方的第三上方金屬層級以及位於該第三上方金屬層級上方的第四上方金屬層級；在所述形成該第三上方金屬層級及該第四上方金屬層級期間，形成額外虛墊及第三線路結構，該額外虛墊形成於該第三上方金屬層級中，該第三線路結構經形成以包括位於該第四上方金屬層級中的第三陣列的連接區及第三組的金屬墊，該第三陣列及該第三組在上方對齊並分別具有與該第二陣列及該第二組基本相同的該足印，該第三陣列的該連接區與第三批的測試裝置電性連接，以及該額外虛墊在該第三組中的該金屬墊與該第二組中的該金屬墊之間垂直對齊；以及使用該第三線路結構測試該第三批中的所有測試裝置。
  9. 一種用於製程限制良率測試的方法，包括：在半導體晶圓上形成第一線路結構，該第一線路結構包括：第一陣列的連接區，呈行列設置並與第一批的測試裝置電性連接，各連接區包括具有與相應第一測試裝置的第一對端子電性連接的第一節點及第二節點的第一部分以及具有與相應第二測試裝置的第二對端子電性連接的第三節點及第四節點的第二部分；以及第一組的金屬墊，包括：位於該第一陣列的第一側的第一金屬墊，位於該第一陣列的第二側的第二金屬墊，位於與該第一側相對的該第一陣列的第三側的第三金屬墊，以及位於與該第二側相對的該第一陣列的第四側的第四金屬墊，其中，該第一陣列中的各行連接區具有與該行中的所有第一節點電性連接的第一金屬墊以及與該行中的所有第三節點電性連接的第三金屬墊，以及其中，該第一陣列中的各列連接區具有與該列中的所有第二節點電性連接的第二金屬墊以及與該列中的所有第四節點電性連接的第四金屬墊，該第一陣列的該連接區以及該第一組的該金屬墊形成於該半導體晶圓的特定金屬層級中且該第一線路結構進一步經形成以包括：第一導線，將該第一金屬墊與該第一節點電性連接；第二導線，將該第二金屬墊與該第二節點電性連接；第三導線，將該第三金屬墊與該第三節點電性連接；以及第四導線，將該第四金屬墊與該第四節點電性連接，該第一導線及該第三導線位於該特定金屬層級中並平行於該行，從而各行橫向位於第一導線與第三導線之間，該第二導線分別包括第二導線上段及第二導線下段，以及該第四導線分別包括第四導線上段及第四導線下段；使用該第一線路結構測試該第一批中的所有測試裝置，所述使用該第一線路結構包括：選擇特定行；通過以下方式測試與該特定行的該連接區電性連接的所有第一測試裝置：向與該特定行的該連接區的該第一節點電性連接的特定第一金屬墊施加第一供應電壓；使所有其它第一金屬墊、該第三金屬墊及該第四金屬墊浮置；將該第二金屬墊與第二供應電壓連接；在各該第二金屬墊確定第一電流量；基於該第一電流量，檢測與該特定行的該連接區電性連接的任意該第一測試裝置中的任意缺陷；通過以下方式測試與該特定行的該連接區電性連接的所有第二測試裝置：向與該特定行的該連接區中的該第二節點電性連接的特定第三金屬墊施加該第一供應電壓；使所有其它第三金屬墊、該第一金屬墊及該第二金屬墊浮置；將該第四金屬墊與該第二供應電壓連接；在各該第四金屬墊確定第二電流量；基於該第二電流量，檢測與該特定行的該連接區電性連接的任意該第二測試裝置中的任意缺陷；以及迭代重複所述選擇該特定行、所述測試與該特定行的該連接區電性連接的該第一測試裝置以及所述測試與該特定行的該連接區電性連接的該第二測試裝置，直至該第一陣列中的所有該行都經選擇且該第一批的測試裝置中的所有該測試裝置都經測試。
  10. 如申請專利範圍第9項所述的方法，該第一批中的該測試裝置分別包括兩端子測試裝置。
  11. 如申請專利範圍第9項所述的方法，其中，該第二導線上段及該第四導線上段位於該特定金屬層級中並平行於該列，從而各列中的各連接區橫向位於第二導線上段與第四導線上段之間，其中，該第二導線下段及該第四導線下段位於該特定金屬層級下方的該半導體晶圓的下方層級中，以及其中，過孔將該第二導線上段與該第二導線下段電性連接並且進一步將該第四導線上段與該第四導線下段電性連接，以分別形成該第二導線及該第四導線。
  12. 如申請專利範圍第9項所述的方法，進一步包括：在所述形成該第一線路結構及所述使用該第一線路結構以後，形成位於該特定金屬層級上方的第一上方金屬層級以及位於該第一上方金屬層級上方的第二上方金屬層級；在所述形成該第一上方金屬層級及該第二上方金屬層級期間，形成虛墊及第二線路結構，該虛墊形成於該第一上方金屬層級中，該第二線路結構經形成以包括位於該第二上方金屬層級中的第二陣列的連接區及第二組的金屬墊，該第二陣列及該第二組在上方對齊並分別具有與該第一陣列及該第一組基本相同的足印，該第二陣列的該連接區與第二批的測試裝置電性連接，以及該虛墊在該第二組中的該金屬墊與該第一組中的該金屬墊之間垂直對齊；使用該第二線路結構測試該第二批中的所有測試裝置，其中，在所述使用該第二線路結構期間，該虛墊防止探針向下穿透至該第一組中的任意該金屬墊，以避免會影響測試結果的短路；在所述形成該第二線路結構及所述使用該第二線路結構以後，形成位於該第二上方金屬層級上方的第三上方金屬層級以及位於該第三上方金屬層級上方的第四上方金屬層級；在所述形成該第三上方金屬層級及該第四上方金屬層級期間，形成額外虛墊及第三線路結構，該額外虛墊形成於該第三上方金屬層級中，該第三線路結構經形成以包括位於該第四上方金屬層級中的第三陣列的連接區及第三組的金屬墊，該第三陣列及該第三組在上方對齊並分別具有與該第二陣列及該第二組基本相同的該足印，該第三陣列的該連接區與第三批的測試裝置電性連接，以及該額外虛墊在該第三組中的該金屬墊與該第二組中的該金屬墊之間垂直對齊；以及使用該第三線路結構測試該第三批中的所有測試裝置。
  13. 一種半導體結構，包括：半導體晶圓；半導體裝置及測試裝置，其在該半導體晶圓上的裝置層中；第一線路結構，包括：第一陣列的連接區，其在該裝置層上方，呈行列設置並與第一批的該測試裝置電性連接，各連接區包括具有與相應第一測試裝置的第一對端子電性連接的第一節點及第二節點的第一部分以及相鄰該第一部分並具有與相應第二測試裝置的第二對端子電性連接的第三節點及第四節點的第二部分；以及第一組的金屬墊，包括：位於該第一陣列的第一側的第一金屬墊，位於該第一陣列的第二側的第二金屬墊，位於與該第一側相對的該第一陣列的第三側的第三金屬墊，以及位於與該第二側相對的該第一陣列的第四側的第四金屬墊，其中，該第一陣列中的各行連接區具有與該行中的所有第一節點電性連接的第一金屬墊以及與該行中的所有第三節點電性連接的第三金屬墊，以及其中，該第一陣列中的各列連接區具有與該列中的所有第二節點電性連接的第二金屬墊以及與該列中的所有第四節點電性連接的第四金屬墊。
  14. 如申請專利範圍第13項所述的半導體結構，該第一批中的該測試裝置包括兩端子測試裝置。
  15. 如申請專利範圍第13項所述的半導體結構，該第一陣列的該連接區及該第一組的該金屬墊位於特定金屬層級中且該第一線路結構進一步包括：第一導線，將該第一金屬墊與該第一節點電性連接；第二導線，將該第二金屬墊與該第二節點電性連接；第三導線，將該第三金屬墊與該第三節點電性連接；以及第四導線，將該第四金屬墊與該第四節點電性連接，該第一導線及該第三導線位於該特定金屬層級中並平行於該行，從而各行橫向位於第一導線與第三導線之間，該第二導線分別包括第二導線上段及第二導線下段，以及該第四導線分別包括第四導線上段及第四導線下段。
  16. 如申請專利範圍第15項所述的半導體結構，其中，該第二導線上段及該第四導線上段位於該特定金屬層級中並平行於該列，從而各列中的各連接區橫向位於第二導線上段與第四導線上段之間，其中，該第二導線下段及該第四導線下段位於該特定金屬層級下方的下方層級中，以及其中，過孔將該第二導線上段與該第二導線下段電性連接並且進一步將該第四導線上段與該第四導線下段電性連接，以分別形成該第二導線及該第四導線。
  17. 如申請專利範圍第13項所述的半導體結構，進一步包括：第一上方金屬層級，位於該特定金屬層級上方；第二上方金屬層級，位於該第一上方金屬層級上方；虛墊，位於該第一上方金屬層級中；以及第二線路結構，包括位於該第二上方金屬層級中的第二陣列的連接區及第二組的金屬墊，該第二陣列及該第二組在上方對齊並分別具有與該第一陣列及該第一組基本相同的足印，該第二陣列的該連接區與第二批的測試裝置電性連接，以及該虛墊在該第二組中的該金屬墊與該第一組中的該金屬墊之間垂直對齊。
  18. 如申請專利範圍第17項所述的半導體結構，其中，該虛墊防止在使用該第二線路結構執行測試製程期間，探針向下穿透至該第一組中的任意該金屬墊，以避免會影響測試結果的短路。
  19. 如申請專利範圍第17項所述的半導體結構，進一步包括：第三上方金屬層級，位於該第二上方金屬層級上方；第四上方金屬層級，位於該第三上方金屬層級上方；額外虛墊，位於該第三上方金屬層級中；以及第三線路結構，包括位於該第四上方金屬層級中的第三陣列的連接區及第三組的金屬墊，該第三陣列及該第三組在上方對齊並分別具有與該第二陣列及該第二組基本相同的該足印，該第三陣列的該連接區與第三批的測試裝置電性連接，以及該額外虛墊在該第三組中的該金屬墊與該第二組中的該金屬墊之間垂直對齊。
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