JP7052367B2

JP7052367B2 - 半導体装置の製造方法

Info

Publication number: JP7052367B2
Application number: JP2018006615A
Authority: JP
Inventors: 保宏淺岡; 貴志美馬; 大祐吉原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-01-18
Filing date: 2018-01-18
Publication date: 2022-04-12
Anticipated expiration: 2038-01-18
Also published as: JP2019125743A

Description

本明細書に開示の技術は、半導体装置の製造方法に関する。

特許文献１には、半導体装置の製造方法が開示されている。この製造方法では、半導体基板上に、電極を形成する。電極の表面は、アルミニウムを含有する金属膜によって構成されている。次に、電極上に、パターニングされたレジスト膜を形成する。次に、レジスト膜に覆われていない範囲の電極をエッチングする。これによって、電極がパターニングされる。

特開２０１２－１８６２２７号公報

特許文献１の製造方法において、レジスト膜を形成する際に、レジスト膜に意図せず開口（異常開口）が形成される場合がある。その結果、レジスト膜で覆うべき範囲の一部で電極の表面が露出する。この状態で電極がエッチングされると、異常開口内で電極がエッチングされ、その部分で半導体基板が露出する。すなわち、電極の一部が欠損する。電極の欠損は、半導体装置の信頼性に影響するため、問題となる。電極の欠損を目視検査または画像検査によって検査する場合、電極の表面の凹凸と欠損部分との判別が困難である。また、電極に欠損があっても、半導体素子の初期の電気的特性に影響がない場合があるため、電気的特性検査によって電極の欠損の有無を判別することは困難である。このように、従来は、電極の欠損の有無を正確に判別することが困難であった。したがって、本明細書では、電極の欠損の有無を正確に判別する技術を提供する。

本明細書が開示する半導体装置の製造方法は、内部に半導体素子が設けられた半導体基板上に少なくとも表面がアルミニウムを含有する金属によって構成されている電極を形成する工程と、前記電極上にパターニングされたレジスト膜を形成する工程と、前記レジスト膜に覆われていない範囲の前記電極をエッチングする工程と、前記レジスト膜を除去する工程と、前記電極の前記表面をフッ化炭素ガスに曝す工程と、前記半導体素子の電気的特性を検査する工程を備える。

この製造方法では、エッチング工程において、レジスト膜に覆われていない範囲の電極をエッチングする。これにより、電極をパターニングする。このとき、レジスト膜に異常開口が存在していると、異常開口内で電極がエッチングされ、その部分で半導体基板が露出する。すなわち、電極の一部が欠損する。エッチング工程の後に、レジスト膜が除去され、さらにその後に電極の表面がフッ化炭素ガスに曝される。アルミニウムを含有する金属は、フッ化炭素ガスに対して耐性を有する。電極の表面がアルミニウムを含有する金属によって構成されているので、電極の表面がフッ化炭素ガスに曝されても、電極はエッチングされない。また、電極に欠損が存在する場合には、その欠損部分に露出している半導体基板の表面がフッ化炭素ガスに曝される。その結果、欠損部分で半導体基板がエッチングされる。半導体基板がエッチングされると、半導体基板の内部の半導体素子の電気的特性に影響が生じる。このため、電極が欠損を有する場合には、半導体素子の電気的特性を検査する工程において、電気的特性の異常が検出される。このように、この製造方法によれば、電気的特性から、電極の欠損の有無を正確に判別することができる。

半導体装置の断面図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。実施形態の製造方法の説明図。変形例の半導体装置の断面図。

図１に示す半導体装置１０は、半導体基板１２と、エミッタ電極１４と、コレクタ電極１６を有する。半導体基板１２は、シリコン基板である。エミッタ電極１４は半導体基板１２の上面１２ａに接しており、コレクタ電極１６は半導体基板１２の裏面１２ｂに接している。また、半導体装置１０は、ゲート電極２２、ゲート絶縁膜２４及び層間絶縁膜２６を有している。ゲート電極２２とゲート絶縁膜２４は、半導体基板１２の上面に設けられたトレンチ内に配置されている。ゲート電極２２は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。層間絶縁膜２６は、ゲート電極２２の上面と半導体基板１２の上面１２ａを覆っている。層間絶縁膜２６によって、ゲート電極２２はエミッタ電極１４から絶縁されている。層間絶縁膜２６には、コンタクトホール２６ａが設けられている。エミッタ電極１４は、コンタクトホール２６ａ内で半導体基板１２の上面１２ａに接している。また、図示していないが、半導体基板１２の内部には、ｎ型エミッタ領域、ｐ型ボディ領域、ｎ型ドリフト領域、ｐ型コレクタ領域等が設けられている。これらの半導体領域と、ゲート電極２２及びゲート絶縁膜２４等によって、ＩＧＢＴ（insulated gate bipolar transistor）が構成されている。

次に、半導体装置１０の製造方法について説明する。なお、以下の説明においては、ｎ型またはｐ型の半導体領域の形成工程についての説明を省略する。まず、従来公知の方法により、図２に示すように、ゲート電極２２、ゲート絶縁膜２４及び層間絶縁膜２６を形成する。

（アルミニウム電極形成工程）
次に、図３に示すように、ウエハ上に、アルミニウム電極１４ａを形成する。ここでは、ウエハの上面全体を覆うようにアルミニウム電極１４ａを形成する。アルミニウム電極１４ａは、コンタクトホール２６ａ内で半導体基板１２の上面１２ａに接触する。なお、アルミニウム電極１４ａは、単体のアルミニウムにより構成されていてもよいし、アルミニウムを主成分として含む合金によって構成されていてもよい。

（レジスト膜形成工程）
次に、図４に示すように、アルミニウム電極１４ａの上面に、パターニングされたレジスト膜３０を形成する。より詳細には、まず、アルミニウム電極１４ａの上面全体を覆うようにレジスト膜３０を形成する。次に、レジスト膜３０を露光して、レジスト膜３０にパターンを転写する。次に、レジスト膜３０の非硬化部分を除去して、レジスト膜３０をパターニングする。ここでは、図４に示すように、複数のコンタクトホール２６ａの上部に位置する範囲４０にレジスト膜３０を残存させ、範囲４０の外側のレジスト膜３０を除去する。

（アルミニウム電極エッチング工程）
次に、ウエハの上面側からアルミニウム電極１４ａをウェットエッチングする。ここでは、燐酸、酢酸及び硝酸を混合した薬液によってアルミニウム電極１４ａをエッチングする。その結果、図５に示すように、範囲４０の外側のアルミニウム電極１４ａが除去され、範囲４０内にアルミニウム電極１４ａが残存する。範囲４０の外側では、層間絶縁膜２６が露出する。

（レジスト膜除去工程）
次に、図６に示すように、レジスト膜３０全体を、アッシングによって除去する。

（フッ化炭素処理工程）
次に、アルミニウム電極１４ａの上面を含むウエハの上面全体を、フッ化炭素ガス（例えば、ＣＨＦ_３）に曝す。図６では、ウエハの上面にアルミニウム電極１４ａと層間絶縁膜２６が露出している。アルミニウム電極１４ａと層間絶縁膜２６はフッ化炭素ガスに対して耐性を有するので、ここではアルミニウム電極１４ａと層間絶縁膜２６はほとんどエッチングされない。このため、この工程では、ウエハの状態は変化しない。

（表面電極形成工程）
次に、図７に示すように、アルミニウム電極１４ａ上に、ニッケル（Ｎｉ）と金（Ａｕ）を積層した表面電極１４ｂを形成する。アルミニウム電極１４ａと表面電極１４ｂによって、エミッタ電極１４が構成される。その後、コレクタ電極１６等の必要な構造を形成し、ウエハをチップに切断することで、図１に示す半導体装置１０の構造が得られる。

（電気的特性検査工程）
その後、ＩＧＢＴの電気的特性を検査し、良品を選別することで、半導体装置１０が完成する。

上述したレジスト膜形成工程において、図８に示すように、レジスト膜３０に異常開口３０ａが形成される場合がある。なお、異常開口３０ａは、レジスト膜３０に覆われるべき範囲（すなわち、範囲４０）内でレジスト膜３０が形成されていない部分である。例えば、アルミニウム電極１４ａの表面に付着した異物や、アルミニウム電極１４ａの表面のヒロック（微細突起）が原因となって、異常開口３０ａが形成される。以下に、レジスト膜３０に異常開口３０ａが形成された場合について、説明する。

（アルミニウム電極エッチング工程）
レジスト膜３０に異常開口３０ａが生じている場合には、アルミニウム電極エッチング工程において、異常開口３０ａ内でアルミニウム電極１４ａがエッチングされる。その結果、図９に示すように、異常開口３０ａ内のアルミニウム電極１４ａに、穴状の欠損１５が形成される。欠損１５は、コンタクトホール２６ａを通って半導体基板１２の上面１２ａに達している。すなわち、欠損１５内に半導体基板１２の上面１２ａが露出している。

（レジスト膜除去工程）
次に、レジスト膜除去工程でレジスト膜３０全体を除去する。

（フッ化炭素処理工程）
次に、フッ化炭素処理工程が行われる。上述したように欠損１５内に半導体基板１２の上面１２ａが露出しているので、フッ化炭素処理工程では欠損１５内の上面１２ａがフッ化炭素ガスに曝される。その結果、図１０に示すように、欠損１５内で半導体基板１２がエッチングされ、欠損１５内の上面１２ａに穴１３が形成される。このように穴１３が形成されると、ＩＧＢＴの電気的特性が変化する。

（表面電極形成工程）
次に、図１１に示すように、表面電極形成工程で、アルミニウム電極１４ａ上に表面電極１４ｂを形成する。このとき、穴１３内に表面電極１４ｂが成膜される。これによって、ＩＧＢＴの電気的特性がさらに変化する。その後、コレクタ電極１６等の必要な構造が形成され、ウエハがチップに切断される。

（電気的特性検査工程）
次に、電気的特性検査工程において、ＩＧＢＴの電気的特性を検査する。上述したように、穴１３が形成され、かつ、穴１３内に表面電極１４ｂが存在していることによって、ＩＧＢＴの電気的特性が変化している。例えば、ゲート閾値電圧の上昇や、ゲートリーク電流の増大が生じる。このため、穴１３が存在する場合には、電気的特性検査工程において、ＩＧＢＴの電気的特性が異常値を示す。したがって、電気的特性から、欠損１５及び穴１３を有する半導体装置１０を判別することができる。

以上に説明したように、この製造方法によれば、電気的特性検査工程において、欠損１５（及び穴１３）を有する半導体装置１０を判別することができる。したがって、欠損１５を有さない半導体装置１０のみを選別することができる。

なお、上述した実施形態では、アルミニウム電極１４ａが半導体基板１２及び層間絶縁膜２６に直接接していた。しかしながら、図１２に示すように、アルミニウム電極１４ａの下部にバリアメタル１４ｃ（例えば、チタンと窒化チタンの積層膜）が設けられていてもよい。バリアメタル１４ｃが存在する場合でも、アルミニウム電極１４ａを形成した後に上述した実施形態と同様の製造工程を実施することで、電気的特性に基づいて欠損を有する半導体装置を特定することができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：半導体装置
１２：半導体基板
１３：穴
１４：エミッタ電極
１４ａ：アルミニウム電極
１４ｂ：表面電極
１５：欠損
１６：コレクタ電極
２２：ゲート電極
２４：ゲート絶縁膜
２６：層間絶縁膜
２６ａ：コンタクトホール
３０：レジスト膜
３０ａ：異常開口

Claims

半導体装置の製造方法であって、
内部に半導体素子が設けられた半導体基板上に、少なくとも表面がアルミニウムを含有する金属によって構成されている電極を形成する工程と、
前記電極上に、パターニングされたレジスト膜を形成する工程と、
前記レジスト膜に覆われていない範囲の前記電極をエッチングする工程と、
前記レジスト膜を除去する工程と、
前記電極の前記表面を、フッ化炭素ガスに曝す工程と、
前記半導体素子の電気的特性を検査する工程、
を備える製造方法。
前記半導体基板の内部にＩＧＢＴ（insulated gate bipolar transistor）が設けられており、
前記電気的特性が、前記ＩＧＢＴのゲート閾値電圧とゲートリーク電流の少なくとも一方である、
請求項１に記載の製造方法。