KR100801075B1 - 홀의 시스템적 결함율을 이용하는 반도체 집적 회로 장치의수율 향상 방법 및 수율 향상 시스템 - Google Patents

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Abstract

홀의 시스템적 결함율을 이용하는 반도체 집적 회로 장치의 수율 향상 방법이 제공된다. 반도체 집적 회로 장치의 수율 향상 방법은 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리에 대해서 복수의 실험값을 결정하고, 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하여, 복수의 테스트 패턴으로부터 홀의 실험값별 시스템적 결함율을 산출하고, 테스트 패턴의 홀의 변의 길이를 이용하여, 홀의 실험값별 시스템적 결함율을 홀의 길이당 실험값별 시스템적 결함율로 환산하고, 관심 레이아웃 내에서, 마주보는 홀의 변과 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하고, 홀의 길이당 실험값별 시스템적 결함율과, 관심 레이아웃 내에서 실험값별로 산출된 홀의 변의 길이를 이용하여, 홀의 시스템적 결함율을 산출하는 것을 포함한다.
수율, 결함율, 실험값, 홀, 라인, 실험값별 시스템적 결함율, 실험값별 랜덤 결함율

Description

홀의 시스템적 결함율을 이용하는 반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상 시스템{Method for enhancing yield of semiconductor integrate circuit device and system for the same using a hole's systematic fault rate}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다.
도 2는 각 실험값을 대표하는 테스트 패턴의 예시적 도면이다.
도 3은 도 1의 S20 단계를 설명하기 위한 도면이다.
도 4a, 도 4b 및 도 5는 도 1의 S40을 설명하기 위한 도면이다.
도 6은 도 1의 S50을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 수율 향상 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시스템을 설명하기 위한 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시스템을 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 반도체 집적 회로 장치의 레이아웃 분석 장치
110 : 제1 저장부 120 : 제2 저장부
130 : 입출력 모듈 140 : 환산부
150 : 제1 산출부 160 : 제2 산출부
본 발명은 반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상 시스템에 관한 것이다.
최근 기술 수준이 급격하게 발전하고, 디자인이 복잡해짐에 따라 DFM(Design For Manufacturability)에 대한 관심이 증가되고 있다. 특히, 수율 향상(yield enhancement)을 위해서 DFM 방법들 중에서 리커멘디드 룰(recommended rule)에 대한 개발이 진행되고 있다. 리커멘디드 룰은 최소 디자인 룰(minimum design rule)보다 소정 레벨 뒤떨어진(backed-off) 값을 가진다.
구체적으로 설명하면, 반도체 집적 회로 장치의 레이아웃의 디자인은 최소 디자인 룰 값(minimum design rule value)(또는 그라운드 룰 값(ground rule value))에 의해서 결정된다. 최소 디자인 룰 값은 현재의 포토 공정의 분해능(resolution)의 한계를 나타내며, 구체적으로 반도체 집적 회로 장치에서 사용된 다양한 마스크간 또는 하나의 마스크 내에서의 최소 스페이스 간격, 최소 오버랩 영역 등을 의미한다. 그런데, 현재의 공정 기술이 이러한 최소 디자인 룰 값을 만족시키지 못할 경우, 반도체 집적 회로 장치의 레이아웃 디자인에 최소 디자인 룰 값보다 약간 증가된 리커멘디드 룰 값을 사용함으로써 빠른 시간 안에 수율을 향상시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 관심 레이아웃 내에서 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리를 이용하여 홀의 시스템적 결함율을 산출하여 수율을 극대화하는 반도체 집적 회로 장치의 수율 향상 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 관심 레이아웃 내에서 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리를 이용하여 홀의 시스템적 결함율을 산출하여 수율을 극대화하는 반도체 집적 회로 장치의 수율 향상 시스템을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리에 대해서 복수의 실험값을 결정하고, 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하여, 복수의 테스트 패턴으로부터 홀의 실험값별 시스템적 결함율을 산출하고, 테스트 패턴의 홀의 변의 길이를 이용하여, 홀의 실험값별 시스템적 결함율을 홀의 길이당 실험값별 시스템적 결함율로 환산하고, 관심 레이아웃 내에서, 마주보는 홀의 변과 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하고, 홀의 길이당 실험값별 시스템적 결함율과, 관심 레이아웃 내에서 실험값별로 산출된 홀의 변의 길이를 이용하여, 홀의 시스템적 결함율을 산출하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리에 대해서 복수의 실험값을 결정하고, 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하고 복수의 테스트 패턴 중 결함이 발생된 테스트 패턴을 실험값별로 카운팅하여, 홀의 실험값별 결함율을 측정하고, 측정된 실험값별 결함율을 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분하고, 실험값별 랜덤 결함율과 실험값별 시스템적 결함율을 이용하여, 관심 레이아웃 내에서의 홀의 랜덤 결함율과 시스템적 결함율을 산출하고, 홀의 랜덤 결함율과 시스템적 결함을 이용하여, 관심 레이아웃 내에서의 홀의 총 결함율을 산출하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법은 소정 디자인 룰에 대해서 복수의 실험값을 결정하고, 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하여, 복수의 테스트 패턴으로부터 디자인 룰의 실험값별 결함율을 측정하고, 측정된 실험값별 결함율을 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분하거나, 실 험값별 랜덤 결함율과 실험값별 파라미터적 결함율로 구분하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시스템은 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리에 대해서 결정된 복수의 실험값이 저장된 제1 저장부, 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하여, 복수의 테스트 패턴으로부터 산출된 홀의 실험값별 시스템적 결함율이 저장된 제2 저장부, 테스트 패턴의 홀의 변의 길이를 이용하여, 홀의 실험값별 시스템적 결함율을 홀의 길이당 실험값별 시스템적 결함율로 환산하는 환산부, 관심 레이아웃 내에서, 마주보는 홀의 변과 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하는 제1 산출부, 및 홀의 길이당 실험값별 시스템적 결함율과, 관심 레이아웃 내에서 실험값별로 산출된 홀의 변의 길이를 이용하여, 홀의 시스템적 결함율을 산출하는 제2 산출부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시스템은 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리에 대해서 결정된 복수의 실험값이 저장된 제1 저장부, 각 실험값을 대표하는 테스트 패턴을 웨이퍼 상에 형성하고 테스트 패턴 중 결함이 발생된 테스트 패턴을 실험값별로 카운팅하여, 홀의 실험값별로 결함율이 측정되고, 측정된 실험값별 결함율이 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분되고, 실험값별 랜덤 결함율과 실험값별 시스템적 결함율이 저장된 제2 저장부, 실험값별 랜덤 결함율과 실험값별 시스템적 결함율을 이용하여, 관심 레이아 웃 내에서의 홀의 랜덤 결함율과 시스템적 결함율을 산출하는 제1 산출부, 및 홀의 랜덤 결함율과 시스템적 결함을 이용하여, 홀의 총 결함율을 산출하는 제2 산출부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리에 대해서, 복수의 실험값(예를 들어, n개, 단, n≥1)을 결정한다(S10).
구체적으로, 복수의 실험값은 최소 디자인 룰 값(MDR; Minimum Design Rule value)부터 소정 간격씩 증가된 값일 수 있다. 여기서, 소정 간격은 디자인 그리드(design grid) 또는 디자인 그리드의 배수일 수 있다. 예를 들어, 최소 디자인 룰 값이 0.04㎛이며 디자인 그리드가 0.01㎛인 경우, 결정된 실험값은 0.04㎛부터 0.11㎛까지 0.01㎛ 단위로 증가된 값일 수 있다. 한편, 복수의 실험값 중 가장 큰 값(즉, 0.11㎛)은 두 라인간의 간격이 충분히 멀어서 결함이 거의 발생하지 않는 값일 수 있으며, 이러한 값은 과거의 경험(past experience)으로부터 예측될 수 있다.
이어서, 실험값별 시스템적 결함율을 산출한다(S20).
구체적으로 설명하면, 우선 각 실험값을 대표하는(represent) 복수의 테스트 패턴(test pattern)을 웨이퍼 상에 형성하고, 복수의 테스트 패턴 중 결함이 발생된 테스트 패턴을 실험값별로 카운팅하여, 홀의 실험값별 결함율을 측정한다.
여기서, 각 실험값을 대표하는 테스트 패턴은 예를 들어, 도 2에서 도시된 바와 같이, 홀(1)의 네변과, 홀(1)을 둘러싸는 라인(2)의 네변 사이의 거리(l)이 일정할 수 있다. 각 실험값을 대표하는 테스트 패턴은 유사한 형태를 가지나, 거리(l)가 복수의 실험값에 따라 다르게 된다(전술한 예에서 0.04㎛부터 0.11㎛까지 0.01㎛ 단위로 증가하게 된다.). 물론, 테스트 패턴은 도 2와 같은 형상에 제한되는 것은 아니다.
홀의 실험값별 결함율을 측정하면, 도 3과 같이 도시될 수 있다. 여기서, x축은 실험값이고, y축은 실험값별 결함율이다. 예를 들어, 실험값 0.04㎛에서는 실험값별 결함율이 약 1.2ppb(parts per billion)이고, 실험값 0.05㎛에서는 실험값별 결함율이 약 0.5ppb임을 알 수 있다.
그 후, 측정된 홀의 실험값별 결함율을 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분한다.
먼저, 랜덤 결함과 시스템적 결함을 구분하면, 랜덤 결함(random defect)은 제조 과정에서 발생된 파티클 등에 의해서 반도체 집적 회로 장치가 오동작하게 되는 것을 의미한다. 두 라인간에 도전성 파티클이 떨어져서, 두 라인이 쇼트되는 경우를 예로 들 수 있다. 시스템적 결함(systematic defect)은 두 라인간의 간격이나, 라인 또는 비아의 최소 인클로저 등에서 주로 발생되는 결함으로, 전술한 예에서는 두 라인간의 간격이 너무 좁아져서 두 라인이 쇼트되거나, 라인 또는 비아가 배선과 연결되지 않을 수 있다.
측정된 홀의 실험값별 결함율이 도 3에 도시된 바와 같이 실험값이 증가함에 따라 소정 값으로 수렴(convergence)하게 된다. 여기서, 실험값별 랜덤 결함율(rdEFR)은 수렴값이고, 실험값별 시스템적 결함율(sysEFR)은 실험값별 결함율과 실험값별 랜덤 결함율(rdEFR)의 차이가 된다. 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리가 충분히 커지면, 시스템적으로 레이아웃을 구현하지 못하여 발생하는 문제는 거의 없어진다. 따라서, 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리가 충분히 커지더라도 발생하는 결함은, 제조 과정에서 발생된 파티클이 우연히 두 라인간에 떨어져서 두 라인이 쇼트되는 등의 랜덤 결함이라고 할 수 있다.
본 발명의 일 실시예에서는 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리에 관한 디자인 룰에 대해서, 측정된 실험값별 결함율을 실험값별 랜덤 결함율과 실험값별 시스템적 결함율을 나누었으나 이에 한정되는 것이 아니다. 즉, 디자인 룰의 특성에 따라 실험값별 결함율을 ( 실험값별 랜덤 결함율, 실험값별 파라미터적 결함율), (실험값별 랜덤 결함율, 실험값별 시스템적 결함율+실험값별 파라미터적 결함율)로 나눌 수도 있다.
이어서, 테스트 패턴의 홀의 변의 길이를 이용하여, 홀의 실험값별 시스템적 결함율을 홀의 길이당 실험값별 시스템적 결함율로 환산한다(S30).
구체적으로, 실험값별 시스템적 결함율을 도 2에서와 같은 테스트 패턴으로부터 산출하였다면, 수학식 1과 같이 홀의 실험값별 시스템적 결함율(sysEFR)을 네변의 길이의 합(4s, 도 2의 s 참조)로 나누어 홀의 길이당 실험값별 시스템적 결함율(sysEFRpL)을 환산할 수 있다.
Figure 112006006635000-pat00001
이어서, 관심 레이아웃 내에서, 마주보는 홀의 변과 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출한다(S40).
구체적으로, 홀의 변의 길이를 실험값별로 산출할 때, 관심 레이아웃 내에서 대상이 되는 홀은 리던던트하지 않는 홀(non-redundant hole)일 수 있다. 리던던트하지 않는 홀(non-redundant hole)이란, 하나의 배선과 다른 배선을 연결하는 컨택(또는 비아)이 하나뿐이어서 상기 하나의 컨택(또는 비아)에 결함이 발생되면 배선간의 신호 전달이 원할하지 않을 경우, 이 때의 컨택홀(또는 비아홀)을 지칭하는 뜻이다.
관심 레이아웃 내에서 홀의 변의 길이를 실험값별로 산출하는 방식을 도 4a 및 도 4b를 예로 들어 설명한다. 도 4a는 홀(1)의 네변과, 마주보는 라인(3)의 네변 사이의 거리가 일정하지 않은 경우(a1 = b1 < c1 < d1)이다. 도 4b는 홀(1)의 한변과 마주보는 라인(4)의 변 사이의 거리가 일정하지 않은 경우(a1 ≠ a2, c1 ≠ c2)인데, 구체적으로 설명하면, 홀(1)의 적어도 하나의 변은 복수의 서브 변(sub edge)로 이루어져 있고, 마주보는 홀(1)의 서브 변과 라인(4)의 변 사이의 거리가 다르다.
도 4a, 도 4b에서 홀의 변의 길이를 실험값별로 산출하면 표 1과 같이 정리된다. 구체적으로, 도 4a에서는 마주보는 홀(1)의 변과 라인(3)의 변 사이의 거리 a1가 실험값 0.06㎛에 해당하고, 이러한 홀(1)의 변의 길이는 s이다. 한편, 도 4b에서는 마주보는 홀(1)의 서브 변과 라인(4)의 변 사이의 거리 a1, a2가 각각 실험값 0.06㎛, 0.04㎛에 해당하고, 이러한 홀(1)의 서브 변의 길이는 s/2가 된다.
Figure 112006006635000-pat00002
이와 같은 방식으로 관심 레이아웃 내에서 홀의 변의 길이를 실험값별로 산출하면, 도 5와 같이 도시될 수 있다. x축은 실험값이고, y축은 홀의 변의 길이가 된다. 예를 들어, 관심 레이아웃 내에서 실험값 0.04㎛에 대응되는 홀의 변의 길이는 약 3㎛이고, 실험값 0.05㎛에 대응되는 홀의 변의 길이는 약 7㎛임을 알 수 있다.
이어서, 홀의 길이당 실험값별 시스템적 결함율과, 관심 레이아웃 내에서 실험값별로 산출된 홀의 변의 길이를 이용하여, 홀의 시스템적 결함율을 산출한다(S50).
구체적으로, 홀의 시스템적 결함율을 sysFR, 복수의 실험값의 개수를 n, j번째 실험값에 대응되는 홀의 길이당 실험값별 시스템적 결함율을 sysEFRpL(j), 관심 레이아웃 내에서 j번째 실험값에 대응되어 산출된 홀의 변의 길이를 L(j)라 할 때, 수학식 2와 같이 산출될 수 있다.
Figure 112006006635000-pat00003
구체적으로 설명하면, 홀의 길이당 실험값별 시스템적 결함율과, 관심 레이아웃 내에서 실험값별로 산출된 홀의 변의 길이를 곱하여, 도 6에 도시된 바와 같이 sysEFRpL(j) ×L(j)를 산출하고, 산출된 sysEFRpL(j)×L(j)를 합산함으로써 홀의 시스템적 결함율을 산출할 수 있다.
한편, 본 발명의 일 실시예에서 홀의 시스템적 결함율을 구하는 방식은 수학식 2로 제한되는 것은 아니다. 예를 들어, 특별히 관심의 대상이 되는 실험값별 시스템적 결함율과 그렇지 않은 실험값별 시스템적 결함율에 서로 다른 가중치를 두는 방식을 사용할 수 있다. 예를 들어, 최소 디자인 룰 값에서 발생될 수 있는 실험값(0.04㎛)의 시스템적 결함율은 수율에 많은 영향을 미칠 수 있으므로, 다른 실험값의 시스템적 결함율보다 큰 가중치를 줄 수 있다. 즉, j번째 실험값에 대응되는 홀의 길이당 실험값별 시스템적 결함율을 sysEFRpL(j)에 가중치 W(j) 가 부여될 경우 수학식 3과 같이 산출될 수도 있다.
Figure 112006006635000-pat00004
이어서, 홀의 시스템적 결함율을 이용하여 홀의 시스템적 수율을 산출한다(S60).
구체적으로, 관심 레이아웃 내에서 홀의 시스템적 수율은 수학식 4와 같이 산출된다. CYield(단, 0 ≤ CYield ≤1)는 상술한 디자인 룰에 의한 수율 변화가 아닌 기타 요인에 의해 발생하는 수율 변화를 나타내는 수율 상수이다.
Figure 112006006635000-pat00005
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법에서는 뽀아송(Poisson) 모델을 이용한 수율 산출 방법만을 예로 들었으나, 이에 제한되는 것은 아니다. 네가티브 바이노미얼 모델(negative binomial model) 등과 같이 기타 다른 모델을 이용하여 수율을 산출할 수 있음은 본 발명의 기술 분야의 당업자에게 자명하다.
이어서, 홀의 시스템적 수율을 고려하여, 관심 레이아웃 내에서 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리를 수정한다(S70).
구체적으로, 수정한 후에 홀의 시스템적 수율을 다시 산출하고, 수정전후의 시스템적 수율을 비교하고 수정된 관심 레이아웃을 재수정할지 여부를 검토하여, 레이아웃을 재수정할 수 있다. 예를 들어, 수정 전의 시스템적 수율보다 수정 후의 시스템적 수율이 5% 이상 증가하지 않으면 관심 레이아웃을 재수정할 수 있다.
또는, 수정 후의 시스템적 수율을 소정의 목표 시스템적 수율 이상될 때까지 수정된 관심 레이아웃을 재수정하도록 할 수 있다. 이러한 경우, 수정 전의 시스템적 수율을 산출하지 않고, 수정 후의 시스템적 수율만을 산출할 수 있다.
또한, 본 발명의 일 실시예에서는 관심 레이아웃의 수정전후의 시스템적 수율을 비교하거나, 관심 레이아웃의 수정후 시스템적 수율과 목표 시스템적 수율을 비교하는 것만을 예시하였으나, 이에 제한되는 것은 아니다. 즉, 시스템적 수율을 비교하지 않고, 수정전후의 홀의 시스템적 결함율을 비교하거나, 수정후 홀의 시스템적 결함율과 목표 시스템적 결함율을 비교하여도 무방하다. 수학식 4와 같이 홀의 시스템적 수율과 홀의 시스템적 결함율은 비례관계가 있기 때문이다.
도 7은 본 발명의 다른 실시예에 따른 수율 향상 방법을 설명하기 위한 순서도이다. 설명의 편의상, 도 1과 실질적으로 동일한 단계에 대해서는 동일한 도면 부호를 사용하며 해당 단계에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리에 대해서, 복수의 실험값을 결정한다(S10).
이어서, 복수의 실험값별 시스템적 결함율과, 실험값별 랜덤 결함율을 산출한다(S20, S25). 전술하였듯이, 각 실험값을 대표하는 테스트 패턴을 형성하여 홀의 실험값별 결함율을 측정하고, 측정된 홀의 실험값별 결함율을 실험값별 시스템적 결함율과 실험값별 랜덤 결함율로 구분하여 산출한다.
이어서, 실험값별 시스템적 결함율과 실험값별 랜덤 결함율을 이용하여, 관심 레이아웃 내에서의 홀의 시스템적 결함율과 랜덤 결함율을 산출한다(S30, S40, S50, S45, S55).
구체적으로, 홀의 시스템적 결함율은 도 1에서 전술하였던 단계, S30, S40, S50을 통해서 산출할 수 있다. 관심 레이아웃 내에서의 리던던트하지 않는 홀의 개수를 카운팅하고(S45), 카운팅된 리던던트하지 않는 홀의 개수와 실험값별 랜덤 결함율을 곱하여 홀의 랜덤 결함율을 산출할 수 있다(S55).
이어서, 홀의 시스템적 결함율과 랜덤 결함율을 이용하여, 관심 레이아웃 내에서의 홀의 총 결함율을 산출한다(S62).
구체적으로, 홀의 총 결함율은 홀의 시스템적 결함율과 랜덤 결함율을 단순 합산하여 산출할 수도 있으며, 특별히 관심의 대상이 되는 것에 가중치를 두어 합산하여 산출할 수도 있다.
이어서, 홀의 총 결함율을 이용하여 홀의 총 수율을 산출할 수 있다(S65). 홀의 총 수율을 뽀아송 모텔 또는 네가티브 바이노미얼 모델을 이용하여 산출할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 홀의 총 수율을 고려하여, 관심 레이아웃 내에서 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리를 수정한다(S75).
한편, 도면에서는 표시하지 않았으나, 도 1 내지 도 7을 참조하여 설명한 반도체 집적 회로 장치의 수율 향상 방법을 이용하여 제조된 마스크 역시 본 발명의 기술 사상에 포함된다.
또한, 상기 마스크를 이용하여 제조된 반도체 집적 회로 장치 역시 본 발명의 기술 사상에 포함된다.
도 8은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시 스템을 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시스템(100)은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 실시하기 위한 시스템으로, 제1 및 제2 저장부(110, 120), 입출력 모듈(130), 환산부(140), 제1 및 제2 산출부(150, 160)를 포함하고, 각 데이터 인터페이스(170) 또는 다른 통신 링크를 통해서 커뮤니케이션할 수 있다.
제1 및 제2 저장부(110, 120)에 저장된 데이터들은 입출력 모듈(130)을 통해서 직접 저장된 값일 수 있고, 별도의 연산부(도면 미도시)에 의해서 산출된 값일 수도 있다. 여기서, 제1 저장부(110)는 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리에 대해서 결정된 복수의 실험값이 저장되고, 제2 저장부(120)는 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하여, 복수의 테스트 패턴으로부터 산출된 홀의 실험값별 시스템적 결함율이 저장된다.
환산부(140)는 테스트 패턴의 홀의 변의 길이를 이용하여, 홀의 실험값별 시스템적 결함율을 홀의 길이당 실험값별 시스템적 결함율로 환산하고, 제1 산출부(150)는 관심 레이아웃 내에서, 마주보는 홀의 변과 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하고, 제2 산출부(160)는 환산부(140)로부터 홀의 길이당 실험값별 시스템적 결함율을 제공받고, 제1 산출부(150)로부터 관심 레이아웃 내에서 실험값별로 산출된 홀의 변의 길이를 제공받아, 홀의 시스템적 결함율을 산출한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시스템을 설명하기 위한 블록도이다. 도 8와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 9을 참조하면, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 수율 향상 시스템(102)은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 수율 향상 방법을 실시하기 위한 시스템으로, 제1 및 제2 저장부(110, 122), 입출력 모듈(130), 제3 및 제4 산출부(180, 190)를 포함하고, 각 데이터 인터페이스(170) 또는 다른 통신 링크를 통해서 커뮤니케이션할 수 있다.
제1 저장부(110)는 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리에 대해서 결정된 복수의 실험값이 저장되고, 제2 저장부(122)는 각 실험값을 대표하는 테스트 패턴을 웨이퍼 상에 형성하고 테스트 패턴 중 결함이 발생된 테스트 패턴을 실험값별로 카운팅하여, 홀의 실험값별로 결함율이 측정되고, 측정된 실험값별 결함율이 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분되어, 상기 실험값별 랜덤 결함율과 실험값별 시스템적 결함율이 저장된다.
제3 산출부(180)는 제2 저장부(122)로부터 실험값별 랜덤 결함율과 실험값별 시스템적 결함율을 제공받아, 관심 레이아웃 내에서의 홀의 랜덤 결함율과 시스템적 결함율을 산출한다. 제4 산출부(190)는 제3 산출부(180)로부터 홀의 랜덤 결함율과 시스템적 결함을 제공받아, 홀의 총 결함율을 산출한다.
한편, 도면에서는 표시하지 않았으나, 도 8 내지 도 9을 참조하여 설명한 반도체 집적 회로 장치의 레이아웃 분석 장치를 이용하여 제조된 마스크 역시 본 발 명의 기술 사상에 포함된다.
또한, 상기 마스크를 이용하여 제조된 반도체 집적 회로 장치 역시 본 발명의 기술 사상에 포함된다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치의 수율 향상 방법 및 수율 향상 시스템에 따르면, 관심 레이아웃 내에서 홀과, 홀을 둘러싸는 라인에서, 마주보는 홀의 변과 라인의 변 사이의 거리를 이용하여 홀의 시스템적 결함율을 산출할 수 있고, 이러한 시스템적 결함율을 이용하여 관심 레이아웃을 수정함으로써 수율을 극대화할 수 있다.

Claims (27)

  1. 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리에 대해서 복수의 실험값을 결정하고,
    상기 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하여, 상기 복수의 테스트 패턴으로부터 상기 홀의 실험값별 시스템적 결함율을 산출하고,
    상기 테스트 패턴의 홀의 변의 길이를 이용하여, 상기 홀의 실험값별 시스템적 결함율을 상기 홀의 길이당 실험값별 시스템적 결함율로 환산하고,
    관심 레이아웃 내에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하고,
    상기 홀의 길이당 실험값별 시스템적 결함율과, 상기 관심 레이아웃 내에서 실험값별로 산출된 상기 홀의 변의 길이를 이용하여, 상기 홀의 시스템적 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  2. 제 1항에 있어서,
    상기 실험값은 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리에 대한 최소 디자인 룰 값부터 소정 간격씩 증가된 값인 반도체 집적 회로 장치의 수율 향상 방법.
  3. 제 2항에 있어서,
    상기 소정 간격은 디자인 그리드 또는 디자인 그리드의 배수인 반도체 집적 회로 장치의 수율 향상 방법.
  4. 제 1항에 있어서, 상기 실험값별 시스템적 결함율을 산출하는 것은,
    상기 웨이퍼 상에 형성된 복수의 테스트 패턴 중 결함이 발생된 테스트 패턴을 상기 실험값별로 카운팅하여 상기 홀의 실험값별 결함율을 측정하고,
    상기 측정된 실험값별 결함율을 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  5. 제 4항에 있어서,
    상기 실험값별 결함율은 상기 실험값이 증가함에 따라 소정 값으로 수렴되고,
    상기 실험값별 랜덤 결함율은 상기 수렴값이고, 상기 실험값별 시스템적 결함율은 상기 실험값별 결함율과 상기 실험값별 랜덤 결함율의 차이인 반도체 집적 회로 장치의 수율 향상 방법.
  6. 제 1항에 있어서,
    상기 각 테스트 패턴은 상기 홀의 네변과, 상기 홀을 둘러싸는 라인의 네변 사이의 거리가 일정한 반도체 집적 회로 장치의 수율 향상 방법.
  7. 제 6항에 있어서,
    상기 홀의 길이당 실험값별 시스템적 결함율로 환산하는 것은, 상기 홀의 실험값별 시스템적 결함율을 네변의 길이의 합으로 나누어서 상기 홀의 길이당 실험값별 시스템적 결함율로 환산하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  8. 제 1항에 있어서,
    상기 관심 레이아웃 내에서 상기 홀의 변의 길이를 실험값별로 산출하는 것은, 상기 관심 레이아웃 내에서 리던던트하지 않는 홀(non-redundant hole)에 대해서 상기 홀의 변의 길이를 실험값별로 산출하는 반도체 집적 회로 장치의 수율 향상 방법.
  9. 제 1항에 있어서,
    상기 홀의 적어도 하나의 변은 복수의 서브 변(sub edge)를 포함하되, 마주보는 상기 홀의 서브 변과 상기 라인의 변 사이의 거리가 다르고,
    관심 레이아웃 내에서 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하는 것은, 관심 레이아웃 내에서 마주보는 상기 홀의 서브 변과 상기 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 서브 변의 길이를 실험값별로 산출하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  10. 제 1항에 있어서,
    상기 홀의 시스템적 결함율을 산출하는 것은, 홀의 시스템적 결함율을 sysFR, 복수의 실험값의 개수를 n, j번째 실험값에 대응되는 홀의 길이당 실험값별 시스템적 결함율을 sysEFRpL(j), 관심 레이아웃 내에서 j번째 실험값에 대응되어 산출된 홀의 변의 길이를 L(j)라 할 때,
    Figure 112006006635000-pat00006
    인 반도체 집적 회로 장치의 수율 향상 방법.
  11. 제 1항에 있어서,
    상기 홀의 시스템적 결함율을 이용하여 상기 홀의 시스템적 수율을 산출하는 것을 더 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  12. 제 11항에 있어서,
    상기 홀의 시스템적 수율을 고려하여, 상기 관심 레이아웃 내에서 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리를 수정하는 것을 더 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  13. 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리에 대해서 복수의 실험값을 결정하고,
    상기 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하고 상기 복수의 테스트 패턴 중 결함이 발생된 테스트 패턴을 상기 실험값별로 카운팅하여, 상기 홀의 실험값별 결함율을 측정하고,
    상기 측정된 실험값별 결함율을 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분하고,
    상기 실험값별 랜덤 결함율과 상기 실험값별 시스템적 결함율을 이용하여, 관심 레이아웃 내에서의 상기 홀의 랜덤 결함율과 시스템적 결함율을 산출하고,
    상기 홀의 랜덤 결함율과 상기 시스템적 결함을 이용하여, 상기 관심 레이아웃 내에서의 상기 홀의 총 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  14. 제 13항에 있어서,
    상기 실험값별 결함율은 상기 실험값이 증가함에 따라 소정 값으로 수렴되고, 상기 실험값별 랜덤 결함율은 상기 수렴값이고, 상기 실험값별 시스템적 결함율은 상기 실험값별 결함율과 상기 실험값별 랜덤 결함율의 차이인 반도체 집적 회로 장치의 수율 향상 방법.
  15. 제 13항에 있어서,
    상기 홀의 랜덤 결함율을 산출하는 것은, 상기 관심 레이아웃 내에서 리던던 트하지 않는 홀(non-redundant hole)의 개수와 상기 실험값별 랜덤 결함율을 곱하여 산출하는 반도체 집적 회로 장치의 수율 향상 방법.
  16. 제 13항에 있어서, 상기 홀의 시스템적 결함율을 산출하는 것은,
    상기 테스트 패턴의 홀의 변의 길이를 이용하여, 상기 홀의 실험값별 시스템적 결함율을 상기 홀의 길이당 실험값별 시스템적 결함율로 환산하고,
    관심 레이아웃 내에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하고,
    상기 홀의 길이당 실험값별 시스템적 결함율과, 상기 관심 레이아웃 내에서 실험값별로 산출된 상기 홀의 변의 길이를 이용하여, 상기 홀의 시스템적 결함율을 산출하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  17. 제 16항에 있어서,
    상기 각 테스트 패턴은 상기 홀의 네변과, 상기 홀을 둘러싸는 라인의 네변 사이의 거리가 일정한 반도체 집적 회로 장치의 수율 향상 방법.
  18. 제 17항에 있어서,
    상기 홀의 길이당 실험값별 시스템적 결함율로 환산하는 것은, 상기 홀의 실험값별 시스템적 결함율을 네변의 길이의 합으로 나누어서 상기 홀의 길이당 실험값별 시스템적 결함율로 환산하는 것을 포함하는 반도체 집적 회로 장치의 수율 향 상 방법.
  19. 제 16항에 있어서,
    상기 관심 레이아웃 내에서 상기 각 실험값에 해당하는 상기 홀의 변의 길이를 산출하는 것은, 상기 관심 레이아웃 내에서 리던던트하지 않는 홀(non-redundant hole)에 대해서 각 실험값에 해당하는 홀의 변의 길이를 산출하는 반도체 집적 회로 장치의 수율 향상 방법.
  20. 제 16항에 있어서,
    상기 홀의 적어도 하나의 변은 복수의 서브 변(sub edge)를 포함하되, 마주보는 상기 홀의 서브 변과 상기 라인의 변 사이의 거리가 다르고,
    관심 레이아웃 내에서 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하는 것은, 관심 레이아웃 내에서 마주보는 상기 홀의 서브 변과 상기 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 서브 변의 길이를 실험값별로 산출하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  21. 소정 디자인 룰에 대해서 복수의 실험값을 결정하고,
    상기 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하여, 상기 복수의 테스트 패턴으로부터 상기 디자인 룰의 실험값별 결함율을 측정하고,
    상기 측정된 실험값별 결함율을 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분하거나, 실험값별 랜덤 결함율과 실험값별 파라미터적 결함율로 구분하는 것을 포함하는 반도체 집적 회로 장치의 수율 향상 방법.
  22. 삭제
  23. 삭제
  24. 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리에 대해서 결정된 복수의 실험값이 저장된 제1 저장부;
    상기 각 실험값을 대표하는 복수의 테스트 패턴을 웨이퍼 상에 형성하여, 상기 복수의 테스트 패턴으로부터 산출된 상기 홀의 실험값별 시스템적 결함율이 저장된 제2 저장부;
    상기 테스트 패턴의 홀의 변의 길이를 이용하여, 상기 홀의 실험값별 시스템적 결함율을 상기 홀의 길이당 실험값별 시스템적 결함율로 환산하는 환산부;
    관심 레이아웃 내에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리가 각 실험값에 해당하는 홀의 변의 길이를 실험값별로 산출하는 제1 산출부; 및
    상기 홀의 길이당 실험값별 시스템적 결함율과, 상기 관심 레이아웃 내에서 실험값별로 산출된 상기 홀의 변의 길이를 이용하여, 상기 홀의 시스템적 결함율을 산출하는 제2 산출부를 포함하는 반도체 집적 회로 장치의 수율 향상 시스템.
  25. 홀과, 상기 홀을 둘러싸는 라인에서, 마주보는 상기 홀의 변과 상기 라인의 변 사이의 거리에 대해서 결정된 복수의 실험값이 저장된 제1 저장부;
    상기 각 실험값을 대표하는 테스트 패턴을 웨이퍼 상에 형성하고 상기 테스트 패턴 중 결함이 발생된 테스트 패턴을 상기 실험값별로 카운팅하여, 상기 홀의 실험값별로 결함율이 측정되고, 상기 측정된 실험값별 결함율이 실험값별 랜덤 결함율과 실험값별 시스템적 결함율로 구분되고, 상기 실험값별 랜덤 결함율과 실험값별 시스템적 결함율이 저장된 제2 저장부;
    상기 실험값별 랜덤 결함율과 상기 실험값별 시스템적 결함율을 이용하여, 관심 레이아웃 내에서의 상기 홀의 랜덤 결함율과 시스템적 결함율을 산출하는 제1 산출부; 및
    상기 홀의 랜덤 결함율과 상기 시스템적 결함을 이용하여, 상기 홀의 총 결함율을 산출하는 제2 산출부를 포함하는 반도체 집적 회로 장치의 수율 향상 시스템.
  26. 삭제
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