KR20050059904A - 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도측정방법 - Google Patents
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Abstract
본 발명은 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도 측정방법에 관한 것으로, 금속배선의 쇼트닝 량을 측정하기 위하여, 금속배선 영역 내에 금속배선 콘택플러그를 일정간격으로 형성하고 후속 공정으로 금속배선을 패터닝하여 상기 금속배선의 양측 끝부분으로 노출되는 금속배선 콘택플러그의 크기를 측정하여 상기 금속배선의 쇼트닝 량을 용이하게 측정함으로써 웨이퍼의 손실없이 후속 공정을 용이하게 하고 그에 따른 반도체소자의 생산성 및 수율을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도 측정방법에 관한 것으로, 특히 반도체소자의 금속배선과 금속배선 콘택홀의 중첩 불량 현상을 모니터링하기 위하여 상기 금속배선과 금속배선 콘택홀의 중첩도를 측정할 수 있도록 하는 기술에 관한 것이다.
일반적으로, 금속배선 마스크는 반도체소자의 제조 공정 중에 사용되는 다른 마스크에 비하여 디자인 룰 ( design rule ) 이 매우 크다.
상기 디자인 룰로 설계된 금속배선 마스크는 공정 마진이 많아서 패터닝 측면에서 유지하고, 기존의 노광장치를 사용해도 문제가 없다.
그러나, 최근 반도체소자의 고집적화에 따른 디자인 룰의 축소로 인하여 패터닝 측면에서 불량이 발생하고 있다.
일반적으로, 발생하는 브릿지 ( bridge ) 나 할레이션 ( halation ) 형태가 아닌 라인 쇼트닝 ( line shortening ) 형태로 발생해서 금속배선 콘택홀과 오정렬을 발생시키고 있다.
그러나, 정확한 평가나 모니터링 방법이 전무한 상태에 있다.
도 1 은 종래기술에 따라 형성된 반도체소자를 도시한 평면 셈사진으로서, 금속배선의 쇼트닝 현상으로 인한 금속배선 콘택홀과 금속배선의 오정렬로 불량이 유발된 것을 도시한 것이다.
다만, 불량 발생시 강제 실험 방법으로 쇼트닝 양을 정량적으로 도출하고 있다.
도 2 는 종래기술에 따라 강제 실험 방법으로 쇼트닝 양을 도출하는 방법을 도시한 평면도이고, 도 3 은 상기 도 2 의 공정 순서를 도시한 흐름도이다.
도 2 및 도 3을 참조하면, 반도체기판(도시안됨) 상에 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 금속배선(11)을 형성한다.
전체표면상부에 층간절연막(도시안됨)을 형성하고 금속배선 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 금속배선 콘택홀(도시안됨)을 형성한다.
후속 공정으로 상기 금속배선 콘택홀을 매립하는 콘택플러그(15)를 형성한다.
이때, 상기 금속배선(11)의 끝부분에 중첩된 콘택플러그(15)와 상기 금속배선(11)의 중첩정도를 측정하여 쇼트닝 량을 측정한다.
상기 쇼트닝 량을 측정한 웨이퍼는 폐기 처리한다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도 측정방법은, 금속배선을 먼저 형성하고 그에 중첩되는 콘택플러그를 형성하여 금속배선의 쇼트닝 량을 강제 실험 방법으로 측정하여야 하고 상기 강제 실험 방법이 실시된 웨이퍼를 폐기하여야 하는 문제점이 있다.
본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, 별도의 모니터링 패턴을 형성하여 금속배선 콘택과 금속배선 간의 중첩도를 정량적으로 측정할 수 있도록 함으로써 후속 공정을 용이하게 하여 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도 측정방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 레이아웃 방법은,
동일 평면상에 형성되는 제1금속배선 영역, 제2금속배선 영역, 제3금속배선 영역 및 제4금속배선 영역을 설계하되,
상기 제1금속배선 영역은 5 개 이상의 금속배선 콘택플러그 영역을 포함하고, 상기 제2금속배선 영역은 4 개의 금속배선 콘택플러그 영역을 포함하고, 상기 제3금속배선 영역은 3 개의 금속배선 콘택플러그 영역을 포함하고, 상기 제4금속배선 영역은 2 개의 금속배선 콘택플러그 영역을 포함하도록 설계하고,
상기 제1금속배선 영역은 제1행에 배치되며, 제2금속배선 영역과 제3금속배선 영역은 각각 하나씩 제2행에 배치되며 상기 제4금속배선 영역은 제3행에 3개가 배열되는 것과,
상기 제1,2,3,4금속배선 영역은 각각 금속배선의 최소 선폭으로 설계된 것과,
상기 금속배선 콘택플러그 영역은 200 ㎚ 이상의 피치 ( pitch ) 로 설계된 것과,
상기 제1,2,3,4금속배선 영역은 상호간에 300 ㎚ 이상의 거리를 유지하도록 설계된 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩도 측정방법은,
반도체기판 상에 소정간격으로 금속배선 콘택플러그가 형성된 제1,2,3,4금속배선 영역을 포함하는 층간절연막을 형성하되,
상기 제1,2,3,4금속배선 영역은 각각 n 개, (n-1) 개, (n-2) 개 및 (n-3) 개의 콘택플러그를 포함하도록 형성하는 공정과,
상기 제1,2,3,4금속배선 영역 상에 제1,2,3,4금속배선을 형성하는 공정과,
상기 제1,2,3,4금속배선과 상기 제1,2,3,4금속배선 양단에 노출된 콘택플러그의 크기를 측정하여 쇼트닝 량을 측정하는 공정을 포함하는 것을 제2특징으로 한다. ( 단, n 은 5 이상의 자연수 )
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 4 는 본 발명의 실시예에 따라 형성된 반도체소자의 중첩도 측정방법을 도시한 마스크 레이아웃도이다.
도 4를 참조하면, 동일 평면상에 제1금속배선 영역(21), 제2금속배선 영역(23), 제3금속배선 영역(25) 및 제4금속배선 영역(27)을 설계한다. 상기 제1금속배선 영역(21)은 5 개 이상의 금속배선 콘택플러그 영역(29)이 설계된 것이다. 상기 제2금속배선 영역(23)은 4 개의 금속배선 콘택플러그 영역(29)이 설계된 것이다. 상기 제3금속배선 영역(25)은 3 개의 금속배선 콘택플러그 영역(29)이 설계된 것이다. 상기 제4금속배선 영역(27)은 2 개의 금속배선 콘택플러그 영역(29)이 설계된 것이다.
여기서, 상기 금속배선들을 3개의 열로 배열하되, 제1열에 제1금속배선 영역(21)을 배치하고, 제2열에 제2금속배선 영역(23)과 제3금속배선 영역(25)을 각각 하나씩 배치하고, 제3열에 제4금속배선 영역(27) 3개를 배치한 것이다.
또한, 상기 금속배선 콘택플러그 영역(29) 간의 피치 ( pitch ) "A" 는 200 ㎚ 이상으로 설계한다.
상기 제1,2,3,4금속배선 영역(21,23,25,27)은 적용되는 반도체소자의 최소 금속배선 선폭으로 형성하거나 70 ㎚ 이상의 선폭으로 설계한다.
상기 제1,2,3,4금속배선 영역(21,23,25,27)은 배선간의 거리를 300 ㎚ 이상으로 설계한다.
도 5 는 상기 도 4 와 같이 설계된 레이아웃도를 이용하여 반도체기판(도시안됨) 상에 형성한 금속배선과 금속배선 콘택플러그를 도시한 평면도이다. 도 6 은 본 발명에 따른 반도체소자의 중첩도 측정방법을 도시한 흐름도이다.
도 5 및 도 6을 참조하면, 반도체기판(도시안됨) 상에 층간절연막(도시안됨)을 형성하고 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 금속배선 콘택홀(도시안됨)을 형성한다.
상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그(39)를 형성한다. 이때, 상기 금속배선 콘택플러그(39)는 상기 도 4 에 설계된 간격 및 크기로 형성된다.
후속 공정으로 상기 층간절연막 상에 제1,2,3,4금속배선(31,33,35,37)을 형성한다.
이때, 상기 금속배선들(31,33,35,37)은 쇼트닝 현상이 일어난다.
상기 쇼트닝 현상은 금속배선의 폭, 길이 및 주변의 패턴 밀도에 의해 좌우된다.
상기 쇼트닝 현상은 상기 패턴의 길이가 짧거나, 면비 ( critical dimension, CD ) 가 작은 패턴일수록 고립된 패턴일수록 더 크게 발생된다.
여기서, 상기 쇼트닝 량은 상기 금속배선들(31,33,35,37)의 끝부분에서 노출되는 금속배선 콘택플러그(39)의 크기를 측정하여 얻는다.
그리고, 오정렬이 심한 경우를 대비하여 금속배선의 양측 끝부분에서 발생되는 쇼트닝 량을 측정하여 평균을 구하여 사용한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도 측정방법은, 금속배선과 금속배선 콘택플러그의 중첩도를 정확하게 측정하여 상기 금속배선의 쇼트닝 량을 용이하게 측정하고 후속 공정을 용이하게 실시할 수 있도록 함으로써 반도체소자의 수율 및 생산성을 향상시킬 수 있는 효과를 제공한다.
도 1 은 종래기술에 따른 반도체소자의 중첩도 측정방법을 도시한 평면도.
도 2 는 금속배선의 쇼트닝 ( shortening ) 에 의한 오정렬 ( misalign ) 으로 인한 소자의 특성 열화를 도시한 평면 셈사진.
도 3 은 종래기술에 따른 반도체소자의 중첩도 측정공정을 도시한 흐름도.
도 4 는 본 발명에 따른 반도체소자의 중첩 측정방법을 도시한 마스크 레이아웃도.
도 5 는 상기 도 4 의 레이아웃도를 이용하여 형성된 패턴을 이용한 중첩도 측정방법을 도시한 평면도.
도 6 은 본 발명에 따른 반도체소자의 중첩도 측정공정을 도시한 흐름도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 금속배선 13 : 금속배선 콘택플러그
21 : 제1금속배선 영역 23 : 제2금속배선 영역
25 : 제3금속배선 영역 27 : 제4금속배선 영역
29,39 : 금속배선 콘택플러그 31 : 제1금속배선
33 : 제2금속배선 35 : 제3금속배선
37 : 제4금속배선
Claims (5)
- 동일 평면상에 형성되는 제1금속배선 영역, 제2금속배선 영역, 제3금속배선 영역 및 제4금속배선 영역을 설계하되,상기 제1금속배선 영역은 5 개 이상의 금속배선 콘택플러그 영역을 포함하고, 상기 제2금속배선 영역은 4 개의 금속배선 콘택플러그 영역을 포함하고, 상기 제3금속배선 영역은 3 개의 금속배선 콘택플러그 영역을 포함하고, 상기 제4금속배선 영역은 2 개의 금속배선 콘택플러그 영역을 포함하도록 설계하고,상기 제1금속배선 영역은 제1행에 배치되며, 제2금속배선 영역과 제3금속배선 영역은 각각 하나씩 제2행에 배치되며 상기 제4금속배선 영역은 제3행에 3개가 배열되는 것을 특징으로 하는 반도체소자의 레이아웃방법.
- 제 1 항에 있어서,상기 제1,2,3,4금속배선 영역은 각각 금속배선의 최소 선폭으로 설계된 것을 특징으로 하는 반도체소자의 레이아웃방법.
- 제 1 항에 있어서,상기 금속배선 콘택플러그 영역은 200 ㎚ 이상의 피치 ( pitch ) 로 설계된 것을 특징으로 하는 반도체소자의 레이아웃방법.
- 제 1 항에 있어서,상기 제1,2,3,4금속배선 영역은 상호간에 300 ㎚ 이상의 거리를 유지하도록 설계된 것을 특징으로 하는 반도체소자의 레이아웃방법.
- 반도체기판 상에 소정간격으로 금속배선 콘택플러그가 형성된 제1,2,3,4금속배선 영역을 포함하는 층간절연막을 형성하되,상기 제1,2,3,4금속배선 영역은 각각 n 개, (n-1) 개, (n-2) 개 및 (n-3) 개의 콘택플러그를 포함하도록 형성하는 공정과,상기 제1,2,3,4금속배선 영역 상에 제1,2,3,4금속배선을 형성하는 공정과,상기 제1,2,3,4금속배선과 상기 제1,2,3,4금속배선 양단에 노출된 콘택플러그의 크기를 측정하여 쇼트닝 량을 측정하는 공정을 포함하는 반도체소자의 중첩도 측정방법. ( 단, n 은 5 이상의 자연수 )
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| KR1020030091629A KR20050059904A (ko) | 2003-12-15 | 2003-12-15 | 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도측정방법 |
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Publications (1)
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| KR1020030091629A KR20050059904A (ko) | 2003-12-15 | 2003-12-15 | 반도체소자의 레이아웃 방법 및 이를 이용한 중첩도측정방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20050059904A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7703055B2 (en) | 2006-01-27 | 2010-04-20 | Samsung Electronics Co., Ltd. | Method and system for enhancing yield of semiconductor integrated circuit devices using systematic fault rate of hole |
-
2003
- 2003-12-15 KR KR1020030091629A patent/KR20050059904A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7703055B2 (en) | 2006-01-27 | 2010-04-20 | Samsung Electronics Co., Ltd. | Method and system for enhancing yield of semiconductor integrated circuit devices using systematic fault rate of hole |
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