CN118156253A - 半导体测试结构及半导体测试方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 190
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000010998 test method Methods 0.000 title claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 231
- 239000002184 metal Substances 0.000 claims abstract description 231
- 238000003466 welding Methods 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 19
- 238000005259 measurement Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 abstract description 8
- 150000002739 metals Chemical class 0.000 description 20
- 238000010586 diagram Methods 0.000 description 10
- 101100084902 Mus musculus Psmd14 gene Proteins 0.000 description 7
- 101150057849 Padi1 gene Proteins 0.000 description 7
- 101150030164 PADI3 gene Proteins 0.000 description 6
- 101150092599 Padi2 gene Proteins 0.000 description 5
- 101150094373 Padi4 gene Proteins 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明公开了一种半导体测试结构及半导体测试方法。本发明通过设计上下层待测金属层的相应待测金属条首尾依次连接形成串联的链条结构的第一测试模块，以及，引入金属层的引入金属条与引入金属块依次连接形成串联的S形或反S结构的第二测试模块，所述引入金属条上设置有多个引入通孔、所述引入通孔的宽度小于同一所述待测金属层的待测金属条在第三方向上的目标间隔、所述引入通孔的高度大于或等于所述引入金属层与相邻所述待测金属层之间的间距；能够实现对晶体管金属间是否存在开路、短路进行测试，进而根据测试结果对晶体管金属间接触情况以及是否存在套刻误差进行监控。
Description
技术领域
本发明涉及半导体测试技术领域，尤其涉及一种半导体测试结构及半导体测试方法。
背景技术
在半导体存储器的发展中，随着互补金属氧化物半导体(Complementary MetalOxide Semiconductor，简称CMOS)工艺尺寸的降低，工艺制程上的对准偏差(Overlay，也称套刻误差)，金属层(Metal)厚度等的偏差，使得晶体管金属间开路(Open)、短路(Short)风险逐渐增加。目前常用的通过测试接触电阻来监控晶体管金属间是否存在开路的设计结构为链条结构。
请一并参阅图1～图2，其中，图1为现有测试接触电阻的链条结构的示意图，图2为沿图1中A-A线的膜层剖视图，为方便示意，省略部分膜层。具体的，通过通孔Via1将相应两层金属层中的金属条M11、M21首尾依次连接形成串联的链条结构，该链条结构的首尾两端分别连接测试焊垫Pad1、Pad2。其中，通孔是金属层之间的绝缘层上的开孔且填充有连接材料(例如铜、钨等)，用于相应金属层间的连接。
测试时，在其中一测试焊垫上施加测试电压V、另一测试焊垫接地，从而测得测试电流I，根据测试电流I计算出接触电阻Rc。通过测试接触电阻Rc的阻值来监控金属间(包括金属层与通孔之间)是否存在开路(阻值大于预设值则存在开路)。但该链条结构并未能监控到晶体管金属间短路的风险。
因此，如何通过测试实现对晶体管金属间开路、短路风险监控，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种半导体测试结构及半导体测试方法，可以实现对接触电阻以及漏电流进行测试，从而实现对晶体管金属间开路、短路风险监控。
为解决上述问题，本发明一实施例提供了一种半导体测试结构，包括：基底；多层待测金属层，沿第一方向堆叠于所述基底上，每一所述待测金属层形成有多个沿第二方向延伸并间隔排布、且沿第三方向间隔排布的待测金属条，且相邻两所述待测金属层的相应待测金属条之间通过待测通孔连接，以形成串联的第一测试模块，其中，所述第二方向与第三方向均垂直于所述第一方向；至少一引入金属层，沿第一方向堆叠于所述基底上，所述引入金属层与任一层所述待测金属层不同层，所述引入金属层具有多个沿所述第二方向延伸的引入金属条，在所述第三方向上，相邻两所述引入金属条通过引入金属块连接形成串联的第二测试模块，所述引入金属条上设置有多个引入通孔、所述引入通孔的宽度小于同一所述待测金属层的待测金属条在所述第三方向上的目标间隔、所述引入通孔的高度大于或等于所述引入金属层与相邻所述待测金属层之间的间距；测试焊垫组，所述测试焊垫组包括与所述第一测试模块的首端电连接的第一焊垫，与所述第一测试模块的尾端电连接的第二焊垫，以及与所述第二测试模块的首端或尾端电连接的第三焊垫。
为解决上述问题，本发明一实施例还提供了一种半导体测试方法，包括：提供一半导体测试结构，所述半导体测试结构采用本发明所述的半导体测试结构；向所述半导体测试结构的第一焊垫或第二焊垫施加测试电压、向所述第三焊垫施加公共电压，以测试所述第三焊垫上是否存在漏电流，或，向所述第一焊垫或第二焊垫提供测试电流，以测试所述第三焊垫上的测量电压是否小于预设电压阈值；当所述第三焊垫上不存在漏电流，或，所述第三焊垫上的测量电压大于预设电压阈值时，向所述第一焊垫施加测试电压、向所述第二焊垫施加公共电压，并采集所述第一焊垫上的测量电流，进而获取所述第一测试模块的接触电阻。
以上技术方案，通过设计上下层待测金属层的相应待测金属条首尾依次连接形成串联的链条结构的第一测试模块，以及，引入金属层的引入金属条与引入金属块依次连接形成串联的S形或反S结构的第二测试模块，所述引入金属条上设置有多个引入通孔、所述引入通孔的宽度小于同一所述待测金属层的待测金属条在第三方向上的目标间隔、所述引入通孔的高度大于或等于所述引入金属层与相邻所述待测金属层之间的间距；当出现对准偏差，导致引入通孔与相应待测金属条短路在一起，能够测量出漏电流、或测量出来的测量电压的电压值偏低，从而可对金属间是否存在短路进行监控；进一步进行第一测试模块的接触电阻的测量，通过测试接触电阻的阻值来监控金属间是否存在开路，从而能够实现对晶体管金属间是否存在开路、短路进行测试，进而根据测试结果对晶体管金属间接触情况以及是否存在套刻误差进行监控。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍。显而易见地，下面描述中的附图仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为现有测试接触电阻的链条结构的示意图；
图2为沿图1中A-A线的膜层剖视图；
图3为本发明第一实施例提供的半导体测试结构的示意图；
图4为沿图3中B-B线的膜层剖视图；
图5为本发明第二实施例提供的半导体测试结构的膜层剖视图；
图6为本发明第三实施例提供的半导体测试结构的示意图；
图7为本发明第四实施例提供的半导体测试结构的示意图；
图8为沿图7中C-C线的膜层剖视图；
图9为本发明一实施例提供的半导体测试方法的步骤示意图。
具体实施方式
下面将结合附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明一实施例提供了一种半导体测试结构，可用于对晶体管金属间是否存在开路、短路进行测试，进而根据测试结果对晶体管金属间接触情况以及是否存在套刻误差进行监控。
本发明提供的半导体测试结构包括：基底，多层待测金属层，至少一引入金属层以及测试焊垫组。多层所述待测金属层沿第一方向堆叠于所述基底上，每一所述待测金属层形成有多个沿第二方向延伸并间隔排布、且沿第三方向间隔排布的待测金属条，且相邻两所述待测金属层的相应待测金属条之间通过待测通孔连接，以形成串联的第一测试模块，其中，所述第二方向与第三方向均垂直于所述第一方向；所述引入金属层沿第一方向堆叠于所述基底上，所述引入金属层与任一层所述待测金属层不同层，所述引入金属层具有多个沿所述第二方向延伸的引入金属条，在所述第三方向上，相邻两所述引入金属条通过引入金属块连接形成串联的第二测试模块，所述引入金属条上设置有多个引入通孔、所述引入通孔的宽度小于同一所述待测金属层的待测金属条在所述第三方向上的目标间隔、所述引入通孔的高度大于或等于所述引入金属层与相邻所述待测金属层之间的间距；所述测试焊垫组包括与所述第一测试模块的首端电连接的第一焊垫，与所述第一测试模块的尾端电连接的第二焊垫，以及与所述第二测试模块的首端或尾端电连接的第三焊垫。
测试时，通过向所述第一焊垫或第二焊垫施加测试电压、向所述第三焊垫施加公共电压，以测试所述第三焊垫上是否存在漏电流，或，通过向所述第一焊垫或第二焊垫提供测试电流，以测试所述第三焊垫上的测量电压是否小于预设电压阈值；当所述第三焊垫上不存在漏电流，或，所述第三焊垫上的测量电压大于预设电压阈值时，表明金属间不存在短路(即套刻误差在允许范围内)；进一步通过向所述第一焊垫施加测试电压、向所述第二焊垫施加公共电压，并采集所述第一焊垫上的测量电流，进而获取所述第一测试模块的接触电阻，通过测试接触电阻的阻值来监控金属层与通孔之间是否存在开路(阻值大于预设值则存在开路)。也即，本发明提供的半导体测试结构能够对晶体管金属间是否存在开路、短路进行测试，进而根据测试结果对晶体管金属间接触情况以及是否存在套刻误差进行监控。
请一并参阅图3～图4，其中，图3为本发明第一实施例提供的半导体测试结构的示意图，图4为沿图3中B-B线的膜层剖视图。本实施例以多层所述待测金属层包括第一金属层与第二金属层为例进行说明。图中间距以及线宽用于示意相应组件及组件间的相对位置关系，实际间距以及线宽以满足工艺规则为准。
如图3、图4所示，本实施例所述的半导体测试结构包括：基底300，第一金属层与第二金属层，一引入金属层以及测试焊垫组。
第一金属层与第二金属层沿第一方向D1堆叠于所述基底300上；所述第一金属层形成有多个沿第二方向D2延伸并间隔排布、且沿第三方向D3间隔排布的第一金属条M11；所述第二金属层形成有多个沿第二方向D2延伸并间隔排布、且沿第三方向D3间隔排布的第二金属条M21。在所述第二方向D2上，相邻两所述第一金属条M11中的前一第一金属条的尾部通过待测通孔Via1与相应的第二金属条M21的头部连接，相邻两所述第一金属条M11中的后一第一金属条的头部通过待测通孔Via1与该相应的第二金属条M21的尾部连接(可参考图2所示)；在所述第三方向D3上，相邻两所述第一金属条M11的尾部或头部通过待测通孔Via1连接至同一第二金属条M21，从而形成串联的所述第一测试模块。其中，所述第二方向D2与第三方向D3均垂直于所述第一方向D1；所述第二方向D2、第三方向D3与第一方向D1可以为笛卡尔坐标系中的X轴、Y轴以及Z轴方向。
所述引入金属层沿所述第一方向D1堆叠于所述基底300上、且堆叠于所述第一金属层的下方；所述引入金属层具有多个沿所述第二方向D2延伸的引入金属条M91，在所述第三方向D3上，相邻两所述引入金属条M91通过引入金属块M92连接形成串联的第二测试模块。所述引入金属条M91上设置有多个引入通孔Via2，所述引入通孔Via2沿所述第一方向D1向所述第一金属层延伸；所述引入通孔Via2的宽度W91小于在所述第三方向D3上相邻的两所述第一金属条M11之间的目标间隔L10，所述引入通孔Via2的高度H91大于或等于所述引入金属层与所述第一金属层之间的间距H10。在本实施例中，在所述第二方向D2上，所述引入金属条M91上的引入通孔Via2的数量等于所述第一金属条M11的数量。如图3所示，所述引入金属条M91在所述第二方向D2上的引入通孔Via2的数量为3个，所述第一金属条M11在所述第二方向D2上的数量也为3条，从而可以对每一所述第一金属条M11的对准偏差进行监控。在其它实施例中，在所述第二方向D2上，所述引入金属条M91上的引入通孔Via2的数量也可以大于所述第一金属条M11的数量。也即，每一所述第一金属条M11可以对应多个引入通孔Via2，从而提高测试准确度。
所述测试焊垫组包括与所述第一测试模块的首端电连接的第一焊垫Pad1，与所述第一测试模块的尾端电连接的第二焊垫Pad2，以及与所述第二测试模块的首端电连接的第三焊垫Pad3。本实施例中，所述测试焊垫组还包括与所述第二测试模块的尾端电连接的第四焊垫Pad4。
一种测试方式是：测试时，通过向所述第一焊垫Pad1或第二焊垫Pad2施加测试电压(例如1V)、向所述第三焊垫Pad3施加公共电压(例如0V)，以测试所述第三焊垫Pad3上是否存在漏电流。此时，所述第四焊垫Pad4上也被施加公共电压，同样也可以测试所述第四焊垫Pad4上是否存在漏电流。当出现对准偏差(Overlay，也称套刻误差)，导致引入通孔Via2与第一金属层的相应第一金属条M11短路在一起，所述第三焊垫Pad3上会检测到漏电流。
请参阅图5，其为本发明第二实施例提供的半导体测试结构的膜层剖视图，如图5所示，当出现对准偏差，可能存在第一金属层的相应第一金属条M11由于间距变小(如图中，实际间距L11<目标间距L10)，导致其与引入通孔Via2短路在一起；也可能存在第一金属层的相应第一金属条M11间距不变，但位置发生偏移，导致其与引入通孔Via2短路在一起。当引入通孔Via2与相应第一金属条M11短路在一起时，测试时会会检测到漏电流。
以65纳米SRAM外围设备(Peripheral)区域为列，第一金属层的相应第一金属条M11的宽度约140nm，引入通孔Via2宽度约为100nm，相邻两第一金属条M11之间的间距约为120nm。当第一金属条M11存在超过工艺规则允许的对准偏差时，会导致第一金属条M11与引入通孔Via2短路在一起。一般情况下漏电流是皮安(PA)级别的，当对准偏差较大，相应的漏电流越大，会从皮安级增加到微安级，说明短路情况越严重。
另一种测试方式是：测试时，通过向所述第一焊垫Pad1或第二焊垫Pad2提供测试电流(例如1uA)，以测试所述第三焊垫Pad3上的测量电压是否小于预设电压阈值(同样也可以测试所述第四焊垫Pad4上的测量电压是否小于预设电压阈值)。当出现对准偏差，导致引入通孔Via2与第一金属层的相应第一金属条M11短路在一起，所述第三焊垫Pad3(或第四焊垫Pad4)上测量出来的测量电压的电压值偏低(低于预设电压阈值)。若所述第三焊垫Pad3(或第四焊垫Pad4)上测量出来的测量电压的大于预设电压阈值，表明金属间不存在短路，即套刻误差在允许范围内。
当检测到金属间不存在短路(即套刻误差在允许范围内)时，进一步进行第一测试模块的接触电阻的测量，可以使得测量结果更准确，且能够实现对晶体管金属间是否存在开路、短路进行测试。进行第一测试模块的接触电阻的测量具体为：通过向所述第一焊垫Pad1施加测试电压(例如1V)、向所述第二焊垫Pad2施加公共电压(例如0V)，并采集所述第一焊垫Pad1上的测量电流I，根据测试电流I可以计算出接触电阻Rc。通过测试接触电阻Rc的阻值来监控金属间是否存在开路(阻值大于预设值则存在开路)。也即，本发明提供的半导体测试结构能够对晶体管金属间是否存在开路、短路进行测试，进而根据测试结果对晶体管金属间接触情况以及是否存在套刻误差进行监控。
继续参阅图3，在本实施例中，所述第一测试模块为上下层待测金属层的相应待测金属条首尾依次连接所形成的串联的链条结构，所述第二测试模块为引入金属层的引入金属条与引入金属块依次连接所形成的串联的S形结构。
在本实施例中，在所述第二方向D2上，所述第二测试模块在所述基底300上的正投影的长度大于所述第一测试模块在所述基底300上的正投影的长度。也即，在所述第二方向D2上，所述引入金属条M91的长度大于同一行中相互连接的上下层待测金属条所组成的图案的长度，从而便于相应金属条的制备，以及便于所述第二测试模块的焊垫的引出。
在本实施例中，在所述第二方向D2上，所述第一测试模块的首端与所述第二测试模块的首端相对设置。如图3所示，所述第一测试模块的首端(Pad1所在位置)与所述第二测试模块的首端(Pad3所在位置)位于所述半导体测试结构相对两侧。
请参阅图6，其为本发明第三实施例提供的半导体测试结构的示意图。如图6所示，在一些实施例中，所述第二测试模块也可以为反S形结构。在本实施例中，在所述第二方向D2上，所述第一测试模块的首端与所述第二测试模块的首端基本对齐。即，所述第一测试模块的首端(Pad1所在位置)与所述第二测试模块的首端(Pad3所在位置)位于所述半导体测试结构同一侧，且基本对齐。
请一并参阅图7～图8，其中，图7为本发明第四实施例提供的半导体测试结构的示意图，图8为沿图7中C-C线的膜层剖视图。本实施例以多层所述待测金属层包括第一金属层与第二金属层为例进行说明。图中间距以及线宽用于示意相应组件及组件间的相对位置关系，实际间距以及线宽以满足工艺规则为准。
如图7、图8所示，与图3、图4所示实施例的不同之处在于，本实施例中所述引入金属层沿所述第一方向D1堆叠于所述基底300上、且堆叠于所述第二金属层的上方；所述引入金属条M91上设置有多个引入通孔Via2，所述引入通孔Via2沿所述第一方向D1向所述第二金属层延伸。相应的，所述引入通孔Via2的宽度W91小于在所述第三方向D3上相邻的两所述第二金属条M21之间的目标间隔L20，所述引入通孔Via2的高度H91大于或等于所述引入金属层与所述第二金属层之间的间距H20。
在本实施例中，在所述第二方向D2上，所述引入金属条M91上的引入通孔Via2的数量等于所述第二金属条M21的数量。如图7所示，所述引入金属条M91在所述第二方向D2上的引入通孔Via2的数量为3个，所述第二金属条M21在所述第二方向D2上的数量也为3条(连接相邻两行第一金属条M11的第二金属条M21不计算入该行的第二金属条M21总数内)，从而可以对每一所述第二金属条M21的对准偏差进行监控。在其它实施例中，在所述第二方向D2上，所述引入金属条M91上的引入通孔Via2的数量也可以大于所述第二金属条M21的数量。也即，每一所述第二金属条M21可以对应多个引入通孔Via2，从而提高测试准确度。
本实施例提供的半导体测试结构对晶体管金属间是否存在开路、短路的测试与图3、图4所示实施例相同，此处不再赘述。
基于同一发明构思，本发明还提供了一种半导体测试方法，可用于对晶体管金属间是否存在开路、短路进行测试，进而根据测试结果对晶体管金属间接触情况以及是否存在套刻误差进行监控。所述半导体测试方法可以采用本发明上述实施例所述的半导体测试结构。
请参阅图9，其为本发明一实施例提供的半导体测试方法的步骤示意图。如图9所示，在本实施例中，所述方法包括如下步骤：S1、提供一半导体测试结构，所述半导体测试结构采用本发明上述实施例所述的半导体测试结构；S2、向所述半导体测试结构的第一焊垫或第二焊垫施加测试电压、向所述第三焊垫施加公共电压，以测试所述第三焊垫上是否存在漏电流，或，向所述第一焊垫或第二焊垫提供测试电流，以测试所述第三焊垫上的测量电压是否小于预设电压阈值；以及S3、当所述第三焊垫上不存在漏电流，或，所述第三焊垫上的测量电压大于预设电压阈值时，向所述第一焊垫施加测试电压、向所述第二焊垫施加公共电压，并采集所述第一焊垫上的测量电流，进而获取所述第一测试模块的接触电阻。具体测试方式可参考前述图3～图8所示实施例部分的描述，此处不再赘述。
根据以上内容可以看出，本实施例提供的半导体测试结构及半导体测试方法，通过设计上下层待测金属层的相应待测金属条首尾依次连接形成串联的链条结构的第一测试模块，以及，引入金属层的引入金属条与引入金属块依次连接形成串联的S形或反S结构的第二测试模块，所述引入金属条上设置有多个引入通孔、所述引入通孔的宽度小于同一所述待测金属层的待测金属条在第三方向上的目标间隔、所述引入通孔的高度大于或等于所述引入金属层与相邻所述待测金属层之间的间距；当出现对准偏差，导致引入通孔与相应待测金属条短路在一起，能够测量出漏电流、或测量出来的测量电压的电压值偏低，从而可对金属间是否存在短路进行监控；进一步进行第一测试模块的接触电阻的测量，通过测试接触电阻的阻值来监控金属间是否存在开路，从而能够实现对晶体管金属间是否存在开路、短路进行测试，进而根据测试结果对晶体管金属间接触情况以及是否存在套刻误差进行监控。
需要说明的是，本发明的文件中涉及的术语“包括”和“具有”以及它们的变形，意图在于覆盖不排他的包含。术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序，除非上下文有明确指示，应该理解这样使用的数据在适当情况下可以互换。术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。另外，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。此外，在以上说明中，省略了对公知组件和技术的描述，以避免不必要地混淆本发明的概念。上述各个实施例中，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同/相似的部分互相参见即可。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种半导体测试结构，其特征在于，包括：
基底；
多层待测金属层，沿第一方向堆叠于所述基底上，每一所述待测金属层形成有多个沿第二方向延伸并间隔排布、且沿第三方向间隔排布的待测金属条，且相邻两所述待测金属层的相应待测金属条之间通过待测通孔连接，以形成串联的第一测试模块，其中，所述第二方向与第三方向均垂直于所述第一方向；
至少一引入金属层，沿第一方向堆叠于所述基底上，所述引入金属层与任一层所述待测金属层不同层，所述引入金属层具有多个沿所述第二方向延伸的引入金属条，在所述第三方向上，相邻两所述引入金属条通过引入金属块连接形成串联的第二测试模块，所述引入金属条上设置有多个引入通孔、所述引入通孔的宽度小于同一所述待测金属层的待测金属条在所述第三方向上的目标间隔、所述引入通孔的高度大于或等于所述引入金属层与相邻所述待测金属层之间的间距；
测试焊垫组，所述测试焊垫组包括与所述第一测试模块的首端电连接的第一焊垫，与所述第一测试模块的尾端电连接的第二焊垫，以及与所述第二测试模块的首端或尾端电连接的第三焊垫。
2.如权利要求1所述的半导体测试结构，其特征在于，
测试时，通过向所述第一焊垫或第二焊垫施加测试电压、向所述第三焊垫施加公共电压，以测试所述第三焊垫上是否存在漏电流，或，通过向所述第一焊垫或第二焊垫提供测试电流，以测试所述第三焊垫上的测量电压是否小于预设电压阈值；
当所述第三焊垫上不存在漏电流，或，所述第三焊垫上的测量电压大于预设电压阈值时，通过向所述第一焊垫施加测试电压、向所述第二焊垫施加公共电压，并采集所述第一焊垫上的测量电流，进而获取所述第一测试模块的接触电阻。
3.如权利要求1所述的半导体测试结构，其特征在于，所述第一测试模块为链条结构，所述第二测试模块为S形结构或反S形结构。
4.如权利要求1所述的半导体测试结构，其特征在于，在所述第二方向上，所述第二测试模块在所述基底上的正投影的长度大于所述第一测试模块在所述基底上的正投影的长度。
5.如权利要求1所述的半导体测试结构，其特征在于，在所述第二方向上，所述第一测试模块的首端与所述第二测试模块的首端相对设置。
6.如权利要求1所述的半导体测试结构，其特征在于，在所述第二方向上，所述第一测试模块的首端与所述第二测试模块的首端基本对齐。
7.如权利要求1所述的半导体测试结构，其特征在于，多层所述待测金属层进一步包括第一金属层与第二金属层，所述第一金属层形成有多个沿第二
方向延伸并间隔排布、且沿第三方向间隔排布的第一金属条，所述第二金属层形成有多个沿第二方向延伸并间隔排布、且沿第三方向间隔排布的第二金属条；
在所述第二方向上，相邻两所述第一金属条中的前一第一金属条的尾部通过待测通孔与相应的第二金属条的头部连接，相邻两所述第一金属条中的后一第一金属条的头部通过待测通孔与该相应的第二金属条的尾部连接，在所述第三方向上，相邻两所述第一金属条的尾部或头部通过待测通孔连接至同一第二金属条，从而形成串联的所述第一测试模块。
8.如权利要求7所述的半导体测试结构，其特征在于，所述引入金属层沿所述第一方向堆叠于所述第一金属层的下方，所述引入通孔沿所述第一方向向所述第一金属层延伸、且所述引入通孔的高度大于或等于所述引入金属层与所述第一金属层之间的间距，在所述第二方向上，所述引入金属条上的引入通孔的数量大于或等于所述第一金属条的数量。
9.如权利要求7所述的半导体测试结构，其特征在于，所述引入金属层沿所述第一方向堆叠于所述第二金属层的上方，所述引入通孔沿所述第一方向向所述第二金属层延伸、且所述引入通孔的高度大于或等于所述引入金属层与所述第二金属层之间的间距，在所述第二方向上，所述引入金属条上的引入通孔的数量大于或等于所述第二金属条的数量。
10.一种半导体测试方法，其特征在于，包括：
提供一半导体测试结构，所述半导体测试结构采用权利要求1～9任一项所述的半导体测试结构；
向所述半导体测试结构的第一焊垫或第二焊垫施加测试电压、向所述第三焊垫施加公共电压，以测试所述第三焊垫上是否存在漏电流，或，向所述第一焊垫或第二焊垫提供测试电流，以测试所述第三焊垫上的测量电压是否小于预设电压阈值；
当所述第三焊垫上不存在漏电流，或，所述第三焊垫上的测量电压大于预设电压阈值时，向所述第一焊垫施加测试电压、向所述第二焊垫施加公共电压，并采集所述第一焊垫上的测量电流，进而获取所述第一测试模块的接触电阻。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202410239625.7A CN118156253A (zh) | 2024-03-01 | 2024-03-01 | 半导体测试结构及半导体测试方法 |
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