CN117276247A - 半导体测试结构及其测试方法 - Google Patents
半导体测试结构及其测试方法 Download PDFInfo
- Publication number
- CN117276247A CN117276247A CN202210663352.XA CN202210663352A CN117276247A CN 117276247 A CN117276247 A CN 117276247A CN 202210663352 A CN202210663352 A CN 202210663352A CN 117276247 A CN117276247 A CN 117276247A
- Authority
- CN
- China
- Prior art keywords
- test
- conductive
- test structure
- conductive portion
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 536
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000010998 test method Methods 0.000 title claims abstract description 11
- 238000001514 detection method Methods 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 29
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 75
- 238000004519 manufacturing process Methods 0.000 description 14
- 238000013461 design Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 8
- 230000002159 abnormal effect Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000011056 performance test Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000011009 performance qualification Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
- G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本公开涉及一种半导体测试结构及其测试方法，半导体测试结构包括：衬底以及分别设置于衬底一侧的第一测试部、第二测试部和第三测试部。其中，第一测试部被配置为：测试第一测试结构的电学性能，以获得第一检测结果。第一测试结构包括：导电过孔，以及位于导电过孔两端且与导电过孔相连接的第一导电部和第二导电部。第二测试部被配置为：测试第一导电部的电学性能，以获得第二检测结果。第三测试部被配置为：测试第二导电部的电学性能，以获得第三检测结果。其中，导电过孔的电学性能根据第一检测结果、第二检测结果和第三检测结果确定。上述半导体测试结构可以有效监测后道工序中导电过孔的制备工艺。
Description
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体测试结构及其测试方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。其中，存储单元包括：存储电容器以及与存储电容器电连接的晶体管。
在制备DRAM时，可以预先在衬底上制备出晶体管。在制备出晶体管之后，需要执行后道工序(Back End of Line，简称BEOL)，以通过导电过孔和导电图案层将衬底上的多个晶体管按照设计要求连接起来，从而实现特定的功能。
对于后道工序而言，其执行过程中的工艺监测是为重要的环节。但是基于现有的测试结构获得的测试数据可能无法反映出后道工序中工艺存在的部分问题。
发明内容
基于此，有必要提供一种半导体测试结构及其测试方法，以对后道工序中的工艺进行有效监测。
一种半导体测试结构包括：衬底以及分别设置于衬底一侧的第一测试部、第二测试部和第三测试部。其中，第一测试部被配置为：测试第一测试结构的电学性能，以获得第一检测结果。第一测试结构包括：导电过孔，以及位于导电过孔两端且与导电过孔相连接的第一导电部和第二导电部。第二测试部被配置为：测试第一导电部的电学性能，以获得第二检测结果。第三测试部被配置为：测试第二导电部的电学性能，以获得第三检测结果。其中，导电过孔的电学性能根据第一检测结果、第二检测结果和第三检测结果确定。
在一些实施例中，第一测试部包括：第一测试结构，以及与第一导电部和/或第二导电部对应连接的第一测试焊盘。
在一些实施例中，导电过孔包括相对设置的上端面和下端面。第一导电部覆盖上端面，且第一导电部在至少一个方向上的边界线与上端面在相同方向上的边界线之间的距离小于第一阈值。第二导电部覆盖下端面，且第二导电部在至少一个方向上的边界线与下端面在相同方向上的边界线之间的距离小于第二阈值。
在一些实施例中，第一阈值为上端面最大径向尺寸的0.05倍～1倍。第二阈值为下端面最大径向尺寸的0.05倍～1倍。
在一些实施例中，第一导电部和第二导电部均包括：呈线状延伸的多个测试段。其中，第二导电部中的任一测试段通过两个导电过孔分别与第一导电部中的两个测试段对应连接；第一导电部的两端分别与对应的第一测试焊盘连接。
在一些实施例中，测试段沿第一方向延伸。第二方向与第一方向正交。第一导电部中测试段的边界线与对应导电过孔中上端面的边界线之间在第二方向上的距离小于第一阈值。第二导电部中测试段的边界线与对应导电过孔中下端面的边界线之间在第二方向上的距离小于第二阈值。
在一些实施例中，第一测试部包括：平行间隔设置的多个第一测试结构，且多个第一测试结构依序串联。
在一些实施例中，多个第一测试结构呈蛇形串联。
在一些实施例中，第二测试部包括：与第一导电部等效的第二测试结构，以及与第二测试结构连接的第二测试焊盘。
在一些实施例中，第一导电部包括：呈线状延伸的多个测试段。第二测试结构包括：呈线状延伸的第一测试线。其中，第一测试线的长度与第一导电部的等效长度相同。
在一些实施例中，第一测试线的长度与第一导电部中多个测试段的长度之和相同；或，第一测试线的长度与第一导电部中多个测试段长度之和的差值小于或等于许可偏差值。
在一些实施例中，第二测试部包括：平行间隔设置的多个第二测试结构，且多个第二测试结构依序串联。
在一些实施例中，多个第二测试结构呈蛇形串联。
在一些实施例中，第二测试结构与第一导电部通过一次工艺形成。
在一些实施例中，第三测试部包括：与第二导电部等效的第三测试结构，以及与第三测试结构连接的第三测试焊盘。
在一些实施例中，第二导电部包括：呈线状延伸的多个测试段。第三测试结构包括：呈线状延伸的第二测试线。其中，第二测试线的长度与第二导电部的等效长度相同。
在一些实施例中，第二测试线的长度与第二导电部中多个测试段的长度之和相同；或，第二测试线的长度与第二导电部中多个测试段长度之和的差值小于或等于许可偏差值。
在一些实施例中，第三测试部包括：平行间隔设置的多个第三测试结构，且多个第三测试结构依序串联。
在一些实施例中，第三测试结构与第二导电部通过一次工艺形成。
基于同样的发明构思，本公开还提供了一种半导体测试方法，应用于前述一些实施例中的半导体测试结构。
该半导体测试方法包括以下步骤。测试第一测试结构的电学性能，以获得第一检测结果；第一测试结构包括：导电过孔，以及位于导电过孔两端且与导电过孔相连接的第一导电部和第二导电部。测试第二测试结构的电学性能，以获得第二检测结果；第二测试结构与第一导电部等效。测试第三测试结构的电学性能，以获得第三检测结果；第三测试结构与第二导电部等效。根据第一检测结果、第二检测结果和第三检测结果，确定导电过孔的电学性能。
本公开在半导体测试结构中分别设置第一测试部、第二测试部和第三测试部，可以利用第一测试部测试第一测试结构的电学性能，以获得第一检测结果；利用第二测试部测试第一测试结构中第一导电部的电学性能，以获得第二检测结果；利用第三测试部测试第一测试结构中第二导电部的电学性能，以获得第三检测结果。这样，在获得了这三种检测结果之后，即可根据这三种检测结果精准确定第一测试结构中导电过孔的电学性能，以更好地监测后道工序中因导电过孔制备所带来的问题，从而有利于加快研发进程。
此外，该半导体测试结构中的第一导电部以及第二导电部若采用DRAM中与导电过孔相邻导电层相同的尺寸及制备工艺，那么该半导体测试结构还可以用于对应确定第一导电部以及第二导电部的电学性能。如此，可以更好地监测后道工序中因导电层制备所带来的问题。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种DRAM中导电过孔和导电图案的剖面示意图；
图2为一实施例提供的一种半导体测试结构的俯视示意图；
图3为一实施例提供的一种半导体测试结构中第一测试结构的剖面示意图；
图4为一实施例提供的一种半导体测试结构中第二测试结构的剖面示意图；
图5为一实施例提供的一种半导体测试结构中第三测试结构的剖面示意图；
图6为图3中的第一测试结构沿A-A’方向的剖面示意图；
图7为一实施例提供的一种第一测试结构分解后各结构的俯视示意图；
图8为一实施例提供的一种半导体测试结构中第一测试部的剖面示意图；
图9为一实施例提供的另一种半导体测试结构中第一测试部的剖面示意图；
图10为一实施例提供的又一种半导体测试结构中第一测试部的剖面示意图；
图11为一实施例提供的一种半导体测试结构中第二测试部的剖面示意图；
图12为一实施例提供的一种半导体测试结构中第三测试部的剖面示意图；
图13为一实施例提供的一种半导体测试结构中第一测试部的俯视示意图；
图14为一实施例提供的一种半导体测试结构中第二测试部的俯视示意图；
图15为一实施例提供的一种半导体测试结构中第三测试部的俯视示意图；
图16为一实施例提供的一种半导体测试方法的流程示意图。
附图标记说明：
1-衬底；2-第一测试部；21-第一测试结构；211-第一导电部；212-导电过孔；
213-第二导电部；22-第一测试焊盘；221-连接过孔；222-焊盘导电层；
3-第二测试部；31-第二测试结构；32-第二测试焊盘；4-第三测试部；41-第三测试结构；
42-第三测试焊盘；T1-第一测试段；T2-第二测试段；L1-第一测试线；
L2-第二测试线；S1-上端面；S2-下端面；M0-第一层导电图案；M1-第二层导电图案；
M2-第三层导电图案；M3-第四层导电图案；M4-第五层导电图案；V1-第一层导电过孔；
V2-第二层导电过孔；V3-第三层导电过孔；V4-第四层导电过孔；Ins-绝缘材料。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边界线通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
在制备DRAM时，可以预先在衬底上制备出晶体管。在制备出晶体管之后，需要执行后道工序，以通过导电过孔和导电图案层将衬底上的多个晶体管按照设计要求连接起来，从而可以实现特定的功能。
示例地，请参阅图1，在DRAM中，可以理解，在制备好晶体管的衬底1上，各晶体管及其他导电结构(例如导电线、电容器或电阻器等)可以串并联，可以形成多个具有不同功能的电路。图1中并未示出各电路，仅以衬底1及位于衬底1表面的第一层导电图案M0作为示意。此处，第一层导电图案M0可以视为是衬底1上对应晶体管的引出端。基于此，匹配DRAM的结构及衬底1上各电路的导电需求，在衬底1上执行后道工序，可以形成位于第一层导电图案M0上方的多层导电图案(例如图1中的M1、M2、M3和M4)，以及位于任相邻两层导电图案之间的导电过孔(例如图1中的V1、V2、V3和V4)。其中，第一导电过孔V1用于实现第一层导电图案M0和第二层导电图案M1之间的对应连接。第二导电过孔V2用于实现第二层导电图案M1和第三层导电图案M2之间的对应连接。第三导电过孔V3用于实现第三层导电图案M2和第四层导电图案M3之间的对应连接。第四导电过孔V4用于实现第四层导电图案M3和第五层导电图案M4之间的对应连接。相邻层的导电图案之间以及相邻的导电过孔之间通过绝缘材料Ins相互绝缘。并且，位于不同层的导电过孔可以采用不同的参数来进行设计制备，位于不同层的导电图案也可以采用不同的参数进行设计制备，从而方便于通过各导电过孔和各层导电图案的互连设计来实现具有特定功能的电路。
可以理解，在后道工序的执行过程中，易出现影响DRAM的产品良率的问题。例如，在形成覆盖导电过孔的导电图案层时，可能会出现导电过孔和相邻导电图案层之间并未完全连接在一起的情况，也即导电过孔和相邻导电图案层之间可能存在有局部为开路的情况。还例如，在形成导电过孔的过程中，可能存在部分导电过孔中有空洞的情况。
在一些实施例中，用于测试导电过孔的测试结构通常将导电过孔及相邻的导电图案层一起测试，并将相邻导电图案层的面积设计的较大，以使相邻导电图案层对导电过孔电学性能测试结果的影响可以被忽略。这样对于前述导电过孔中有空洞或者导电过孔和相邻导电图案层之间有局部为开路等的情况，该测试结构检测所能获得的测试数据，并不会出现明显异常。这也就是说，基于该测试结构获得的测试数据，很难可以反映出后道工序中工艺存在的上述问题。
因此，对于后道工序而言，在其执行过程中能否进行较好的工艺监测是一重要环节，容易影响DRAM的生产良率。
由上，本公开实施例提供了一种半导体测试结构，针对测试结构中导电过孔相邻的导电图案层进行了设计，可以将相邻导电图案层对导电过孔电学性能测试结果的影响作为测量因素之一进行测量，以更好地对导电过孔及相邻导电图案层的制备工艺进行准确监测。
在一些实施例中，请参阅图2和图3，半导体测试结构包括：衬底1以及分别设置于衬底1一侧的第一测试部2、第二测试部3和第三测试部4。其中，第一测试部2被配置为：测试第一测试结构21的电学性能，以获得第一检测结果。第二测试部3被配置为：测试第一导电部212的电学性能，以获得第二检测结果。第三测试部4被配置为：测试第二导电部213的电学性能，以获得第三检测结果。其中，导电过孔211的电学性能根据第一检测结果、第二检测结果和第三检测结果确定。
上述第一测试结构21包括：导电过孔211，以及位于导电过孔211两端且与导电过孔211相连接的第一导电部212和第二导电部213。
示例地，衬底1包括但不仅限于硅衬底、锗衬底、硅锗衬底或氮化硅衬底。衬底1内还可以设置有晶体管及其他电子元件。导电过孔211的轴心垂直于衬底1(也即导电过孔211的轴心沿Z方向延伸)。第一导电部212和第二导电部213之间设有绝缘层，且第一导电部212、绝缘层和第二导电部213沿远离衬底的方向依次层叠，导电过孔形成于绝缘层中，并与绝缘层两侧的第一导电部和第二导电部相连接。
示例地，导电过孔211可以选择导电性能良好的金属过孔，例如钨过孔或铜过孔。导电过孔211沿垂直于衬底1方向的截面形状包括但不仅限于长方形、正方形或梯形等。
示例地，第一导电部212和第二导电部213均可以选择导电性能良好的金属材料制备形成，例如采用铜、金、银、铝、钛或其合金等材料形成。第一导电部212和第二导电部213均可以由导电层图案化形成。
请参阅图4，上述第二测试部3包括：与第一导电部212等效的第二测试结构31。第二测试结构31可以与第一导电部212采用相同材料及相同工艺形成，且具有等效结构。
请参阅图5，上述第三测试部4包括：与第二导电部213等效的第三测试结构41。第三测试结构41可以与第二导电部213采用相同材料及相同工艺形成，且具有等效结构。
需要说明的是，上述一些实施例中提及的等效，是指等效双方可以具有相同的电学性能，例如具有相同的电性参数。并且，等效双方的结构可以匹配设计，例如采用相同设计或近似设计，并通过试验验证，以确保二者等效。
本公开实施例中，电学性能可以为对应导电结构的目标电性参数，例如为电阻值、电流值或电压值等。为了方便描述，以下一些实施例中以待测的电学性能为对应导电结构的电阻值为例进行说明。
在一些示例中，导电过孔211的电阻值可以根据以下方法确定。此处以第一测试结构21中的导电过孔211为一个进行了示例。导电过孔211的电阻值可以视为是其与对应导电部的接触电阻值。
首先，基于第一测试部2测试第一测试结构21整体的电阻，也即导电过孔211、第一导电部212和第二导电部213的电阻值之和R1(第一检测结果)。然后，基于第二测试部2测试第一导电部212的电阻值R2(第二检测结果)。基于第三测试部4测试第二导电部212的电阻值R3(第三检测结果)。这样利用R1减去R2再减去R3的值，便可以用于表征导电过孔211的电阻值。
可选地，请继续参阅图3，在第一测试结构21中设置多个导电过孔211，相应的，第一导电部212和第二导电部213均采用：呈线状延伸的多个测试段(T1和T2)。其中，第一导电部212的两端分别与对应的第一测试焊盘22连接。第二导电部213中的任一测试段T2通过两个导电过孔211分别与第一导电部212中的两个测试段T1对应连接。如此，第一导电部211的测试段T1、导电过孔211和第二导电部213的测试段T2可以依次串联，以构成第一测试结构21。在此基础上，基于第一测试部2测试的第一测试结构21的整体电阻，包含多个导电过孔211的电阻值。因此，采用前述方法计算获得的值(即：R1-R2-R3)还需要除以导电过孔211的数量，方可用于表征导电过孔211的电阻值。
由上，在采用上述测试方法测试后，如果所获得的导电过孔211的电阻值与导电过孔211的电阻参考值偏差较大，则说明该导电过孔211的制备工艺可能存在异常。这样将所获得的导电过孔211的电阻值与电阻参考值进行比较，便可以根据二者的差异大小分析确定导电过孔211是否存在异常，以及可能存在哪种异常。例如，电阻参考值是经过多次制备工艺以及测试确定的导电过孔211的电阻值的平均值或者一个合理的取值范围(排除了异常测试结果)。
此外，本公开实施例在第一测试结构21中设置多个导电过孔211，以通过测量多个导电过孔211的总电阻值再求平均数的方式，可以通过增加样本数量，有效提高导电过孔211电阻值检测的准确度，并对导电过孔211制备工艺的稳定性进行评价。
需要说明的是，本公开实施例提供的半导体测试结构是独立的测试结构，该半导体测试结构中的导电过孔211例如可以参考DRAM中的导电过孔的尺寸及制备工艺获得，例如该半导体测试结构中的导电过孔211与DRAM中的导电过孔的尺寸及制备工艺均相同。也就是说，本公开实施例中的半导体测试结构可以作为一种仿真结构，以通过该半导体测试结构来测试导电过孔211、第一导电部212以及第二导电部213的电学性能，对应评价DRAM中导电过孔的电学性能，从而对导电过孔制备过程中的制程进行有效监控。
需要补充的是，本公开实施例中，针对半导体测试结构中导电过孔211的尺寸设计，可以选择相同制备工艺条件下可行的最小工艺尺寸。这样在相同的制备工艺条件下，若采用最小工艺尺寸设计的导电过孔211在制备后，其电学性能能够测试合格，那么对于大于该工艺尺寸设计的导电过孔211，在采用相同制备工艺制备后，其电学性能合格率也可以被保证。
此外，本公开实施例提供的半导体测试结构，可以直接并入晶圆接受测试(WaferAcceptance Test，简称WAT)。也即，可以通过WAT测试一并获取导电过孔211电学性能的测试数据，同步监测导电过孔211的制备工艺。
综上，本公开实施例在半导体测试结构中分别设置第一测试部2、第二测试部3和第三测试部4，可以利用第一测试部2测试第一测试结构21的电学性能，以获得第一检测结果；利用第二测试部3测试第一测试结构21中第一导电部212的电学性能，以获得第二检测结果；利用第三测试部4测试第一测试结构21中第二导电部213的电学性能，以获得第三检测结果。这样，在获得了这三种检测结果之后，即可根据这三种检测结果精准确定第一测试结构21中导电过孔211的电学性能，以更好地监测后道工序中因导电过孔制备所带来的问题，从而有利于加快研发进程。
此外，该半导体测试结构中的第一导电部212以及第二导电部213若采用DRAM中与导电过孔相邻导电层相同的尺寸及制备工艺，那么该半导体测试结构还可以用于对应确定第一导电部212以及第二导电部213的电学性能。如此，可以更好地监测后道工序中因导电层制备所带来的问题。
值得一提的是，第一测试部2用于测试第一测试结构21整体的电学性能，也即，可以将第一导电部212和第二导电部213对第一测试结构21电学性能测试结果的影响作为测量因素之一。这也就表示，第一导电部212和第二导电部213的结构设计需要满足该原则。
请参阅图3、图6和图7，在一些实施例中，导电过孔211包括相对设置的上端面S1和下端面S2。第一导电部212覆盖上端面S1，且第一导电部212在至少一个方向上的边界线与上端面S1在相同方向上的边界线之间的距离小于第一阈值。第二导电部213覆盖下端面S2，且第二导电部213在至少一个方向上的边界线与下端面S2在相同方向上的边界线之间的距离小于第二阈值。
此处，结合第一导电部212和第二导电部213的设置位置，设置其对应至少一个方向上的边界线与导电过孔211所接触端面同方向边界线之间的距离较小，可以使得第一导电部212和第二导电部213在至少一个方向的垂直方向上具有较小的工艺尺寸。该至少一个方向例如为第一导电部212和第二导电部213的延伸方向(例如X方向)。例如在第一导电部212和第二导电部213为测试线的示例中，该至少一个方向为第一导电部212和第二导电部213的长度方向，可以使得第一导电部212和第二导电部213在宽度方向上具有较小的工艺尺寸。
此外，上述第一阈值和第二阈值可以根据实际需求选择设置，以第一导电部212和第二导电部213会对第一测试结构21的测试结果产生影响为限。
示例地，第一阈值为上端面S1最大径向尺寸的0.05倍～1倍，例如为0.05倍、0.1倍、0.3倍、0.6倍、0.9倍或1倍。第二阈值为下端面S2最大径向尺寸的0.05倍～1倍，例如为0.05倍、0.1倍、0.3倍、0.6倍、0.9倍或1倍。
可以理解，导电过孔211中上端面S1和下端面S2的形状可以相同或相似，并且该上端面S1和下端面S2的形状可以为规则形状也可以为不规则形状。可选地，导电过孔211中上端面S1和下端面S2的形状为圆形、椭圆形、矩形或不规则形状等。相应的，上端面S1和下端面S2的最大径向尺寸可以为其穿过几何中心且距离最远的两边界点之间的尺寸。可选地，上端面S1和下端面S2的最大径向尺寸位于第一导电部212和第二导电部213延伸方向的垂直方向(例如Y方向)上。
在一些示例中，导电过孔211上端面S1的最大径向尺寸的取值范围包括：40nm～250nm，例如为40nm、80nm、120nm、180nm、220nm或250nm。导电过孔211下端面S2的最大径向尺寸的取值范围包括：40nm～250nm，例如为40nm、80nm、120nm、180nm、220nm或250nm。
本公开实施例中，第一导电部212和第二导电部213分别覆盖导电过孔211的两个端面，这样可以确保导电过孔211和第一导电部212之间，以及导电过孔211和第二导电部213之间均具有良好的接触。并且，本公开通过对第一导电部212和第二导电部213的边界线进行限定，可以确保第一导电部212和第二导电部213在至少一个方向上具有较小的工艺尺寸，从而确保第一导电部212和第二导电部213会对第一测试结构21的测试结果产生影响，并利于减少半导体测试结构的空间占用。
为了更清楚地说明本公开实施例，以下一些实施例针对第一测试结构21中设置有多个导电过孔211的半导体测试结构进行了详述。
请参阅图8～图10，在一些实施例中，第一导电部212包括多个第一测试段T1，第二导电部213包括多个第二测试段T2。其中，第一测试段T1和第二测试段T2均沿第一方向(例如X方向)延伸。第一测试段T1沿X方向延伸的边界线与对应导电过孔211中上端面位于同方向的边界线之间的距离H1小于第一阈值，该距离H1位于第二方向(例如Y方向)上。第二测试段T2沿X方向延伸的边界线与对应导电过孔211中下端面位于同方向的边界线之间距离H2小于第二阈值，该距离H2位于第二方向(例如Y方向)上。如此，即可确保第一导电部212中的测试段和第二导电部213中的测试段在第二方向上均具有较小的工艺尺寸。
请继续参阅图8～图10，在一些实施例中，第一测试部2包括：第一测试结构21，以及与第一导电部212和/或第二导电部213对应连接的第一测试焊盘22。此处，第一测试焊盘22用于与第一测试结构21形成导电通路，第一测试焊盘22的数量可以为两个，且分别与第一测试结构21的两端对应连接。第一测试焊盘22可以为单层结构，也可以为叠层结构。例如，第一测试焊盘22为单层结构；第一测试焊盘22可以与第一导电部212同步形成，或与第二导电部213同步形成。例如，第一测试焊盘22为叠层结构；第一测试焊盘22包括：与第一导电部212和第二导电部213分别同层设置的两层焊盘导电层222，以及与导电过孔211同层设置的连接过孔221，连接过孔221连接前述两层焊盘导电层222。本公开实施例中，通过设置第一测试焊盘22，可以方便于将第一测试焊盘22与用于进行电性测试的测试探针接触，以对第一测试结构21的电学性能进行测试。例如，第一测试焊盘22的面积相对较大，在电性测试过程中，其电阻可以被忽略；下文中将要介绍的第二测试焊盘32和第三测试焊盘42与第一测试焊盘22类似，后续不再重复赘述。
上述第一测试结构21和第一测试焊盘22之间可以有多种不同的连接方式。在实际应用时，可以根据需求选择对应的连接方式。请参阅图8，在一些示例中，两个第一测试焊盘22位于第一测试结构21的两侧，且与第一导电部212的两端分别连接。请参阅图9，在另一些示例中，两个第一测试焊盘22可以和第二导电部213的两端分别连接。请参阅图10，在又一些示例中，两个第一测试焊盘22中的一个与第一导电部212的一端连接，另一个与第二导电部213的一端连接。也即，第一测试焊盘22与第一导电部212相连，还是与第二导电部213相连，均可。这取决于第一测试结构21通过第一导电部212还是第二导电部213引出。
前述一些实施例中介绍了本公开半导体测试结构中第一测试部2的相关内容。接下来，将对本公开半导体测试结构中第二测试部3和第三测试部4的相关内容进行详细说明。
请参阅图11，在一些实施例中，第二测试部3包括：与第一导电部212等效的第二测试结构31，以及与第二测试结构31连接的第二测试焊盘32。第二测试焊盘32的结构和作用可以参考前述第一测试焊盘的结构和作用进行设置，此处不再赘述。
在一些实施例中，第一导电部212包括：呈线状延伸的多个测试段(第一测试段T1)。第二测试结构31包括：呈线状延伸的第一测试线L1。由于第二测试部3可以利用第一测试线L1测试第一导电部212的电学性能，因此，第一测试线L1具有与第一导电部212电学性能等效的结构。例如，第一测试线L1与第一导电部212采用相同材料及相同制备工艺形成，第一测试线L1与第一导电部212可以具有相同或相近的沉积厚度。例如，第一测试线L1与第一导电部212的形状相同或相似。例如，第一测试线L1的宽度与第一导电部212的宽度相同。例如，第一测试线L1的长度与第一导电部212的等效长度相同。
此处，第一测试线L1的长度与第一导电部212的等效长度相同，可以表现为：第一测试线L1的长度与第一导电部212中多个测试段的长度之和相同；或，第一测试线L1的长度与第一导电部212中多个测试段长度之和的差值小于或等于许可偏差值。该许可偏差值可以根据实际需求来确定，以确保第一测试线L1和第一导电部212之间电学性能的等效性。
本公开实施例中，基于导电长度为第一测试线L1及第一导电部212电学性能的主要影响因素，因此通过设计第一测试线L1的长度和第一导电部212的等效长度相同，利于确保第一测试线L1和第一导电部212可以具有等效的电学性能，以便于第二测试部3通过第一测试线L1测试第一导电部212的电学性能。
在一些实施例中，第二测试结构31与第一导电部212通过一次工艺形成。如此，有利于简化半导体测试结构的制备工艺，缩短制备流程。
请参阅图12，在一些实施例中，第三测试部4包括：与第二导电部213等效的第三测试结构41，以及与第三测试结构41连接的第三测试焊盘42。第三测试焊盘42的结构和作用可以参考前述第一测试焊盘的结构和作用进行设置，此处不再赘述。
在一些实施例中，第二导电部213包括：呈线状延伸的多个测试段(第二测试段T2)。第三测试结构41包括：呈线状延伸的第二测试线L2。由于第三测试部4可以利用第二测试线L2测试第二导电部213的电学性能，因此，第二测试线L2具有与第二导电部213电学性能等效的结构。例如，第二测试线L2与第二导电部213采用相同材料及相同制备工艺形成，第二测试线L2与第二导电部213可以具有相同或相近的沉积厚度。例如，第二测试线L2与第二导电部213的形状相同或相似。例如，第二测试线L2的宽度与第二导电部213的宽度相同。例如，第二测试线L2的长度与第二导电部213的等效长度相同。
此处，第二测试线L2的长度与第二导电部213的等效长度相同，可以表现为：第二测试线L2的长度与第二导电部213中多个测试段的长度之和相同；或，第二测试线L2的长度与第二导电部213中多个测试段长度之和的差值小于或等于许可偏差值。上述许可偏差值可以根据实际需求来确定，以确保第二测试线L2和第二导电部213之间电学性能的等效性。
本公开实施例中，基于导电长度为第二测试线L2和第二导电部213电学性能的主要影响因素，因此通过第二测试线L2的长度与第二导电部213的等效长度相同，利于确保第二测试线L2和第二导电部213可以具有等效的电学性能，以便于第三测试部4通过第二测试线L2测试第二导电部213的电学性能。
在一些实施例中，第三测试结构41与第二导电部213通过一次工艺形成。如此，有利于简化半导体测试结构的制备工艺，缩短制备流程。
应当理解的是，本公开实施例中的第一测试部2、第二测试部3和第三测试部4均可以仅包括一个对应的测试结构，也可以包括多个对应的测试结构，此处不做限定。
请参阅图13，在一些实施例中，第一测试部2包括：平行间隔设置的多个第一测试结构21，且多个第一测试结构21依序串联。
示例地，多个第一测试结构21呈蛇形串联。串联后的多个第一测试结构21中，位于头部的第一测试结构21与一个第一测试焊盘22连接，位于尾部的第一测试结构21与另一个第一测试焊盘22连接。
请参阅图14，在一些实施例中，第二测试部3包括：平行间隔设置的多个第二测试结构31，且多个第二测试结构31依序串联。
示例地，多个第二测试结构31呈蛇形串联。串联后的多个第二测试结构31中，位于头部的第二测试结构32与一个第二测试焊盘32连接，位于尾部的第二测试结构31与另一个第一测试焊盘32连接。
请参阅图15，在一些实施例中，第三测试部4包括：平行间隔设置的多个第三测试结构41，且多个第三测试结构41依序串联。
示例地，多个第三测试结构41呈蛇形串联。串联后的多个第三测试结构41中，位于头部的第三测试结构41与一个第三测试焊盘42连接，位于尾部的第三测试结构41与另一个第三测试焊盘42连接。
本公开实施例中，第一测试部2、第二测试部3和第三测试部4均包括多个对应的测试结构，且每个测试部中的各测试结构可以依序串联。这样即可减少对应测试部在衬底1上的空间占用。
在一些实施例中，第二测试结构31的数量和第一导电部212的数量相同，第三测试结构41的数量和第二导电部213的数量相同。如此，可以确保多个第二测试结构31的电阻值之和与多个第一导电部212的电阻值之和相同，且多个第三测试结构41的电阻值之和与多个第二导电部213的电阻值之和相同。
需要说明的是，第一测试部2中包括多个第一测试结构21，而每一个第一测试结构21中又包括多个导电过孔211。这样根据第一检测结果、第二检测结果和第三检测结果计算出的导电过孔211的电阻值即包括全部导电过孔211的电阻值。因此，需要将多个导电过孔211的电阻值除以导电过孔211的数量来确定每个导电过孔211的电阻值。
请参阅图13～图15，在一些实施例中，在各测试部的边缘还可以设置有未与其他测试结构连接的冗余测试结构(即Dummy区)。这些冗余测试结构位于对应测试部的边缘，可以与测试部中的各测试结构同步形成。如此，在同步形成的多个测试结构中，选择位于中心区域的部分测试结构相连以构成测试部，可以确保对应的测试部具有较高的结构稳定性及工艺精度，从而有利于提高半导体测试结构的测试精度。
应当理解，前述一些实施例中的半导体测试结构，可以用于测试DRAM中任一层导电过孔的电学性能。由于DRAM中不同层导电过孔的结构参数及工艺参数均可能不同，因此本公开实施例提供的半导体测试结构，需要匹配待测层导电过孔的结构参数及工艺参数进行设计和制备，以便于更精准的监测待测层导电过孔的电学性能。
示例的，请结合图1理解，DRAM中导电过孔的层数为4层。第一方向为X方向，第二方向为Y方向，第一方向和第二方向正交。
示例地，用于测试DRAM中第一层导电过孔V1的半导体测试结构的参数，可以采用如下设置。需要补充的是，以下各参数的数值均可在所述数值上下5％的范围内浮动，且不仅限于此。
导电过孔211沿第一方向的最大尺寸为50nm，沿第二方向的最大尺寸为37nm。在第一方向上，相邻的两个导电过孔211之间的间距为945nm，在第二方向上，相邻的两个导电过孔211之间的间距为154nm。并且，导电过孔211沿第一方向排列成行(例如为10行)，沿第二方向排列成列(例如为30列)，导电过孔211的数量例如为300个。
第一导电部212中的测试段沿第一方向的尺寸为1918nm，沿第二方向的尺寸为136nm。在第一方向上，第一导电部212中相邻的两个测试段之间的间距为72nm。在第二方向上，第一导电部212中相邻的两个测试段之间的间距为55nm。并且，第一导电部212中的测试段沿第一方向排列成行(例如为10行)，沿第二方向排列成列(例如为15列)。第一导电部212中测试段与导电过孔211的对应连接可以参见前述一些实施例中的相关描述。第一导电部212中测试段的数量例如为150个。第一导电部212中测试段沿第一方向延伸的边界线与导电过孔211在相同方向上的边界线之间的间距为49nm。第一导电部212中测试段沿第二方向延伸的边界线与导电过孔211在相同方向上的边界线之间的间距为436nm。
第二导电部213中的测试段沿第一方向的尺寸为1090nm，沿第二方向的尺寸为65nm。在第一方向上，第二导电部213中相邻的两个测试段之间的间距为900nm。在第二方向上，第二导电部213中相邻的两个测试段之间的间距为125nm。并且，第二导电部213中的测试段沿第一方向排列成行(例如为10行)，沿第二方向排列成列(例如为15列)。第二导电部213中测试段与导电过孔211的对应连接可以参见前述一些实施例中的相关描述。第二导电部213中测试段的数量例如为150个。第二导电部213中测试段沿第一方向延伸的边界线与导电过孔211在相同方向上的边界线与之间的间距为15nm。第二导电部213中测试段沿第二方向延伸的边界线与导电过孔211在相同方向上的边界线之间的间距为22nm。
第二测试结构31沿第一方向的尺寸为12886nm，沿第二方向的尺寸为136nm。在第二方向上，相邻的两个第二测试结构之间的间距为55nm。
第三测试结构41沿第一方向的尺寸为12886nm，沿第二方向的尺寸为65nm。在第二方向上，相邻的两个第三测试结构41之间的间距为125nm。
可以理解的是，用于测试DRAM中第二层导电过孔V2、第三层导电过孔V3和第四层导电过孔V4的半导体测试结构的参数可以根据实际需要进行设置，例如，可以参考用于测试DRAM中第一层导电过孔V1的半导体测试结构的参数的设置方式，但不限于此。
请参阅图16，半导体测试方法包括步骤S10～S40。
S10，测试第一测试结构的电学性能，以获得第一检测结果；第一测试结构包括：导电过孔，以及位于导电过孔两端且与导电过孔相连接的第一导电部和第二导电部。
S20，测试第二测试结构的电学性能，以获得第二检测结果；第二测试结构与第一导电部等效。
S30，测试第三测试结构的电学性能，以获得第三检测结果；第三测试结构与第二导电部等效。
S40，根据第一检测结果、第二检测结果和第三检测结果，确定导电过孔的电学性能。
前述一些实施例中的半导体测试结构所能实现的技术效果，该半导体测试方法也均能实现，此处不再一一详述。
本公开实施例中，电学性能可以为对应导电结构的目标电性参数，例如为电阻值、电流值或电压值等。为了方便描述，以下一些实施例中以待测的电学性能为对应导电结构的电阻值为例进行说明。
在一些示例中，导电过孔的电阻值可以根据以下方法确定。此处以第一测试结构中的导电过孔为一个进行了示例。
首先，基于第一测试部测试第一测试结构整体的电阻，也即导电过孔、第一导电部和第二导电部的电阻值之和R1(第一检测结果)。然后，基于第二测试部测试第一导电部的电阻值R2(第二检测结果)。基于第三测试部测试第二导电部的电阻值R3(第三检测结果)。这样利用R1减去R2再减去R3的值，便可以用于表征导电过孔的电阻值。
可选地，在第一测试结构中设置多个导电过孔，相应的，第一导电部和第二导电部均采用：呈线状延伸的多个测试段。其中，第一导电部的两端分别与对应的第一测试焊盘连接。第二导电部中的任一测试段通过两个导电过孔分别与第一导电部中的两个测试段对应连接。如此，第一导电部的测试段、导电过孔和第二导电部的测试段可以依次串联，以构成第一测试结构。在此基础上，基于第一测试部测试的第一测试结构的整体电阻，包含多个导电过孔的电阻值。因此，采用前述方法计算获得的值(即：R1-R2-R3)还需要除以导电过孔的数量，方可用于表征导电过孔的电阻值。
由上，在采用上述测试方法测试后，如果所获得的导电过孔的电阻值与导电过孔的电阻参考值偏差较大，则说明该导电过孔的制备工艺可能存在异常。这样将所获得的导电过孔的电阻值与电阻参考值进行比较，便可以根据二者的差异大小分析确定导电过孔是否存在异常，以及可能存在哪种异常。例如，电阻参考值是经过多次制备工艺以及测试确定的导电过孔的电阻值的平均值或者一个合理的取值范围(排除了异常测试结果)。
此外，本公开实施例在第一测试结构中设置多个导电过孔，以通过测量多个导电过孔的总电阻值再求平均数的方式，可以通过增加样本数量，有效提高导电过孔电阻值检测的准确度，并对导电过孔制备工艺的稳定性进行评价。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。
Claims (20)
1.一种半导体测试结构，其特征在于，包括：衬底以及分别设置于所述衬底一侧的第一测试部、第二测试部和第三测试部；其中，
所述第一测试部被配置为：测试第一测试结构的电学性能，以获得第一检测结果；所述第一测试结构包括：导电过孔，以及位于所述导电过孔两端且与所述导电过孔相连接的第一导电部和第二导电部；
所述第二测试部被配置为：测试所述第一导电部的电学性能，以获得第二检测结果；
所述第三测试部被配置为：测试所述第二导电部的电学性能，以获得第三检测结果；
其中，所述导电过孔的电学性能根据所述第一检测结果、所述第二检测结果和所述第三检测结果确定。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述第一测试部包括：所述第一测试结构，以及与所述第一导电部和/或所述第二导电部对应连接的第一测试焊盘。
3.根据权利要求2所述的半导体测试结构，其特征在于，所述导电过孔包括相对设置的上端面和下端面；
所述第一导电部覆盖所述上端面，且所述第一导电部在至少一个方向上的边界线与所述上端面在相同方向上的边界线之间的距离小于第一阈值；
所述第二导电部覆盖所述下端面，且所述第二导电部在至少一个方向上的边界线与所述下端面在相同方向上的边界线之间的距离小于第二阈值。
4.根据权利要求3所述的半导体测试结构，其特征在于，
所述第一阈值为所述上端面最大径向尺寸的0.05倍～1倍；
所述第二阈值为所述下端面最大径向尺寸的0.05倍～1倍。
5.根据权利要求3所述的半导体测试结构，其特征在于，所述第一导电部和所述第二导电部均包括：呈线状延伸的多个测试段；
其中，所述第二导电部中的任一所述测试段通过两个所述导电过孔分别与所述第一导电部中的两个所述测试段对应连接；
所述第一导电部的两端分别与对应的所述第一测试焊盘连接。
6.根据权利要求5所述的半导体测试结构，其特征在于，
所述测试段沿第一方向延伸；第二方向与所述第一方向正交；
所述第一导电部中所述测试段的边界线与对应所述导电过孔中所述上端面的边界线之间在所述第二方向上的距离小于所述第一阈值；
所述第二导电部中所述测试段的边界线与对应所述导电过孔中所述下端面的边界线之间在所述第二方向上的距离小于所述第二阈值。
7.根据权利要求2所述的半导体测试结构，其特征在于，所述第一测试部包括：平行间隔设置的多个所述第一测试结构，且多个所述第一测试结构依序串联。
8.根据权利要求7所述的半导体测试结构，其特征在于，多个所述第一测试结构呈蛇形串联。
9.根据权利要求1所述的半导体测试结构，其特征在于，所述第二测试部包括：与所述第一导电部等效的第二测试结构，以及与所述第二测试结构连接的第二测试焊盘。
10.根据权利要求9所述的半导体测试结构，其特征在于，
所述第一导电部包括：呈线状延伸的多个测试段；
所述第二测试结构包括：呈线状延伸的第一测试线；
其中，所述第一测试线的长度与所述第一导电部的等效长度相同。
11.根据权利要求10所述的半导体测试结构，其特征在于，所述第一测试线的长度与所述第一导电部中多个所述测试段的长度之和相同；
或，所述第一测试线的长度与所述第一导电部中多个所述测试段长度之和的差值小于或等于许可偏差值。
12.根据权利要求9所述的半导体测试结构，其特征在于，所述第二测试部包括：平行间隔设置的多个所述第二测试结构，且多个所述第二测试结构依序串联。
13.根据权利要求12所述的半导体测试结构，其特征在于，多个所述第二测试结构呈蛇形串联。
14.根据权利要求9～13中任一项所述的半导体测试结构，其特征在于，所述第二测试结构与所述第一导电部通过一次工艺形成。
15.根据权利要求1所述的半导体测试结构，其特征在于，所述第三测试部包括：与所述第二导电部等效的第三测试结构，以及与所述第三测试结构连接的第三测试焊盘。
16.根据权利要求15所述的半导体测试结构，其特征在于，
所述第二导电部包括：呈线状延伸的多个测试段；
所述第三测试结构包括：呈线状延伸的第二测试线；
其中，所述第二测试线的长度与所述第二导电部的等效长度相同。
17.根据权利要求16所述的半导体测试结构，其特征在于，所述第二测试线的长度与所述第二导电部中多个所述测试段的长度之和相同；
或，所述第二测试线的长度与所述第二导电部中多个所述测试段长度之和的差值小于或等于许可偏差值。
18.根据权利要求15所述的半导体测试结构，其特征在于，所述第三测试部包括：平行间隔设置的多个所述第三测试结构，且多个所述第三测试结构依序串联。
19.根据权利要求15～18中任一项所述的半导体测试结构，其特征在于，所述第三测试结构与所述第二导电部通过一次工艺形成。
20.一种半导体测试方法，其特征在于，包括：
测试第一测试结构的电学性能，以获得第一检测结果；所述第一测试结构包括：导电过孔，以及位于所述导电过孔两端且与所述导电过孔相连接的第一导电部和第二导电部；
测试第二测试结构的电学性能，以获得第二检测结果；所述第二测试结构与所述第一导电部等效；
测试第三测试结构的电学性能，以获得第三检测结果；所述第三测试结构与所述第二导电部等效；
根据所述第一检测结果、所述第二检测结果和所述第三检测结果，确定所述导电过孔的电学性能。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210663352.XA CN117276247A (zh) | 2022-06-13 | 2022-06-13 | 半导体测试结构及其测试方法 |
| PCT/CN2022/099452 WO2023240596A1 (zh) | 2022-06-13 | 2022-06-17 | 半导体测试结构及其测试方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210663352.XA CN117276247A (zh) | 2022-06-13 | 2022-06-13 | 半导体测试结构及其测试方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117276247A true CN117276247A (zh) | 2023-12-22 |
Family
ID=89192912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210663352.XA Pending CN117276247A (zh) | 2022-06-13 | 2022-06-13 | 半导体测试结构及其测试方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117276247A (zh) |
| WO (1) | WO2023240596A1 (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041420A (ja) * | 2004-07-30 | 2006-02-09 | Seiko Epson Corp | 電子デバイスの評価素子及び電子デバイスの評価方法 |
| CN101764124B (zh) * | 2008-12-25 | 2011-10-26 | 上海北京大学微电子研究院 | 互连电阻测量结构及方法 |
| CN103137606A (zh) * | 2011-12-05 | 2013-06-05 | 上海北京大学微电子研究院 | 电阻测试结构及方法 |
| JP7365925B2 (ja) * | 2020-02-17 | 2023-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN114068491A (zh) * | 2021-11-10 | 2022-02-18 | 长江存储科技有限责任公司 | 半导体结构及存储器连接触点的电阻的测试方法 |
-
2022
- 2022-06-13 CN CN202210663352.XA patent/CN117276247A/zh active Pending
- 2022-06-17 WO PCT/CN2022/099452 patent/WO2023240596A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023240596A1 (zh) | 2023-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3983479A (en) | Electrical defect monitor structure | |
| US7105856B1 (en) | Test key having a chain circuit and a kelvin structure | |
| US9222969B2 (en) | Self-isolating mixed design-rule integrated yield monitor | |
| CN105548851B (zh) | 半导体器件及其制造方法及测试半导体器件的装置 | |
| CN203631539U (zh) | 硅通孔测试结构 | |
| US7688083B2 (en) | Analogue measurement of alignment between layers of a semiconductor device | |
| KR100356637B1 (ko) | 시스템 ｌｓｉ 칩 및 그 제조 방법 | |
| CN107978537B (zh) | 测试结构及测试单元 | |
| US7365529B2 (en) | Test structure design for reliability test | |
| CN104576614A (zh) | 半导体器件、半导体器件的测试结构和测试方法 | |
| CN110400788B (zh) | 一种检查半导体器件设计规则的测试结构及测试方法 | |
| CN112420671B (zh) | 一种正交形栅测试结构及测试装置及方法及系统 | |
| CN117276247A (zh) | 半导体测试结构及其测试方法 | |
| US9851398B2 (en) | Via leakage and breakdown testing | |
| CN110364447B (zh) | 半导体工艺的关键尺寸的监测结构及监测方法 | |
| KR100295916B1 (ko) | 최소 영역 디자인 룰 측정을 위한 테스트 구조 및 그 방법 | |
| JP2001144253A (ja) | 半導体装置のチェックパターン | |
| US6623996B2 (en) | Method of measuring contact alignment in a semiconductor device including an integrated circuit | |
| US20110001508A1 (en) | Semiconductor integrated circuit, and method for testing semiconductor integrated circuit | |
| US10497630B2 (en) | High density wafer level test module | |
| CN220381207U (zh) | 一种测试结构 | |
| CN113125853A (zh) | 电阻测试结构及方法 | |
| US20150262896A1 (en) | Evaluation element and wafer | |
| Hess | Strategy to optimize the development, use, and dimension of test structures to control defect appearance in backend process steps | |
| CN116184270A (zh) | 电迁移测试结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |