KR100895817B1 - 반도체 소자의 테스트 패턴 - Google Patents

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Abstract

본 발명은 주변 지역의 게이트와 비트라인 간의 오버랩 마진을 확인하는 반도체 소자의 테스트 패턴을 개시한다. 개시된 본 발명은, 반도체 기판과, 상기 반도체 기판 상에 형성된 게이트 및 더미 게이트와, 상기 게이트와 더미 게이트 사이의 반도체 기판 상에 형성된 플러그 및 상기 플러그 상에 형성된 비트라인을 포함한다.

Description

반도체 소자의 테스트 패턴{Test pattern of semiconductor device}
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 보다 자세하게는, 주변 지역의 게이트와 비트라인 간의 오버랩 마진을 정확하게 모니터링 할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.
반도체 소자가 고집적화, 고속화, 저전력, 소규모화로 진행되면서 개발되고 있는 반도체 소자의 디자인-룰(design-rule)이 감소되고 있다.
이에, 반도체 소자를 구성하는 각 부분들의 공정 특성을 간단한 방법으로 확인하는 할 수 있도록 테스트 패턴을 삽입하여 이를 정기적으로 평가하는 것이 필요하게 되었다.
도 1은 종래 기술에 따른 주변 지역의 게이트와 비트라인 간의 오버랩 마진을 확인하기 위해 형성된 테스트 패턴을 설명하기 위한 도면이다.
도시된 바와 같이, 상기 테스트 패턴은 반도체 기판(100) 상에 게이트(130)와 비트라인(190)이 형성하고, 상기 게이트(130) 상부에 비트라인 콘택(180)이 정렬(align) 및 오정렬(misalign)로 형성되는 것을 통해 게이트(130)와 비트라인(190) 간의 오버랩 마진 유,무를 제대로 확인할 수 있게 된다.
미설명된 도면 부호 110은 소자분리막을 나타낸다.
자세하게, 상기 비트라인 콘택이 게이트 상부에 정렬로 형성하는 경우는, 상기 게이트와 콘택하는 비트라인과 이웃하여 형성된 다른 비트라인, 즉, 반도체 기판과 콘택하는 비트라인 간에 전류가 흐르지 않게 되고, 이를 통해, 게이트와 비트라인 간의 오버랩 마진이 있다는 것을 이해할 수 있게 된다.
그리고, 상기 비트라인 콘택이 게이트 상부가 아닌 반도체 기판 상에 오정렬로 형성하는 경우는, 상기 비트라인과 이웃하여 형성된 다른 비트라인 간에 전류가 흐르게 되고, 이를 통해, 게이트와 비트라인 간의 오버랩 마진이 없다는 것을 이해할 수 있게 된다.
한편, 도 3에 도시된 바와 같이, 상기 비트라인 콘택이 게이트 상부도 아닌, 반도체 기판도 아닌, 게이트 스페이서 상에 오정렬로 형성하는 경우가 발생할 수 있는데, 이 경우는 비트라인 간의 전류 흐름도 형성되지 않게 되고, 그래서, 게이트와 비트라인 간의 오버랩 마진 유,무를 정확히 확인할 수 없게 된다.
본 발명은 주변 지역의 게이트와 비트라인 간의 오버랩 마진을 정확히 측정할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
본 발명은 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 및 더미 게이트; 상기 게이트와 더미 게이트 사이의 반도체 기판 상에 형성된 플러그; 및 상기 플러그 상에 형성된 비트라인;을 포함하며, 상기 플러그를 통하여 상기 게이트에 형성된 비트라인과 반도체 기판 상에 형성된 비트라인에 흐르는 전류로부터 게이트와 비트라인 간의 오버랩 마진 유,무를 측정할 수 있는 반도체 소자의 테스트 패턴을 제공한다.
여기서, 상기 플러그는 도전막으로 형성된 것을 포함한다.
상기 도전막은 폴리실리콘막인 것을 포함한다.
본 발명은 주변 지역의 테스트 패턴 형성시 더미 게이트를 형성하고, 도전형의 플러그를 형성함으로써, 비트라인 콘택이 게이트 상부가 아닌 게이트 스페이서 상에 형성되는 경우에, 상기 플러그의 전류 흐름을 통해 게이트와 비트라인 간에 오버랩 마진이 있는지, 없는지를 정확히 측정할 수 있게 된다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 주변 지역에서 게이트와 비트라인 간의 오버랩 마진 유,무를 정확히 확인하기 위한 반도체 소자의 테스트 패턴에 관한 것으로, 게이트 형성시 더미 게이트가 형성되며, 상기 게이트와 더미 게이트 사이에 도전형의 플러그가 형성된 테스트 패턴을 형성한다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 단면도이다.
도시된 바와 같이, 상기 반도체 소자의 테스트 패턴은 게이트(330)와 더미 게이트(340) 사이의 반도체 기판(300) 상에 도전물질로 이루어진 플러그(370)가 형성되며, 상기 게이트(330)와 반도체 기판(300)에 각각 콘택되게 비트라인 콘택(380)을 포함한 비트라인(390)이 형성된다.
이처럼, 본 발명은 상기 게이트와 더미 게이트를 형성하고, 이들 사이에 플러그를 형성함에 따라, 게이트와 비트라인 간의 오버랩 마진 유,무를 정확히 측정할 수 없는 경우에도 게이트와 비트라인 간의 오버랩 마진 유,무를 측정할 수 있다.
구체적으로, 주변 지역에서 게이트와 비트라인 간을 콘택시키는 비트라인 콘택 형성시, 상기 비트라인 콘택이 게이트 상부, 또는, 반도체 기판의 아닌 게이트 스페이서 상에 형성되는 경우가 발생하게 되는데, 이러한 경우에는, 상기 게이트와 비트라인 간에 오버랩 마진 측정이 불가능한 실정이다.
이에, 본 발명에서는 게이트와 더미 게이트가 형성되고, 상기 게이트와 더미 게이트 사이에 플러그가 형성된 테스트 패턴을 형성함으로써, 상기 비트라인 콘택이 게이트 또는 반도체 기판 상에 정상적으로 형성되지 않는 경우에 상기 게이트와 비트라인 간의 오버랩 마진을 정확히 측정할 수 있도록 하였다.
자세하게는, 도 4a 내지 도 4c는 반도체 소자의 테스트 패턴 형성방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 4a를 참조하면, 셀 지역 및 주변 지역을 포함하며, 상기 각 지역에 활성 영역 및 소자분리영역을 포함하는 반도체 기판(300)의 소자분리영역 내에 소자분리 막을(310) 형성한다.
그런다음, 상기 소자분리막(310)이 형성된 반도체 기판(300) 상에 게이트 물질들을 증착한다. 바람직하게, 상기 반도체 기판(300) 상에 게이트 절연막(321), 폴리실리콘막(322)과 텅스텐 계열의 막(323) 및 게이트 하드마스크막(324)으로 구성된 게이트 물질들을 차례로 형성한다.
다음으로, 상기 게이트 물질들을 식각하여 반도체 기판(300)의 셀 지역 및 주변 지역 상에 게이트(330)를 형성함과 동시에 상기 주변 지역 상에 더미 게이트(340)를 형성한다.
이어서, 상기 각 지역에 형성된 게이트(330) 및 더미 게이트(340)를 포함한 반도체 기판(300) 상에 스페이서용 절연막을 증착한 후, 상기 절연막을 식각하여 상기 게이트(330) 및 더미 게이트(340) 양측 벽에 스페이서(350)를 형성한다.
계속해서, 상기 각 게이트(330) 양측의 반도체 기판 내에 접합영역(미도시)을 형성한다.
도 4b를 참조하면, 상기 각 지역의 게이트(330) 및 더미 게이트(340)를 덮도록 상기 반도체 기판(300) 상에 제1층간절연막(351)을 형성한 후, 상기 제1층간절연막(351)을 식각하여 셀 지역에 랜딩플러그용 콘택홀을 형성함과 동시에 주변 지역에 홀을 형성한다.
그런다음, 상기 콘택홀 및 홀이 매립되도록 상기 제1층간절연막(351) 상에 도전막인 폴리실리콘막을 형성한 후, 상기 제1층간절연막(351)이 노출될 때까지 상기 폴리실리콘막을 평탄화시켜 상기 셀 지역의 콘택홀 내에 랜딩플러그콘 택(Landing plug contact, 360)을 형성함과 동시에 상기 주변지역의 홀 내에 플러그(plug, 370)를 형성한다.
도 4c를 참조하면, 상기 랜딩플러그콘택(360) 및 플러그(370)를 포함한 제1층간절연막(351) 상에 제2층간절연막(352)을 형성한다.
그런다음, 상기 제2층간절연막(352)을 식각하여 상기 셀 지역의 랜딩플러그 콘택(360) 부분을 노출시키는 비트라인용 콘택홀을 형성함과 동시에 상기 주변 지역의 게이트(330) 상단 부분 및 반도체 기판(300) 부분을 노출시키는 비트라인용 콘택홀을 형성한다.
이때, 상기 주변 지역에서의 비트라인용 콘택홀 형성시, 공정의 정확도가 떨어지게 되면서, 상기 비트라인용 콘택홀은 게이트 상단 부분에 정렬 상태로 형성되지 않고, 스페이서 상에 오정렬 상태로 형성될 수 있다.
다음으로, 상기 각 지역의 비트라인용 콘택홀이 매립되도록 상기 제2층간절연막(352) 상에 비트라인용 도전막을 형성한 후, 상기 비트라인용 도전막을 식각하여 상기 각 지역의 비트라인용 콘택홀 내에 비트라인 콘택(380)을 포함한 비트라인(390)을 형성한다.
전술한 바와 같이, 본 발명은 테스트 패턴에 상기 게이트(330) 형성시 더미 게이트(340)를 형성하고, 셀 지역의 랜딩플러그콘택(360) 형성시 주변 지역에 도전형의 플러그(370)를 형성함으로써, 상기 플러그(360)를 통해 이웃하는 비트라인 간의 전류 흐름을 형성시키고, 이를 통해, 주변 지역의 비트라인 콘택이 스페이서 상에 오정렬로 형성하게 되는 경우에서 게이트와 비트라인 간의 오버랩 마진 유,무를 측정할 수 있게 된다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1 및 도 2는 종래의 테스트 패턴을 설명하기 위한 단면도.
도 3은 종래의 테스트 패턴 형성시 발생하는 문제점을 설명하기 위한 단면도.
도 4는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 단면도.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 형성하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300: 반도체 기판 310: 소자분리막
321: 게이트 절연막 322: 폴리실리콘막
323: 텅스텐 계열의 막 324: 게이트 하드마스크막
330: 게이트 340: 더미 게이트
350: 스페이서 351: 제1층간절연막
352: 제2층간절연막 360: 랜딩플러그콘택
370: 플러그 380: 비트라인 콘택
390: 비트라인

Claims (3)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 및 더미 게이트;
    상기 게이트와 더미 게이트 사이의 반도체 기판 상에 형성된 플러그; 및
    상기 플러그 상에 형성된 비트라인;을 포함하며,
    상기 플러그를 통하여 상기 게이트에 형성된 비트라인과 반도체 기판 상에 형성된 비트라인에 흐르는 전류로부터 게이트와 비트라인 간의 오버랩 마진을 측정할 수 있는 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 플러그는 도전막으로 형성된 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제 2 항에 있어서,
    상기 도전막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 테스트 패턴.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021160A (ko) * 1993-12-29 1995-07-26 김주용 게이트전극의 오버랩 마진을 보기 위한 테스트 패턴 제조방법
KR100234367B1 (ko) 1997-01-31 1999-12-15 윤종용 반도체장치의 미스얼라인 측정방법
KR20040002273A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 테스트 패턴 및 중첩 마진 측정 방법
KR20050022395A (ko) * 2003-08-30 2005-03-08 매그나칩 반도체 유한회사 테스트 소자 그룹 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021160A (ko) * 1993-12-29 1995-07-26 김주용 게이트전극의 오버랩 마진을 보기 위한 테스트 패턴 제조방법
KR100234367B1 (ko) 1997-01-31 1999-12-15 윤종용 반도체장치의 미스얼라인 측정방법
KR20040002273A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 테스트 패턴 및 중첩 마진 측정 방법
KR20050022395A (ko) * 2003-08-30 2005-03-08 매그나칩 반도체 유한회사 테스트 소자 그룹 구조

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