KR20070103203A - 리세스 채널 길이 측정용 테스트 패턴 형성방법 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims abstract description 17
- 238000011156 evaluation Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 3
- 239000003990 capacitor Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
본 발명은 리세스 채널 길이를 평가하기 위한 리세스 채널 길이 평가용 테스트 패턴 형성방법을 개시한다. 개시된 본 발명의 리세스 채널 길이 평가용 테스트 패턴 형성방법은, 리세스 게이트가 형성되는 반도체 기판에서의 리세스 채널 길이를 평가하기 위한 리세스 채널 길이 평가용 테스트 패턴 형성방법에 있어서, 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 액티브 영역 표면에 다수의 홈을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 홈들을 매립하도록 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, 게이트도전막 및 게이트절연막을 차례로 식각하여 하나의 액티브 영역 상에 한 개의 테스트용 게이트를 형성하는 단계;를 포함한다.
Description
도 1은 리세스 게이트용 홈이 형성된 반도체 소자의 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 테스트용 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 소자분리막
23 : 폴리실리콘막 24 : 마스크패턴
H´: 홈 25 : 게이트절연막
26 : 게이트도전막 27 : 금속계막
28 : 하드마스크막 29 : 테스트용 게이트
30 : 스페이서
본 발명은 반도체 소자의 특성 평가에 관한 것으로, 특히, 리세스 게이트가 형성되는 기판에서의 리세스 채널 길이를 평가하기 위한 테스트 패턴 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다. 이에, 90nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법이 제안된 바 있다.
한편, 기존의 플래너 타입(Planer Type) 홈의 적용시 리세스 채널의 길이에 따라 트랜지스터의 전기적 특성 변화가 일어났지만, 상기 리세스 채널을 갖는 반도체 소자의 제조시, 보다 많은 변수로 인하여 트랜지스터의 전기적 특성 변화가 일어나는 바, 도 1에 도시된 바와 같이, 리세스 게이트용 홈(H)의 깊이(A)와 리세스 게이트 노출 영역의 크기(B) 변화에 따라 캐패시터(Capacitor)의 전기적 용량 및 트랜지스터의 전기적 특성이 변하게 된다.
여기서, 미설명된 도면부호 11은 반도체 기판을, 12는 소자분리막을 각각 나타낸다.
따라서, 반도체 소자의 특성 및 신뢰성을 확보하기 위해서는 트랜지스터의 전기적 특성에 영향을 주는 상기 변수들의 데이타 정확도가 매우 중요하다. 그러나, 상기 데이타는 기판 내의 일부분에 국한된 결과로서 정확한 분석이 어려우므로, 상기 데이타의 모니터링(Monitoring)을 위한 테스트 패턴(Test Pattern)을 스크라이브 레인(Scribe Lane) 영역에 추가로 형성해야 한다.
따라서, 본 발명은 리세스 게이트가 형성되는 기판에서의 리세스 채널 길이를 평가하여 캐패시터의 전기적 용량 및 트랜지스터의 전기적 특성을 모니터링할 수 있는 리세스 채널 길이 측정용 테스트 패턴 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 리세스 게이트가 형성되는 반도체 기판에서의 리세스 채널 길이를 평가하기 위한 리세스 채널 길이 평가용 테스트 패턴 형성방법에 있어서, 액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판의 액티브 영역 표면에 다수의 홈을 형성하는 단계; 상기 홈을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 홈들을 매립하도록 게이트도전막을 형성하는 단계; 상기 게이트도전막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, 게이트도전막 및 게이트절연막을 차례로 식각하여 하나의 액티브 영역 상에 한 개의 테스트용 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 다수의 홈은 등간격으로 배치되도록 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 반도체 기판 의 액티브 영역에 다수의 홈들을 형성한 다음, 상기 홈들을 모두 포함하는 테스트용 게이트를 형성한다. 이렇게 하면, 리세스 채널의 길이 변화에 따른 캐패시터의 전기적 용량 크기를 예측할 수 있다.
자세하게, 도 2a 내지 도 2c는 본 발명의 실시예에 따른 리세스 채널 길이 평가용 테스트 패턴 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 액티브 영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21) 상에 하드마스크막으로 폴리실리콘막(23)을 증착한 다음, 상기 폴리실리콘막(23) 상에 다수의 홈 패턴들을 포함하는 마스크패턴(24)을 형성한다. 이어서, 상기 마스크패턴(24)에 의해 노출된 폴리실리콘막(23)을 식각하여 상기 기판(21) 상에 다수의 홈 형성 영역을 노출시킨다.
도 2b를 참조하면, 상기 마스크패턴을 제거하고, 연이어, 상기 폴리실리콘막에 의해 노출된 기판(21) 부분을 식각하여 상기 기판(21)의 액티브 영역 표면에 다수의 홈(H´)들을 형성한다.
그 다음, 상기 홈(H´)들을 포함한 기판(21) 전면 상에 게이트절연막(25)을 형성한다. 이때, 상기 게이트절연막(25)은 통상 열산화 공정을 통해 산화막으로 형성한다.
도 2c를 참조하면, 상기 게이트절연막(25) 상에 상기 홈(H´)들을 매립하도록 게이트도전막(26)을 형성한 다음, 상기 게이트도전막(26) 상에 금속계막(27)과 하드마스크막(28)을 차례로 형성한다.
이때, 상기 게이트도전막(26)은 통상 폴리실리콘막으로 형성하고, 상기 금속계막(27)은 텅스텐실리사이드막(Wsix), 또는, 텅스텐막(W)으로 형성하며, 상기 하드마스크막(28)은 질화막으로 형성한다.
다음으로, 상기 하드마스크막(28) 상에 상기 기판(21)의 소자분리막(22) 부분을 노출시키는 마스크패턴(도시안됨)을 형성하고, 상기 마스크패턴에 의해 노출된 하드마스크막(28), 금속계막(27), 게이트도전막(26) 및 게이트절연막(25)을 차례로 식각하여 테스트용 게이트(29)를 형성한다. 이어서, 상기 테스트용 게이트(29)의 양측벽에 스페이서(30)를 형성한다.
여기서, 상기 테스트용 게이트(29)는 A´만큼의 깊이를 갖는 다수의 홈(H´)들을 포함하는 하나의 액티브 영역 상에 한 개 형성되며, 상기 홈(H´)의 깊이(A´)를 변화시켜 캐패시터의 용량을 전기적으로 모니터링할 수 있다. 따라서, 본 발명은 리세스 게이트가 형성되는 기판에서 리세스 채널 길이 변화에 따른 캐패시터의 용량을 모티터링할 수 있으며, 상기와 같은 데이타를 이용함으로써 리세스 게이트가 형성된 반도체 소자의 제조시 트랜지스터의 전기적 특성을 효과적으로 분석할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트가 형성되는 트랜지스터의 제작시, 기판 표면 내에 다수의 홈들을 형성한 다음, 상기 홈 상에 한 개의 테스트용 게이트를 형성함으로써 테스트 패턴을 사용하는 리세스 채널 길이 측정시 리세스 채널 길이에 따른 캐패시터의 전기적 용량을 모니터링할 수 있다.
또한, 본 발명은 캐패시터의 전기적 용량에 따른 리세스 채널 길이를 효과적으로 예측하여 리세스 게이트의 공정 진행 상태를 파악할 수 있으며, 반도체 소자의 특성 및 신뢰성을 확보할 수 있다.
Claims (2)
- 리세스 게이트가 형성되는 반도체 기판에서의 리세스 채널 길이를 평가하기 위한 리세스 채널 길이 평가용 테스트 패턴 형성방법에 있어서,액티브 영역을 한정하는 소자분리막이 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판의 액티브 영역 표면에 다수의 홈을 형성하는 단계;상기 홈을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 홈들을 매립하도록 게이트도전막을 형성하는 단계;상기 게이트도전막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막, 금속계막, 게이트도전막 및 게이트절연막을 차례로 식각하여 하나의 액티브 영역 상에 한 개의 테스트용 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 리세스 채널 길이 평가용 테스트 패턴 형성방법.
- 제 1 항에 있어서,상기 다수의 홈은 등간격으로 배치되도록 형성하는 것을 특징으로 하는 리세스 채널 길이 평가용 테스트 패턴 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060035018A KR20070103203A (ko) | 2006-04-18 | 2006-04-18 | 리세스 채널 길이 측정용 테스트 패턴 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060035018A KR20070103203A (ko) | 2006-04-18 | 2006-04-18 | 리세스 채널 길이 측정용 테스트 패턴 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070103203A true KR20070103203A (ko) | 2007-10-23 |
Family
ID=38817741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060035018A KR20070103203A (ko) | 2006-04-18 | 2006-04-18 | 리세스 채널 길이 측정용 테스트 패턴 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070103203A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949884B1 (ko) * | 2007-10-29 | 2010-03-25 | 주식회사 하이닉스반도체 | 테스트 패턴 |
-
2006
- 2006-04-18 KR KR1020060035018A patent/KR20070103203A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949884B1 (ko) * | 2007-10-29 | 2010-03-25 | 주식회사 하이닉스반도체 | 테스트 패턴 |
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