KR20020010800A - 반도체소자의 테스트 패턴 형성방법 - Google Patents

반도체소자의 테스트 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로,
반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과, 상기 활성영역 상에 일정간격을 유지하는 바아형태의 게이트전극을 패터닝하는 공정과, 상기 게이트전극을 마스크로하여 상기 반도체기판에 저농도의 불순물을 이온주입하여 상기 활성영역에 LDD 접합영역을 형성하는 공정과, 상기 게이트전극의 측벽에 절연막 스페이서를 형성하되, 상기 절연막 스페이서는 상기 게이트전극 사이를 매립하며 구비되는 공정과, 상기 게이트전극을 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입하는 공정과, 상기 고농도의 불순물이 주입된 영역에 접속되는 금속배선을 형성하는 공정으로 LDD 접합영역의 저항을 용이하게 측정할 수 있는 테스트패턴을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 테스트 패턴 형성방법{A method for forming a test pattern of a semiconductor device}
본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 특히 트랜지스터 형성공정시 게이트전극의 하측으로 형성되는 엘.디.디. ( lighty doped drain, 이하에서 LDD 라 함 ) LDD 접합영역의 저항을 측정하기 위한 테스트 패턴 형성하는 기술에 관한 것이다.
게이트전극의 길이가 줄어듦에 따라 LDD 가 차지는 저항의 수치 비중이 커지게 된다.
LDD 저항값의 정확한 추출은 소자의 시뮬레이션에 큰 도움을 줄 수 있다.
종래기술에 따른 트랜지스터의 LDD 저항 측정방법은 트랜지스터 형성공정과 같은 공정으로 테스트 패턴을 형성하고 그에 접속되는 금속콘택을 이용하여 형성하였다.
도시되지않았지만, 종래기술에 따른 반도체소자의 테스트 패턴 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판에 활성영역을 정의하는 소자분리막을 형성한다.
그리고, 상기 활성영역 상부에 게이트전극을 형성한다. 이때, 상기 게이트전극은 반도체기판 상부에 게이트전극용 도전체를 증착하고 이를 게이트전극 마스크를 이용한 사진식각공정으로 패터닝하여 형성한다.
그리고, 상기 게이트전극을 마스크로 하여 상기 반도체기판에 저농도의 불순물을 이온주입하여 LDD 접합영역을 형성한다.
그다음, 상기 게이트전극 측벽에 절연막 스페이서를 형성하고 상기 게이트전극과 절연막 스페이서를 마스크로하여 상기 반도체기판에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역을 형성함으로써 트랜지스터를 형성하고 상기 불순물 접합영역을 측정하였다.
상기한 바와같이 종래기술에 따른 반도체소자의 테스트 패턴 형성방법은, 저농도와 고농도의 불순물 접합영역을 형성하기 위한
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 일정간격을 유지하는 도전체로 구비되는 게이트전극을 마스크로하여 저농도의 불순물을 이온주입하고 스페이서를 형성한 다음, 고농도의 불순물 불순물을 이온주입함으로써 순수한 저농도의 LDD 접합영역의 저항을 측정할 수 있는 반도체소자의 테스트 패턴 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 종래기술에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도 및 평면도.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 반도체기판 1 : 활성영역
2 : 게이트전극 3 : 소자분리막
4 : 불순물 접합영역 5 : 스페이서용 절연막
6 : 절연막 스페이서 7 : 금속배선
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은,
반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역 상에 일정간격을 유지하는 바아형태의 게이트전극을 패터닝하는 공정과,
상기 게이트전극을 마스크로하여 상기 반도체기판에 저농도의 불순물을 이온주입하여 상기 활성영역에 LDD 접합영역을 형성하는 공정과,
상기 게이트전극의 측벽에 절연막 스페이서를 형성하되, 상기 절연막 스페이서는 상기 게이트전극 사이를 매립하며 구비되는 공정과,
상기 게이트전극을 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입하는 공정과,
상기 고농도의 불순물이 주입된 영역에 접속되는 금속배선을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도 및 평면도이다.
먼저, 반도체기판(100)에 활성영역(1)을 정의하는 소자분리막(3)을 소자분리영역에 형성한다.
이때, 상기 소자분리막(3) 트렌치 형태로 형성한 것이다.
여기서, 상기 트렌치 형태의 소자분리막(3)은 반도체기판(100) 상부에 패드절연막(도시안됨)을 형성하고, 이를 소자분리마스크를 이용한 사진식각공정으로 소자분리영역으로 예정된 부분을 노출시키고, 상기 노출된 부분의 반도체기판(100)을 식각하여 형성한 다음, 이를 절연막으로 매립하여 형성한 것이다.
그 다음, 상기 반도체기판(100)의 활성여역(1) 상부를 포함한 전체표면상부에 게이트전극용 도전체를 형성한다.
그리고, 게이트전극마스크를 이용한 사진식각공정으로 상기 게이트전극용 도전체를 식각하여 게이트전극(2)을 형성한다.
이때, 상기 게이트전극 마스크는 게이트전극이 일정간격을 갖는 다수의 바아형으로 형성할 수 있도록 디자인된 것이다.
여기서, 상기 일정간격은 후속공정으로 형성될 절연막 스페이서 두께의 두배보다 작게 형성된다. (도 1a)
그 다음, 상기 게이트전극(2)을 마스크로하여 상기 반도체기판(100)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역 즉 LDD 접합영역(4)을 형성한다.
이때, 상기 LDD 접합영역(4)은 상기 게이트전극(2)이 구비되지 않은 부분의 모든 활성영역에 형성된다.
그리고, 상기 저농도의 불순물은 엔형 또는 피형으로 선택하여 형성할 수 있느나, 후속공정으로 실시되는 고농도의 불순물과 같은 타입으로 실시한다. (도 1b)
그 다음, 전체표면상부에 스페이서용 절연막(5)을 형성한다.
이때, 상기 스페이서용 절연막(5)는 상기 게이트전극(2)의 바아형태 사이를 매립하며 형성된다. (도 1c)
그 다음, 상기 스페이서용 절연막(5)을 이방성식각하여 상기 게이트전극(2)의 측벽에 절연막 스페이서(6)를 형성한다.
이때, 상기 절연막 스페이서(6)는 상기 게이트전극(2)의 바아형태 사이를 매립하며 형성된다. (도 1d)
그 다음, 상기 게이트전극(2)과 절연막 스페이서(6)를 마스크로하여 상기 반도체기판(100)에 고농도의 불순물을 이온주입함으로써 LDD 접합영역의 저항을 측정하기 위한 테스트 패턴을 형성한다.
이때, 상기 고농도의 불순물은 상기 LDD 접합영역을 형성하는 불순물과 같은 타입으로 형성한다.
그러나, 상기 반도체기판(100)의 게이트전극(2) 하측으로 형성된 LDD 접합영역(4)에 상기 고농도의 불순물이 주입되지 못하여 후속공정으로 실시되는 LDD 접합영역(4)의 저항 측정을 정확하게 할 수 있는 효과가 있다. (도 1e)
그 다음, 전체표면상부를 평탄화시키는 층간절연막(도시안됨)을 형성한다.
이때, 상기 층간절연막은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 게이트 전극의 측방향으로 고농도의 불순물이 주입되어 형성된 접합영역(도시안됨)을 노출시키는 금속배선 콘택홀(도시안됨)을 형성한다.
이때, 상기 금속배선 콘택홀은 금속배선 마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 형성한 것이다.
그리고, 상기 금속배선 콘택홀을 매립하는 금속배선 플러그를 형성하고 상기 금속배선 플러그에 접속되는 금속배선을 형성한 다음, 후속공정으로 상기 LDD 접합영역(4)의 저항을 측정한다.
여기서, ⓑ 는 상기 도 1f에서 저항을 측정하기 위하여, 게이트전극과 활성영역을 확대한 것이다.
그리고, 바아형태의 게이트전극 사이 간격을 "L"이라 하고, 길이를 "W"라 하며, 활성영역 상측에 형성되는 바아형태의 게이트전극 수를 1,2,3,...,n 이라 할 때, L = 2LDD, 전체저항 Rtotal= (V1-V2)/I1, LDD 접합영역의 저항 RLDD= (Rtotal/W)*nL 이 된다. (도 1f)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은, 게이트전극을 일정간격을 유지하는 다수의 바아 형태로 형성하고 LDD 접합영역을 형성함으로써 LDD 접합영역을 형성하기 위한 저농도의 불순물에 의한 저항을정확하게 측정할 수 있는 테스트 패턴을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (1)

  1. 반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역 상에 일정간격을 유지하는 바아형태의 게이트전극을 패터닝하는 공정과,
    상기 게이트전극을 마스크로하여 상기 반도체기판에 저농도의 불순물을 이온주입하여 상기 활성영역에 LDD 접합영역을 형성하는 공정과,
    상기 게이트전극의 측벽에 절연막 스페이서를 형성하되, 상기 절연막 스페이서는 상기 게이트전극 사이를 매립하며 구비되는 공정과,
    상기 게이트전극을 마스크로 하여 상기 반도체기판에 고농도의 불순물을 이온주입하는 공정과,
    상기 고농도의 불순물이 주입된 영역에 접속되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 테스트 패턴 형성방법.
KR1020000044280A 2000-07-31 2000-07-31 반도체소자의 테스트 패턴 형성방법 KR20020010800A (ko)

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* Cited by examiner, † Cited by third party
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KR101000600B1 (ko) * 2003-04-30 2010-12-10 크로스텍 캐피탈, 엘엘씨 이온주입의 시트저항 측정용 테스트패턴 및 그가 내장된씨모스 이미지 센서 및 그의 제조 방법

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