KR20080088996A - 반도체 소자의 테스트 패턴 - Google Patents

반도체 소자의 테스트 패턴 Download PDF

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Abstract

반도체 소자의 테스트 패턴은, 반도체 소자의 물리적인 CD(Critical Demension)를 인-라인(In-Line)으로 모니터링하기 위한 테스트 패턴으로서, 활성 영역 및 더미 활성 영역이 한정된 반도체 기판과 상기 반도체 기판의 활성 영역 전체 상에 차례로 형성된 절연막 및 도전막을 포함하며, 상기 활성 영역의 CD를 모니터링하는 제1 테스트 패턴; 상기 활성 영역 및 더미 활성 영역이 한정된 반도체 기판과 상기 활성 영역 상에 게이트 형태로 차례로 형성된 절연막 및 도전막을 포함하며, 게이트의 CD를 모니터링하는 제2 테스트 패턴; 상기 활성 영역 및 더미 활성 영역이 한정되고 상기 활성 영역에 홈이 형성된 반도체 기판과 상기 홈 상에 리세스 게이트의 형태로 차례로 형성된 절연막 및 도전막을 포함하며, 리세스 게이트의 깊이를 모니터링하는 제3 테스트 패턴; 및 상기 활성 영역 및 더미 활성 영역이 한정되고 상기 활성 영역에 홈이 형성된 반도체 기판과 상기 홈을 포함한 활성 영역 전체 상에 차례로 형성된 절연막 및 도전막을 포함하며, 소오스/드레인 영역의 CD 및 리세스 게이트의 CD를 모니터링하는 제4 테스트 패턴;을 포함한다.

Description

반도체 소자의 테스트 패턴{TEST PATTERN OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 본 발명의 일실시예에 따른 반도체 소자의 제1 테스트 패턴을 설명하기 위한 도면.
도 2a 내지 도 2b는 본 발명의 이실시예에 따른 반도체 소자의 제2 테스트 패턴을 설명하기 위한 도면.
도 3a 내지 도 3b는 본 발명의 삼실시예에 따른 반도체 소자의 제3 테스트 패턴을 설명하기 위한 도면.
도 4a 내지 도 4b는 본 발명의 사실시예에 따른 반도체 소자의 제4 테스트 패턴을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200, 300, 400 : 반도체 기판
102, 202, 302, 402 : 활성 영역
104, 204, 304, 404 : 더미 활성 영역
106, 206, 306, 406 : 절연막
108, 208, 308, 408 : 도전막
110, 210, 310, 410 : 제1단자
112, 212, 312, 412 : 제2단자
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 보다 상세하게는, 반도체 소자의 물리적인 CD(Critical Demension)를 인-라인(In-Line)으로 모니터링할 수 있는 반도체 소자의 테스트 패턴에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.
이에, 90nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 반도체 소자의 구현방법이 제안된 바 있다.
이하에서는, 상기 리세스 채널을 갖는 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 게이트 형성 영역을 포함한 활성 영역 및 소자분리 영역으로 구획된 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치를 매립하도록 절연막을 증착하여 상기 활성 영역을 정의하는 소자분리막을 형성한다.
이어서, 상기 소자분리막을 포함한 반도체 기판 상에 패드산화막과 폴리실리콘막을 차례로 형성한 다음, 상기 폴리실리콘막과 패드산화막을 식각하여 상기 기판 활성 영역의 게이트 형성 영역을 노출시키는 리세스 마스크를 형성한다.
계속해서, 상기 리세스 마스크를 식각마스크로 이용해서 노출된 기판의 게이트 형성 영역 부분을 식각하여 리세스 게이트용 홈을 형성하고, 그리고 나서, 상기 리세스 마스크를 제거한다.
그런 다음, 상기 게이트용 홈을 포함한 기판 전면 상에 게이트 절연막을 증착한 후, 상기 게이트 절연막 상에 상기 게이트용 홈을 매립하도록 게이트 도전막과 하드마스크막을 차례로 증착한 다음에, 상기 하드마스크막과 게이트 도전막 및 게이트 절연막을 차례로 패터닝하여 상기 게이트용 홈 상에 리세스 게이트를 형성한다.
다음으로, 상기 리세스 게이트의 양측벽에 스페이서막을 형성하고, 상기 리세스 게이트의 양측 기판 내에 이온 주입 공정을 수행하여 소오스/드레인 영역을 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 채널을 갖는 반도체 소자를 제조한다.
한편, 기존의 플래너 타입(Planer Type) 소자의 적용시 1차원적인 채널이 형성되기 때문에 채널 길이에 따라 트랜지스터의 전기적 특성 변화가 일어났지만, 상기 리세스 채널을 갖는 반도체 소자 제조시에는, 보다 많은 변수로 인하여 트랜지스터의 전기적 특성 변화가 일어나게 된다.
예컨데, 리세스 게이트용 채널의 길이 및 기판의 리세스 깊이와 상기 게이트절여막의 특성 등의 변수에 따라 트랜지스터의 전기적 특성 및 반도체 소자의 전체적인 특성이 변하게 된다. 따라서, 반도체 소자의 특성 및 신뢰성을 확보하기 위해 서는 트랜지스터의 전기적 특성에 영향을 주는 상기 변수들의 데이타를 정확하게 측정하는 것이 매우 중요하다.
그러나, 최근 반도체 소자의 고집적화 추세에 따라 디램(DRAM) 소자의 구조가 3차원 구조로 감에 따라, 단위 셀(Cell)의 물리적인 형상 및 CD(Critical Demension) 값을 인-라인(In-Line)으로 모니터링하기 위한 방법으로는 CD-SEM(Critical Dimension-Scanning Electron Microscope)으로 평가하는 방법으로 제한되어져 있다.
본 발명은, 단위 셀(Cell)의 물리적인 형상 및 CD(Critical Demension) 값을 인-라인(In-Line)으로 효과적으로 모니터링할 수 있는 반도체 소자의 테스트 패턴을 제공한다.
본 발명에 따른 반도체 소자의 테스트 패턴은, 반도체 소자의 물리적인 CD(Critical Demension)를 인-라인(In-Line)으로 모니터링하기 위한 테스트 패턴으로서, 활성 영역 및 더미 활성 영역이 한정된 반도체 기판과 상기 반도체 기판의 활성 영역 전체 상에 차례로 형성된 절연막 및 도전막을 포함하며, 상기 활성 영역의 CD를 모니터링하는 제1 테스트 패턴; 상기 활성 영역 및 더미 활성 영역이 한정된 반도체 기판과 상기 활성 영역 상에 게이트 형태로 차례로 형성된 절연막 및 도전막을 포함하며, 게이트의 CD를 모니터링하는 제2 테스트 패턴; 상기 활성 영역 및 더미 활성 영역이 한정되고 상기 활성 영역에 홈이 형성된 반도체 기판과 상기 홈 상에 리세스 게이트의 형태로 차례로 형성된 절연막 및 도전막을 포함하며, 리세스 게이트의 깊이를 모니터링하는 제3 테스트 패턴; 및 상기 활성 영역 및 더미 활성 영역이 한정되고 상기 활성 영역에 홈이 형성된 반도체 기판과 상기 홈을 포함한 활성 영역 전체 상에 차례로 형성된 절연막 및 도전막을 포함하며, 소오스/드레인 영역의 CD 및 리세스 게이트의 CD를 모니터링하는 제4 테스트 패턴;을 포함한다.
여기서, 상기 반도체 기판의 더미 활성 영역 및 상기 도전막에 각각 콘택되는 제1단자 및 제2단자를 더 포함한다.
상기 소오스/드레인 영역의 CD 및 리세스 게이트의 CD는 상기 제4 테스트 패턴으로부터 얻어진 결과와 상기 제3 테스트 패턴으로부터 얻어진 결과의 차이로부터 모니터링된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 반도체 소자의 물리적인 CD(Critical Demension)를 인-라인(In-Line)으로 모니터링하기 위한 테스트 패턴으로서, 게이트 형성 영역이 리세스된 기판과 리세스되지 않은 기판, 그리고, 게이트 형태로 형성된 절연막 및 도전막과 기판 상에 전체적으로 형성된 절연막 및 도전막으로 이루어진다.
이렇게 하면, 상기 활성 영역의 CD, 리세스형 게이트의 CD, 평판형 게이트의 CD, 리세스형 게이트의 깊이 및 소오스/드레인 영역의 CD를 비롯한 반도체 소자의 물리적인 CD를 인-라인으로 모니터링할 수 있으며, 이를 통해, 반도체 소자의 제조 수율을 향상시킬 수 있다.
즉, 활성 영역의 리세스 여부 및 게이트 패터닝 여부에 따라 변형된 테스트 패턴을 형성한 후, 이의 캐패시턴스(Capacitance)를 측정하면, 상기 캐패시턴스는 면적에 비례하고 게이트 절연막의 두께에 반비례하므로 이를 이용해서 원하는 부분의 물리적인 CD를 모니터링할 수 있는 것이다.
도 1a 내지 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 제1 테스트 패턴을 설명하기 위한 도면이다.
도시된 바와 같이, STI(Shallow Trench Isolation) 공정에 따라 반도체 기판(100)의 게이트 형성 영역을 포함하는 활성 영역(102) 및 더미 활성 영역(104)을 정의하는 소자분리막(도시안됨)을 형성한 다음, 상기 반도체 기판(100)에 대해 이온주입 공정을 수행하여 상기 기판(100)을 N형, 또는, P형으로 만들어 준다. 한편, 상기 반도체 기판(100)으로서, P형 기판을 사용할 경우에는 상기 이온주입 공정을 수행할 필요가 없다.
그리고 나서, 상기 게이트 형성 영역을 포함하는 반도체 기판(100)의 활성 영역(102) 전체 상에 게이트 절연막(106), 게이트 도전막(108) 및 하드마스크막(도시안됨)을 차례로 증착한 후, 이들 막(106,108)에 대한 게이트 패터닝 공정은 수행하지 않는다.
그런 다음, 상기 반도체 기판(100)의 더미 활성 영역(104) 및 상기 게이트 도전막(108)에 각각 콘택되도록 제1단자(110) 및 제2단자(112)를 형성한 후, 전기 적인 방법으로 상기 제1 및 제2단자(110,112) 간의 캐패시턴스를 측정하면, 도 1b에 도시된 바와 같이, 상기 활성 영역의 CD를 모니터링할 수 있다.
도 2a 내지 도 2b는 본 발명의 이 실시예에 따른 반도체 소자의 제2 테스트 패턴을 설명하기 위한 도면이다.
도시된 바와 같이, STI 공정에 따라 반도체 기판(200)의 게이트 형성 영역을 포함하는 활성 영역(202) 및 더미 활성 영역(204)을 정의하는 소자분리막(도시안됨)을 형성한 다음, 상기 반도체 기판(200)에 대해 이온주입 공정을 수행하여 상기 기판(200)을 N형, 또는, P형으로 만들어 준다. 한편, 상기 반도체 기판(200)으로서, P형 기판을 사용할 경우에는 상기 이온주입 공정을 수행할 필요가 없다.
그리고 나서, 상기 게이트 형성 영역을 포함하는 반도체 기판(200)의 활성 영역(202) 전체 상에 게이트 절연막(206), 게이트 도전막(208) 및 하드마스크막(도시안됨)을 차례로 증착한 후, 상기 하드마스크막과 게이트 도전막(208) 및 게이트 절연막(206)을 게이트 형태로 패터닝한다.
그런 다음, 상기 반도체 기판(200)의 더미 활성 영역(204) 및 상기 게이트 도전막(208)에 각각 콘택되도록 제1단자(210) 및 제2단자(212)를 형성한 후, 전기적인 방법으로 상기 제1 및 제2단자(210,212) 간의 캐패시턴스를 측정하면, 도 2b에 도시된 바와 같이, 평판형 게이트의 CD를 모니터링할 수 있다.
도 3a 내지 도 3b는 본 발명의 삼 실시예에 따른 반도체 소자의 제3 테스트 패턴을 설명하기 위한 도면이다.
도시된 바와 같이, STI 공정에 따라 반도체 기판(300)의 게이트 형성 영역을 포함하는 활성 영역(302) 및 더미 활성 영역(304)을 정의하는 소자분리막(도시안됨)을 형성한 다음, 상기 반도체 기판(300)에 대해 이온주입 공정을 수행하여 상기 기판(300)을 N형, 또는, P형으로 만들어 준다. 한편, 상기 반도체 기판(300)으로서, P형 기판을 사용할 경우에는 상기 이온주입 공정을 수행할 필요가 없다.
그리고 나서, 상기 게이트 형성 영역을 포함하는 반도체 기판(300) 활성 영역(302)의 게이트 형성 영역을 식각하여 게이트용 홈을 형성한 후, 상기 게이트용 홈을 포함한 기판(300) 전면 상에 게이트 절연막(306), 게이트 도전막(308) 및 하드마스크막(도시안됨)을 차례로 증착한 다음, 상기 하드마스크막과 게이트 도전막(308) 및 게이트 절연막(306)을 게이트 형태로 패터닝한다.
계속해서, 상기 반도체 기판(300)의 더미 활성 영역(304) 및 상기 게이트 도전막(308)에 각각 콘택되도록 제1단자(310) 및 제2단자(312)를 형성한 후, 전기적인 방법으로 상기 제1 및 제2단자(310,312) 간의 캐패시턴스를 측정하면, 도 3b에 도시된 바와 같이, 리세스형 게이트의 깊이를 모니터링할 수 있다.
도 4a 내지 도 4b는 본 발명의 사 실시예에 따른 반도체 소자의 제4 테스트 패턴을 설명하기 위한 도면이다.
도시된 바와 같이, STI 공정에 따라 반도체 기판(400)의 게이트 형성 영역을 포함하는 활성 영역(402) 및 더미 활성 영역(404)을 정의하는 소자분리막(도시안됨)을 형성한 다음, 상기 반도체 기판(400)에 대해 이온주입 공정을 수행하여 상기 기판(400)을 N형, 또는, P형으로 만들어 준다. 한편, 상기 반도체 기판(400)으로서, P형 기판을 사용할 경우에는 상기 이온주입 공정을 수행할 필요가 없다.
그리고 나서, 상기 게이트 형성 영역을 포함하는 반도체 기판(400) 활성 영역(402)의 게이트 형성 영역을 식각하여 게이트용 홈을 형성한 후, 상기 게이트용 홈을 포함한 기판(400)의 활성 영역(402) 전체에 게이트 절연막(406), 게이트 도전막(408) 및 하드마스크막(도시안됨)을 차례로 증착한 다음, 이들 막(408,406)에 대한 게이트 패터닝은 수행하지 않는다.
계속해서, 상기 반도체 기판(400)의 더미 활성 영역(404) 및 상기 게이트 도전막(408)에 각각 콘택되도록 제1단자(410) 및 제2단자(412)를 형성한 후, 전기적인 방법으로 상기 제1 및 제2단자(410,412) 간의 캐패시턴스를 측정한다. 그리고, 도 3a 내지 3b에 도시된 제3 테스트 패턴을 통해 측정된 캐패시턴스의 차이로부터 소오스/드레인 영역의 CD 및 리세스 게이트의 CD를 모니터링할 수 있다.
여기서, 본 발명은 상기 제1, 제2, 제3 및 제4 테스트 패턴으로 부터 측정된 캐패시턴스를 통해 활성 영역의 CD, 평판형 및 리세스형 게이트의 CD, 리세스 게이트의 깊이 및 소오스/드레인 영역의 CD와 같은 반도체 소자의 물리적인 CD를 전기적인 방법을 통해 인-라인으로 모니터링할 수 있으며, 이를 통해, 반도체 소자의 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 본 발명의 실시예에 따른 테스트 패턴을 사용하여 반도체 소자의 물리적인 CD(Critical Demension)를 전기적인 방법을 통해 인-라인(In-Line)으로 모니터링할 수 있으며, 이를 통해, 반도체 소자의 제조 수율을 향상시킬 수 있다.

Claims (3)

  1. 반도체 소자의 물리적인 CD(Critical Demension)를 인-라인(In-Line)으로 모니터링하기 위한 테스트 패턴으로서,
    활성 영역 및 더미 활성 영역이 한정된 반도체 기판과 상기 반도체 기판의 활성 영역 전체 상에 차례로 형성된 절연막 및 도전막을 포함하며, 상기 활성 영역의 CD를 모니터링하는 제1 테스트 패턴;
    상기 활성 영역 및 더미 활성 영역이 한정된 반도체 기판과 상기 활성 영역 상에 게이트 형태로 차례로 형성된 절연막 및 도전막을 포함하며, 게이트의 CD를 모니터링하는 제2 테스트 패턴;
    상기 활성 영역 및 더미 활성 영역이 한정되고 상기 활성 영역에 홈이 형성된 반도체 기판과 상기 홈 상에 리세스 게이트의 형태로 차례로 형성된 절연막 및 도전막을 포함하며, 리세스 게이트의 깊이를 모니터링하는 제3 테스트 패턴; 및
    상기 활성 영역 및 더미 활성 영역이 한정되고 상기 활성 영역에 홈이 형성된 반도체 기판과 상기 홈을 포함한 활성 영역 전체 상에 차례로 형성된 절연막 및 도전막을 포함하며, 소오스/드레인 영역의 CD 및 리세스 게이트의 CD를 모니터링하는 제4 테스트 패턴;
    을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 더미 활성 영역 및 상기 도전막에 각각 콘택되는 제1단자 및 제2단자를 더 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제 1 항에 있어서,
    상기 소오스/드레인 영역의 CD 및 리세스 게이트의 CD는 상기 제4 테스트 패턴으로부터 얻어진 결과와 상기 제3 테스트 패턴으로부터 얻어진 결과의 차이로부터 모니터링되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
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