KR20080029699A - 리세스 깊이 측정 방법 - Google Patents

Abstract

본 발명은 리세스 채널을 갖는 반도체 소자에서 기판 리세스 깊이의 적정 유무를 판별하기 위해 상기 리세스 깊이를 전기적으로 측정할 수 있는 리세스 깊이 측정 방법을 개시한다. 개시된 본 발명의 리세스 깊이 측정 방법은, 리세스 채널을 갖는 반도체 소자에서 기판 리세스 깊이의 적정 유무를 판단하기 위한 리세스 깊이 측정 방법으로서, 반도체 기판 상에 테스트 패턴 리세스 게이트를 형성하는 단계; 상기 기판 저면 및 테스트 패턴 리세스 게이트와 각각 콘택되는 웰 패드 및 게이트 패드를 형성하는 단계; 상기 테스트 패턴 리세스 게이트를 개재한 채로 웰 패드와 게이트 패드 사이의 캐패시턴스를 측정하는 단계; 및 상기 측정된 캐패시턴스를 기준 캐패시턴스와 비교하여 리세스 깊이를 산술하는 단계;를 포함하는 것을 특징으로 한다.

Description

리세스 깊이 측정 방법{METHOD FOR EVALUATION FOR RECESS DEPTH}

도 1은 본 발명의 실시예에 따른 리세스 깊이 측정 방법을 설명하기 위한 평면도.

도 2a 내지 도 2c는 도 1의 A-A'선에 대응하는, 본 발명의 실시예에 따른 리세스 깊이 측정 방법을 설명하기 위한 공정별 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

21 : 반도체 기판 H : 리세스 게이트용 홈

22 : 게이트절연막 23 : 게이트도전막

24 : 하드마스크막 25 : 리세스 게이트

WP : 웰 패드 GP : 게이트 패드

A : 표면적의 값 d : 게이트절연막의 두께 값

본 발명은 반도체 소자의 특성 평가에 관한 것으로, 특히, 리세스 채널을 갖는 반도체 소자에서 기판 리세스 깊이의 적정 유무를 판별하기 위해 상기 리세스 깊이를 전기적으로 측정할 수 있는 리세스 깊이 측정 방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)가 감소하게 되면서 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는, 이른바 단채널효과(Short Channel Effect)가 발생하게 되었다.

이에, 90nm급 이하 소자의 제조시 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법이 제안된 바 있다.

한편, 기존의 플래너 타입(Planer Type) 소자의 적용시 1차원적인 채널이 형성되기 때문에 채널 길이에 따라 트랜지스터의 전기적 특성 변화가 일어났지만, 상기 리세스 채널을 갖는 반도체 소자 제조시에는, 보다 많은 변수로 인하여 트랜지스터의 전기적 특성 변화가 일어나게 된다.

예컨데, 리세스 게이트용 채널의 길이 및 기판의 리세스 깊이와 리세스 게이트 노출 영역의 크기 변화 등의 변수에 따라 캐패시터(Capacitor)의 전기적 용량 및 트랜지스터의 전기적 특성이 변하게 된다.

따라서, 반도체 소자의 특성 및 신뢰성을 확보하기 위해서는 트랜지스터의 전기적 특성에 영향을 주는 상기 변수들의 데이타를 정확하게 측정하는 것이 매우 중요하다.

이하에서는, 상기 변수들 중에서도 특히 기판의 리세스 깊이를 측정하는 방법에 대해 설명하도록 한다.

첫째, 리세스 채널을 갖는 반도체 소자의 제조 공정 진행시 EM 박스(Etch Monitorng Box) 상에서 알파 스텝퍼라는 장비를 사용하여 기판의 리세스 깊이를 측 정하는 방법이 있다.

상기 EM 박스는 산화막의 두께 균일도를 측정하기 위해 스크라이브 레인 영역(Scribe Lane Region)에 형성되며, 상기 알파 스텝퍼는 탐침을 사용하여 막의 두께를 측정하는 장비이다.

둘째, 리세스 채널이 형성된 반도체 기판을 커팅(Cutting)한 다음, 커팅된 단면이 나타난 SEM(Scanning Electron Microscope) 이미지를 통해 기판의 리세스 깊이를 측정하는 방법이 있다.

그러나, 전술한 종래의 방법들을 통해 기판의 리세스 깊이를 측정하는 경우에는, 반도체 제조 공정을 진행 도중에 매번 상기와 같은 방법들을 적용하여 기판의 리세스 깊이를 측정하는 것이 용이하지 않으므로 시간적/비용적 손실이 발생한다는 문제점이 있다.

또한, 종래의 경우에는 여러 랏(Lot)들에 대한 기판의 리세스 깊이를 파악하는 것이 어렵다는 한계가 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트가 형성되는 기판의 리세스 깊이를 전기적으로 측정하기 위한 반도체 소자의 리세스 채널 깊이 측정 방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 리세스 깊이 측정 방법은, 리세스 채널을 갖는 반도체 소자에서 기판 리세스 깊이의 적정 유무를 판단하기 위한 리세스 깊이 측정 방법으로서, 반도체 기판 상에 테스트 패턴 리세스 게이트를 형성하는 단계; 상기 기판 저면 및 테스트 패턴 리세스 게이트와 각각 콘택되는 웰 패드 및 게이트 패드를 형성하는 단계; 상기 테스트 패턴 리세스 게이트를 개재한 채로 웰 패드와 게이트 패드 사이의 캐패시턴스를 측정하는 단계; 및 상기 측정된 캐패시턴스를 기준 캐패시턴스와 비교하여 리세스 깊이를 산술하는 단계;를 포함하는 것을 특징으로 한다.

여기서, 상기 테스트 패턴 리세스 게이트는 셀 리세스 게이트와 동일한 것을 특징으로 한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 도 1에 도시된 바와 같이, 반도체 기판의 게이트 형성 영역을 리세스하여 리세스 게이트용 홈을 형성한다.

계속해서, 상기 홈을 포함한 기판 표면 상에 테스트 패턴 리세스 게이트를 형성한 후, 상기 기판 저면 및 테스트 패턴 리세스 게이트와 각각 콘택하는 웰 패드(WP) 및 게이트 패드(GP)를 형성한 다음, 상기 웰 패드(WP) 및 게이트 패드(GP) 사이의 캐패시턴스를 측정하여 기판 리세스 깊이를 산술해낸다.

이렇게 하면, 전기적인 방법을 통해 얻어진 상기 기판 리세스 깊이에 의해 리세스 깊이의 적정 유무를 보다 정확하게 판단할 수 있으므로, 반도체 소자의 특 성 및 신뢰성을 효과적으로 확보할 수 있다.

또한, 상기 리세스 깊이를 측정하기 위해 종래의 경우처럼 추가 장비 및 커팅 공정이 필요치 않으므로 상기 리세스 깊이를 측정하기 위해 소모되는 시간적/비용적 손실을 종래 보다 감소시킬 수 있으며, 여러 랏(Lot)들에 대한 리세스 깊이를 파악하는 것이 용이하다는 장점이 있다.

자세하게, 도 2a 내지 도 2c는 도 1의 A-A'선에 대응하는, 본 발명의 실시예에 따른 리세스 깊이 측정 방법을 설명하기 위한 평면도와 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(21) 상에 게이트 형성 영역을 선택적으로 노출시키는 마스크패턴(도시안됨)을 형성한다. 이어서, 상기 마스크패턴에 의해 노출된 기판(21) 부분을 리세스하여 상기 기판(21) 내에 리세스 게이트용 홈(H)을 형성한 후, 상기 마스크패턴을 제거한다.

도 2b를 참조하면, 상기 리세스 게이트용 홈(H)을 포함한 기판(21) 전면 상에 산화막 재질의 게이트절연막(22)을 형성한다.

다음으로, 상기 게이트절연막(22) 상에 상기 리세스 게이트용 홈(H)을 매립하도록 게이트도전막(23)과 하드마스크막(24)을 차례로 형성하여, 상기 리세스 게이트용 홈(H)을 포함한 기판(21) 표면 상에 테스트 패턴 리세스 게이트(25)를 형성한다.

여기서, 상기 테스트 패턴 리세스 게이트(25)는 셀 리세스 게이트와 동일하다.

도 2c를 참조하면, 상기 기판(21) 저면과 콘택되는 웰 패드(WP) 및 상기 테스트 패턴 리세스 게이트(25)와 콘택되는 게이트 패드(GP)를 각각 형성한다.

그 다음, 기판(21) 결과물 상에 상기 테스트 패턴 리세스 게이트(25)를 개재한 채로 상기 웰 패드(WP)와 게이트 패드(GP) 사이의 캐패시턴스(Capacitance)를 측정한 다음, 상기 측정된 캐패시턴스를 기준 캐패시턴스와 비교하여 기판(21) 리세스 깊이를 산술한다.

이하에서는, (식 1)을 참조하여 본 발명의 실시예에 따른 리세스 깊이 측정 방법을, 보다 상세하게, 설명하도록 한다.

(식 1)

상기 (식 1)의 C는 캐패시턴스 값을, ε은 유전율의 값을, A는 표면적의 값을, 그리고, d는 게이트절연막(22) 두께의 값을 나타낸다.

여기서, 상기 표면적의 값 A는 기판(21)의 게이트절연막(22)을 따라 형성된 전체 면적을 의미하는데, 본 발명의 실시예에서는 상기 표면적 값(A)의 변동을 오직 리세스 깊이에 따른 변동으로 간주하였다.

이는, 상기 홈(H)의 CD 값이 증가하면, 홈(H)들 사이의 공간 CD 값이 감소하고, 상기 홈(H)의 CD 값이 감소하면, 홈(H)들 사이의 공간 CD 값이 증가하여, 상호 간의 면적 보상이 이루어지므로 전체 면적의 변화는 없기 때문이며, 따라서, 상기 표면적 값(A)이 기판(21)의 리세스 깊이를 측정할 수 있는 변수가 될 수 있는 것이 다.

즉, 리세스 깊이의 변화가 없다면 표면적 값(A)의 변화량은 0이 될 것이고, 리세스 깊이가 증가하게 되면 표면적 값(A)이 함께 증가하여 + 값을 갖게 될 것이며, 리세스 깊이가 감소하면 표면적 값(A)이 함께 감소하여 - 값을 갖게 될 것이다.

또한, 상기 유전율의 값(ε) 및 게이트절연막(22) 두께의 값(d)은 상기 게이트절연막(22)의 형성시, 이미 고정된 상수이다.

따라서, 상기 웰 패드(WP)와 게이트 패드(GP) 사이의 캐패시턴스를 측정한 다음, 상기 측정된 캐패시턴스를 기준 캐패시턴스와 비교하여 기판(21)의 리세스 깊이를 측정할 수 있으며, 이를 통해, 기판(21) 리세스 깊이의 적정 유무를 판별할 수 있다.

여기서, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 기판의 리세스 깊이를 전기적으로 측정할 수 있으며, 따라서, 상기 기판 리세스 깊이를 보다 정확하게 측정하여 리세스 깊이의 적정 유무를 판단할 수 있으므로, 반도체 소자의 특성 및 신뢰성을 확보할 수 있다.

또한, 본 발명은 상기 리세스 깊이를 측정하기 위해 추가 장비 및 커팅 공정이 필요치 않으므로 상기 리세스 깊이를 측정하기 위해 소모되는 시간적/비용적 손실을 감소시킬 수 있으며, 여러 랏(Lot)들에 대한 리세스 깊이를 파악하는 것이 용이하다는 장점이 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 기판의 리세스 깊이를 전기적인 방법을 통해 측정함으로써 상기 리세스 깊이를 보다 정확하게 측정하여 리세스 깊이의 적정 유무를 판단할 수 있으며, 이를 통해, 반도체 소자의 특성 및 신뢰성을 확보할 수 있다.

또한, 본 발명은 추가 장비 및 커팅 공정 없이 리세스 깊이를 측정할 수 있으므로 상기 리세스 깊이를 측정하기 위해 소모되는 시간적/비용적 손실을 감소시킬 수 있으며, 여러 랏(Lot)들에 대한 리세스 깊이를 용이하게 파악할 수 있다.

Claims (2)

1. 리세스 채널을 갖는 반도체 소자에서 기판 리세스 깊이의 적정 유무를 판단하기 위한 리세스 깊이 측정 방법으로서,

   반도체 기판 상에 테스트 패턴 리세스 게이트를 형성하는 단계;

   상기 기판 저면 및 테스트 패턴 리세스 게이트와 각각 콘택되는 웰 패드 및 게이트 패드를 형성하는 단계;

   상기 테스트 패턴 리세스 게이트를 개재한 채로 웰 패드와 게이트 패드 사이의 캐패시턴스를 측정하는 단계; 및

   상기 측정된 캐패시턴스를 기준 캐패시턴스와 비교하여 리세스 깊이를 산술하는 단계;

   를 포함하는 것을 특징으로 하는 리세스 깊이 측정 방법.
2. 제 1 항에 있어서,

   상기 테스트 패턴 리세스 게이트는 셀 리세스 게이트와 동일한 것을 특징으로 하는 리세스 깊이 측정 방법.

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