KR100505399B1 - 반도체 소자의 콘택 형성방법 - Google Patents

반도체 소자의 콘택 형성방법 Download PDF

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    • E06B2009/527—Mounting of screens to window or door

Abstract

본 발명은 스토리지 노드 전극과 비트라인 간의 쇼트를 방지할 수 있는 반도체 소자의 콘택 형성방법을 개시한다. 개시된 본 발명은, 스페이서 및 하드 마스크막이 구비된 게이트 전극과, 게이트 전극 양측에 소오스, 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 게이트 전극의 스페이서 양측 공간에 소오스, 드레인 영역과 콘택되도록 제 1 플러그 폴리를 형성하는 단계; 상기 소오스 영역과 콘택되는 제 1 플러그 폴리와 상부에 일정 높이를 갖는 제 2 플러그 폴리를 형성하는 단계; 상기 드레인 영역과 콘택되는 제 1 플러그 폴리 상부에 비트 라인을 형성하는 단계; 상기 반도체 기판 결과물 상부에 제 2 플러그 폴리와 동일한 높이를 갖도록 층간 평탄화막을 형성하는 단계; 및 상기 제 2 플러그 폴리와 콘택되도록 층간 평탄화막 상부에 스토리지 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 콘택 형성방법{Method for forming contact in semiconductor device}
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 보다 구체적으로는, 고집적화된 반도체 소자에서 미스얼라인(misalign)으로 인하여 인접하는 도전체와 쇼트가 일어나는 현상을 방지할 수 있는 반도체 소자의 콘택 형성방법에 관한 것이다.
근래 모스펫(MOSFET) 소자의 집적도가 급격히 증대됨에 따라, 이에 대응하여 게이트 전극의 선폭 및 게이트 전극간의 거리가 급속히 감소되고 있다. 그 결과, 비트 라인과 접합 영역이 직접 콘택하는데 어려움이 있어서, 종래는 플러그 폴리(plug poly)를 이용하는 방법이 제안되었다.
즉, 도 1에 도시된 바와 같이, 반도체 기판(1) 상부에 게이트 절연막(2), 게이트 전극용 전도층(3), 하드 마스크막(4)을 순차적으로 적층한 후, 소정 부분 패터닝하여, 게이트 전극(g)을 형성한다. 게이트 전극(g) 양측벽에 공지의 방법으로 스페이서(5)를 형성한다. 그리고나서, 스페이서(5) 양측의 기판(1)에 불순물을 주입하여, 소오스, 드레인 영역(6A,6B)을 형성한다. 그 다음, 결과물 상부에 소오스, 드레인 영역(6A,6B)과 콘택될수 있을 정도의 두께로 폴리실리콘막을 증착한다음, 소정 부분 패터닝하여, 플러그 폴리(8)를 형성한다. 그후, 플러그 폴리(8)이 형성된 결과물 상부에 제 1 층간 절연막(9)을 형성한다. 이어, 드레인 영역(6B)와 콘택되어 있는 플러그 폴리(8B)가 노출되도록, 제 1 층간 절연막(9)을 식각하여, 비트 라인 콘택홀(도시되지 않음)을 형성한다. 그후, 노출된 플러그 폴리(8B)와 콘택되도록 제 1 층간 절연막(9) 상부에 비트 라인(10)을 형성한다. 그후, 비트라인(10)이 형성된 결과물 상부에 제 2 층간 절연막(11)을 형성한다. 그러고나서, 소오스(6A)와 콘택된 플러그 폴리(8A)가 노출될 수 있도록, 제 2 및 제 1 층간 절연막(11,9)을 식각하여, 스토리지 콘택홀을 형성한다. 이때, 제 1 및 제 2 층간 절연막(11,9)의 두께가 비교적 두꺼우므로, 원활한 콘택을 형성하기 위하여, 콘택홀은 접촉부 보다는 입구부의 반경이 크도록 형성된다. 그후, 스토리지 콘택홀내에 스토리지 전극(12)을 형성한다.
그러나, 상기한 플러그 폴리를 사용하게 되면, 높은 단차를 개선하는데는 효과가 있으나, 콘택간의 간격이 매우 미세하므로, 도 1에 도시된 바와 같이, 스토리지 노드 전극(12)과 비트 라인(10)간에 쇼트가 발생되기 쉽다.
이로 인하여, 반도체 소자의 페일(fail)이 발생된다.
따라서, 본 발명은 스토리지 노드 전극과 비트라인 간의 쇼트를 방지할 수 있는 반도체 소자의 콘택 형성방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 스페이서 및 하드 마스크막이 구비된 게이트 전극과, 게이트 전극 양측에 소오스, 드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 게이트 전극의 스페이서 양측 공간에 소오스, 드레인 영역과 콘택되도록 제 1 플러그 폴리를 형성하는 단계; 상기 소오스 영역과 콘택되는 제 1 플러그 폴리와 상부에 일정 높이를 갖는 제 2 플러그 폴리를 형성하는 단계; 상기 드레인 영역과 콘택되는 제 1 플러그 폴리 상부에 비트 라인을 형성하는 단계; 상기 반도체 기판 결과물 상부에 제 2 플러그 폴리와 동일한 높이를 갖도록 층간 평탄화막을 형성하는 단계; 및 상기 제 2 플러그 폴리와 콘택되도록 층간 평탄화막 상부에 스토리지 전극을 형성하는 단계를 포함한다.
본 발명에 의하면, 스토리지 전극과 제 1 플러그 폴리를 전기적으로 연결시키기 위한 플러그를, 비트 라인 및 층간 평탄화막(혹은 층간 절연막)을 형성하기 전에 미리 형성한다. 이에따라, 스토리지 전극과 제 1 플러그 폴리를 전기적으로 연결시키기 위한 플러그와 비트 라인의 간격을 용이하게 조절할 수 있어, 비트 라인과의 쇼트를 방지할 수 있다.
더욱이, 비교적 깊은 깊이를 갖는 스토리지 노드 콘택홀을 형성하지 않고, 이를 매립해야 하는 번거러움이 생략되므로, 콘택 특성을 향상시킬 수 있다.
(실시예)
이하 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(20) 상부에 게이트 전극 상부에 게이트 절연막(21), 게이트 전극용 전도층(22), 하드 마스크막(23)을 순차적으로 적층한 후, 소정 부분 패터닝하여, 게이트 전극(G)을 형성한다. 여기서, 게이트 전극용 전도층(22)은 도핑된 폴리실리콘막 및 전이 금속 실리사이드막으로 형성할 수 있다. 게이트 전극(G) 양측벽에 공지의 방법으로 스페이서(24)를 형성한다. 그리고나서, 스페이서(24) 양측의 기판(20)에 불순물을 주입하여, 소오스, 드레인 영역(25A,25B)을 형성한다. 그 다음, 결과물 상부에 소오스, 드레인 영역(25A,25B)과 콘택될수 있을 정도의 두께로 폴리실리콘막, 예를들어 5000 내지 1000Å 두께로 증착한다음, 하드 마스크막(23) 표면이 노출될 때까지 화학적 기계적 연마하여, 제 1 플러그 폴리(26A,26B)를 형성한다. 이때, 제 1 플러그 폴리(26A,26B)는 소오스, 드레인 영역(25A,25B)과 콘택되면서 스페이서(24) 사이의 공간에 매립된다.
그 다음, 도 2b에 도시된 바와 같이, 제 1 플러그 폴리(26A,26B)가 형성된 결과물 상부에 소정 두께, 예를들어 2,000 내지 10,000Å 두께로 폴리실리콘층을 형성한다. 그 다음, 소오스 영역(26A)과 콘택되는 제 1 플러그 폴리(26A)와 콘택되도록 소정 부분 패터닝하여, 제 2 플러그 폴리(27)를 형성한다. 이때, 제 2 플러그 폴리(27)를 형성하기 위한 식각은 5 내지 20mT의 압력과 50 내지 500W의 에너지에서, C2F6/Cl2/O2가스를 사용하여 진행된다.
도 2c에 도시된 바와 같이, 제 2 플러그 폴리(27)가 형성된 결과물 상부에 비트라인용 폴리실리콘막(28)을 제 2 플러그 폴리(27)보다는 얕게, 예를들어 약 500 내지 2000Å 두께로 형성한다. 그 다음, 드레인 영역(25B)과 콘택되는 제 1 플러그 폴리(27)와 대응되는 위치에 포토레지스트 패턴(29)을 형성한다.
도 2d를 참조하여, 포토레지스트 패턴(29)을 마스크로 하여, 비트라인용 폴리실리콘막(28)을 패터닝하므로써, 비트 라인(28A)을 형성한다. 이때, 비트 라인(28A)을 형성하는데 있어서, 제 2 플러그 폴리(27) 표면이 드러날때 까지, 즉, 제 2 플러그 폴리(27)이 제거되지 않도록 유의하여 식각함이 바람직하다. 상기 패터닝은 5 내지 20mT의 압력과 200 내지 500W의 에너지에서, C2F6/Cl2/O 2/N2가스를 사용하여 진행한다. 패터닝을 마친후, 포토레지스트 패턴(29)을 공지의 방법으로 제거한다. 이렇게 형성된 비트 라인(28A)은 상기 제 2 플러그 폴리(27)과 일정 간격을 가지고 배치되면서, 제 2 플러그 폴리(27) 보다는 낮은 높이를 갖는다.
그러고 나서, 도 2e에 도시된 바와 같이, 결과물 상부에 층간 평탄화막(30), 예를들어 BPSG막을 증착한후, 플로우 시킨다. 이어서, 상기 제 2 플러그 폴리(27) 표면이 노출될때까지 BPSG막(30)을 화학적 기계적 연마를 실시한다. 그 다음, 노출된 제 2 플러그 폴리(27)과 콘택되도록 스토리지 노드 전극(31)을 형성한다.
여기서, 제 1 및 제 2 플러그 폴리(25A,25B,27), 비트 라인(28A) 및 스토리지 전극(31)은 전도성을 갖는 폴리실리콘으로 형성된다.
이와같이 하면, 별도의 스토리지 노드 콘택홀을 형성하지 않아도 되므로, ㅂ비트 라인(28A)과 스토리지 전극(31)간의 쇼트를 방지할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 스토리지 전극과 제 1 플러그 폴리를 전기적으로 연결시키기 위한 플러그를, 비트 라인 및 층간 평탄화막(혹은 층간 절연막)을 형성하기 전에 미리 형성한다. 이에따라, 스토리지 전극과 제 1 플러그 폴리를 전기적으로 연결시키기 위한 플러그와 비트 라인의 간격을 용이하게 조절할 수 있어, 비트 라인과의 쇼트를 방지할 수 있다.
더욱이, 비교적 깊은 깊이를 갖는 스토리지 노드 콘택홀을 형성하지 않고, 이를 매립해야 하는 번거러움이 생략되므로, 콘택 특성을 향상시킬 수 있다.
도 1은 종래의 반도체 소자의 콘택 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20-반도체 기판 21-게이트 산화막
22-게이트 전극용 전도층 23-하드 마스크막
24-스페이서 25A,25B-소오스, 드레인 영역
26A,26B-제 1 플러그 폴리 27-제 2 플러그 폴리
28A-비트 라인 29-레지스트 패턴
30-층간 평탄화막 31-스토리지 전극

Claims (9)

  1. 스페이서 및 하드 마스크막이 구비된 게이트 전극과, 게이트 전극 양측에 소오스, 드레인 영역이 형성된 반도체 기판을 제공하는 단계;
    상기 게이트 전극의 스페이서 양측 공간에 소오스, 드레인 영역과 콘택되도록 제 1 플러그 폴리를 형성하는 단계;
    상기 소오스 영역과 콘택되는 제 1 플러그 폴리와 상부에 일정 높이를 갖는 제 2 플러그 폴리를 형성하는 단계;
    상기 드레인 영역과 콘택되는 제 1 플러그 폴리 상부에 비트 라인을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 제 2 플러그 폴리와 동일한 높이를 갖도록 층간 평탄화막을 형성하는 단계; 및
    상기 제 2 플러그 폴리와 콘택되도록 층간 평탄화막 상부에 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 플러그 폴리를 형성하는 단계는 상기 반도체 기판 결과물 상부에 상기 결과물이 충분히 매립될 정도로 폴리실리콘막을 형성하는 단계; 및 상기 폴리실리콘막을 상기 게이트 전극의 하드 마스크막이 노출되도록 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제 2 항에 있어서, 상기 제 1 플러그 폴리용 폴리실리콘막의 두께는 5000 내지 10000Å 정도 인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제 1 항에 있어서, 상기 제 2 플러그 폴리의 높이는 2000 내지 10000Å 정도인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제 1 항에 있어서, 상기 비트 라인을 형성하는 단계는 상기 제 2 플러그 폴리 보다는 얕은 두께로 폴리실리콘막을 형성하는 단계; 상기 드레인 영역과 콘택된 제 1 플러그 폴리와 콘택되도록 상기 폴리실리콘막을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제 5 항에 있어서, 상기 비트 라인을 형성하기 위한 폴리실리콘막 식각시, 상기 제 2 플러그 폴리 표면이 노출될때까지 패터닝을 진행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 비트 라인용 폴리실리콘막의 두께는 500 내지 2000Å 정도인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  8. 제 1 항에 있어서, 상기 제 2 플러그 폴리와 동일한 높이를 갖도록 층간 평탄화막을 형성하는 단계는, 상기 결과물 상부에 층간 평탄화막을 형성하는 단계; 상기 층간 평탄화막을 상기 제 2 플러그 폴리 표면이 노출될때까지 화학적 기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  9. 제 8 항에 있어서, 상기 층간 평탄화막은 BPSG막인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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