KR100356790B1 - 반도체 소자의 자기정합 콘택홀 형성방법 - Google Patents

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Abstract

본 발명은 셀 어레이의 콘택은 슬로프 형상으로 형성하여 플러그 폴리에 대한 오버레이 마진을 확보하고, 주변 회로의 콘택은 버티칼 형상으로 형성하여 오믹 콘택 저항을 감소시킨 반도체 소자의 자기정합 콘택홀 형성방법에 관한 것이다.
이를 구현하기 위한 본 발명의 반도체 소자의 자기정합 콘택홀 형성방법은, 스페이서 및 하드 마스크막이 구비된 게이트 전극과, 게이트 전극 양측에 소오스, 드레인 영역이 형성된 반도체 기판을 제공하는 단계와, 상기 게이트 전극 스페이서 양측 공간에 소오스, 드레인 영역과 콘택되도록 플러그 폴리를 형성하는 단계와, 상기 플러그 폴리가 형성된 결과물 상부에 층간 절연막을 형성하는 단계와, 상기 드레인 영역과 콘택되어 있는 플러그 폴리가 노출되도록, 슬로프 특성을 갖는 레시피를 사용하여 상기 층간 절연막을 건식 식각하는 단계와, 상기 결과물 상에 버티칼 특성을 갖는 레시피를 사용하여 주변 회로 부위의 콘택이 실리콘 기판까지 식각되도록 상기 층간 절연막을 건식 식각하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

반도체 소자의 자기정합 콘택홀 형성방법{Method of forming self-align contect hole in semiconductor device}
본 발명은 반도체 소자의 자기정합 콘택홀 형성방법에 관한 것으로, 보다 상세하게는 셀 어레이의 콘택은 슬로프(slope) 형상으로 형성하여 플러그(plug) 폴리(poly)에 대한 오버레이(overlay) 마진(margin)을 확보하고, 주변 회로의 콘택은 버티칼(vertical) 형상으로 형성하여 오믹(ohmic) 콘택 저항을 감소시킨 반도체 소자의 자기정합 콘택홀 형성방법에 관한 것이다.
도 1은 종래의 자기정합 콘택이 이루어진 반도체 소자의 단면도이다.
반도체 기판(1) 상부에 게이트 절연막(2), 도핑된 폴리실리콘막(3), 실리사이드막(4), 하드 마스크막(5)을 순차적으로 적층한다. 이때, 하드 마스크막(5)은 실리콘 질화막, 또는 실리콘 질산화막으로 형성한다. 그 다음, 하드 마스크막(5) 상부에 게이트 전극 형성용 레지스트 패턴(도시하지 않음)을 형성한다. 그후, 레지스트 패턴을 마스크로 하여, 하드 마스크막(5), 실리사이드막(4), 도핑된 폴리실리콘막(3) 및 게이트 절연막(2)을 식각하여, 게이트 전극을 형성한다. 게이트 전극 양측에는 공지의 방법으로 측벽 스페이서(6)를 형성한다. 이어, 스페이서(6) 양측의 반도체 기판(1)에 불순물을 주입하여 소오스, 드레인 영역(7)을 형성한다.
그 다음, 결과물 상부에 소오스, 드레인 영역(7)과 콘택될 수 있을 정도의 두께로 폴리실리콘막을 증착한 다음, 소정 부분 패터닝하여, 플러그 폴리(8)를 형성한다. 그후, 플러그 폴리(8)가 형성된 결과물 상부에 층간 절연막(9)을 형성한다. 이어, 드레인 영역과 콘택되어 있는 플러그 폴리(8)가 노출되도록, 층간 절연막(9)을 식각하여, 비트라인 콘택홀을 형성한다. 그후, 노출된 플러그 폴리(8)와 콘택되도록 층간 절연막(9) 상부에 비트 라인(도시하지 않음)을 형성한다.
그런데, 이와 같은 종래의 반도체 소자의 자기정합 콘택홀 형성방법에 있어서는, 비트라인 콘택홀을 형성하기 위해 플러그 폴리(8)가 노출되도록 층간절연막(9)을 버티칼로 식각할 경우(a), 셀 어레이 내('가' 영역)의 플러그 폴리(8) 위에 한정되는 콘택과 플러그 폴리(8) 사이에 오버레이(overlay) 마진이 부족한 문제점이 있었다. 또한, 이를 해소하고자 층간 절연막(9)을 슬로프로 식각할 경우에는(b), 주변 회로 부위('나' 영역)에 한정되는 콘택의 접촉 면적이 좁아져서 오믹(ohmic) 콘택 저항이 증가하거나 낫(not) 오픈이 유발되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 셀 어레이의 콘택은 슬로프 형상으로 형성하여 플러그 폴리에 대한 오버레이 마진을 확보하고, 주변 회로의 콘택은 버티칼 형상으로 형성하여 오믹 콘택 저항을 감소시킨 반도체 소자의 자기정합 콘택홀 형성방법을 제공하는데 있다.
도 1은 종래의 자기정합 콘택이 이루어진 반도체 소자의 단면도
도 2a 내지 도 2b는 본 발명에 의한 반도체 소자의 자기정합 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1, 11 : 반도체 기판 2, 12 : 게이트 절연막
3, 13 : 폴리실리콘막 4, 14 : 실리사이드막
5, 15 : 하드마스크막 6, 16 : 스페이서
7, 17 : 드레인 8, 18 : 플러그 폴리
9, 19 : 층간 절연막
상기 목적을 달성하기 위하여, 본 발명의 반도체 소자의 자기정합 콘택홀 형성방법은, 셀 어레이영역과 주변회로 영역이 정의된 기판을 제공하는 단계와, 상기 기판의 셀 어레이 영역에 게이트를 형성하는 단계와, 상기 게이트 양측의 소오스 또는 드레인영역과 콘택되도록 플러그 폴리를 형성하는 단계와, 상기 플러그가 형성된 전체구조물 상부에 층간절연막을 형성하는 단계와, 상기 셀 어레이영역의 상기 플러그 폴리가 노출되도록 상기 층간절연막을 불화탄화수소(CHFx)로 1차 건식 식각하여 측면 프로파일이 슬로프진 제 1콘택홀을 형성하는 동시에, 상기 주변회로 영역에도 측면 프로파일이 슬로프진 제 2콘택홀을 형성하는 단계와, 상기 층간절연막을 불화탄화수소(CHFx)로 2차 건식 식각하여 상기 제 2콘택홀의 측면 프로파일을 버티컬하게 형성하는 단계를 포함하는 것을 특징으로 한다.이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2a 내지 도 2b는 본 발명에 의한 반도체 소자의 자기정합 콘택홀 형성방법을 설명하기 위한 각 공정별 단면을 나타낸 것이다.
먼저, 본 발명은 층간 절연막(19)을 버티칼로 식각할 경우에는 셀 어레이 내(가)의 플러그 폴리(18) 위에 한정되는 콘택과 플러그 폴리(18) 사이에 오버레이(overlay) 마진이 부족하고, 층간 절연막(19)의 측면 프로파일을 슬로프지도록 식각할 경우에는 주변 회로 부위(나)에 한정되는 콘택의 접촉 면적이 좁아져서 오믹(ohmic) 콘택 저항이 증가하거나 낫(not) 오픈이 유발되는 문제점을 방지하기 위해 셀 영역(가)과 주변 회로 영역(나)에서의 콘택 형상을 각각 다르게 형성되도록 구현한 것이다.즉, 본 발명은 탄소(C)/불소(F) 체인(chain) 폴리머(polymer)를 이용한 산화막 식각시, 산화실리콘(SiO2) 결합이 부서지면서 방출되는 산소에 의해 측벽과 저변에 폴리머가 증착되지 않는 특성을 이용한 것으로, 불화탄화수소(CHFx)에 의해 층간 절연막(19)을 1차 건식식각하여 셀 어레이영역에 측면 프로파일이 슬로프진 제 1 콘택홀을 형성하는 동시에 주변영역에 측면 프로파일이 슬로프진 제 2콘택홀을 형성한 후, 다시 2차 건식 식각하여 측면 프로파일이 버티컬한 제 2콘택홀을 형성한 것이다. 따라서, 셀 어레이 영역(가)과 주변 회로 영역(나)에서의 콘택을 각기 다른 형상을 갖도록 층간 절연막(19)을 2단계의 공정으로 식각하였다.상기 도면을 참조하여 본 발명의 자기정합 콘택홀 형성방법에 대해 상세히 설명하기로 한다.먼저, 반도체 기판(11) 상부에 게이트 절연막(12), 도핑된 폴리실리콘막(13), 실리사이드막(14), 하드 마스크막(15)을 순차적으로 적층한다. 이때, 하드 마스크막(15)은 실리콘 질화막, 또는 실리콘 질산화막으로 형성한다. 그 다음, 하드 마스크막(15) 상부에 게이트 전극 형성용 레지스트 패턴(도시하지 않음)을 형성한다.그후, 레지스트 패턴을 마스크로 하여, 하드 마스크막(15), 실리사이드막(14), 도핑된 폴리실리콘막(13) 및 게이트 절연막(12)을 식각하여, 게이트 전극을 형성한다. 게이트 전극 양측면에는 공지의 방법으로 측벽 스페이서(16)를 형성한다. 이어, 스페이서(16) 양측의 반도체 기판(11)에 불순물을 주입하여 소오스, 드레인 영역(17)을 형성한다.그 다음, 결과물 상부에 소오스, 드레인 영역(17)과 콘택될 수 있을 정도의 두께로 폴리실리콘막을 증착한 다음, 소정 부분 패터닝하여, 플러그 폴리(18)를 형성한다. 그후, 플러그 폴리(18)가 형성된 결과물 상부에 층간 절연막(19)을 형성한다.이어서, 식각 마스크 등을 이용하고, 1차 건식 식각 공정을 실행하여 플러그 폴리(18)가 노출되도록 층간절연막(19)을 식각하여 측면 프로파일이 슬로프진 형상을 갖는 제 1콘택홀(20)을 형성한다. 상기 셀 어레이 영역(가)의 제 1콘택홀(20) 형성과 동시에 주변 회로 영역(나)에도 슬로프진 측면 프로파일을 가진 제 2콘택홀(22)이 형성된다.상기 1차 건식 식각 공정 시, 식각가스로는 불화탄화수소(CHFx)를 사용한다.이때, 플러그 폴리(18) 위에 형성된 셀 어레이 영역(가)의 제 1콘택홀(20)에는 폴리실리콘이 프라즈마에 노출시 산소 방출 효과가 없기 때문에 제 1콘택홀(20) 측벽에 탄소-수소(C-H) 체인 폴리머(21)가 증착된다. 그러나, 주변 회로영역(나)의 제 2콘택홀(22)의 내부에는 산화실리콘(SiO2)이 형성되어 산소와 탄소가 결합됨으로써 제 2콘택홀(22) 측벽에는 탄소-수소(C-H) 폴리머가 형성되지 않는다.그후, 상기 결과물 상에 버티컬한 방향으로 2차 건식 식각 공정을 진행한다.상기 2차 건식 식각 공정은 제 1건식 식각 공정과 마찬가지로 불화탄화수소(CHFx) 식각가스를 사용한다.2차 건식 식각 공정에서, 셀 어레이 영역(가)의 제 1콘택홀(20) 내부에는 탄소-산소 체인 폴리머(C-H)가 형성되어 보호막으로서 작용하므로 측면 프로파일이 슬로프진 형상을 유지하게 되지만, 주변 회로영역(나)의 제 2콘택홀(22) 내부에서는 슬로프진 측면부가 식각되어 측면 프로파일이 버티컬한 형상을 가지게 된다.따라서, 셀 어레이 영역(가)의 제 1콘택홀(20)은 측면 프로파일이 슬로프 형상으로 형성되어 플러그 폴리에 대한 오버레이 마진이 확보되고, 주변 회로영역(나)의 제 2콘택홀(22)은 측면 프로파일이 버티칼 형상으로 형성되어 오믹 콘택 저항이 확보된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 자기정합 콘택홀 형성방법에 의하면, 드레인 영역과 콘택되어 있는 플러그 폴리가 노출되도록 슬로프진 방향으로 건식 식각 공정에 의해 층간 절연막을 식각하고, 그 후 버티칼한 방향으로 2차 건식식각 공정을 진행시키어 주변 회로 영역의 콘택홀이 버티컬한 측면 프로파일을 가진다. 따라서, 주변 회로 영역의 콘택홀이 버티컬한 측면 프로파일을 가짐에 따라, 오믹 콘택 저항을 감소시킬 수 있는 효과가 있다.이때, 셀 어레이 영역의 콘택홀은 탄소-산소 체인 폴리머 발생에 의해 측면 프로파일이 슬로프진 형상을 가짐에 따라, 플러그 폴리에 대한 오버레이 마진을 확보할 수 있다.

Claims (2)

  1. 셀 어레이영역과 주변회로 영역이 정의된 기판을 제공하는 단계와,
    상기 기판의 셀 어레이 영역에 게이트를 형성하는 단계와,
    상기 게이트 양측의 소오스 또는 드레인영역과 콘택되도록 플러그 폴리를 형성하는 단계와,
    상기 플러그가 형성된 전체구조물 상부에 층간절연막을 형성하는 단계와,
    상기 셀 어레이영역의 상기 플러그 폴리가 노출되도록 상기 층간절연막을 불화탄화수소(CHFx)로 1차 건식 식각하여 측면 프로파일이 슬로프진 제 1콘택홀을 형성하는 동시에, 상기 주변회로 영역에도 측면 프로파일이 슬로프진 제 2콘택홀을 형성하는 단계와,
    상기 층간절연막을 불화탄화수소(CHFx)로 2차 건식 식각하여 상기 제 2콘택홀의 측면 프로파일을 버티컬하게 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 자기정합 콘택홀 형성방법.
  2. 삭제
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