KR19990021371A - 반도체 소자의 미세 콘택 제조 방법 - Google Patents

반도체 소자의 미세 콘택 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 콘택 제조방법이 개시된다.
개시된 본 발명은, 측벽에 산화막 스페이서를 구비하는 전도 패턴 및 전도 패턴 사이에의 전도 영역이 형성된 반도체 기판 상에 식각 장벽막을 피복하는 단계; 상기 식각 장벽막상에 평탄화용 산화막을 증착하는 단계; 상기 평탄화용 산화막과 식각 장벽막을 식각하여 콘택홀을 형성하는 단계를 포함하며, 상기 콘택홀을 형성하는 단계는, 상기 식각 장벽막과 식각 선택비가 높은 제1식각제로 상기 평탄화용 산화막을 이방성 식각하는 단계와, 상기 산화막 스페이서와 식각 선택비가 높은 제2식각제에 NH3가스를 혼합하여, 상기 식각 장벽층을 등방성 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 미세 콘택 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 산화막과 질화막의 식각 선택비를 이용하여 자기 정렬 미세 콘택홀을 형성하는 반도체 소자의 미세 콘택 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 셀 크기는 콘택홀과 인접한 배선과의 공정 마진과 디자인 롤에 의존한다. 따라서, 최소 크기의 셀은 지정된 디자인 롤에서 공정 마진이 0일 때 얻을 수 있다. 예를 들어, 1기가 디램의 경우 공정 마진이 0인 셀 크기는 공정 마진이 0.05㎛인 셀 크기보다 약 40% 정도 작다. 그러나, 이와 같은 공정 마진의 감소는 리소그라피 공정의 정렬도(Alignet accuracy)로 인하여 그 한계가 있다. 디자인 롤이 0.25㎛이하인 경우 리소그라피의 정렬도는 0.05㎛정도가 요구되어, 반도체 소자의 초고집적화에 한계가 있다.
그러나, 이와 같은 문제는 자기 정렬 콘택(Self-Aligned Contact, 이하 SAC) 공정을 사용하여 해결할 수 있다. SAC 공정은 식각 대상층들의 식각 선택비의 차이를 이용하여 미세 콘택홀을 형성하는 방법으로, 특히 산화막 식각시 식각 장벽층으로 질화막을 사용하는 공정을 질화막 장벽층을 이용한 자기 정렬 콘택(Nitride Barrier SAC, 이하 NBSAC)이라 한다. NBSAC 공정은 크게 산화막 식각 공정과 질화막 식각 공정으로 나뉜다.
도 1은 종래의 NBSAC 공정을 나타내는 단면도로, 산화막 식각 공정이 진행된 상태를 나타낸다. 대략적으로 도 1을 설명하면, 반도체 기판(100) 상에 사이드월 스페이서(110)와 상부 제1절연막(120)을 갖는 게이트 전극(130)이 형성되어 있다. 그리고, 전체 구조 상부에 질화막(140)과 제2절연막(150)이 증착되어 있으며, 콘택홀을 형성하기 위한 공정이 일부 진행되어 접합 영역(160)상의 제2절연막(150)이 식각되어 있다. 그리고, 상기 제2절연막(150) 식각 후 질화막을 제거하면 미세 콘택홀이 형성된다.
종래, 도 1과 같이 제2절연막(150) 식각 공정 진행시 하부의 질화막(140)에 대하여 높은 식각 선택비를 얻기 위하여 C3F8이나 C4F8식각 가스를 사용한다. 그러나, 이러한 식각 가스를 사용함으로써 질화막(140)에 대한 높은 식각 선택비를 확보할 수 있으나, 공정 진행 중에 많은 폴리머(Polymer)를 유발하여 콘택홀 내의 제2절연막(150)이 완전히 제거되지 않는 문제가 발생한다. 즉, 질화막에 대해 높은 식각 선택비를 갖는 식각 조건과 폴리머로 인한 콘택홀 내의 식각 멈춤은 서로 상반된다. 따라서, 원활한 식각과 공정 허용 한계(Process Window)를 확장하기 위하여 폴리머 발생이 적은 조건을 사용하여야 되는데, 이 경우, 질화막의 두께를 증가시키는 방법에 있다. 그러나, 질화막의 두게를 증가시킬 경우, 콘택홀의 하부폭이 감소되어 전기적 저항이 증가되는 문제가 있다.
상기에서 언급한 바와 같이 반도체 소자의 초고집적화를 위하여 NBSAC 공정으로 미세 콘택홀을 형성하는 경우, 하부 식각 장벽층인 질화막에 대한 산화막의 식각 선택비와 콘택홀 내의 폴리머로 인한 절연막의 식각 멈춤은 서로 상반되는 문제점이 있다. 즉, 높은 식각 선택비를 갖는 경우 폴리머 발생으로 인하여 콘택홀 내의 절연막이 완전히 제거되지 않는 문제가 있다. 반대로, 보다 낮은 식각 선택비를 갖는 경우 질화막과 그 하부의 사이드월 스페이서가 식각되어 콘택배선과 전기적 단락을 일으키는 문제점이 있다.
따라서, 본 발명은 반도체 소자의 초고집적화를 위하여 NBSAC 공정으로 미세 콘택홀을 형성하는 경우, 절연막의 두께를 줄이고 식각 장벽층인 질화막의 두께를 상대적으로 증가시켜 폴리머 발생을 최소화한다. 그런 다음, 사이드월 스페이서 및 반도체 기판에 대한 높은 식각 선택비를 갖는 식각제(Etchant)로 식각 장벽층인 질화막을 등방성 식각하여 콘택홀의 하부폭을 확보함으로써 공정 허용한계의 확장과 공정 재현성이 가능한 반도체 소자의 미세 콘택홀 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 NBSAC 공정을 나타내는 단면도로, 산화막 식각 공정이 진행된 상태를 나타내는 단면도.
도 2A 및 도 2E는 본 발명의 실시예에 따른 NBSAC 공정으로 반도체 소자의 미세 콘택을 형성 과정을 나타내는 공정 단면도.
도면의 주요부분에 대한 부호의 설명
100,200 : 반도체 기판110,250 : 스페이서
120,150,220,270 : 절연막130 : 게이트 전극
140,260 : 질화막210 : 폴리실리콘막
230,280 : 마스크 패턴240 : 접합 영역
상기 목적을 달성하기 위하여, 본 발명은, 측벽에 산화막 스페이서를 구비하는 전도 패턴 및 전도 패턴 사이에의 전도 영역이 형성된 반도체 기판 상에 식각 장벽막을 피복하는 단계; 상기 식각 장벽막상에 평탄화용 산화막을 증착하는 단계; 상기 평탄화용 산화막과 식각 장벽막을 식각하여 콘택홀을 형성하는 단계를 포함하며, 상기 콘택홀을 형성하는 단계는, 상기 식각 장벽막과 상기 식각 선택비가 높은 제1식각제로 상기 평탄화용 산화막을 이방성 식각하는 단계와, 상기 산화막 스페이서와 식각 선택비가 높은 제2식각제에 NH3가스를 혼합하여, 상기 식각 장벽층을 등방성 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 초고집적화를 위하여 NBSAC 공정으로 미세 콘택홀을 형성하는 경우, 래디키라 식각 방식으로 NH3가스가 혼합된 식각제를 이용하여 질화막을 등방성 식각하면 콘택홀의 하부폭을 임의로 조절할 수 있으므로, 실리콘 질화막의 두께를 증가시키고 절연막의 두께를 감소시킴으로써 폴리머 발생을 줄여 충분한 공정 허용 단계를 확보할 수 있고 공정이 제현 가능하다.
[실시예]
이하, 첨부된 도면을 참조로하여 본 발명의 실시예를 설명한다.
도 2A 및 도 2E는 본 발명의 실시에에 따른 NBSAC 공정으로 반도체 소자의 미세 콘택을 형성 과정을 나타내는 공정 단면도로, 서로 인접한 게이트 전극 사이에 미세 콘택을 형성하기 위한 방법을 나타낸다. 먼저 도 2A와 같이 반도체기판(200)의 활성 영역 상에 게이트 산화막(도시하지 않음), 폴리실리콘막(210) 및 제1산화막(220)을 증착한다. 이 산화막은 상부층과와 층간 절연을 위하여 증착한다. 그런 다음, 게이트 전극을 형성하기 위하여 상기 산화막 상에 리소그라피 공정으로 제1마스크 패턴(230)을 형성하고 식각한다. 이어서, 전체 구조 상에 불순물을 이온 주입을 하여 접합 영역(240)을 형성한다. 계속해서, 전체 구조상에 제2산화막을 증착한 다음 전면성 식각하여 도 2B와 같이 산화막 스페이서(250)를 형성한다. 이 산화막 스페이서는 상기 게이트 전극과 인접하게 되는 다른 배선과의 전기적 절연을 수행한다. 만약, 반도체 소자의 접합 구조가 LDD(Lightly doped drain) 구조이면 이 단계에서 불순물 이온 주입 공정을 실시하여 LDD 접합 영역(도시하지 않음)을 형성한다.
그런 다음, 콘택 식각시 폴리머 발생을 줄이기 위하여 종래에 비해 두껍게 전체구조 상에 실리콘 질화막(260)을 증착한다. 이 실리콘 질화막은 콘택 식각시 후속 공정에서 증착되는 상부 절연막에 대한 식각 장벽층으로 작용한다. 이어서, 상기 실리콘 질화막(260) 상부에 종래에 비해 얇은 두께의 BPSG(Boro-phosphosilicate glass)막(270)을 증착하여 전체 구조를 평탄화한다. 이어서, 도2C에 도시된 바와 같이 콘택홀을 형성하기 위한 제2마스크 패턴(280)을 형성한다. 그런 다음, 상기 실리콘 질화막과 식각 선택비가 우수한 C3F8, C4F8, C2HF5또는 이들의 혼합가스를 이용하여 도 2D와 같이 상기 질화막(260)까지 BPSG막(270)을 식각한다. 이어서, 래디칼(Radical) 식각 방식을 이용하여 CHF3, CF4, C2F6, C3F8, C4F8, NF3, SF6또는 이들의 혼합 가스로 구성된 식각 가스에 NH3가스 혼합한 가스를 식각제로하여 노출된 상기 실리콘 질화막(260)을 소정 부분 식각한다. 산화막 스페이서(250)는 콘택 배선과의 전기적 절연막을 사용되기 때문에, 상기 식각제는 산화막 스페이서와의 식각 선택비가 높아야 한다. 또한, 식각으로 인한 접합 영역(240)의 손상을 줄이기 위하여 반도체 기판과의 식각 선택비도 높아야 한다. 따라서, 상기 식각 가스에 혼합된 NH3가스는 상기 실리콘 질화막 식각시 상기 산화막 스페이서와 반도체 기판에 대해 높은 식각 선택비를 확보해 준다. 또한, O2가스를 혼합하여 산화막 스페이서의 식각 속도를 억제함으로써, 산화막 스페이서에 대한 높은 식각 선택비를 확보할 수 있다. 그리고, 이들 식각제를 안정화시켜 식각 균일도를 향상시키기 위하여 Ar, Ne, He 또는 Xe 가스를 혼합한다.
이에 따라, 도 2E와 같이 상기 식각제를 사용하여 등방성 식각으로 반도체 기판(200) 상의 상기 실리콘 질화막(260)을 소정 부분 식각해 냄으로써, 콘택홀 하부 폭을 충분히 확보하여 콘택 저항을 낮출 수 있다. 따라서, NH3가스가 혼합된 식각제로 실리콘 질화막을 등방성 식각함으로써, 콘택홀의 하부폭을 임의로 조절할 수 있으므로 실리콘 질화막의 두께를 증가시키고 BPSG막의 두께를 감소시킴으로서 폴리머 발생을 줄여 충분한 공정 허용 단계를 한계를 확보하고 공정 재현이 가능하다.
계속해서, 상기 마스크 패턴(280)을 제거하고, 이후 공정은 종래와 같다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자의 초고집적화를 위하여 NBSAC 공정으로 미세 콘택홀을 형성하는 경우, 래디칼 식각 방식으로 NH3가스가 혼합된 식각제를 이용하여 질화막을 등방성 식각하면 콘택홀의 하부폭을 임의로 조절할 수 있으므로, 실리콘 질화막의 두께를 증가시키고 절연막의 두께를 감소시킴으로써 폴리머 발생을 줄여 충분한 공정 허용 한계를 확보할 수 있고 공정이 재현 가능하다. 다시 말해, 본 발명에 따른 NBSAC 공정은 리소그라피 공정으로 콘택 마스크가 오정렬(Misalign)되어도 전기적 단락없이 콘택을 형성하는 것이 가능하다.

Claims (8)

  1. 측벽에 산화막 스페이서를 구비하는 전도 패턴 및 전도 패턴 사이에의 전도 영역이 형성된 반도체 기판 상에 식각 장벽막을 피복하는 단계;
    상기 식각 장벽막상에 평탄화용 산화막을 증착하는 단계;
    상기 평탄화용 산화막과 식각 장벽막을 식각하여 콘택홀을 형성하는 단계를 포함하며,
    상기 콘택홀을 형성하는 단계는, 상기 식각 장벽막과 상기 식각 선택비가 높은 제1식각제로 상기 평탄화용 산화막을 이방성 식각하는 단계와,
    상기 산화막 스페이서와 식각 선택비가 높은 제2식각제에 NH3가스를 혼합하여, 상기 식각 장벽층을 등방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 콘택 제조 방법.
  2. 제1항에 있어서, 상기 식각 장벽막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 미세 콘택 제조 방법.
  3. 제1항에 있어서, 상기 평탄화용 산화막은 BPSG인 것을 특징으로 하는 반도체 소자의 미세 콘택 제조 방법.
  4. 제1항에 있어서, 상기 제1식각제는 C3F8, C4F8, C2HF5또는 이들의 혼합가스인 것을 특징으로 하는 반도체 소자의 미세 콘택 제조 방법.
  5. 제1항에 있어서, 상기 제2식각제는 CHF3, CF4, C2F6, C3F8, C4F8, NF3, SF6또는 이들의 혼합 가스인 것을 특징으로 하는 반도체 소자의 미세 콘택 제조 방법.
  6. 제5항에 있어서, 상기 제2식각제를 이용한 식각 방식은 래디칼 식각 방식인 것을 특징으로 하는 반도체 소자의 미세 콘택 제조 방법.
  7. 제1항에 있어서, 상기 스페이서와의 식각 선택비를 높이기 위하여 상기 제2식각제에 O2가스를 혼합하는 것을 특징으로 하는 반도체 소자의 미세 콘택 제조 방법.
  8. 제1항에 있어서, 상기 제2식각제의 안정화를 위하여 Ar, Ne, He 또는 Xe 가스를 혼합하는 것을 특징으로 하는 반도체 소자의 미세 콘택 제조 방법.
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