KR100470164B1 - 반도체 소자의 콘택 제조 방법 - Google Patents
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Abstract
본 발명은 다른 전도층과의 숏트를 방지하기 위해 콘택의 크기는 작게 하고, 직접 접촉이 이루어지는 부분만 넓게 하여 콘택의 저항도 낮추면서 합선의 문제를 해결한다. 이렇게 하기 위해서 접촉이 이루어지는 부분과 합선이 염려되는 부분의 절연막을 다르게 하여 서로 다른 식각비를 이용하여 아래층의 절연막을 선택적으로 식각한다. 이를 구체적으로 실현하기 위한 본 발명은, 반도체 기판 상에 제 1 전도층을 형성하고, 상기 제 1 전도층의 측벽에 절연막 스페이서를 형성하여 상기 반도체 기판에 소정의 활성영역을 형성하는 단계; 전체구조 상부에 서로 다른 식각률을 가지는 적어도 두 종류 이상의 제 1 절연막을 다층으로 형성하는 단계; 상기 제 1 절연막 상에 2 전도층을 형성한 후 전체구조 상부에 제 2 절연막을 형성하는 단계; 상기 제 2 및 제 1 절연막을 차례로 식각하여 상기 제 1 전도층 및 활성영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 제 1 전도층 및 활성영역 상에 위치한 제 1 절연막의 최하부층의 일부영역을 언더컷식각으로 제거하여 제 1 전도층 및 활성영역을 최대한 노출시키는 개구부를 형성하는 단계; 및 제 3 전도층을 증착한후 패턴하여, 상기 제 3 전도층이 상기 제 1 전도층 및 상기 활성영역에 동시에 접속되도록 하는 단계를 포함한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 전도층간을 전기적으로 연결하는 콘택홀 제조 방법에 관한 것이다.
일반적으로, 반도체 칩의 크기가 점점 축소됨에 따라 전도층의 수도 늘어나고, 따라서 이들을 연결하는 콘택(contact)의 수도 늘어나게 된다. 이러한 콘택의 증가는 콘택과 다른 전도층과의 숏트(short)를 유발하는 문제가 발생할 수 있으며 콘택 사이즈(size)의 크기가 칩사이즈를 결정하게 된다. 칩사이즈를 줄이려면 콘택의 사이즈도 함께 축소가 되어야 하는데 이는 콘택의 저항을 증가시키므로 곤란하다.
도 1은 종래의 SRAM셀에서 나타나는 콘택 단면도로서, 도면부호 1은 반도체 기판, 2는 소자분리 절연막, 3은 활성영역, 4, 6 및 8은 폴리실리콘막, 5 및 7은 층간 절연막을 각각 나타낸다. 도면에 도시된 바와 같이, 같이 폴리실리콘막(4)과 활성영역(3)을 동시에 연결하는 경우(Shard Contact 또는 Butting Contact), 두 개의 층에 모두 연결이 되기 위해서는 폴리실리콘막(4)과는 넓이 C만큼, 활성영역(3)과는 넓이 D만큼 접촉을 해야 한다. 그러나, 폴리실리콘막(4) 상부에 위치한 폴리실리콘막(6) 및 인접한 또 다른 폴리실리콘막(4)과 숏트(SHORT)가 발생할 수 있으므로 각각에 대해 간격 A, B 만큼 떨어져 있어야 한다.
즉, 충분한 접촉을 위해서는 콘택의 크기(C+D)가 커져야 하고, 동시에 다른 전도층과의 숏트를 방지하기 위해 다른 전도층으로부터 충분한 간격(A 및 B)을 유지해야 한다. 이는 콘택 하나가 차지하는 면적(A+B+C+D)이 매우 커짐을 의미하는 것으로 소자의 집적도를 높이는 크나큰 장애요인으로 작용한다. 특히, 이와 같은 콘택구조는 SRAM 셀에서 많이 채택되는 구조로서 셀 크기의 축소에 있어서 결정적인 문제점으로 작용하고 있다.
상기 문제점을 해결하기 위하여 인출된 본 발명은, 직접 접촉이 이루어지는 부분의 면적은 증대시키면서 인접한 다른 전도층간의 간격은 충분히 이격시켜 안정된 콘택을 이를 수 있는 반도체 소자의 콘택 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 층간 절연막의 식각 특성을 조절하여 불필요한 곳에서 전도층이 숏트되는 것을 방지함으로써 소자의 신뢰도 및 공정의 간단화를 이룰 수 있는 반도체 소자의 콘택 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제 1 전도층을 형성하고, 상기 제 1 전도층의 측벽에 절연막 스페이서를 형성하여 상기 반도체 기판에 소정의 활성영역을 형성하는 단계; 전체구조 상부에 서로 다른 식각률을 가지는 적어도 두 종류 이상의 제 1 절연막을 다층으로 형성하는 단계; 상기 제 1 절연막 상에 2 전도층을 형성한 후 전체구조 상부에 제 2 절연막을 형성하는 단계; 상기 제 2 및 제 1 절연막을 차례로 식각하여 상기 제 1 전도층 및 활성영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 제 1 전도층 및 활성영역 상에 위치한 제 1 절연막의 최하부층의 일부영역을 언더컷 식각으로 제거하여 제 1 전도층 및 활성영역을 최대한 노출시키는 개구부를 형성하는 단계; 및 제 3 전도층을 증착한후 패턴하여, 상기 제 3 전도층이 상기 제 1 전도층 및 상기 활성영역에 동시에 접속되도록 하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 특히, 본 발명의 특징을 설명하기 위하여, 도 1의 구조를 형성하는데 있어서 적용되는 본 발명의 실시예를 상세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 소자분리 절연막(12)이 형성되어 있는 소정의 실리콘 기판(11) 상에 폴리실리콘막과 같은 제 1 전도층(14)이 형성되어 있는 상태에서, 산화막과 같은 절연막으로 상기 제 1 전도층(14)의 측벽에 절연막 스페이서(15)를 형성 한 후 실리콘기판이 들어나는 부분에 이온주입을 실시하여 활성영역(13)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 이후에 형성될 제 2 전도층과의 절연을 위해 층간 절연막을 전체구조 상부에 도포하는데, 이 층간 절연막은 질화막(16)과 산화막(17)을 순차적으로 도포하여 평탄화를 이룬다. .
계속하여, 도 2c에 도시된 바와 같이, 상기 산화막(17) 상에 폴리실리콘막으로 이루어진 제 2 전도층(18)을 형성하고, 산화막으로 이루어진 층간 절연막(19)을 전체구조 상부에 도포하여 평탄화를 이룬다.
그리고, 도 2d에 도시된 바와 같이, 이후에 형성될 제 3 전도층과 하부 전도층과의 접합을 위한 콘택홀을 형성하기 위하여 상기 층간 절연막(19), 산화막(17), 질화막(16) 및 한쪽편의 스페이서(15)를 차례로 건식식각한다. 따라서, 제 1 전도층(14) 및 활성영역(13)이 노출된다.
한편, 제 1 전도층(14)의 상부 일부 영역과 활성영역(13)의 일부분이 질화막(16)으로 여전히 덮여 있기 때문에 이를 제거하기 위하여, 도 2e에 도시된 바와 같이 질화막(16) 습식식각(언더컷 식각)하여 제거한다. 따라서, 콘택홀이 형성된 최종 프로파일을 살펴보면, 제 1 전도층(14)은 일 측면은 스페이서(15)에 의해 절연되고, 제 2 전도층(18)은 충간 절연막(19)에 의해 절연된다.
끝으로, 폴리실리콘막을 증착한 후 제 3 전도층(22)의 패턴을 형성하여 콘택 공정을 완료한다. 이때, 폴리실리콘막은 화학기상증착(CVD:Chemcal Vapor Deposition)방법으로 증착하여 도 2e에 도시된 바와 같은 완전한 필링을 이룬다.
도 2a 내지 도 2e에 도시된 본 발명의 콘택과 도 1의 콘택을 비교해 보면, 제 3 전도층(22)과 제 2 전도층(18)관의 간격(A')은 그대로 유지되고, 제 1 전도층(14)과 제 3 전도층(22)의 간격은 기존에 B만큼 유지하던 것을 스페이서(15)로 대체하므로 해서 간격을 좀더 줄일 수 있으며, 스페이스서(15) 두께만큼의 일정한 간격을 유지 할 수 있다. 활성영역(13)과 접합 넓이는 기존의 D에서 D'로 넓어졌으며, 제 1 전도층(14)과의 접합넓이도 C에서 C'로 넓어졌다. 이를 정리하면 다음과 같다.
A = A, B > B', C < C' 및 D < D'
이상의 결과로부터 콘택의 접합면적은 넓어지고 하부전도층과의 간격은 같거나 축소됨을 알 수 있다. 따라서, 콘택 하나가 차지하는 공간이 축소되고 같은 공간에서도 저항이 낮은 콘택을 형성할 수 있으므로 콘택의 신뢰성이 증가하고 콘택크기의 축소가 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아니다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 콘택의 접합면적이 넓어짐에 따라 콘택의 저항을 낮출 수 있고, 콘택과 다른 하부 전도층과의 간격을 축소할 수 있어 적은 면적의 콘택에서도 충분한 접합이 가능하므로 소자의 집적도를 높일 수 있는 효과가 있다.
도 1은 종래기술에 따른 콘택 제조 공정 단면도,
도 2a 내지 도 2f는 본 발명에 따른 콘택 제조 공정 단면도.
*도면의 주요부분에 대한 부호의 설명
11: 반도체 기판 12: 소자분리 절연막
13: 활성영역 14, 18, 22: 전도층
15: 스페이서 17, 19: 절연막
Claims (4)
- 반도체 기판 상에 제 1 전도층을 형성하고, 상기 제 1 전도층의 측벽에 절연막 스페이서를 형성하여 상기 반도체 기판에 소정의 활성영역을 형성하는 단계;전체구조 상부에 서로 다른 식각률을 가지는 적어도 두 종류 이상의 제 1 절연막을 다층으로 형성하는 단계;상기 제 1 절연막 상에 2 전도층을 형성한 후 전체구조 상부에 제 2 절연막을 형성하는 단계;상기 제 2 및 제 1 절연막을 차례로 식각하여 상기 제 1 전도층 및 활성영역을 동시에 노출시키는 콘택홀을 형성하는 단계;상기 제 1 전도층 및 활성영역 상에 위치한 제 1 절연막의 최하부층의 일부영역을 언더컷 식각으로 제거하여 제 1 전도층 및 활성영역을 최대한 노출시키는 개구부를 형성하는 단계; 및제 3 전도층을 증착한후 패턴하여, 상기 제 3 전도층이 상기 제 1 전도층 및 상기 활성영역에 동시에 접속되도록 하는 단계를 포함하여 이루어지는 반도체 소자의 콘택 제조 방법.
- 제 1항에 있어서,상기 제 1 절연막은 질화막과 산화막이 순차적으로 적층된 다층구조인 것을 특징으로 하는 반도체 소자의 콘택 제조 방법.
- 제 1 항에 있어서,상기 절연막 스페이서와 제 2 절연막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 제조 방법.
- 제 2 항에 있어서,상기 언더컷 식각은 습식식각으로 상기 질화막을 식각함으로써 얻어지는 것을 특징으로 하는 반도체 소자의 콘택 제조 방법.
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