KR100223941B1 - 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 title abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 10
- 238000005259 measurement Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
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Abstract
본 발명은 반도체 소자의 테스트용 트랜지스터에 관한 것으로 특히, 실제 회로에서 트랜지스터의 특성을 정확하게 측정할 수 있도록 한 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트(Dummy Gate) 제조방법에 관한 것이다.
이와같은 본 발명의 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법은 활성영역과 필드영역으로 정의된 기판을 준비하는 단계 ; 상기 필드영역에 필드 산화막을 형성하는 단계 ; 상기 활성영역상에 일정한 간격을 갖는 제 1, 제 2 게이트 전극을 형성하는 단계 ; 상기 제 1, 제 2 게이트 전극을 포함한 전면에 절연막을 형성하는 단계 ; 상기 제 2 게이트 전극과 인접한 부위에 기판의 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계 ; 상기 기판의 표면과 콘택되도록 콘택홀 내부와 그에 인접한 절연막상에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 테스트용 트랜지스터에 관한 것으로 특히, 실제 회로에서 트랜지스터의 특성을 정확하게 측정할 수 있도록 한 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트(Dummy Gate)의 제조방법에 관한 것이다.
일반적으로 트랜지스터를 이용한 반도체 장치에서 회로에 쓰이는 트랜지스터의 특성을 측정하기 위해서 동일한 기판에 크기와 특성이 같은 테스트용 트랜지스터를 만들어서 측정한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 테스트용 트랜지스터의 더미 게이트 구조를 설명하면 다음과 같다.
도1은 종래의 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트를 나타낸 레이 아웃도이고, 도2는 도1의 A-A'선에 따른 단면도이다.
도1과 도2에 도시된 바와같이 활성영역(10)과 필드영역으로 정의된 반도체기판(11)의 필드영역에 필드 산화막(12)이 형성되고, 상기 활성영역(10)의 반도체기판(11)상에 일방향으로 트랜지스터용 게이트 전극(13)이 형성된다.
그리고 상기 트랜지스터용 게이트 전극(13) 양측에 일정한 간격을 갖고 필드 산화막(12)상에 더미 게이트 전극(14)이 형성되고, 상기 더미 게이트 전극(14)과 테스트용 게이트 전극(13) 사이의 반도체 기판(11)의 소정부분이 노출되도록 콘택홀을 갖는 절연막(15)이 형성된다. 이어, 상기 콘택홀 내부와 그에 인접한 절연막(15)상에 금속배선(16)이 형성된다.
그러나 이와같은 종래의 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트에 있어서 다음과 같은 문제점이 있었다.
즉, 마스크상에서는 트랜지스터의 크기(게이트 길이, 폭 등)가 실제회로내의 트랜지스터와 테스트용 트랜지스터가 같지만, 실제 회로내의 트랜지스터 게이트는 주변 게이트와 인접해 있어서 포토 공정 진행후 게이트 길이를 측정하면 회로상에 형성된 트랜지스터 게이트 길이와 테스트용 트랜지스터 게이트 길이의 차이때문에 특성이 서로 다르게 된다.
또한, 테스트용 트랜지스터에 더미 게이트를 만들 경우에도 콘택을 형성할 공간확보 때문에 실제 회로에서와 같은 거리에 더미 게이트를 형성할 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 실제회로의 트랜지스터를 정확하게 측정할 수 있도록 한 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법을 제공하는데 그 목적이 있다.
도1은 종래의 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트를 나타낸 레이아웃도
도2는 도1의 A-A'선에 따른 단면도
도3a - 도3c는 본 발명 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트의 레이아웃도
도4a - 4c는 도3a - 도3c의 B-B' 선에 따른 제조방법을 나타낸 공정단면도
* 도면의 주요부분에 대한 부호의 설명
20 : 활성영역 21 : 반도체 기판
22 : 필드 산화막 23 : 테스트용 게이트 전극
24 : 더미 게이트 전극 25 : ILD
26 : 콘택홀 27 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법은 활성영역과 필드영역으로 정의된 기판을 준비하는 단계 ; 상기 필드영역에 필드 산화막을 형성하는 단계 ; 상기 활성영역상에 일정한 간격을 갖는 제 1, 제 2 게이트 전극을 형성하는 단계 ; 상기 제 1, 제 2 게이트 전극을 포함한 전면에 절연막을 형성하는 단계 ; 상기 제 2 게이트 전극과 인접한 부위에 기판의 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계 ; 상기 기판의 표면과 콘택되도록 콘택홀 내부와 그에 인접한 절연막상에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 테스트용 트랜지스터 주변 더미 게이트 제조방법을 상세히 설명하면 다음과 같다.
도3a - 도3c는 본 발명의 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트의 레이아웃도이고, 도4a - 4c는 도3a - 도3c의 B-B' 선에 따른 제조방법을 나타낸 공정단면도이다.
도3a와 도4a에 도시된 바와같이 활성영역과 필드영역으로 정의된 반도체 기판(21)의 필드영역에 필드 산화막(22)을 형성하고, 상기 반도체 기판(21)의 활성영역(20)상에 테스트용 게이트 전극(23)과 상기 테스트용 게이트 전극(23) 양쪽에 일정한 간격을 두고 더미 게이트 전극(24)을 동시에 형성한다.
이때 상기 테스트용 게이트 전극(23)과 더미 게이트 전극(24) 사이의 간격은 실제 회로에 있는 게이트와 게이트들의 최소거리와 같게하고 드레인이나 소오스에 콘택이 형성되는 부분의 더미 게이트 전극(24) 에 홈 있는 형태를 만들어 콘택이 형성될 공간을 확보한다.
도3b와 도4b에 도시된 바와같이 상기 테스트용 게이트 전극(23)과 더미 게이트 전극(24)을 포함한 전면에 ILD(Inter Layer Directic)(25)을 형성하고, 상기 ILD(25)상에 감광막(도면에 도시하지 않음)을 도포한 후, 노광 및 현상공정으로 패터닝(Patterning)한다.
그리고 상기 페터닝된 감광막을 마스크로 하여 상기 더미 게이트 전극(24)의 콘택이 형성될 홈 부분의상기 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 ILD(25)을 선택적으로 제거하여 콘택홀(Contact Hole)(26)을 형성한다.
여기서 상기 콘택홀(26)은 상기 더미 게이트 전극(24)의 소정부분 표면과 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 더미 게이트 전극(24)의 홈 보다 넓게 형성할 수 있다.
도3c와 도4c에 도시된 바와같이 상기 콘택홀을 포함한 전면이 금속배선을 금속층을 형성하고, 상기 반도체 기판(21)의 표면과 콘택(Contact)되도록 상기 콘택홀(26) 내부와 그에 인접한 상기 ILD(25)상에만 남도록 선택적으로 제거하여 금속 배선(27)을 형성한다.
여기서 상기 테스트용 게이트 전극(23)과 더미 게이트 전극(24)간의 거리를 금속배선(27)이 형성된 콘택과 테스트용 게이트 전극(23)사이의 거리를 서로 다르게 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법에 있어서 테스트용 트랜지스터의 게이트를 실제 회로의 게이트와 동일하게 형성함으로써 실제회로에서 트랜지스터의 특성을 정확하게 측정할 수 있는 효과가 있다.
Claims (6)
- 활성영역과 필드영역으로 정의된 기판을 준비하는 단계 ; 상기 필드영역에 필드 산화막을 형성하는 단계 ; 상기 활성영역상에 일정한 간격을 갖는 제 1, 제 2 게이트 전극을 형성하는 단계 ; 상기 제 1, 제 2 게이트 전극을 포함한 전면에 절연막을 형성하는 단계 ; 상기 제2게이트 전극과 인접한 부위에 기판의 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계 ; 상기 기판의 표면과 콘택되도록 콘택홀 내부와 그에 인접한 절연막상에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법.
- 제1항에 있어서, 상기 제 1, 제 2 게이트 전극을 동시에 형성함을 특징으로 하는 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법.
- 제1항에 있어서, 상기 제 2 게이트 전극에 콘택을 형성할 공간인 홈을 복수개 형성함을 특징으로 하는 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법.
- 제3항에 있어서, 상기 제 2 게이트 전극의 홈을 원래의 콘택 크기와 같게 하거나 더 크게 형성함을 특징으로 하는 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법.
- 제1항에 있어서, 상기 절연막은 ILD로 형성함을 특징으로 하는 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법.
- 제1항에 있어서, 상기 제 1 게이트 전극과 제 2 게이트 전극간의 거리와 상기 금속배선의 콘택과 제 1 게이트 전극 사이의 거리를 서로 다르게 형성함을 특징으로 하는 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960052737A KR100223941B1 (ko) | 1996-11-08 | 1996-11-08 | 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960052737A KR100223941B1 (ko) | 1996-11-08 | 1996-11-08 | 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980034615A KR19980034615A (ko) | 1998-08-05 |
| KR100223941B1 true KR100223941B1 (ko) | 1999-10-15 |
Family
ID=19481134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960052737A KR100223941B1 (ko) | 1996-11-08 | 1996-11-08 | 반도체 소자의 테스트용 트랜지스터의 주변 더미 게이트 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
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-
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- 1996-11-08 KR KR1019960052737A patent/KR100223941B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980034615A (ko) | 1998-08-05 |
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