KR19990005876A - 반도체 소자의 테스트 패드 형성 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야

본 발명은 반도체 소자의 테스트 패드 형성 방법에 관한 것임.

2. 발명이 해결하고자 하는 기술적 과제

내부 프로빙 방식으로 디바이스의 특성 및 내부 신호를 점검할 때 메탈 패드를 이용하는 경우에는 원하고자 하는 위치에 메탈 패드를 위치시키기가 어렵고 물리적 힘에 의해 메탈간의 쇼트가 발생하는 문제점을 해결하기 위함.

3. 발명의 해결 방법이 요지

내부 프로빙 지역에 홀을 형성하여 프로빙 패드 사이의 스페이서를 감소시킬 수 있고 프로빙시 물리적 힘에 의한 메탈간의 쇼트 및 브리지를 방지할 수 있음.

4. 발명의 중요한 용도

반도체 관련 모든 분야

Description

반도체 소자의 테스트 패드 형성 방법

본 발명은 반도체 소자의 테스트 패드 형성 방법에 관한 것으로, 특히 내부 프로빙(internal probing)을 위한 홀 패드 형성 방법에 관한 것이다.

반도체 소자의 제조 공정 중이나 제조 완료 후의 소자의 전기적 특성을 체크하는데 있어서, 내부 프로빙 방식은 매우 중요한 사항이다. 기존의 내부 프로빙 방식은 메탈 라인을 패드 모양으로 형성하고, 패드 상부에 프로브 팁(tip)을 이용하여 시그널을 체크하는 방식을 이용하였다. 그러나 이러한 메탈 라인 패드는 상당히 작은 면적으로 형성되며 또한 시그널 라인간의 공간이 부족하여 원하고자 하는 위치에 메탈 패드를 위치시키기 어려운 단점이 있다. 또한 프로브 팁을 이용하여 메탈을 콘택을 시켜야 하므로 물리적 힘에 의한 메탈간의 쇼트가 발생하고 이에 의하여 디바이스의 오동작을 유발하는 문제점이 있다.

따라서, 본 발명은 내부 프로빙 지역에 홀을 형성하므로써 프로빙 패드간의 스페이서를 줄일 수 있고 프로빙시 물리적 힘에 의한 메탈간의 쇼트 및 브리지를 방지하여 간편하고 정확하게 프로빙하기 위한 반도체 소자의 테스트 패드 형성 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 테스트 패드 형성 방법은 소자 제조 공정을 거쳐 도전층이 형성된 실리콘 기판 상에 층간 절연막을 형성하는 단계와, 메탈 콘택 영역 및 홀 패드 영역이 노출되도록 상기 층간 절연막을 패터닝하는 단계와, 전체 구조 상부에 금속층을 형성한 후 상기 홀 패드 영역의 상기 도전층이 노출되도록 상기 금속층을 패터닝하여 소자의 전기적 특성을 테스트하기 위한 패드를 형성하는 단계로 이루어지는 것을 특징으로 한다.

도 1(a) 및 1(b)는 본 발명의 제 1 실시예에 따른 테스트 패드의 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.

도 2는 본 발명의 제 2 실시예에 따른 테스트 패드의 형성 방법을 설명하기 위해 도시한 소자의 단면도.

도면의 주요 부분에 대한 부호 설명

11 : 기판 12 : 도전층

13 : 층간 절연막 14 : 금속층

21 : 기판 22 : 제 1 금속층

23 : 제 1 층간 절연막 24 : 제 2 금속층

25 : 제 2 층간 절연막 A : 메탈 콘택 영역

B, C : 홀 패드 영역

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1(a) 내지 1(b) 본 발명의 제 1 실시예에 따른 패드의 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.

도 1(a)에 도시된 바와 같이, 기판(11) 상부에 도전층(12) 및 층간 절연막(13)을 형성한 후 층간 절연막(13)의 선택된 영역을 식각하여 메탈 콘택 영역(A) 및 홀 패드가 형성될 영역을 노출시킨다. 이때 도전층(12)은 폴리실리콘으로 형성된다.

도 1(b)에 도시된 바와 같이, 전체 구조 상부에 금속층(14)을 증착한 후 홀 패드 영역(B)의 도전층(12)이 노출되도록 금속층(14)을 패터닝한다. 이때 금속층(14)의 제거는 전면 식각 방법을 이용하며, 이와 같이 하므로써 반도체 소자의 테스트 패드가 형성된다.

도 2는 본 발명의 제 1 실시예에 따른 패드의 형성 방법을 설명하기 위해 도시한 소자의 단면도이다. 제 1 금속층(22)이 형성되어 있는 기판(21) 상부에 제 1 층간 절연막(23)을 형성한 후 선택된 영역을 식각하여 메탈 콘택 영역 및 홀 패드 영역(C)을 확정한다. 이후 전체 구조 상부에 제 2 금속층(24)을 증착한 후 홀 패드 영역(C)의 제 2 금속층(24)을 제거한다. 이때 제 2 금속층(24)의 제거는 전면 식각 방법을 이용한다. 이후 제 2 층간 절연막(25)을 전체 구조 상부에 형성한 후 홀 패드 영역(C)의 제 2 층간 절연막(25)을 제거하므로써 내부 프로빙을 위한 홀 패드가 형성된다. 이와 같은 이중 금속 배선의 경우에는 제 1 금속층(22)을 패드로 하여 홀 패드를 형성할 수 있다.

상술한 바와 같이 본 발명에 따르면 내부 프로빙 지역에 홀을 형성하므로써 프로빙 패드간 스페이서를 줄일 수 있고 프로빙시 물리적 힘에 의한 메탈간 쇼트 및 브리지를 방지할 수 있어 간단하고 정확한 신호 체크가 가능해지는 탁월한 효과가 있다.

Claims (3)

1. 소자 제조 공정을 거쳐 도전층이 형성된 실리콘 기판 상에 층간 절연막을 형성하는 단계와, 메탈 콘택 영역 및 홀 패드 영역이 노출되도록 상기 층간 절연막을 패터닝하는 단계와, 전체 구조 상부에 금속층을 형성한 후 상기 홀 패드 영역의 상기 도전층이 노출되도록 상기 금속층을 패터닝하여 소자의 전기적 특성을 테스트하기 위한 패드를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 테스트 패드 형성 방법.
2. 제 1 항에 있어서, 상기 도전층은 폴리실리콘층인 것을 특징으로 하는 반도체 소자의 테스트 패드 형성 방법.
3. 제 1 항에 있어서, 상기 홀 패드 영역의 금속층은 전면 식각 방법으로 제거하는 것을 특징으로 하는 반도체 소자의 테스트 패드 형성 방법.